JPH01283863A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH01283863A JPH01283863A JP63114292A JP11429288A JPH01283863A JP H01283863 A JPH01283863 A JP H01283863A JP 63114292 A JP63114292 A JP 63114292A JP 11429288 A JP11429288 A JP 11429288A JP H01283863 A JPH01283863 A JP H01283863A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置に関し、特に半導体基板上
に形成される２つの異なる定電位供給線の電位安定化回
路の半導体構造に関する。
に形成される２つの異なる定電位供給線の電位安定化回
路の半導体構造に関する。
従来、ＭＯＳ型半導体装置では半導体基板上に形成され
る電源電位供給線と接地電位供給線との間に容量を設け
、信号発生回路の動作に伴う電源電位および接地電位の
変動を抑える構造をとるものが存在する。これは定電位
供給線の電位変動が半導体装置の特性、例えば動作速度
等に悪影響を及ぼすばかりでなく、場合によっては誤動
作の原因ともなるからである。
る電源電位供給線と接地電位供給線との間に容量を設け
、信号発生回路の動作に伴う電源電位および接地電位の
変動を抑える構造をとるものが存在する。これは定電位
供給線の電位変動が半導体装置の特性、例えば動作速度
等に悪影響を及ぼすばかりでなく、場合によっては誤動
作の原因ともなるからである。
第３図および第４図はそれぞれ従来ＭＯＳ型半導体装置
における定電位供給線電位安定化回路の半導体構造図お
よびその等価回路図を示すもので電源電位供給線１およ
び接地電位供給線２との間には容量素子Ｃが挿入され、
この容量素子Ｃは通常、ＭＯＳ型トランジスタのゲート
電極と共に形成された多結晶シリコン層６を一方の電極
としてＰ型シリコン基板３上にＭＯＳ構成で形成される
。ここで、４および５はそれぞれＭＯＳ′ｇ量素子Ｃの
対極を形成するＮ型不純物領域および誘電体部を形成す
る薄膜のシリコン酸化膜、また、７および８はそれぞれ
フィールド酸化膜および絶縁膜である。
における定電位供給線電位安定化回路の半導体構造図お
よびその等価回路図を示すもので電源電位供給線１およ
び接地電位供給線２との間には容量素子Ｃが挿入され、
この容量素子Ｃは通常、ＭＯＳ型トランジスタのゲート
電極と共に形成された多結晶シリコン層６を一方の電極
としてＰ型シリコン基板３上にＭＯＳ構成で形成される
。ここで、４および５はそれぞれＭＯＳ′ｇ量素子Ｃの
対極を形成するＮ型不純物領域および誘電体部を形成す
る薄膜のシリコン酸化膜、また、７および８はそれぞれ
フィールド酸化膜および絶縁膜である。
しかるに近年、半導体装置の高集積化に伴いＭＯＳ型ト
ランジスタのゲート酸化膜は益々薄くなって来ているの
で、ゲート酸化膜の絶縁破壊の問題も生じてきている。
ランジスタのゲート酸化膜は益々薄くなって来ているの
で、ゲート酸化膜の絶縁破壊の問題も生じてきている。
ところで、このように２種の異なる定電位信号線の間に
設けられる容量素子Ｃのシリコン酸化膜５からなる誘電
体部も、このＭＯ９Ｏ９型トランジスタート酸化膜と同
一工程で形成されるのが通常であり、しかも常に電界が
加わっている状態で使用されるなめ、これによる絶縁破
壊が一層発生し易くなって来ている。この問題を解決す
るには、−容量素子Ｃのシリコン酸化膜５をトランジス
タのゲート酸化膜とは工程を別にしてより厚く形成すれ
ばよいが、製造工程をＰｉ雑化するという欠点を生じる
。
設けられる容量素子Ｃのシリコン酸化膜５からなる誘電
体部も、このＭＯ９Ｏ９型トランジスタート酸化膜と同
一工程で形成されるのが通常であり、しかも常に電界が
加わっている状態で使用されるなめ、これによる絶縁破
壊が一層発生し易くなって来ている。この問題を解決す
るには、−容量素子Ｃのシリコン酸化膜５をトランジス
タのゲート酸化膜とは工程を別にしてより厚く形成すれ
ばよいが、製造工程をＰｉ雑化するという欠点を生じる
。
本発明の目的は、上記の情況に鑑み、半導体基板上の２
つの異なる電位供給線の間に挿入されるＭＯＳ容量素子
の絶縁耐圧を製造工程を複雑化することなく実効的に高
めたＭＯＳ型半導体装置を提供することである。
つの異なる電位供給線の間に挿入されるＭＯＳ容量素子
の絶縁耐圧を製造工程を複雑化することなく実効的に高
めたＭＯＳ型半導体装置を提供することである。
本発明によれば、ＭＯＳ型半導体装置は、半導体基板と
、前記半導体基板上に形成される２つの異なる定電位供
給線と、前記半導体基板上に形成され前記２つの異なる
定電位供給線間に互いに直列接続されて挿入される複数
個のＭＯＳ容量素子とを含んで構成される。
、前記半導体基板上に形成される２つの異なる定電位供
給線と、前記半導体基板上に形成され前記２つの異なる
定電位供給線間に互いに直列接続されて挿入される複数
個のＭＯＳ容量素子とを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図および第２図はそれぞれ本発明の一実施例を示す
定電位供給線電位安定化回路の半導体構造図およびその
等価回路図である。本実施例によれば、Ｐ型シリコン基
板３上に形成される電源電位供給線１および接地電位供
給線２との間には２つのＭＯＳ容量素子Ｃａおよびｃｂ
が互いに直列接続されて挿入される。ここで、５ａおよ
び４ａ、４ｂは容量素子Ｃａの誘電体部を形成するシリ
コン酸化膜および対向電極を形成するＮ型不純物領域と
多結晶シリコン層、５ｂおよび４ｂ。
定電位供給線電位安定化回路の半導体構造図およびその
等価回路図である。本実施例によれば、Ｐ型シリコン基
板３上に形成される電源電位供給線１および接地電位供
給線２との間には２つのＭＯＳ容量素子Ｃａおよびｃｂ
が互いに直列接続されて挿入される。ここで、５ａおよ
び４ａ、４ｂは容量素子Ｃａの誘電体部を形成するシリ
コン酸化膜および対向電極を形成するＮ型不純物領域と
多結晶シリコン層、５ｂおよび４ｂ。
６ｂは容量素子ｃｂの同じくシリコン酸化膜およびＮ型
不純物領域と多結晶シリコン層、９は２つの容量素子を
基板３上で結線する接続導体、７および８はそれぞれフ
ィールド酸化膜および絶縁膜である。いま仮りに、２つ
の容量３ａ、３ｂが共に同一の容量値をもつものとすれ
ば、それぞれの容量の電極間に加わる電位差は単一の容
量の場合の１／２になるので、シリコン酸化膜５ａ、５
ｂに加わる電界強度も単一容量の場合の１／２となり、
絶縁破壊をおこしにくくなる。従って、このシリコン酸
化膜５ａ、５ｂが、益々薄くなるＭＯＳ型トランジスタ
のゲート酸化膜と同一工程で形成された場合であっても
、容量Ｃａ、Ｃｂの絶縁耐圧はそれぞれ実効的に大きく
なり絶縁破壊が生じにくくなる。以上はシリコン基板上
に２つのＭＯＳ容量素子を形成した場合を説明したが、
３つ以上のＭＯＳ容量素子を用いれば容量の絶縁破壊防
止効果はより一層票著となる。
不純物領域と多結晶シリコン層、９は２つの容量素子を
基板３上で結線する接続導体、７および８はそれぞれフ
ィールド酸化膜および絶縁膜である。いま仮りに、２つ
の容量３ａ、３ｂが共に同一の容量値をもつものとすれ
ば、それぞれの容量の電極間に加わる電位差は単一の容
量の場合の１／２になるので、シリコン酸化膜５ａ、５
ｂに加わる電界強度も単一容量の場合の１／２となり、
絶縁破壊をおこしにくくなる。従って、このシリコン酸
化膜５ａ、５ｂが、益々薄くなるＭＯＳ型トランジスタ
のゲート酸化膜と同一工程で形成された場合であっても
、容量Ｃａ、Ｃｂの絶縁耐圧はそれぞれ実効的に大きく
なり絶縁破壊が生じにくくなる。以上はシリコン基板上
に２つのＭＯＳ容量素子を形成した場合を説明したが、
３つ以上のＭＯＳ容量素子を用いれば容量の絶縁破壊防
止効果はより一層票著となる。
以上詳細に説明したように、本発明によれば、半導体基
板上に形成される２つの異なる定電位供給線の間に挿入
される容量素子の絶縁耐圧を実効工高めることができ、
その絶縁破壊を防ぐことができるのでＭＯＳ型半導体装
置の信頼性の向上に顕著なる効果を奏し得る。
板上に形成される２つの異なる定電位供給線の間に挿入
される容量素子の絶縁耐圧を実効工高めることができ、
その絶縁破壊を防ぐことができるのでＭＯＳ型半導体装
置の信頼性の向上に顕著なる効果を奏し得る。
第１図および第２図はそれぞれ本発明の一実施例を示す
定電位供給線電位安定化回路の半導体構造図およびその
等価回路図、第３図および第４図はそれぞれ従来のＭＯ
Ｓ型半導体装置における定電位供給線電位安定化回路の
半導体構造図およびその等価回路図である。 １・・・電源電位供給線、２・・・接地電位供給線、Ｃ
ａ、Ｃｂ・・・ＭＯＳ容量素子、３・・・Ｐ型半導体基
板、４ａ、４’ｂ・・・Ｎ型不純物領域、５ａ、５ｂ・
・・シリコン酸化膜、６ａ、６ｂ・・・多結晶シリコン
層、７・・・フィールド酸化膜、８・・・絶縁膜、９・
・・接続導体。
定電位供給線電位安定化回路の半導体構造図およびその
等価回路図、第３図および第４図はそれぞれ従来のＭＯ
Ｓ型半導体装置における定電位供給線電位安定化回路の
半導体構造図およびその等価回路図である。 １・・・電源電位供給線、２・・・接地電位供給線、Ｃ
ａ、Ｃｂ・・・ＭＯＳ容量素子、３・・・Ｐ型半導体基
板、４ａ、４’ｂ・・・Ｎ型不純物領域、５ａ、５ｂ・
・・シリコン酸化膜、６ａ、６ｂ・・・多結晶シリコン
層、７・・・フィールド酸化膜、８・・・絶縁膜、９・
・・接続導体。
Claims (1)
- 半導体基板と、前記半導体基板上に形成される２つの
異なる定電位供給線と、前記半導体基板上に形成され前
記２つの異なる定電位供給線間に互いに直列接続されて
挿入される複数個のＭＯＳ容量素子とを含むことを特徴
とするＭＯＳ型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114292A JPH01283863A (ja) | 1988-05-10 | 1988-05-10 | Ｍｏｓ型半導体装置 |
| US07/349,093 US4929989A (en) | 1988-05-10 | 1989-05-09 | MOS type semiconductor device potential stabilizing circuit with series MOS capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114292A JPH01283863A (ja) | 1988-05-10 | 1988-05-10 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283863A true JPH01283863A (ja) | 1989-11-15 |
Family
ID=14634203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114292A Pending JPH01283863A (ja) | 1988-05-10 | 1988-05-10 | Ｍｏｓ型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4929989A (ja) |
| JP (1) | JPH01283863A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007099617A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2018073888A (ja) * | 2016-10-25 | 2018-05-10 | 大日本印刷株式会社 | 電子部品およびその製造方法 |
| WO2019225314A1 (ja) * | 2018-05-22 | 2019-11-28 | 株式会社ソシオネクスト | 半導体集積回路装置 |
Families Citing this family (16)
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|---|---|---|---|---|
| JP2689703B2 (ja) * | 1989-08-03 | 1997-12-10 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JP2970253B2 (ja) * | 1991-10-04 | 1999-11-02 | 住友金属工業株式会社 | 半導体装置及びその製造方法 |
| US5377072A (en) * | 1994-01-10 | 1994-12-27 | Motorola Inc. | Single metal-plate bypass capacitor |
| JP2874550B2 (ja) * | 1994-04-21 | 1999-03-24 | 日本電気株式会社 | 半導体集積回路装置 |
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-
1988
- 1988-05-10 JP JP63114292A patent/JPH01283863A/ja active Pending
-
1989
- 1989-05-09 US US07/349,093 patent/US4929989A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4929989A (en) | 1990-05-29 |
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