JPH0318345B2 - - Google Patents
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- JPH0318345B2 JPH0318345B2 JP55147923A JP14792380A JPH0318345B2 JP H0318345 B2 JPH0318345 B2 JP H0318345B2 JP 55147923 A JP55147923 A JP 55147923A JP 14792380 A JP14792380 A JP 14792380A JP H0318345 B2 JPH0318345 B2 JP H0318345B2
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- 239000003990 capacitor Substances 0.000 claims description 25
- 230000008878 coupling Effects 0.000 claims description 7
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- 229920005591 polysilicon Polymers 0.000 claims description 7
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
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Description
【発明の詳細な説明】
本発明は半導体基板上に設けられた集積回路を
安定動作させるための半導体装置に関する。
安定動作させるための半導体装置に関する。
従来、半導体基板上に設けられる集積回路にお
いては、たとえば第１図に示すようにＰ形半導体
基板１上にポリシリコンで形成された導電層２
と、基板１中に拡散されたＮ形不純物のN+層３
あるいはN-層４との間に形成される容量がよく
使用される。このような容量は、遅延回路に用い
られたり、ブートストラツプ回路等で電圧を昇圧
したりあるいは降圧したりする時などに用いられ
る。したがつて、この容量は他の内部素子の容量
に比べて極めて大きなものを用いる必要がある。
ここで、第１図の装置の等価回路を第２図に示
す。第２図において、キヤパシタCp1は導電層２
とN-層４との間に形成される容量であり、キヤ
パシタCD1は上記キヤパシタCp1の一方の極（図
中節点Ｂ）が有する基板１に対する容量であり、
このキヤパシタCD1もかなり大きい値の容量とな
つている。
いては、たとえば第１図に示すようにＰ形半導体
基板１上にポリシリコンで形成された導電層２
と、基板１中に拡散されたＮ形不純物のN+層３
あるいはN-層４との間に形成される容量がよく
使用される。このような容量は、遅延回路に用い
られたり、ブートストラツプ回路等で電圧を昇圧
したりあるいは降圧したりする時などに用いられ
る。したがつて、この容量は他の内部素子の容量
に比べて極めて大きなものを用いる必要がある。
ここで、第１図の装置の等価回路を第２図に示
す。第２図において、キヤパシタCp1は導電層２
とN-層４との間に形成される容量であり、キヤ
パシタCD1は上記キヤパシタCp1の一方の極（図
中節点Ｂ）が有する基板１に対する容量であり、
このキヤパシタCD1もかなり大きい値の容量とな
つている。
上記した第１図の装置における容量の具体的使
用例を第３図および第４図に示す。第３図の回路
は、基板パイアス発生回路であり、この回路はキ
ヤパシタC1の容量結合を利用して基板を負電位
にするようにしている。このキヤパシタC1は第
１図に示した構造により形成されるものが一般的
によく用いられており、図中Ａ，Ｂは第１図の節
点Ａ，Ｂと対応している。第４図はブートストラ
ツプ回路の一例を示しており、キヤパシタC1は
前述したキヤパシタCp1が用いられ、図中Ａ，Ｂ
は第１図の節点Ａ，Ｂと対応している。ところ
で、上記第３図の回路において、いま節点Ａが例
えば5Vの電源電圧Vcの電位にあつて、節点Ｂが
例えば0.5Vの電位にあつたとする。次に、節点
Ａの電位が5Vから0Vに変化したとすると、節点
Ｂの電位もこれに追随して0.5Vから−4.5Vまで
下がろうとするが、節点Ｂに他の容量との関係で
その電位は0.5Vから−3V程度になる。このとき、
節点Ｂと基板１との間の容量（第２図のCD1）結
合によつてこの第３図のキヤパシタC1近辺の基
板電位は、−2.5Vから−6.0Vまで下がろうとす
る。このため、上記キヤパシタC1近くの基板電
位が変動するとともに第２図に示すような変位電
流I2が流れ、これが周辺回路に影響を与えるとい
う不都合が生ずる。例えばRAM等では、この様
な基板バイアス発生回路近辺のメモリセルの記憶
内容が反転してしまうという問題が生じている。
用例を第３図および第４図に示す。第３図の回路
は、基板パイアス発生回路であり、この回路はキ
ヤパシタC1の容量結合を利用して基板を負電位
にするようにしている。このキヤパシタC1は第
１図に示した構造により形成されるものが一般的
によく用いられており、図中Ａ，Ｂは第１図の節
点Ａ，Ｂと対応している。第４図はブートストラ
ツプ回路の一例を示しており、キヤパシタC1は
前述したキヤパシタCp1が用いられ、図中Ａ，Ｂ
は第１図の節点Ａ，Ｂと対応している。ところ
で、上記第３図の回路において、いま節点Ａが例
えば5Vの電源電圧Vcの電位にあつて、節点Ｂが
例えば0.5Vの電位にあつたとする。次に、節点
Ａの電位が5Vから0Vに変化したとすると、節点
Ｂの電位もこれに追随して0.5Vから−4.5Vまで
下がろうとするが、節点Ｂに他の容量との関係で
その電位は0.5Vから−3V程度になる。このとき、
節点Ｂと基板１との間の容量（第２図のCD1）結
合によつてこの第３図のキヤパシタC1近辺の基
板電位は、−2.5Vから−6.0Vまで下がろうとす
る。このため、上記キヤパシタC1近くの基板電
位が変動するとともに第２図に示すような変位電
流I2が流れ、これが周辺回路に影響を与えるとい
う不都合が生ずる。例えばRAM等では、この様
な基板バイアス発生回路近辺のメモリセルの記憶
内容が反転してしまうという問題が生じている。
また逆に、第３図の回路において節点Ａが0V
で、節点Ｂが−3Vの場合に、節点Ａの電位が0V
から5Vまで上昇すると、節点Ｂの電位もこれに
追随して−3Vから＋2Vまで上がろうとするが、
トランジスタT1があるため、−3Vからこのトラ
ンジスタT1のスレシユホールド電圧Vth分、例え
ば＋0.5Vまで変動する。このため、節点Ｂと基
板１との容量CD1結合によりこの容量近辺の基板
電位も−2.5Vから上昇する。この時、第２図に
示すような変位電流I1が流れて元の電位に回復す
るが、いくらかの時間、このキヤパシタC1近く
の基板電位はキヤパシタC1より遠い基板の電位
より高い電位となる。このように、半導体基板上
における容量結合のある従来の回路では、その容
量結合の大きい時、その電位変動が基板電位まで
影響を及ぼし、他の周辺回路の誤動作を招くこと
があつた。このような不都合は、第１図の導電層
（例えば、ポリシリコン、アルミニウム等）２と
基板１上に形成されるN+層３、N-層４とで形成
される容量を持つ半導体装置のみならず、第５図
に示すように半導体基板１上に設けられたポリシ
リコン対ポリシリコン、ポリシリコン対アルミニ
ウム等の２つの導電層５，６間で形成される容量
Cp1を持つ半導体装置においても同様に生じる。
なお、第６図は第５図の等価回路であり、CD1は
導電層６と基板１との間の容量である。
で、節点Ｂが−3Vの場合に、節点Ａの電位が0V
から5Vまで上昇すると、節点Ｂの電位もこれに
追随して−3Vから＋2Vまで上がろうとするが、
トランジスタT1があるため、−3Vからこのトラ
ンジスタT1のスレシユホールド電圧Vth分、例え
ば＋0.5Vまで変動する。このため、節点Ｂと基
板１との容量CD1結合によりこの容量近辺の基板
電位も−2.5Vから上昇する。この時、第２図に
示すような変位電流I1が流れて元の電位に回復す
るが、いくらかの時間、このキヤパシタC1近く
の基板電位はキヤパシタC1より遠い基板の電位
より高い電位となる。このように、半導体基板上
における容量結合のある従来の回路では、その容
量結合の大きい時、その電位変動が基板電位まで
影響を及ぼし、他の周辺回路の誤動作を招くこと
があつた。このような不都合は、第１図の導電層
（例えば、ポリシリコン、アルミニウム等）２と
基板１上に形成されるN+層３、N-層４とで形成
される容量を持つ半導体装置のみならず、第５図
に示すように半導体基板１上に設けられたポリシ
リコン対ポリシリコン、ポリシリコン対アルミニ
ウム等の２つの導電層５，６間で形成される容量
Cp1を持つ半導体装置においても同様に生じる。
なお、第６図は第５図の等価回路であり、CD1は
導電層６と基板１との間の容量である。
本発明は上記の事情に鑑みてなされたもので、
複数の対向した導電層により形成される容量と半
導体基板との間に一定電位を有する新たな導電層
を設けることによつて、上記対向する導電層の電
位が変化した時の基板電位の変動を防止し、該基
板上の集積回路を安定な動作とし得る半導体装置
を提供することを目的とする。
複数の対向した導電層により形成される容量と半
導体基板との間に一定電位を有する新たな導電層
を設けることによつて、上記対向する導電層の電
位が変化した時の基板電位の変動を防止し、該基
板上の集積回路を安定な動作とし得る半導体装置
を提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明
する。第７図は本発明の半導体装置を示してお
り、この装置にあつては例えばＰ形の半導体基板
１上にポリシリコン、アルミニウム等の対向する
２つの導電層１０，１１が形成されている。この
２つの導電層１０，１１によつて第８図の等価回
路に示すような容量Cp1が形成される。さらに、
この容量Cp1と基板１との間にＮ形不純物のN+層
３、N-層４を設け、このN+層３、N-層４を一
定電位、例えば接地電位に保持するようにしてい
る。このようにすれば、導電層１０，１１におけ
る電位変動は、この下の、N+層３、N-層４に吸
収され、基板１まで影響を及ぼさない。つまり、
第８図の等価回路に示すように、導電層１１と基
板１との間の容量CD1の基板側極板が接地電位に
固定されているため、上記容量Cp1の影響が基板
１側には伝わらない。
する。第７図は本発明の半導体装置を示してお
り、この装置にあつては例えばＰ形の半導体基板
１上にポリシリコン、アルミニウム等の対向する
２つの導電層１０，１１が形成されている。この
２つの導電層１０，１１によつて第８図の等価回
路に示すような容量Cp1が形成される。さらに、
この容量Cp1と基板１との間にＮ形不純物のN+層
３、N-層４を設け、このN+層３、N-層４を一
定電位、例えば接地電位に保持するようにしてい
る。このようにすれば、導電層１０，１１におけ
る電位変動は、この下の、N+層３、N-層４に吸
収され、基板１まで影響を及ぼさない。つまり、
第８図の等価回路に示すように、導電層１１と基
板１との間の容量CD1の基板側極板が接地電位に
固定されているため、上記容量Cp1の影響が基板
１側には伝わらない。
第９図は本発明の他の実施例である半導体装置
を示している。この装置では、例えばＰ形の半導
体基板１上にポリシリコン、アルミニウム等で構
成される対向した２つの導電層１２，１３が形成
される。さらに、この導電層１３と基板１との間
に一定電位（例えば接地電位）に固定されたポリ
シリコン又はアルミニウム等で構成される導電層
１４が設けられている。この装置によれば、第１
０図にその等価回路を示すように、導電層１２，
１３間の容量Cp1と導電層１３，１４間の容量
Cp2が形成される。また、導電層１４と基板１と
の間の容量CD1の片側およびこれに対向する上記
容量Cp2の片側が接地電位に固定されるため、上
記容量Cp1，Cp2と容量CD1との容量結合は防止さ
れる。したがつて、上記導電層１２，１３におけ
る電位変動は、接地電位に固定された導電層１４
に吸収され、基板１に影響を及ぼすことはない。
を示している。この装置では、例えばＰ形の半導
体基板１上にポリシリコン、アルミニウム等で構
成される対向した２つの導電層１２，１３が形成
される。さらに、この導電層１３と基板１との間
に一定電位（例えば接地電位）に固定されたポリ
シリコン又はアルミニウム等で構成される導電層
１４が設けられている。この装置によれば、第１
０図にその等価回路を示すように、導電層１２，
１３間の容量Cp1と導電層１３，１４間の容量
Cp2が形成される。また、導電層１４と基板１と
の間の容量CD1の片側およびこれに対向する上記
容量Cp2の片側が接地電位に固定されるため、上
記容量Cp1，Cp2と容量CD1との容量結合は防止さ
れる。したがつて、上記導電層１２，１３におけ
る電位変動は、接地電位に固定された導電層１４
に吸収され、基板１に影響を及ぼすことはない。
なお、上記実施例における導電型は反対導電型
のものでもよく、また容量を形成する導電層は複
数個であつてもよい。
のものでもよく、また容量を形成する導電層は複
数個であつてもよい。
以上説明したように本発明によれば、複数の対
向する導電層により形成される容量と半導体基板
との間に一定電位を有する新たな導電層を設ける
ことによつて、上記対向する導電層の電位が変動
した時の基板電位の変動を防止し、該基板上の集
積回路を安定な動作とし得る半導体装置を提供で
きる。
向する導電層により形成される容量と半導体基板
との間に一定電位を有する新たな導電層を設ける
ことによつて、上記対向する導電層の電位が変動
した時の基板電位の変動を防止し、該基板上の集
積回路を安定な動作とし得る半導体装置を提供で
きる。
第１図は従来の半導体装置の一例を示す要部構
成図、第２図は第１図の装置の等価回路図、第３
図および第４図はそれぞれ第１図の装置が適用さ
れる具体的回路図、第５図は従来の半導体装置の
異なる例を示す要部構成図、第６図は第５図の装
置の等価回路図、第７図は本発明の一実施例であ
る半導体装置の要部構成図、第８図は第７図の装
置の等価回路図、第９図は本発明の他の実施例で
ある半導体装置の要部構成図、第１０図は第９図
の装置の等価回路図である。 １……半導体基板、３……N+層、４……N-
層、１０〜１３……導電層、１４……一定電位に
固定された導電層、Cp1，Cp2……導電層間容量、
CD1……容量。
成図、第２図は第１図の装置の等価回路図、第３
図および第４図はそれぞれ第１図の装置が適用さ
れる具体的回路図、第５図は従来の半導体装置の
異なる例を示す要部構成図、第６図は第５図の装
置の等価回路図、第７図は本発明の一実施例であ
る半導体装置の要部構成図、第８図は第７図の装
置の等価回路図、第９図は本発明の他の実施例で
ある半導体装置の要部構成図、第１０図は第９図
の装置の等価回路図である。 １……半導体基板、３……N+層、４……N-
層、１０〜１３……導電層、１４……一定電位に
固定された導電層、Cp1，Cp2……導電層間容量、
CD1……容量。
Claims (1)
- 【特許請求の範囲】 １ 集積回路が設けられる半導体基板と、容量結
合を利用して前記半導体基板の基板電位を生成す
るためのキヤパシタ部を有する基板バイアス発生
回路と、この基板バイアス発生回路のキヤパシタ
部と前記半導体基板との間に設けられ、電源電位
にバイアスされる導電体とを具備し、この導電体
で前記基板バイアス発生回路におけるキヤパシタ
部の電位変化の影響が前記半導体基板に及ばない
ように構成したことを特徴とする半導体装置。 ２ 前記導電体は、前記半導体基板中に設けられ
た反対導電型の半導体層から成ることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３ 前記導電体は、前記半導体基板と前記キヤパ
シタ部との間にそれぞれ絶縁膜を介して設けられ
たポリシリコン層から成ることを特徴とする特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14792380A JPS5771165A (en) | 1980-10-22 | 1980-10-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14792380A JPS5771165A (en) | 1980-10-22 | 1980-10-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771165A JPS5771165A (en) | 1982-05-01 |
| JPH0318345B2 true JPH0318345B2 (ja) | 1991-03-12 |
Family
ID=15441138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14792380A Granted JPS5771165A (en) | 1980-10-22 | 1980-10-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771165A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198753A (ja) * | 1983-12-13 | 1985-10-08 | フェアチャイルド セミコンダクタ コーポレーション | 超ｌｓｉ集積回路における信号伝播損失を減少させる方法及び装置 |
| JP3390875B2 (ja) * | 1992-11-12 | 2003-03-31 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置 |
| FR2768852B1 (fr) * | 1997-09-22 | 1999-11-26 | Sgs Thomson Microelectronics | Realisation d'un condensateur intermetallique |
| US6262469B1 (en) * | 1998-03-25 | 2001-07-17 | Advanced Micro Devices, Inc. | Capacitor for use in a capacitor divider that has a floating gate transistor as a corresponding capacitor |
| JP6831067B2 (ja) * | 2019-04-25 | 2021-02-17 | 合肥晶合集成電路股▲ふん▼有限公司 | 容量性半導体素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113184A (en) * | 1977-03-23 | 1977-09-22 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5448490A (en) * | 1977-08-06 | 1979-04-17 | Philips Nv | Semiconductor |
-
1980
- 1980-10-22 JP JP14792380A patent/JPS5771165A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113184A (en) * | 1977-03-23 | 1977-09-22 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5448490A (en) * | 1977-08-06 | 1979-04-17 | Philips Nv | Semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771165A (en) | 1982-05-01 |
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