JPH0438146B2 - - Google Patents
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- JPH0438146B2 JPH0438146B2 JP59249296A JP24929684A JPH0438146B2 JP H0438146 B2 JPH0438146 B2 JP H0438146B2 JP 59249296 A JP59249296 A JP 59249296A JP 24929684 A JP24929684 A JP 24929684A JP H0438146 B2 JPH0438146 B2 JP H0438146B2
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- gate electrodes
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/905—Plural dram cells share common contact or common trench
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
この発明はスタテイツク形記憶素子に係り、特
に、交叉接続された作動用FETのゲートと基準
電圧源との間に抵抗成分を有する誘電層を介在さ
せたスタテイツク形記憶素子に関する。
に、交叉接続された作動用FETのゲートと基準
電圧源との間に抵抗成分を有する誘電層を介在さ
せたスタテイツク形記憶素子に関する。
＜従来技術＞
第２図は半導体基板に集積された半導体記憶装
置を構成しているスタテイツク形記憶素子を示す
等価回路図であり、まず、その構成を説明する。
１，２はそのソース・ドレイン間電流通路がそれ
ぞれ１対のデータ線Ｄ，と共通ノードＮ１，Ｎ
２とを接続可能なアクセストランジスタ用電界効
果形トランジスタ（以下、FETという）であり、
１対のデータ線Ｄ，は図示していないデコーダ
回路を介してデータ用入出力端子に接続されてい
る。FET１，２のゲートは、それぞれワード線
３に接続されており、ワード線３は図示していな
いデコーダ回路を介してアドレス用入力端子に接
続されている。共通ノードＮ１，Ｎ２はそれぞれ
フリプフロツプ回路を構成するFET４，５のソ
ース・ドレイン間電流通路を介して接地点VSS
に接続可能であり、FET４，５のゲートはそれ
ぞれ共通ノードＮ２，Ｎ１に接続されている。共
通ノードＮ１，Ｎ２は抵抗素子６，７を介して、
常時基準電圧源VDDに接続されており、抵抗素
子６，７はポリシリコン層を所定の形状にパター
ン化して形成されている。これら抵抗素子６，７
の抵抗値は消費電力の減少を図る要請から、フリ
ツプフロツプ回路を安定状態に保つのに必要な最
少電流をFET４，５に供給可能な値に選定され
ており、具体的な値はFET４，５の設計により
異るものの、数MΩ乃至50GΩの間で定められて
いる。
置を構成しているスタテイツク形記憶素子を示す
等価回路図であり、まず、その構成を説明する。
１，２はそのソース・ドレイン間電流通路がそれ
ぞれ１対のデータ線Ｄ，と共通ノードＮ１，Ｎ
２とを接続可能なアクセストランジスタ用電界効
果形トランジスタ（以下、FETという）であり、
１対のデータ線Ｄ，は図示していないデコーダ
回路を介してデータ用入出力端子に接続されてい
る。FET１，２のゲートは、それぞれワード線
３に接続されており、ワード線３は図示していな
いデコーダ回路を介してアドレス用入力端子に接
続されている。共通ノードＮ１，Ｎ２はそれぞれ
フリプフロツプ回路を構成するFET４，５のソ
ース・ドレイン間電流通路を介して接地点VSS
に接続可能であり、FET４，５のゲートはそれ
ぞれ共通ノードＮ２，Ｎ１に接続されている。共
通ノードＮ１，Ｎ２は抵抗素子６，７を介して、
常時基準電圧源VDDに接続されており、抵抗素
子６，７はポリシリコン層を所定の形状にパター
ン化して形成されている。これら抵抗素子６，７
の抵抗値は消費電力の減少を図る要請から、フリ
ツプフロツプ回路を安定状態に保つのに必要な最
少電流をFET４，５に供給可能な値に選定され
ており、具体的な値はFET４，５の設計により
異るものの、数MΩ乃至50GΩの間で定められて
いる。
また、かかる従来のスタテイツク形記憶素子を
半導体基板上に集積する場合、シリコン基板上に
絶縁層、さらにその上にゲート電極を積層しパタ
ーン化してMOSFET４，５を構成する。かよう
に形成されたMOSFET４，５は絶縁膜で被わ
れ、その上にポリシリコン層を被着させ、これに
パターン形成して抵抗素子６，７を作る。これら
抵抗素子６，７はFET５，４に対してそれぞれ
接続されなければならないので、FET４，５上
の絶縁膜にコンタクトホールを形成し、抵抗素子
６，７とFET４，５のゲート電極とを連結させ
る必要があつた。
半導体基板上に集積する場合、シリコン基板上に
絶縁層、さらにその上にゲート電極を積層しパタ
ーン化してMOSFET４，５を構成する。かよう
に形成されたMOSFET４，５は絶縁膜で被わ
れ、その上にポリシリコン層を被着させ、これに
パターン形成して抵抗素子６，７を作る。これら
抵抗素子６，７はFET５，４に対してそれぞれ
接続されなければならないので、FET４，５上
の絶縁膜にコンタクトホールを形成し、抵抗素子
６，７とFET４，５のゲート電極とを連結させ
る必要があつた。
次に、かかる構成のスタテイツク形記憶素子の
動作について述べれば以下の通りである。
動作について述べれば以下の通りである。
まず、論理“１”を記憶している記憶素子から
その記憶内容を読み出す場合には、論理“１”を
記憶している記憶素子では、FET５がオン状態
に、そしてFET４がオフ状態になつており、そ
のため基準電圧源VDDから抵抗素子７、共通ノ
ードＮ２、そしてFET５を通り接地点VSSに電
流が流れているが、抵抗素子６を通る電流は
FET４の漏洩電流にすぎず、その結果、共通ノ
ードＮ１は高電圧になり、共通ノードＮ２は低電
圧になつている。したがつて、この状態にて、外
部からのアドレス信号に応じてFET１，２がオ
ン状態に移行すると、共通ノードＮ１が高電圧に
なつていることから、記憶素子に論値“１”が記
憶されていると判断され、その旨を示す出力信号
が半導体記憶装置から出力される。
その記憶内容を読み出す場合には、論理“１”を
記憶している記憶素子では、FET５がオン状態
に、そしてFET４がオフ状態になつており、そ
のため基準電圧源VDDから抵抗素子７、共通ノ
ードＮ２、そしてFET５を通り接地点VSSに電
流が流れているが、抵抗素子６を通る電流は
FET４の漏洩電流にすぎず、その結果、共通ノ
ードＮ１は高電圧になり、共通ノードＮ２は低電
圧になつている。したがつて、この状態にて、外
部からのアドレス信号に応じてFET１，２がオ
ン状態に移行すると、共通ノードＮ１が高電圧に
なつていることから、記憶素子に論値“１”が記
憶されていると判断され、その旨を示す出力信号
が半導体記憶装置から出力される。
次に、記憶素子の記憶内容を論理“１”から論
理“０”に書き換える場合には、アドレス信号に
応じてFET１，２がオン状態に移行した際に、
外部から印加されるデータ信号をデコーダで解読
し、データ線Ｄに低電圧を、データ線に高電圧
をそれぞれ印加する。したがつて、FET４はゲ
ート電圧の上昇により、オン状態になるので、基
準電圧源VDDから抵抗素子６、共通ノードＮ１，
FET４を通り電流が流れ、共通ノードＮ１の電
圧を低下する。一方、FET５はゲート電圧の低
下によりオフ状態になるので、わずかに漏洩電流
が流れるだけとなる。FET４，５は以後この状
態を維持するので、記憶素子からの記憶内容の読
み出しに際して、アドレス信号により当該記憶素
子を指定すれば、FET１，２がオンとなり、共
通ノードＮ２が高電圧になつていることに基いて
半導体記憶装置から論理“０”を示す出力信号が
出力される。
理“０”に書き換える場合には、アドレス信号に
応じてFET１，２がオン状態に移行した際に、
外部から印加されるデータ信号をデコーダで解読
し、データ線Ｄに低電圧を、データ線に高電圧
をそれぞれ印加する。したがつて、FET４はゲ
ート電圧の上昇により、オン状態になるので、基
準電圧源VDDから抵抗素子６、共通ノードＮ１，
FET４を通り電流が流れ、共通ノードＮ１の電
圧を低下する。一方、FET５はゲート電圧の低
下によりオフ状態になるので、わずかに漏洩電流
が流れるだけとなる。FET４，５は以後この状
態を維持するので、記憶素子からの記憶内容の読
み出しに際して、アドレス信号により当該記憶素
子を指定すれば、FET１，２がオンとなり、共
通ノードＮ２が高電圧になつていることに基いて
半導体記憶装置から論理“０”を示す出力信号が
出力される。
＜従来技術の問題点＞
しかしながら、上記従前のスタテイツク形記憶
素子は、省電力の要請から抵抗素子６，７の抵抗
値を可能な限り高くしているので、半導体記憶装
置の集積度向上の要請の応えて各記憶素子が小型
化されてくると、α線の影響によるソフトエラー
が発生し易くなるという問題点があつた。
素子は、省電力の要請から抵抗素子６，７の抵抗
値を可能な限り高くしているので、半導体記憶装
置の集積度向上の要請の応えて各記憶素子が小型
化されてくると、α線の影響によるソフトエラー
が発生し易くなるという問題点があつた。
＜問題を解決するための手段およびその作用＞
本発明は従来技術に基くα線によるソフトエラ
ーという問題点に鑑み、半導体基板に形成された
１対のソース・ドレイン領域と該ソース・ドレイ
ン領域間のチヤンネル領域を跨ぐように延在する
絶縁層上に形成されていて、該チヤンネル領域の
各々に対向するゲート電極が各一方のドレイン領
域に交叉接続されて成る１対の電界効果形トラン
ジスタの各ゲート電極上に、高誘電膜を重ね合わ
せ、さらに、その高誘電膜上を導電層で覆い、そ
の導電層の一端を基準電圧源に接続して、各ゲー
ト電極により交叉接続された各一方のドレイン領
域と基準電源との間に直接的に挿入される抵抗素
子に代えて、その間に等価的に並列接続された抵
抗成分と容量成分とを形成し、もつて、電界効果
形トランジスタの漏洩電流を補充可能なコンダク
タンスと、雑音入力時にゲート電極の電圧変動を
補償可能なキヤパシタンスとを確保し、これによ
り、α線等の雑音により基準電圧源から一方のソ
ース・ドレイン領域への電流の供給が瞬時的に遮
断されても、容量成分から電荷を供給し、電界効
果形トランジスタの安定動作を確保するようにし
たことを要旨とするものである。
ーという問題点に鑑み、半導体基板に形成された
１対のソース・ドレイン領域と該ソース・ドレイ
ン領域間のチヤンネル領域を跨ぐように延在する
絶縁層上に形成されていて、該チヤンネル領域の
各々に対向するゲート電極が各一方のドレイン領
域に交叉接続されて成る１対の電界効果形トラン
ジスタの各ゲート電極上に、高誘電膜を重ね合わ
せ、さらに、その高誘電膜上を導電層で覆い、そ
の導電層の一端を基準電圧源に接続して、各ゲー
ト電極により交叉接続された各一方のドレイン領
域と基準電源との間に直接的に挿入される抵抗素
子に代えて、その間に等価的に並列接続された抵
抗成分と容量成分とを形成し、もつて、電界効果
形トランジスタの漏洩電流を補充可能なコンダク
タンスと、雑音入力時にゲート電極の電圧変動を
補償可能なキヤパシタンスとを確保し、これによ
り、α線等の雑音により基準電圧源から一方のソ
ース・ドレイン領域への電流の供給が瞬時的に遮
断されても、容量成分から電荷を供給し、電界効
果形トランジスタの安定動作を確保するようにし
たことを要旨とするものである。
＜実施例＞
第１図および第３図乃至第７図は本発明の一実
施例を示す図であり、まず、これらの図に基いて
その構成を説明すれば以下のとおりである。な
お、一実施例の構成中、従来のスタテイツク記憶
素子と同一の構成要素には同一符号のみを付し、
その詳細な説明を省略する。
施例を示す図であり、まず、これらの図に基いて
その構成を説明すれば以下のとおりである。な
お、一実施例の構成中、従来のスタテイツク記憶
素子と同一の構成要素には同一符号のみを付し、
その詳細な説明を省略する。
第１図において、１１はＰ形の半導体基板であ
り、該半導体基板１１の表面は、各FETを形成
する領域１２を選択的に除いて厚いフイールド酸
化膜１３で覆われている（第４図参照）。このフ
イールド酸化膜１３で囲まれた領域１２はコンタ
クト領域１４，１５を選択的に除いて薄いゲート
酸化膜１６で覆われており、フイールド酸化膜１
３およびゲート酸化膜１６はいずれも二酸化シリ
コン（SiO2）で形成されている。領域１２中の
ソース領域１７とドレイン領域１８，１９とには
Ｎ形不純物がドープされて導電形が反転してお
り、ドレイン領域１８，１９はそれぞれコンタク
ト領域１４，１５を含んでいる（第４図参照）。
ソース領域１７とドレイン領域１８，１９との間
のチヤンネル領域２０，２１には、ゲート酸化膜
１６を介してポリシリコンのゲート電極２２，２
３がそれぞれ対向しており、これらゲート電極２
２，２３はコンタクト領域１５，１４を介してド
レイン領域１９，１８にそれぞれ接続されてい
る。したがつて、ソース領域１７、ドレイン領域
１８、ゲート酸化膜１６およびゲート電極２２は
FET４を構成しており、ソース領域１７、ドレ
イン領域１９、ゲート酸化膜１６およびゲート電
極２３はFET５を構成している（第３図参照）。
り、該半導体基板１１の表面は、各FETを形成
する領域１２を選択的に除いて厚いフイールド酸
化膜１３で覆われている（第４図参照）。このフ
イールド酸化膜１３で囲まれた領域１２はコンタ
クト領域１４，１５を選択的に除いて薄いゲート
酸化膜１６で覆われており、フイールド酸化膜１
３およびゲート酸化膜１６はいずれも二酸化シリ
コン（SiO2）で形成されている。領域１２中の
ソース領域１７とドレイン領域１８，１９とには
Ｎ形不純物がドープされて導電形が反転してお
り、ドレイン領域１８，１９はそれぞれコンタク
ト領域１４，１５を含んでいる（第４図参照）。
ソース領域１７とドレイン領域１８，１９との間
のチヤンネル領域２０，２１には、ゲート酸化膜
１６を介してポリシリコンのゲート電極２２，２
３がそれぞれ対向しており、これらゲート電極２
２，２３はコンタクト領域１５，１４を介してド
レイン領域１９，１８にそれぞれ接続されてい
る。したがつて、ソース領域１７、ドレイン領域
１８、ゲート酸化膜１６およびゲート電極２２は
FET４を構成しており、ソース領域１７、ドレ
イン領域１９、ゲート酸化膜１６およびゲート電
極２３はFET５を構成している（第３図参照）。
ゲート電極２２，２３上には、抵抗成分を有す
る高誘電膜２４，２５がそれぞれ積層されてお
り、高誘電膜２４，２５はゲート電極２２，２３
と同時にパターン形成されることから、該電極２
２，２３とそれぞれ同一の形状を有している（第
５図参照）。この高誘電膜２４，２５は酸化タン
タル（Ta2O5）で形成されており、その膜厚は
好ましくは略50GΩの抵抗値と60FFの容量値が得
られるよう選定されているが、抵抗値はFET４，
５の漏洩電流を補うだけの電流を基準電圧源
VDDからFET４，５に供給できるよう設定でき
ればよく、また、容量値はα線の入射等による電
圧変動に起因して、オンになつているFET４ま
たは５がオフに移行することを防止できるように
設定できればよい。
る高誘電膜２４，２５がそれぞれ積層されてお
り、高誘電膜２４，２５はゲート電極２２，２３
と同時にパターン形成されることから、該電極２
２，２３とそれぞれ同一の形状を有している（第
５図参照）。この高誘電膜２４，２５は酸化タン
タル（Ta2O5）で形成されており、その膜厚は
好ましくは略50GΩの抵抗値と60FFの容量値が得
られるよう選定されているが、抵抗値はFET４，
５の漏洩電流を補うだけの電流を基準電圧源
VDDからFET４，５に供給できるよう設定でき
ればよく、また、容量値はα線の入射等による電
圧変動に起因して、オンになつているFET４ま
たは５がオフに移行することを防止できるように
設定できればよい。
高誘電膜２４，２５上には、ポリシリコンの導
電層２６が積層されており、この導電膜２６は図
示していない基準電圧源VDDに接続されている。
導電層２６とゲート酸化膜１６あるいはフイール
ド酸化膜１３との間には、二酸化シリコンの絶縁
層２７がゲート電極２２，２３および高誘電膜２
４，２５を囲むよう介在しているので（第１図参
照）、ゲート電極２２，２３およびドレイン領域
１９，１８は高誘電膜２４，２５を介してのみ導
電層２６に接続される。
電層２６が積層されており、この導電膜２６は図
示していない基準電圧源VDDに接続されている。
導電層２６とゲート酸化膜１６あるいはフイール
ド酸化膜１３との間には、二酸化シリコンの絶縁
層２７がゲート電極２２，２３および高誘電膜２
４，２５を囲むよう介在しているので（第１図参
照）、ゲート電極２２，２３およびドレイン領域
１９，１８は高誘電膜２４，２５を介してのみ導
電層２６に接続される。
導電層２６上には、二酸化シリコンの絶縁層２
８が延在しており、絶縁層２８上にはデータ線
Ｄ，が載置されている。
８が延在しており、絶縁層２８上にはデータ線
Ｄ，が載置されている。
次に、一実施例の動作を第７図Ａの構造モデル
に由来する第７図Ｂの等価回路を参照しつつ説明
すれば以下のとおりである。なお、記憶素子から
記憶内容を読み出す動作、及び記憶素子の記憶内
容を書き換える動作に関しては、従来のスタテイ
ツク形記憶素子と同一なので、その説明を省略
し、ここでは、α線の入射等による雑音入力時の
動作を説明する。
に由来する第７図Ｂの等価回路を参照しつつ説明
すれば以下のとおりである。なお、記憶素子から
記憶内容を読み出す動作、及び記憶素子の記憶内
容を書き換える動作に関しては、従来のスタテイ
ツク形記憶素子と同一なので、その説明を省略
し、ここでは、α線の入射等による雑音入力時の
動作を説明する。
まず、α線の入射前の記憶素子はFET４がオ
フ状態、FET５がオン状態になつており、論理
“１”を記憶しているものとする。このとき、α
線が共通ノードＮ１に入射すると、α線がシリコ
ン原子に衝突して電子一正孔対を発生させ、この
電子一正孔対のうちの電子が、該ノードＮ１に蓄
積されている正の電荷と結合して消滅する。この
とき、共通ノードＮ１では、瞬時的に電圧降下が
生じようとし、もし、電圧降下が生じればFET
５がオフ状態に移行し、FET４，５の双方がオ
フ状態になるので、共通ノードＮ２の電圧が上昇
し、次の瞬間にFET４，５のうちいずれがオン
状態に移行するのか不確定になり、場合によつて
は、FET４がオンになり、FET５がオフになつ
て、記憶内容が反転してしまう。
フ状態、FET５がオン状態になつており、論理
“１”を記憶しているものとする。このとき、α
線が共通ノードＮ１に入射すると、α線がシリコ
ン原子に衝突して電子一正孔対を発生させ、この
電子一正孔対のうちの電子が、該ノードＮ１に蓄
積されている正の電荷と結合して消滅する。この
とき、共通ノードＮ１では、瞬時的に電圧降下が
生じようとし、もし、電圧降下が生じればFET
５がオフ状態に移行し、FET４，５の双方がオ
フ状態になるので、共通ノードＮ２の電圧が上昇
し、次の瞬間にFET４，５のうちいずれがオン
状態に移行するのか不確定になり、場合によつて
は、FET４がオンになり、FET５がオフになつ
て、記憶内容が反転してしまう。
しかしながら、この実施例の構成では、α線が
共通ノードＮ１に入射し、負電荷が消滅しても、
高誘電膜２４にて形成されるキヤパシタンスＣに
蓄積されていた負電荷の放電が、直ちにα線によ
り消滅した負電荷を補うので、FET５はオン状
態に留るものである。
共通ノードＮ１に入射し、負電荷が消滅しても、
高誘電膜２４にて形成されるキヤパシタンスＣに
蓄積されていた負電荷の放電が、直ちにα線によ
り消滅した負電荷を補うので、FET５はオン状
態に留るものである。
その際、共通ノードＮ１には、高誘電膜２４，
２５を介して基準電圧源VDDからFET４の漏洩
電流に相当する電流が供給されているので、共通
ノードＮ１の電圧は一瞬時的に、所定の値に回復
する。
２５を介して基準電圧源VDDからFET４の漏洩
電流に相当する電流が供給されているので、共通
ノードＮ１の電圧は一瞬時的に、所定の値に回復
する。
なお、上記一実施例では高誘電膜２４，２５を
酸化タンタルで形成したが、酸化タンタル以外で
も、FET４，５の漏洩電流に相当する電流を供
給できるコンダクタンスと、雑音入力による共通
ノードＮ１，Ｎ２の電圧変動を補償できるキヤパ
シタンスとを形成可能であればよく、シリコンリ
ツチな酸化シリコン等でこれを形成することもで
きる。
酸化タンタルで形成したが、酸化タンタル以外で
も、FET４，５の漏洩電流に相当する電流を供
給できるコンダクタンスと、雑音入力による共通
ノードＮ１，Ｎ２の電圧変動を補償できるキヤパ
シタンスとを形成可能であればよく、シリコンリ
ツチな酸化シリコン等でこれを形成することもで
きる。
＜効果＞
以上のように、この発明によれば、一対の
FETのドレイン領域と基準電源との間に直接的
に挿入される抵抗素子に代えて、各ソース・ドレ
イン領域間を跨ぐように延在する絶縁層上に形成
され、その各一端が各ドレイン領域に交叉接続さ
れた１対のゲート電極上に重ね合わせて高誘電膜
を形成し、さらに、その高誘電膜上を導電層で覆
い、その導電層の一端を基準電源に接続する構成
としたことにより、一対のゲート電極と基準電源
との間に、その間に介在する高誘電膜の分布定数
としての、抵抗成分と容量成分の並列接続回路を
形成し、該抵抗成分を通じて、オフ時のFETに
対して、漏洩電流を補充可能とし、さらに、該容
量成分を通じて、雑音入力時のゲート電極の電圧
変動を補償可能としたので、α線等の雑音入力の
影響を受けて、オン時のFETのソース・ドレイ
ン領域への電流供給が瞬時的に断たれた場合で
も、該容量成分から電荷を供給して、該FETの
オン状態を安定に維持することができ、雑音下で
も極めて安定な動作が保たれるという優れた効果
が奏される。
FETのドレイン領域と基準電源との間に直接的
に挿入される抵抗素子に代えて、各ソース・ドレ
イン領域間を跨ぐように延在する絶縁層上に形成
され、その各一端が各ドレイン領域に交叉接続さ
れた１対のゲート電極上に重ね合わせて高誘電膜
を形成し、さらに、その高誘電膜上を導電層で覆
い、その導電層の一端を基準電源に接続する構成
としたことにより、一対のゲート電極と基準電源
との間に、その間に介在する高誘電膜の分布定数
としての、抵抗成分と容量成分の並列接続回路を
形成し、該抵抗成分を通じて、オフ時のFETに
対して、漏洩電流を補充可能とし、さらに、該容
量成分を通じて、雑音入力時のゲート電極の電圧
変動を補償可能としたので、α線等の雑音入力の
影響を受けて、オン時のFETのソース・ドレイ
ン領域への電流供給が瞬時的に断たれた場合で
も、該容量成分から電荷を供給して、該FETの
オン状態を安定に維持することができ、雑音下で
も極めて安定な動作が保たれるという優れた効果
が奏される。
そして、ゲート電極上に高誘電膜で形成される
容量成分により、雑音入力時の、ゲート電極の電
圧変動が補償されて、耐雑音性の問題から開放さ
れることから、該ゲート電極と基準電源間に等価
的に挿入される抵抗成分を極めて高い値に選定す
ることができ、しかして、消費電力を低く押える
ことができるという利点がある。
容量成分により、雑音入力時の、ゲート電極の電
圧変動が補償されて、耐雑音性の問題から開放さ
れることから、該ゲート電極と基準電源間に等価
的に挿入される抵抗成分を極めて高い値に選定す
ることができ、しかして、消費電力を低く押える
ことができるという利点がある。
しかも、そのような抵抗成分と容量成分の形成
に際しては、既存のゲート電極上に高誘電膜を重
ね合わせて、それを導電層で覆うだけで済むの
で、ポリシリコン層のパターン形成やパターン化
されたポリシリコンとゲート電極とを接続するた
めのコンタクトが不要となり、ひいては半導体の
製造工程が簡略化されるという利点もある。
に際しては、既存のゲート電極上に高誘電膜を重
ね合わせて、それを導電層で覆うだけで済むの
で、ポリシリコン層のパターン形成やパターン化
されたポリシリコンとゲート電極とを接続するた
めのコンタクトが不要となり、ひいては半導体の
製造工程が簡略化されるという利点もある。
第１図は本発明の一実施例を示す第３図の−
矢視断面図、第２図は従来例を示す等価回路
図、第３図は本発明の一実施例を示す平面図、第
４図〜第６図は第１図の区間、区間、区間
のパターンを示す平面図、第７図Ａは一実施例の
構造モデルを示す回路図、第７図Ｂはその等価回
路図である。 １１……半導体基板、１６……絶縁層（ゲート
絶縁膜）、１７，１８，１９……ソース・ドレイ
ン領域（ソース領域、ドレイン領域）、２０，２
１……チヤンネル領域、２２，２３……ゲート電
極（ゲート）、２４，２５……高誘電膜、VDD…
…基準電圧源。
矢視断面図、第２図は従来例を示す等価回路
図、第３図は本発明の一実施例を示す平面図、第
４図〜第６図は第１図の区間、区間、区間
のパターンを示す平面図、第７図Ａは一実施例の
構造モデルを示す回路図、第７図Ｂはその等価回
路図である。 １１……半導体基板、１６……絶縁層（ゲート
絶縁膜）、１７，１８，１９……ソース・ドレイ
ン領域（ソース領域、ドレイン領域）、２０，２
１……チヤンネル領域、２２，２３……ゲート電
極（ゲート）、２４，２５……高誘電膜、VDD…
…基準電圧源。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上のスタテイツク記憶セルであつ
て、 第１と第２の電界効果トランジスタのソースと
ドレイン領域を提供する上記基板上の複数のドー
プ領域であつて、これ等のドープ領域は、上記第
１と第２の電界効果トランジスタの各々に対応す
るチヤンネルを提供するよう離間されている上記
複数のドープ領域； 上記チヤンネル領域の対応する１つの上の各薄
い絶縁層； 上記薄い絶縁層上の第１と第２のゲート電極で
あつて、この内第１ゲート電極は第２の電界効果
トランジスタのドレインに接続され、第２ゲート
電極は第１の電界効果トランジスタのドレイン領
域に、各々接続されている上記第１と第２のゲー
ト電極； 各々が並列に接続された抵抗と容量よりなる第
１と第２の回路であつて、この内第１の回路は供
給電圧と上記第１の電界効果トランジスタの間に
結合され、第２の回路は上記供給電圧と上記第２
の電界効果トランジスタの間に結合され、かつこ
の回路の各々は、上記電極層の各々の上に直接形
成された高誘電膜とその上に形成された導電層を
含み、この高誘電膜の抵抗成分と容量成分が上記
抵抗と容量を提供している上記第１と第２の回
路、 を有することを特徴とするスタテイツク記憶セ
ル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59249296A JPS61127159A (ja) | 1984-11-26 | 1984-11-26 | スタテイツク形記憶素子 |
| US06/798,656 US4797725A (en) | 1984-11-26 | 1985-11-15 | Memory cell for SRAM with a dielectric layer over a gate electrode to provide a parallel resistive and capacitive element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59249296A JPS61127159A (ja) | 1984-11-26 | 1984-11-26 | スタテイツク形記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61127159A JPS61127159A (ja) | 1986-06-14 |
| JPH0438146B2 true JPH0438146B2 (ja) | 1992-06-23 |
Family
ID=17190862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59249296A Granted JPS61127159A (ja) | 1984-11-26 | 1984-11-26 | スタテイツク形記憶素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4797725A (ja) |
| JP (1) | JPS61127159A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132771A (en) * | 1985-12-27 | 1992-07-21 | Hitachi, Ltd. | Semiconductor memory device having flip-flop circuits |
| US5196914A (en) * | 1989-03-15 | 1993-03-23 | Sgs-Thomson Microelectronics S.R.L. | Table cloth matrix of EPROM memory cells with an asymmetrical fin |
| EP0478573A4 (en) * | 1989-06-20 | 1992-07-08 | Xicor, Inc | An improved programmable semi-conductor resistive element |
| US5861652A (en) * | 1996-03-28 | 1999-01-19 | Symbios, Inc. | Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering |
| FR2793939B1 (fr) * | 1999-05-19 | 2004-01-02 | St Microelectronics Sa | Cellule memoire a faible consommation |
| US7023056B2 (en) * | 2003-11-26 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell structure |
| KR20090036698A (ko) * | 2007-10-10 | 2009-04-15 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3264531A (en) * | 1962-03-29 | 1966-08-02 | Jr Donald C Dickson | Rectifier assembly comprising series stacked pn-junction rectifiers |
| US4416049A (en) * | 1970-05-30 | 1983-11-22 | Texas Instruments Incorporated | Semiconductor integrated circuit with vertical implanted polycrystalline silicon resistor |
| US3781610A (en) * | 1972-05-22 | 1973-12-25 | G Bodway | Thin film circuits and method for manufacture |
| DE3163340D1 (en) * | 1980-01-29 | 1984-06-07 | Nec Corp | Semiconductor device |
| US4458407A (en) * | 1983-04-01 | 1984-07-10 | International Business Machines Corporation | Process for fabricating semi-conductive oxide between two poly silicon gate electrodes |
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-11-26 JP JP59249296A patent/JPS61127159A/ja active Granted
-
1985
- 1985-11-15 US US06/798,656 patent/US4797725A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61127159A (ja) | 1986-06-14 |
| US4797725A (en) | 1989-01-10 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |