KR100289865B1 - 박막트랜지스터부하를 가지는 반도체메모리장치 - Google Patents

박막트랜지스터부하를 가지는 반도체메모리장치 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는 반도체 기판상에 형성되고 서로 교차하여 접속되어 있는 입출력단을 가지는 구동 트랜지스터와 반도체 기판상에 형성된 반도체 박막상에 형성된 트랜지스터로 형성되는 1쌍의 인버터로 구성되는 플립플롭회로와, 플립플롭회로를 구성하는 인버터의 드레인 전극에 접속되는 1쌍의 액세스 트랜지스터로 이루어진다. 본 발명의 반도체 메모리 장치에 있어서, 반도체 박막 트랜지스터의 활성층과 반도체 박막 트랜지스터의 게이트 전극과의 중첩부분으로 결합용량을 형성하고, 이 결합용량을 형성하는 중첩부분의 일부가 콘택트 개구내에 연장형성되어, 인버터의 게이트 전극과 드레인 전극사이에 결합용량을 형성한다. 이 결합용량에 의해 a 선 등에 의한 소프트에러가 방지될 수 있다. 또한, 반도체 박막 트랜지스터의 드레인 영역에 있어서의 결합용량을 형성하는 부분의 불순물농도는 최소한 반도체 박막 트랜지스터의 소스 영역의 불순물농도보다 저농도로 한다. 따라서, 반도체 박막 트랜지스터의 오프전류의 상승을 방지함으로써 스탠드바이 전류의 상승을 방지할 수 있다.

Description

박막트랜지스터부하를 가지는 반도체메모리장치
제1도는 종래예에 관한 SRAM의 등가회로도.
제2도는 종래예에 관한 SRAM의 단면도.
제3도는 본 발명의 제1 실시예에 따른 SRAM의 평면도.
제4도는 제3도의 IV-IV 선 단면도.
제5도는 본 발명의 제1 실시예에 따른 SRAM의 등가회로도.
제6도는 본 발명의 제2 실시예에 따른 SRAM 의 일예를 도시한 평면도.
제7도는 제6도의 VII-VII 선 단면도.
제8도는 제7도의 요부의 확대단면도.
제9도는 본 발명의 제2실시예에 따른 SRAM 의 등가회로도.
제10도는 본 발명의 변형예를 도시한 요부의 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 웰 영역 2 : 층간 절연막
3 : Vss 라인 4 : 층간 절연막
7C, 60C : 채널영역 7D, 60D : 드레인 영역
7S, 60S : 소스 영역 8 : 게이트 절연막
51 : 웰 영역 52 : 게이트 절연막
53 : 층간 절연막 54 : Vcc 라인
55, 56 : 층간 절연막 58 : 실리콘 기판
59 : 웰 영역 63 : 게이트 절연막
Tr1,Tr2: 구동 트랜지스터
T1,T2: 반도체 박막 트랜지스터 P-TFT
Q1,Q2: 액세스 트랜지스터 N1,N2: 기억 노드
C(CA,CB) : 결합용량 GD1,GD2: 게이트 전극
Ac1,Ac2: 활성층 FF : 플립플롭회로
WL : 워드선, BL, 반전 BL : 비트선
H1,H2,H3,H4: 콘택트개구
본 발명은 박막 트랜지스터 부하를 가지는 반도체 메모리 장치, 특히 a 선 등에 의한 소프트 에러 내성(耐性)을 가한 예를 들면 SRAM(Static Random Access Memory)에 있어서의 메모리셀의 구조에 관한 것이다.
근래, SRAM 의 저소비전력화에 유효한 것으로서, CMOS(Complemen-tary Metal Oxide Semiconductor) 인버터를 이용한 CMOS 형 SRAM이 주목되고 있다. 그러나, CMOS 회로에서는 N-MOS 트랜지스터와 P-MOS 트랜지스터를 분리하기 위한 영역이 필요하므로, 고집적화에 불리하게 된다는 문제가 있었다.
그래서, 종래에는 부하로서 사용되는 P-MOS 트랜지스터를 역스태거(reverse-stagger)형의 TFT(박막 트랜지스터)로 구성함으로써, CMOS형 SRAM 의 고집적화를 도모하고 있다. 즉, P 채널형 TFT(이하, 단지 P-TFT 라 함)를 N-MOS 트랜지스터상에 중첩함으로써, CMOS 회로의 점유면적이 대폭 축소화되고, CMOS 형 SRAM 의 고집적화를 용이하게 실현시킬 수 있다.
종래의 CMOS 형 SRAM 의 구성을 제1도의 등가회로도 및 제2도의 단면도에 따라서 설명한다.
종래의 SRAM은 제1도에 도시한 바와 같이 1쌍의 구동 트랜지스터(N-MOS 트랜지스터) Tr1및 Tr2와 이들 구동 트랜지스터 Tr1및 Tr2의 기억노드 N1및 N2에 접속된 1쌍의 p 채널형 박막 트랜지스터(이하, 단지 P-TFT 라 함) T1및 T2로 이루어지는 부하에 의해 구성된 플립플롭회로 FF 와, 1쌍의 액세스 트랜지스터(N-MOS 트랜지스터) Q1및 Q2로 메모리셀이 구성되어 있다. 그리고, 제1도에 있어서, WL 은 워드선, BL 및 (반전 BL)은 비트선이다.
즉, 이 SRAM 의 구성을 제2도에 따라서 설명하면, P 형의 웰 영역(31)상에 SiO2등으로 이루어지는 게이트 절연막(32)을 통하여 구동 트랜지스터 Tr1의 게이트 전극 GD1및 액세스 트랜지스터 Q2의 게이트 전극(워드선) WL 이 예를 들면 1층째의 반도체층 예를 들면 폴리사이드층으로 형성되고, 이들 게이트 전극 GD1상에 SiO2로 이루어지는 층간 절연막(33)을 통하여 P-TFT(T1및 T2)의 게이트 전극 GT1및 GT2가 2층째의 반도체층 예를 들면 다결정실리콘층으로 형성되고, 이들 게이트 전극 GT1및 GT2상에 SiO2로 이루어지는 층간 절연막(34)을 통하여 P-TFT(T1)의 활성층 Ac1과 Vcc 라인(35)의 3층째의 반도체층 예를 들면 다결정실리콘층으로 형성되어서 구성되어 있다.
구동 트랜지스터 Tr1의 게이트 전극 GD1과 액세스 트랜지스터 Q2의 한쪽의 소스·드레인 영역 SD 과의 접속부분에서 기억노드 N1가 구성된다. 그리고, 제2도에서의 (36, 37)은 SiO2로 이루어지는 층간 절연막, (38)은 A1등의 금속박막으로 이루어지는 비트선 취출용 배선이다. 또, (39)는 P 형의 실리콘 기판, (40)은 N 형의 웰 영역이다.
그리고, 종래에는 a 선 등에 의해 소프트에러를 방지하기 위하여 P-TFT(T1)의 게이트 전극 GT1을 활성층 Ac1의 상기 기억노드 N1에 접속되는 드레인 영역(41D) 아래까지 연장하여 형성함으로써, 게이트 전극 GT1과 드레인 영역(41D) 사이에 결합용량을 형성하도록 하고 있다. 이 경우, P-TFT(T1)의 게이트 전극 GT1과 구동 트랜지스터 Tr1의 게이트 전극 GD1사이에도 결합용량이 형성된다.
즉, 이 구성을 등가회로적으로 보면, 제1도에 도시한 바와 같이, 각 기억노드 N1및 N2사이를 결합용량 C 으로 접속한 회로구성으로 되고, 이 결합용량 C 에 의하여 상기 소프트에러를 억제할 수 있다(IEDM 88 P48-P51 "A 25μ m2, New Poly-Si PMOS Load (PPS) SRAM Cell Having Excellent Soft Error Immunity" 참조).
그러나, SRAM 에 있어서의 결합용량 C 은 제2도에서 알 수 있는 바와 같이 구동 트랜지스터 Tr1의 상부에 있어서 형성되어 있으며, 대략 그레이아웃으로 결정되는 면적으로 용량치가 결정된다.
따라서, 용량치를 크게 하여 소프트에러내성을 개선하려고 하면, SRAM 의 메모리셀 사이즈를 크게 하거나, 게이트 전극 GT1과 드레인 영역(41D)간에 형성되는 결합용량의 유전체막으로서의 절연막(34)을 얇게 하지 않으면 안된다.
그러나, 메모리셀사이즈를 크게 하는 것은 대용량화에 대하여 허용할 수 없으며, 또한 결합용량 C 의 유전체막으로서의 절연막(34)을 얇게 하면, 그 내압(耐壓)레벨, 수율, TDDB 수명 등의 저하가 생기므로 용이하게는 용량치의 증가를 바랄 수 없다.
또한, 전술한 SRAM 에 있어서는 통상 P-TFT(T1,T2)의 소스 영역(41S)이 그대로 Vcc 전원공급선이 되고, 그 배선저항을 내릴 필요가 있으므로 P-TFT(T1,T2)의 소스 영역(41S) 및 드레인 영역(41D)이 1019cm-3이상의 고불순물농도로 동시에 형성된다.
이와 같이 불순물농도가 높은 드레인 영역(41D)과 게이트 전극 GT1, GT2의 중첩부분으로 결합용량을 형성한 경우, 이 드레인 영역(41D)에 대하여 게이트전계를 걸면, 채널영역(41C)에 접하는 드레인 영역단에서 에너지밴드간턴넬링(tunneling)전류에 의한 드레인리크가 발생하고, P-TFT(T1,T2)의 오프전류가 상승하는 문제가 발생한다.
본 발명은 전술한 점을 감안한 것으로서, 본 발명의 목적은 메모리셀사이즈를 증대시키지 않고 큰 결합용량치를 얻을 수 있는 반도체 메모리장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 박막 트랜지스터에 있어서의 드레인리크 즉 오프전류를 증대시키지 않고 결합용량을 형성할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제1 특징에 따르면, 1쌍의 구동 트랜지스터와 이 구동 트랜지스터 상에 각각 기억노드를 접속점으로 하여 적층된 1쌍의 반도체 박막 트랜지스터로 이루어지는 부하에 의하여 구성된 플립플롭회로와, 1쌍의 액세스 트랜지스터로 메모리셀이 구성되고, 기억노드 사이에 결합용량이 형성되어 이루어지는 반도체 메모리 장치에 있어서, 반도체 박막 트랜지스터의 활성층과 반도체 박막 트랜지스터의 게이트 전극과의 중첩부분으로 상기 결합용량을 형성하고, 이 결합용량을 형성하는 중첩부분의 일부를 콘택트개구내에 연장형성하여 구성한다.
전술한 구성에 있어서는, 반도체 박막 트랜지스터의 활성층과 반도체 박막 트랜지스터의 게이트 전극과의 중첩부분으로 결합용량을 형성하고, 그 중첩부분의 일부를 콘택트개구내에 연장형성함으로써, 콘택트 개구내의 측벽부가 결합용량을 구성하는 면적의 일부로 된다. 이 결과, 메모리셀사이즈를 증대시키지 않고, 결합용량을 형성하는 실질적인 면적이 증가하여, 결합용량의 용량치가 커지고, 소프트 에러내성이 보다 개선된다.
본 발명의 제2 특징에 따르면, 1쌍의 구동 트랜지스터와 이 구동 트랜지스터 상에 각각 기억노드를 접속점으로 하여 적층된 1 쌍의 반도체 박막 트랜지스터로 이루어지는 부하에 의하여 구성된 플립플롭회로와, 1쌍의 액세스 트랜지스터로 메모리셀이 구성되고, 반도체 박막 트랜지스터의 게이트 전극이 그 활성층의 기억노드에 접속된 드레인 영역 아래까지 연장되어서 드레인 영역과 게이트 전극 사이에 결합용량이 형성되고, 결합용량에 의하여 기억노드 사이가 접속된 반도체 메모리 장치에 있어서, 반도체 박막 트랜지스터의 드레인 영역에 있어서의 결합용량을 구성하는 부분(즉 드레인 영역의 게이트 전극과 중첩되는 부분)의 불순물농도를 최소한 반도체 박막 트랜지스터의 소스 영역의 불순물농도보다 저농도로 하여 구성한다.
또, 본 발명의 제3 특징에 따르면, 1쌍의 구동 트랜지스터와 이 구동 트랜지스터 상에 각각 기억노드를 접속점으로 하여 적층된 1쌍의 반도체 박막 트랜지스터로 이루어지는 부하에 의하여 구성된 플립플롭회로와, 1쌍의 액세스 트랜지스터로 메모리셀이 구성되고, 반도체 박막 트랜지스터의 게이트 전극이 그 활성층의 기억노드에 접속된 드레인 영역아래까지 연장되어서 드레인 영역과 게이트 전극 사이에 결합용량이 형성되고, 결합용량에 의하여 기억노드 사이가 접속된 반도체 메모리 장치에 있어서, 결합용량을 구성하는 부분을 포함하는 드레인 영역(즉, 게이트 전극과 중첩되는 부분 및 그 이외의 부분을 포함하는 전드레인 영역)의 불순물농도를 최소한 반도체 박막 트랜지스터의 소스 영역의 불순물 농도보다 저농도로 하여 구성한다.
전술한 구성에 있어서는, 드레인 영역에 있어서의 결합용량이 구성되는 부분의 불순물농도를 소스 영역의 그것보다 저농도로 함으로써, 게이트 전극과 드레인 영역 사이에서 원하는 결합용량이 형성되는 동시에, 채널영역에 접하는 드레인 영역단에서의 에너지밴드간 터널링전류에 의한 드레인리크가 억제되어 스탠드바이전류를 증가시키지 않는다.
또, 본 발명에 있어서는 결합용량이 구성되는 부분 및 그 이외의 부분을 포함하는 전드레인 영역의 불순물농도를 소스 영역보다 저농도로 하는 경우에도, 역시 게이트 전극과 드레인 영역 사이에서 원하는 결합용량이 형성되는 동시에, 드레인 영역단에서의 에너지밴드간 턴넬링전류에 의한 드레인리크가 억제되고, 오프전류를 증가시키지 않는다.
본 발명의 상기 및 기타의 목적과 특징 및 이점은 첨부도면을 참조하여 다음의 예시적인 실시예의 상세한 설명으로부터 명백해질 것이며, 첨부도면에 있어서 동일 또는 상당부분은 동일한 참조부호로 표시한다.
다음에, 제3도∼제5도를 참조하여 본 발명의 제1 실시예에 대하여 설명한다.
제3도는 본 발명의 제1 실시예에 관한 SRAM 의 구성을 도시한 평면도를 나타내고, 여기서는 알기 쉽게 하기 위하여 비트선(A1 배선) BL, 구동 트랜지스터 Tr1, Tr2및 액세스 트랜지스터 Q1, Q2의 소스·드레인 영역(확산층)을 제외하였다.
제4도는 그 요부의 단면도, 제5도는 본 발명의 제1 실시에에 관한 SRAM의 등가회로도이다.
제1 실시예에 관한 SRAM은 제5도에 도시한 바와 같이 1쌍의 구동 트랜지스터(N-MOS 트랜지스터) Tr1및 Tr2와 이들 구동 트랜지스터 Tr1및 Tr2의 기억노드 N1및 N2에 접속된 1쌍의 P 채널형 박막 트랜지스터(이하, 단지 P-TFT 라 함) T1및 T2로 이루어지는 부하에 의하여 구성된 플립플롭회로 FF 와, 1쌍의 액세스 트랜지스터(N-MOS 트랜지스터) Q1및 Q2로 메모리셀이 구성되어 있다. 또한 제5도에 있어서, WL 은 워드선, BL 및 (반전 BL)은 비트선이다.
이 SRAM 의 구성을 제3도 및 제4도에 따라서 설명한다. P형의 웰 영역(1)상에 SiO2등으로 이루어지는 게이트 절연막을 통하여 구동 트랜지스터 Tr1및 Tr2의 각 게이트 전극 GD1및 GD2및 액세스 트랜지스터 Q1 및 Q2 의 게이트 전극 즉 워드선 WL 이 예를 들면 1층째의 반도체층 예를 들면 폴리사이드층으로 형성되고, 이 위에 SiO2등으로 이루어지는 층간 절연막(2)을 통하여 Vss 라인(접지선)(3)이 2층째의 반도체층 예를 들면 다결정 실리콘층으로 형성된다.
그리고, 이들 Vss 라인(3), 게이트 전극 GD1, GD2및 워드선 WL 상에 SiO2로 이루어지는 층간 절연막(4)을 통하여 P-TFT(T1및 T2)의 각 게이트 전극 GT1및 GT2이 3층째의 반도체층 예를 들면 다결정실리콘층으로 형성되고, 이들 게이트 전극 GT1, GT2상에 P-TFT(T1및 T2)의 각 활성층 Ac1, Ac2과 Vcc 라인(도시하지 않음)이 4층째의 반도체층 예를 들면 다결정실리콘층에 형성되어 구성된다. (7C, 7S 및 7D)는 각각 활성층 Ac1, Ac2에 있어서의 채널영역, 소스 영역 및 드레인 영역이며, 소스 영역(7S)에 전원 Vcc 이 인가된다.
그리고, 각 구동 트랜지스터 Trl및 Tr2와 P-TFT(T1및 T2)와의 접속부분으로 제5도에 도시한 기억노드 Nl및 N2가 구성된다.
그래서, 본 예에 있어서는 구동 트랜지스터 Tr1의 액세스 트랜지스터 Q2의 소스·드레인 영역 SD 에 접속된 게이트 전극 GD1과 P-TFT(T2)의 게이트 전극 GT2을 제1의 콘택트개구 H1 를 통하여 접속하고, p-TFT(T2)의 게이트 전극 GT2과 P-TFT(T1)의 활성층 즉 그 드레인 영역(7D)을 제1의 콘택트개구 H1로부터 떨어진 제2의 콘택트개구 H2를 통하여 접속한다. 이 콘택트개구 Hl및 H2가 기억노드 N1에 대응한다.
한편, P-TFT(T1)의 게이트 전극 GT1과 구동 트랜지스터 Tr2의 게이트 전극 GD2을 제3의 콘택트개구 H3를 통하여 접속하는 동시에, 이 제3의 콘택트개구 H3와 일부 겹치는 제4의 콘택트개구 H3를 통하여 P-TFT(T1)의 게이트 전극 GTI 과 P-TFT(T2)의 활정층 Ac2즉 그 드레인 영역(7D)을 접속한다. 이 콘택트개구 H3및 H4가 기억노드 H4에 대응한다.
그리고, 콘택트개구 H1를 게이트 절연막(8)을 통하여 P-TFT(T2)의 게이트 전극 GT2과 드레인 영역(7D)이 겹치는 부분의 중앙에 형성하고, 이 콘택트개구 H1내에도 게이트 절연막(8)을 통하여 하층의 P-TFT(T2)의 게이트 전극 GT2과 겹치도록 드레인 영역(7D)을 연장형성하고, 콘택트개구 H1내를 포함한 이 게이트 전극 GT2과 드레인 영역(7D) 사이에 결합용량 C1(제3도의 교차사선도시)을 형성한다. 즉, 이 구성을 등가회로적으로 보면, 제5도에 도시한 바와 같이 각 기억노드 N1및 N2사이를 결합용량 C 으로 접속한 회로구성으로 되고, 이 결합용량 C (즉 C1)에 의하여 소프트에러를 억제할 수 있다.
전술한 실시예에 의하면, P-TFT(T2)의 게이트 전극 GT2과 구동 트랜지스터 Trl의 게이트 전극 GD1이 접속되는 제1의 콘택트개구 H1내에도 P-TFT(T2)의 드레인 영역(7D)을 연장형성함으로써, 콘택트 개구 H1의 측벽부도 결합용량 C1으로서 작용하고, 전체로서 결합용량 C1의 면적을 증대시킬 수 있다.
따라서, 메모리셀의 면적이 작아져서 평면적으로 결합용량 C1을 배설하는 면적이 작아져도, 콘택트개구 H1의 측벽부를 이용할 수 있으므로 소프트에러내성에 충분한 용량치를 얻을 수 있으며, SRAM 자체의 고집적화를 촉진시킬 수 있다.
다음에, 제6도∼제9도를 참조하여 본 발명의 제2 실시예에 대하여 설명한다.
제6도는 본 발명의 제2 실시예에 관한 SRAM 의 구성을 도시한 평면도, 제7도는 제6도에 있어서의 VII-VII 선 단면도, 제8도는 제7도의 요부의 확대도이다.
또, 제9도는 제2 실시예에 관한 SRAM 의 등가 회로도이다. 제6도∼제9도에 있어서, 제3도∼제5도의 각 부분에 상당하는 부분은 동일한 참조부호로 표시하고, 상세한 설명을 생략한다.
본 실시예에 관한 SRAM 은 제9도에 도시한 바와 같이 1쌍의 구동 트랜지스터(N-MOS 트랜지스터) Trl및 Tr2와 이들 구동 트랜지스터 Trl및 Tr2의 기억노드 N1및 N2에 접속된 1쌍의 P 채널형 박막 트랜지스터(이하 단지 P-TFT 라 함) T1및 T2로 이루어지는 부하에 의해 구성된 플립플롭회로 FF 와, 1쌍의 액세스 트랜지스터(N-MOS 트랜지스터) Q1및 Q2로 이루어지는 메모리셀이 구성된다. 그리고, 제9도에 있어서, WL 은 워드선, BL 및 (반전 BL)은 각각 비트선이다.
이 SRAM 의 구성은 제6도 및 제7도에 도시한 바와 같이 P 형의 웰 영역(51) 상에 SiO2등으로 이루어지는 게이트 절연막(52)을 통하여 구동 트랜지스터 Trl및 Tr2(Tr2에 대하여는 제6도 참조)의 각 게이트 전극 GD1및 GD2및 액세스 트랜지스터 Q1및 Q2(Q1에 대하여는 제6도 참조)의 게이트 전극 즉 워드선 WL 이 예를 들면 1층째의 반도체층 예를 들면 폴리사이드층으로 형성되고, 이들 게이트 전극(GD1, GD2) 및 WL 상에 SiO2로 이루어지는 층간 절연막(53)을 통하여 P-TFT (T1및 T2)의 각 게이트 전극 GT1및 GT2이 2층째의 반도체층 예를 들면 다결정실리콘층으로 형성되고, 이들 계이트 전극 GT1및 GT2상 에 P-TFT(T1및 T2)의 각 활성층 Acl및 Ac2(Ac2에 대하여는 제6도 참조)와 Vcc 라인(54)이 3층째의 반도체층 예를 들면 다결정실리콘층으로 형성되어 구성된다.
그리고, 각 구동 트랜지스터 Trl및 Tr2의 게이트 전극 GD1및 GD2과, 액세스 트랜지스터 Q2및 Q1의 소스·드레인 영역 SD 의 접속부분에서 제9도에 도시한 기억노드 N1및 N2가 구성된다.
그리고, (55 및 56)은 SiO2로 이루어지는 층간 절떤막, (57)은 A1등의 금 속막으로 이루어지는 비트선취출용 배선, (58)은 P 형의 실리콘 기판, (59)는 N 형의 웰 영역이다. 또, (60S)는 전원 Vcc 이 인가되는 소스 영역, (60D)는 기억노드 N1, N2에 접속되는 드레인 영역, (60C)는 채널영역, (63)은 게이트 절연막, (64)는 접지선(Vss 라인 )이다.
그리고, a 선 등에 의한 소프트에러를 방지하기 위하여, P-TFT(T1및 T2)의 각 게이트 전극 GT1및 GT2을 대응하는 활성층 Ac1및 Ac2의 상기 기억노드 N1및 N2에 접속되는 드레인 영역(60D)아래까지 연장하여 형성하고, 게이트 전극 GT1및 GT2과 드레인 영역(60D)이 관련된 중첩부분의 사이에 각각 결합용량 CA 및 CB 을 형성 하도록 하고 있다. 이 경우, P-TFT(T1및 T2)의 게이트 전극 GT1및 GT2와 구동 트랜지스터 Trl및 Tr2의 게이트 전극 GD1및 GD2사이에도 결합 용량이 형성된다.
이 구성을 등가회로적으로 보면 제9도에 도시한 바와 같이, 각 기억노드 N1및 N2사이를 결합용량 C 으로 접속한 회로구성으로 되고, 이 결합용량 C(CA,CB)에 의해 소프트에러를 제어할 수 있다.
그리고, 본 실시예에 있어서는, 드레인 영역(60D)의 결합용량 CA 및 CB 이 접속되는 게이트 전극 GT1, GT2과 중첩되는 부분(60Dl)의 불순물농도를 드레인 영역(60D)의 게이트 전극 GT1, GT2과 중첩되지 않는 부분(즉 기억노드 Nl및 N2와 접속되는 측의 부분)(60D2) 및 소스 영역(60S)의 불순물농도보다 저농도로 한다.
즉, P-TFT(T1및 T2)의 소스 영역(60S)이 그대로 Vcc 라인(54)으로 되므로, 그 배선저항을 내릴 필요에서 소스 영역(60S) 및 이와 동시에 형성하는 드레인 영역(60D)의 기억노드 N1, N2에 접속되는 측의 부분(60D2)은 1019cm-3오더 이상의 고농도로 불순물을 도핑한다.
예를 들면 두께 400Å의 다결정실리론층의 활성층 Acl, Ac2에 대하여 BF2+를 1x 1015cm-2정도의 도즈량으로 이온주입함으로써 달성된다.
한편, 드레인 영역(60D)의 결합용량 CA, CB 이 구성되는 게이트 전극 GT1, GT2과 중첩되는 부분(60D1)의 불순물농도는 1018cm-3오더 이하의 저농도로 되도록 한다. 예를 들면 두께 400Å의 다결정실리콘층의 활성층 Acl, Ac2에 대하여 BF2+를 1013cm-2의 도즈량으로 이온주입함으로써 달성된다.
제2 실시예의 구성에 의하면, P-TFT(T1및 T2)의 각 게이트 전극 GT1및 GT2을 대응하는 활성층 Acl및 Ac2의 드레인 영역(60D)아래까지 연장함으로써, 게이트 전극 GT1및 GT2과 이에 중첩되는 드레인 영역(60D)의 부분(60Dl) 사이에서 소프트 에러방지용의 결합용량 CA, CB 을 형성할 수 있다.
그리고, 특히 드레인 영역(60D)의 게이트 전극 GT1및 GT2과 중첩 되는 부분(60D1)의 불순물농도를 드레인 영역의 다른 분분(60D2) 및 소스 영역(60S)의 불순물농도보다 저농도로 함으로써, 채널영역(60C)에 접하는 드레인 영역단에서 에너지밴드간 턴넬링전류에 의한 드레인 리크(이른바 전계의존에 의한 리크)를 억제할 수 있다. 따라서, P-TFT(T1및 T2)의 오프전류를 증대시키지 않고 충분한 용량치를 가진 결합용량을 형성할 수 있다.
제10도는 본 발명의 변형예를 도시한다.
전술한 제8도의 제2 실시예에서는 드레인 영역(60D)의 게이트 전극 GT1및 GT2과 중첩하는 부분(60Dl)의 불순물농도를 저농도로 하였으나, 그 밖에 제10도의 변형예에서 도시한 바와 같이, 게이트 전극 GT1, GT2과 중첩되는 부분(60Dl) 및 그 이외의 기억노드 N1, N2와 접속되는 측의 부분(60D2)을 포함하는 전드레인 영역(60Dl)을 소스 영역 (60S)의 불순물농도보다 저농도로 하여 구성하는 것도 가능하다. 이 구성에 있어서도, 드레인 영역단에서의 에너지밴드간 턴넬링전류에 의한 드레인리크가 억제되고, 오프전류를 증가시키지 않고, 게이트전류 GT1, GT2와 드레인 영역(60D) 사이에 결합용량을 형성할 수 있다.
첨부도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명 하였으나, 본 발명은 전술한 실시예에 한정되지 않고, 이 기술분야의 숙련자라면 특허청구의 범위에서 정의한 바와 같은, 본 발명의 사상 및 범위를 일탈하지 않고 다양한 변형 및 변경을 가할 수 있다.

Claims (2)

  1. 반도체 기판상에 형성되고 게이트, 드레인, 소스 전극을 가지는 1쌍의 구동 트랜지스터- 여기서 1쌍의 구동 트랜지스터는 각각의 드레인 전극이 다른 구동 트랜지스터의 게이트 전극과 교차하여 접속되어 있음- 로 형성되는 플립플롭회로와, 드레인, 소스, 게이트 전극을 가지고, 상기 반도체 기판상에 형성된 반도체 박막상에 형성되는 1쌍의 박막 트랜지스터와, 상기 기판상에 형성되고, 상기 플립플롭회로와 상기 구동 트랜지스터의 상기 드레인 전극에 접속되는 1쌍의 액세스 트랜지스터를 포함하고, 상기 반도체 박막 트랜지스터는 상기 구동 트랜지스터의 드레인부분에 형성된 콘택트개구부를 통하여 상기 구동 트랜지스터에 접속된 반도체 박막상에 형성되고, 결합용량은 상기 콘택트개구내에서 상기 반도체 박막 트랜지스터의 게이트 전극과 상기 구동 트랜지스터의 게이트 전극과의 중첩부 사이에 형성되고, 상기 콘택트 개구부가 상기 박막 트랜지스터의 상기 게이트 전극이 상기 구동 트랜지스터의 게이트 전극에 접속되도록 형성되고 절연층이 상기 콘택트 개구부의 측벽과 바닥에서 상기 게이트들 사이에 형성되어 상기 게이트들 사이의 용량을 증가시키도록 하는 것을 특징으로하는 반도체 메모리 장치.
  2. 반도체 기판상에 형성되고 게이트, 상호 접속되는 드레인, 소스 전극을 가지는 1쌍의 구동 트랜지스터- 여기서 1쌍의 구동 트랜지스터는 각각의 드레인 전극이 다른 구동 트랜지스터의 게이트 전극과 교차하여 접속되어 있음- 로 형성되는 플립플롭회로와, 드레인, 소스, 게이트 전극을 가지고 상기 반도체 기판상에 형성된 반도체 박막상에 형성되는 1쌍의 박막 트랜지스터- 여기서 박막 트랜지스터는 상기 구동 트랜지스터상에 적층된 반도체 박막으로 형성됨- 와, 상기 플립플롭회로와 상기 구동 트랜지스터의 상기 드레인 전극에 접속되는 1쌍의 액세스 트랜지스터를 포함하고, 상기 반도체 박막 트랜지스터의 상기 게이트 전극은 절연막을 통하여 상기 박막 트랜지스터의 드레인 전극에 접속되고 상기 박막 트랜지스터의 상기 드레인 영역의 적어도 일부분의 불순물 농도는 상기 반도체 박막 트랜지스터의 상기 소스 영역의 불순물 농도보다 저농도이고, 상기 박막 트랜지스터의 상기 드레인 영역은 서로다른 불순물농도를 갖는 적어도 2부분이 있는데, 한부분의 불순물농도는 상기 박막 트랜지스터의 상기 소스의 불순물 농도보다 저농도인 것을 특징으로 하는 반도체 메모리 장치.
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