JPH0621394A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0621394A JPH0621394A JP4173390A JP17339092A JPH0621394A JP H0621394 A JPH0621394 A JP H0621394A JP 4173390 A JP4173390 A JP 4173390A JP 17339092 A JP17339092 A JP 17339092A JP H0621394 A JPH0621394 A JP H0621394A
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Abstract
(57)【要約】
【目的】 結合容量を設ける部分の面積が小さくても大
きな容量値を得ることができるようにして、半導体メモ
リ装置自体の高集積化を促進させる。 【構成】 １対のドライバトランジスタＴｒ1 ，Ｔｒ2
とこのドライバトランジスタＴｒ1 ，Ｔｒ2 上に夫々記
憶ノードを接続点として積層された１対の半導体薄膜ト
ランジスタＴ1 ，Ｔ2 からなる負荷により構成されたフ
リップフロップ回路と１対のアクセストランジスタ
Ｑ1 ，Ｑ2 とからメモリセルが構成され、記憶ノード間
に結合容量が形成されてなるＴＦＴ負荷型ＳＲＡＭにお
いて、半導体薄膜トランジスタＴ2 のドレイン領域７Ｄ
とゲート電極ＧＴ2 との重なり部分で結合容量を形成す
ると共に、この重なり部分をドライバトランジスタＴｒ
1 のゲート電極ＧＤ1 と半導体薄膜トランジスタＴ2 の
ゲート電極ＧＴ2 とが接続されるコンタクト開口Ｈ1 内
にも形成してこのコンタクト開口Ｈ1 の側壁部をも結合
容量として構成する。
きな容量値を得ることができるようにして、半導体メモ
リ装置自体の高集積化を促進させる。 【構成】 １対のドライバトランジスタＴｒ1 ，Ｔｒ2
とこのドライバトランジスタＴｒ1 ，Ｔｒ2 上に夫々記
憶ノードを接続点として積層された１対の半導体薄膜ト
ランジスタＴ1 ，Ｔ2 からなる負荷により構成されたフ
リップフロップ回路と１対のアクセストランジスタ
Ｑ1 ，Ｑ2 とからメモリセルが構成され、記憶ノード間
に結合容量が形成されてなるＴＦＴ負荷型ＳＲＡＭにお
いて、半導体薄膜トランジスタＴ2 のドレイン領域７Ｄ
とゲート電極ＧＴ2 との重なり部分で結合容量を形成す
ると共に、この重なり部分をドライバトランジスタＴｒ
1 のゲート電極ＧＤ1 と半導体薄膜トランジスタＴ2 の
ゲート電極ＧＴ2 とが接続されるコンタクト開口Ｈ1 内
にも形成してこのコンタクト開口Ｈ1 の側壁部をも結合
容量として構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、特
にα線等によるソフトエラー耐性を施した例えばＳＲＡ
Ｍにおけるメモリセルの構造に関する。
にα線等によるソフトエラー耐性を施した例えばＳＲＡ
Ｍにおけるメモリセルの構造に関する。
【０００２】
【従来の技術】近時、ＳＲＡＭの低消費電力化に有効な
ものとして、ＣＭＯＳインバータを利用したＣＭＯＳ型
ＳＲＡＭが注目されている。しかし、ＣＭＯＳ回路で
は、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
を分離するための領域が必要であることから、高集積化
に不利になるという問題があった。
ものとして、ＣＭＯＳインバータを利用したＣＭＯＳ型
ＳＲＡＭが注目されている。しかし、ＣＭＯＳ回路で
は、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
を分離するための領域が必要であることから、高集積化
に不利になるという問題があった。
【０００３】そこで、従来では、負荷として用いられる
Ｐ−ＭＯＳトランジスタを逆スタガー型のＴＦＴ（薄膜
トランジスタ）で構成することにより、ＣＭＯＳ型ＳＲ
ＡＭの高集積化を図っている。即ち、Ｐチャネル型ＴＦ
Ｔ（以下、単にＰ−ＴＦＴと記す）をＮ−ＭＯＳトラン
ジスタ上に積み重ねることにより、ＣＭＯＳ回路の占有
面積が大幅に縮小化され、ＣＭＯＳ型ＳＲＡＭの高集積
化を容易に実現させることができる。
Ｐ−ＭＯＳトランジスタを逆スタガー型のＴＦＴ（薄膜
トランジスタ）で構成することにより、ＣＭＯＳ型ＳＲ
ＡＭの高集積化を図っている。即ち、Ｐチャネル型ＴＦ
Ｔ（以下、単にＰ−ＴＦＴと記す）をＮ−ＭＯＳトラン
ジスタ上に積み重ねることにより、ＣＭＯＳ回路の占有
面積が大幅に縮小化され、ＣＭＯＳ型ＳＲＡＭの高集積
化を容易に実現させることができる。
【０００４】従来のＣＭＯＳ型ＳＲＡＭの構成を図４の
等価回路図及び図５の断面図に基いて説明する。
等価回路図及び図５の断面図に基いて説明する。
【０００５】従来のＳＲＡＭは、図４に示すように、一
対のドライバトランジスタ（Ｎ−ＭＯＳトランジスタ）
Ｔｒ1 及びＴｒ2 とこれらドライバトランジスタＴｒ1
及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続された一対
のＰチャネル型薄膜トランジスタ（以下、単にＰ−ＴＦ
Ｔと記す）Ｔ1 及びＴ2 からなる負荷により構成された
フリップフロップ回路ＦＦと、一対のアクセストランジ
スタ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2 とからメ
モリセルが構成されている。尚、図において、ＷＬはワ
ード線、ＢＬ及び（反転ＢＬ）はビット線である。
対のドライバトランジスタ（Ｎ−ＭＯＳトランジスタ）
Ｔｒ1 及びＴｒ2 とこれらドライバトランジスタＴｒ1
及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続された一対
のＰチャネル型薄膜トランジスタ（以下、単にＰ−ＴＦ
Ｔと記す）Ｔ1 及びＴ2 からなる負荷により構成された
フリップフロップ回路ＦＦと、一対のアクセストランジ
スタ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2 とからメ
モリセルが構成されている。尚、図において、ＷＬはワ
ード線、ＢＬ及び（反転ＢＬ）はビット線である。
【０００６】即ち、このＳＲＡＭの構成を図５に基いて
説明すると、Ｐ型のウェル領域３１上にＳｉＯ2 等から
なるゲート絶縁膜３２を介してドライバトランジスタＴ
ｒ1のゲート電極ＧＤ1 並びにアクセストランジスタＱ
2 のゲート電極（ワード線）ＷＬが例えば１層目の半導
体層、例えはポリサイド層にて形成され、これらゲート
電極ＧＤ1 上にＳｉＯ2 からなる層間絶縁膜３３を介し
てＰ−ＴＦＴ（Ｔ1 及びＴ2 ）のゲート電極ＧＴ1 及び
ＧＴ2 が２層目の半導体層、例えば多結晶シリコン層に
て形成され、これらゲート電極ＧＴ1 及びＧＴ2 上にＳ
ｉＯ2 からなる層間絶縁膜３４を介してＰ−ＴＦＴ（Ｔ
1 ）の活性層Ａｃ1 とＶｃｃライン３５が形成されて構
成されている。
説明すると、Ｐ型のウェル領域３１上にＳｉＯ2 等から
なるゲート絶縁膜３２を介してドライバトランジスタＴ
ｒ1のゲート電極ＧＤ1 並びにアクセストランジスタＱ
2 のゲート電極（ワード線）ＷＬが例えば１層目の半導
体層、例えはポリサイド層にて形成され、これらゲート
電極ＧＤ1 上にＳｉＯ2 からなる層間絶縁膜３３を介し
てＰ−ＴＦＴ（Ｔ1 及びＴ2 ）のゲート電極ＧＴ1 及び
ＧＴ2 が２層目の半導体層、例えば多結晶シリコン層に
て形成され、これらゲート電極ＧＴ1 及びＧＴ2 上にＳ
ｉＯ2 からなる層間絶縁膜３４を介してＰ−ＴＦＴ（Ｔ
1 ）の活性層Ａｃ1 とＶｃｃライン３５が形成されて構
成されている。
【０００７】ドライバトランジスタのゲート電極ＧＤ1
とアクセストランジスタＱ2 の一方のソース・ドレイン
領域ＳＤとの接続部分で図４で示す記憶ノードＮ1 が構
成される。尚、３６及び３７はＳｉＯ2 からなる層間絶
縁膜、３８は金属膜（例えばＡｌ）からなるビット線取
出し用配線である。また、３９はＰ型のシリコン基板、
４０はＮ型のウェル領域である。
とアクセストランジスタＱ2 の一方のソース・ドレイン
領域ＳＤとの接続部分で図４で示す記憶ノードＮ1 が構
成される。尚、３６及び３７はＳｉＯ2 からなる層間絶
縁膜、３８は金属膜（例えばＡｌ）からなるビット線取
出し用配線である。また、３９はＰ型のシリコン基板、
４０はＮ型のウェル領域である。
【０００８】そして、従来では、α線等によるソフトエ
ラーを防止するために、Ｐ−ＴＦＴ（Ｔ1 ）のゲート電
極ＧＴ1 を活性層Ａｃ1 の上記記憶ノードＮ1 に接続さ
れるドレイン領域４１Ｄ下まで延長して形成することに
より、ゲート電極ＧＴ1 とドレイン領域４１Ｄ間に結合
容量を形成するようにしている。この場合、Ｐ−ＴＦＴ
（Ｔ1 ）のゲート電極ＧＴ1 とドライバトランジスタＴ
ｒ1 のゲート電極ＧＤ 1 間にも結合容量が形成される。
ラーを防止するために、Ｐ−ＴＦＴ（Ｔ1 ）のゲート電
極ＧＴ1 を活性層Ａｃ1 の上記記憶ノードＮ1 に接続さ
れるドレイン領域４１Ｄ下まで延長して形成することに
より、ゲート電極ＧＴ1 とドレイン領域４１Ｄ間に結合
容量を形成するようにしている。この場合、Ｐ−ＴＦＴ
（Ｔ1 ）のゲート電極ＧＴ1 とドライバトランジスタＴ
ｒ1 のゲート電極ＧＤ 1 間にも結合容量が形成される。
【０００９】即ち、この構成を等価回路的にみると、図
４に示すように、各記憶ノードＮ1及びＮ2 間を結合容
量Ｃで接続した回路構成となり、この結合容量Ｃによっ
て上記ソフトエラーを抑制することができる（ＩＥＤＭ
８８ Ｐ４８〜Ｐ５１「Ａ２５μｍ2 ，Ｎｅｗ Ｐｏｌ
ｙ−Ｓｉ ＰＭＯＳ Ｌｏａｄ （ＰＰＬ） ＳＲＡＭ
Ｃｅｌｌ Ｈａｖｉｎｇ Ｅｘｃｅｌｌｅｎｔ Ｓｏ
ｆｔ ＥｒｒｏｒＩｍｍｕｎｉｔｙ」参照）。
４に示すように、各記憶ノードＮ1及びＮ2 間を結合容
量Ｃで接続した回路構成となり、この結合容量Ｃによっ
て上記ソフトエラーを抑制することができる（ＩＥＤＭ
８８ Ｐ４８〜Ｐ５１「Ａ２５μｍ2 ，Ｎｅｗ Ｐｏｌ
ｙ−Ｓｉ ＰＭＯＳ Ｌｏａｄ （ＰＰＬ） ＳＲＡＭ
Ｃｅｌｌ Ｈａｖｉｎｇ Ｅｘｃｅｌｌｅｎｔ Ｓｏ
ｆｔ ＥｒｒｏｒＩｍｍｕｎｉｔｙ」参照）。
【００１０】
【発明が解決しようとする課題】ところで、ＳＲＡＭに
おける結合容量Ｃは、図５からわかるように、ドライバ
トランジスタＴｒ1 の上部において形成されており、ほ
ぼそのレイアウトで決まる面積で容量値が決まる。
おける結合容量Ｃは、図５からわかるように、ドライバ
トランジスタＴｒ1 の上部において形成されており、ほ
ぼそのレイアウトで決まる面積で容量値が決まる。
【００１１】従って、容量値を大きくしてソフトエラー
耐性を改善しようとすると、ＳＲＡＭのメモリセルサイ
ズを大きくするか、ゲート電極ＧＴ1 とドレイン領域４
１Ｄ間に形成される結合容量の誘電体膜としての絶縁膜
３４を薄くしなければならない。
耐性を改善しようとすると、ＳＲＡＭのメモリセルサイ
ズを大きくするか、ゲート電極ＧＴ1 とドレイン領域４
１Ｄ間に形成される結合容量の誘電体膜としての絶縁膜
３４を薄くしなければならない。
【００１２】しかし、メモリセルサイズを大きくするの
は大容量化に対して許容できず、また、結合容量Ｃの誘
電体膜としての絶縁膜３４を薄くすると、その耐圧レベ
ル、イールド、ＴＤＤＢ寿命等の低下を生じてしまうの
で容易には容量値の増加が望めない。
は大容量化に対して許容できず、また、結合容量Ｃの誘
電体膜としての絶縁膜３４を薄くすると、その耐圧レベ
ル、イールド、ＴＤＤＢ寿命等の低下を生じてしまうの
で容易には容量値の増加が望めない。
【００１３】本発明は、上述の点に鑑み、メモリセルサ
イズを増大させることなく大きな結合容量値を得ること
ができる半導体メモリ装置を提供するものである。
イズを増大させることなく大きな結合容量値を得ること
ができる半導体メモリ装置を提供するものである。
【００１４】
【課題を解決するための手段】本発明は、１対のドライ
バトランジスタＴｒ1 ，Ｔｒ2 とこのドライバトランジ
スタＴｒ1 ，Ｔｒ2 上に夫々記憶ノードＮ1 ，Ｎ2 を接
続点として積層された１対の半導体薄膜トランジスタＴ
1 ，Ｔ2 からなる負荷により構成されたフリップフロッ
プ回路ＦＦと、１対のアクセストランジスタＱ1 ，Ｑ2
とからメモリセルが構成され、記憶ノードＮ1 及びＮ2
間に結合容量が形成されてなる半導体メモリ装置におい
て、半導体薄膜トランジスタＴ2 の活性層Ａｃ2 と半導
体薄膜トランジスタＴ2 のゲート電極ＧＴ2 との重なり
部分で上記結合容量Ｃ1 を形成し、この結合容量Ｃ1 を
形成する重なり部分の一部をコンタクト開口Ｈ1 内に延
長形成して構成する。
バトランジスタＴｒ1 ，Ｔｒ2 とこのドライバトランジ
スタＴｒ1 ，Ｔｒ2 上に夫々記憶ノードＮ1 ，Ｎ2 を接
続点として積層された１対の半導体薄膜トランジスタＴ
1 ，Ｔ2 からなる負荷により構成されたフリップフロッ
プ回路ＦＦと、１対のアクセストランジスタＱ1 ，Ｑ2
とからメモリセルが構成され、記憶ノードＮ1 及びＮ2
間に結合容量が形成されてなる半導体メモリ装置におい
て、半導体薄膜トランジスタＴ2 の活性層Ａｃ2 と半導
体薄膜トランジスタＴ2 のゲート電極ＧＴ2 との重なり
部分で上記結合容量Ｃ1 を形成し、この結合容量Ｃ1 を
形成する重なり部分の一部をコンタクト開口Ｈ1 内に延
長形成して構成する。
【００１５】
【作用】本発明においては、半導体薄膜トランジスタＴ
2 の活性層Ａｃ2 と半導体薄膜トランジスタＴ2 のゲー
ト電極ＧＴ2 との重なり部分で結合容量Ｃ1 を形成し、
その重なり部分の一部をコンタクト開口Ｈ1 内に延長形
成することにより、コンタクト開口Ｈ1 内の側壁部が結
合容量Ｃ1 を構成する面積の一部となる。この結果、メ
モリセルサイズを増大させずに、結合容量Ｃ1 を形成す
る実質的な面積が増加し、結合容量Ｃ1 の容量値が大き
くなり、ソフトエラー耐性がより改善される。
2 の活性層Ａｃ2 と半導体薄膜トランジスタＴ2 のゲー
ト電極ＧＴ2 との重なり部分で結合容量Ｃ1 を形成し、
その重なり部分の一部をコンタクト開口Ｈ1 内に延長形
成することにより、コンタクト開口Ｈ1 内の側壁部が結
合容量Ｃ1 を構成する面積の一部となる。この結果、メ
モリセルサイズを増大させずに、結合容量Ｃ1 を形成す
る実質的な面積が増加し、結合容量Ｃ1 の容量値が大き
くなり、ソフトエラー耐性がより改善される。
【００１６】
【実施例】以下、図１〜図３を参照して本発明の実施例
を説明する。図１は本実施例に係るＳＲＡＭの構成を示
す平面図を示し、ここでは分かり易くするためにビット
線（Ａｌ配線）ＢＬ、ドライバトランジスタＴｒ1 ，Ｔ
ｒ2及びアクセストランジスタＱ1 ，Ｑ2 のソース・ド
レイン領域（拡散層）を除いてある。図２はその要部の
断面図、図３は本実施例に係るＳＲＡＭの等価回路図で
ある。
を説明する。図１は本実施例に係るＳＲＡＭの構成を示
す平面図を示し、ここでは分かり易くするためにビット
線（Ａｌ配線）ＢＬ、ドライバトランジスタＴｒ1 ，Ｔ
ｒ2及びアクセストランジスタＱ1 ，Ｑ2 のソース・ド
レイン領域（拡散層）を除いてある。図２はその要部の
断面図、図３は本実施例に係るＳＲＡＭの等価回路図で
ある。
【００１７】本実施例に係るＳＲＡＭは、図３に示すよ
うに、１対のドライバトランジスタ（Ｎ−ＭＯＳトラン
ジスタ）Ｔｒ1 及びＴｒ2 とこれらドライバトランジス
タＴｒ1 及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続さ
れた１対のＰチャネル型薄膜トランジスタ（以下、単に
Ｐ−ＴＦＴと記す）Ｔ1 及びＴ2 からなる負荷により構
成されたフリップフロップ回路ＦＦと、１対のアクセス
トランジスタ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2
とからメモリセルが構成されている。尚、図３におい
て、ＷＬはワード線、ＢＬ及び（反転ＢＬ）はビット線
である。
うに、１対のドライバトランジスタ（Ｎ−ＭＯＳトラン
ジスタ）Ｔｒ1 及びＴｒ2 とこれらドライバトランジス
タＴｒ1 及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続さ
れた１対のＰチャネル型薄膜トランジスタ（以下、単に
Ｐ−ＴＦＴと記す）Ｔ1 及びＴ2 からなる負荷により構
成されたフリップフロップ回路ＦＦと、１対のアクセス
トランジスタ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2
とからメモリセルが構成されている。尚、図３におい
て、ＷＬはワード線、ＢＬ及び（反転ＢＬ）はビット線
である。
【００１８】このＳＲＡＭの構成を図１及び図２に基い
て説明する。Ｐ型のウエル領域１上にＳｉＯ2 等からな
るゲート絶縁膜を介してドライバトランジスタＴｒ1 及
びＴｒ2 の各ゲート電極ＧＤ1 及びＧＤ2 並びにアクセ
ストランジスタＱ1 及びＱ2のゲート電極、即ちワード
線ＷＬが例えば１層目の半導体層、例えばポリサイド層
にて形成され、この上にＳｉＯ2 等からなる層間絶縁膜
２を介してＶSSライン（接地線）３が２層目の半導体層
例えば多結晶シリコン層にて形成される。
て説明する。Ｐ型のウエル領域１上にＳｉＯ2 等からな
るゲート絶縁膜を介してドライバトランジスタＴｒ1 及
びＴｒ2 の各ゲート電極ＧＤ1 及びＧＤ2 並びにアクセ
ストランジスタＱ1 及びＱ2のゲート電極、即ちワード
線ＷＬが例えば１層目の半導体層、例えばポリサイド層
にて形成され、この上にＳｉＯ2 等からなる層間絶縁膜
２を介してＶSSライン（接地線）３が２層目の半導体層
例えば多結晶シリコン層にて形成される。
【００１９】さらに、これらＶSSライン３、ゲート電極
ＧＤ1 ，ＧＤ2 及びワード線ＷＬ上にＳｉＯ2 よりなる
層間絶縁膜４を介してＰ−ＴＦＴ（Ｔ1 及びＴ2 ）の各
ゲート電極ＧＴ1 及びＧＴ2 が３層目の半導体層、例え
ば多結晶シリコン層にて形成され、これらゲート電極Ｇ
Ｔ1 ，ＧＴ2 上にＰ−ＴＦＴ（Ｔ1 及びＴ2 ）の各活性
層Ａｃ1 ，Ａｃ2 とＶCCライン（図示せず）が４層目の
半導体層、例えば多結晶シリコン層に形成されて構成さ
れる。７Ｃ，７Ｓ及び７Ｄは夫々活性層Ａｃ1，Ａｃ2
におけるチャネル領域、ソース領域及びドレイン領域で
あり、ソース領域７Ｓに電源ＶCCが印加される。
ＧＤ1 ，ＧＤ2 及びワード線ＷＬ上にＳｉＯ2 よりなる
層間絶縁膜４を介してＰ−ＴＦＴ（Ｔ1 及びＴ2 ）の各
ゲート電極ＧＴ1 及びＧＴ2 が３層目の半導体層、例え
ば多結晶シリコン層にて形成され、これらゲート電極Ｇ
Ｔ1 ，ＧＴ2 上にＰ−ＴＦＴ（Ｔ1 及びＴ2 ）の各活性
層Ａｃ1 ，Ａｃ2 とＶCCライン（図示せず）が４層目の
半導体層、例えば多結晶シリコン層に形成されて構成さ
れる。７Ｃ，７Ｓ及び７Ｄは夫々活性層Ａｃ1，Ａｃ2
におけるチャネル領域、ソース領域及びドレイン領域で
あり、ソース領域７Ｓに電源ＶCCが印加される。
【００２０】そして、各ドライバトランジスタＴｒ1 及
びＴｒ2 とＰ−ＴＦＴ（Ｔ1 及びＴ 2 ）との接続部分で
図３に示す記憶ノードＮ1 及びＮ2 が構成される。
びＴｒ2 とＰ−ＴＦＴ（Ｔ1 及びＴ 2 ）との接続部分で
図３に示す記憶ノードＮ1 及びＮ2 が構成される。
【００２１】しかして、本例においては、ドライバトラ
ンジスタＴｒ1 のアクセストランジスタＱ2 のソース・
ドレイン領域ＳＤに接続されたゲート電極ＧＤ1 とＰ−
ＴＦＴ（Ｔ2 ）のゲート電極ＧＴ2 とを第１のコンタク
ト開口Ｈ1 を介して接続し、Ｐ−ＴＦＴ（Ｔ2 ）のゲー
ト電極ＧＴ2 とＰ−ＴＦＴ（Ｔ1 ）の活性層即ちそのド
レイン領域７Ｄとを第１のコンタクト開口Ｈ1 から離れ
た第２のコンタクト開口Ｈ2 を介して接続する。このコ
ンタクト開口Ｈ1 及びＨ2 が記憶ノードＮ1 に対応す
る。
ンジスタＴｒ1 のアクセストランジスタＱ2 のソース・
ドレイン領域ＳＤに接続されたゲート電極ＧＤ1 とＰ−
ＴＦＴ（Ｔ2 ）のゲート電極ＧＴ2 とを第１のコンタク
ト開口Ｈ1 を介して接続し、Ｐ−ＴＦＴ（Ｔ2 ）のゲー
ト電極ＧＴ2 とＰ−ＴＦＴ（Ｔ1 ）の活性層即ちそのド
レイン領域７Ｄとを第１のコンタクト開口Ｈ1 から離れ
た第２のコンタクト開口Ｈ2 を介して接続する。このコ
ンタクト開口Ｈ1 及びＨ2 が記憶ノードＮ1 に対応す
る。
【００２２】一方、Ｐ−ＴＦＴ（Ｔ1 ）のゲート電極Ｇ
Ｔ1 とドライバトランジスタＴｒ2のゲート電極ＧＤ2
とを第３のコンタクト開口Ｈ3 を介して接続すると共
に、この第３のコンタクト開口Ｈ3 と一部重なる第４の
コンタクト開口Ｈ4 を介してＰ−ＴＦＴ（Ｔ1 ）のゲー
ト電極ＧＴ1 とＰ−ＴＦＴ（Ｔ2 ）の活性層Ａｃ2 即ち
そのドレイン領域７Ｄとを接続する。このコンタクト開
口Ｈ3 及びＨ4 が記憶ノードＮ2 に対応する。
Ｔ1 とドライバトランジスタＴｒ2のゲート電極ＧＤ2
とを第３のコンタクト開口Ｈ3 を介して接続すると共
に、この第３のコンタクト開口Ｈ3 と一部重なる第４の
コンタクト開口Ｈ4 を介してＰ−ＴＦＴ（Ｔ1 ）のゲー
ト電極ＧＴ1 とＰ−ＴＦＴ（Ｔ2 ）の活性層Ａｃ2 即ち
そのドレイン領域７Ｄとを接続する。このコンタクト開
口Ｈ3 及びＨ4 が記憶ノードＮ2 に対応する。
【００２３】そして、コンタクト開口Ｈ1 をゲート絶縁
膜８を介してＰ−ＴＦＴ（Ｔ2 ）のゲート電極ＧＴ2 と
ドレイン領域７Ｄとが重なり合う部分の中央に形成し、
このコンタクト開口Ｈ1 内にもゲート絶縁膜８を介して
下層のＰ−ＴＦＴ（Ｔ2 ）のゲート電極ＧＴ2 と重なり
合うようにドレイン領域７Ｄを延長形成し、コンタクト
開口Ｈ1 内を含めたこのゲート電極ＧＴ2 とドレイン領
域７Ｄ間に結合容量Ｃ 1 （交叉斜線図示）を形成する。
即ち、この構成を等価回路的にみると、図３に示すよう
に各記憶ノードＮ1 及びＮ2 間を結合容量Ｃで接続した
回路構成となり、この接合容量Ｃ（即ちＣ1 ）によって
ソフトエラーを抑制することができる。
膜８を介してＰ−ＴＦＴ（Ｔ2 ）のゲート電極ＧＴ2 と
ドレイン領域７Ｄとが重なり合う部分の中央に形成し、
このコンタクト開口Ｈ1 内にもゲート絶縁膜８を介して
下層のＰ−ＴＦＴ（Ｔ2 ）のゲート電極ＧＴ2 と重なり
合うようにドレイン領域７Ｄを延長形成し、コンタクト
開口Ｈ1 内を含めたこのゲート電極ＧＴ2 とドレイン領
域７Ｄ間に結合容量Ｃ 1 （交叉斜線図示）を形成する。
即ち、この構成を等価回路的にみると、図３に示すよう
に各記憶ノードＮ1 及びＮ2 間を結合容量Ｃで接続した
回路構成となり、この接合容量Ｃ（即ちＣ1 ）によって
ソフトエラーを抑制することができる。
【００２４】上述の実施例によれば、Ｐ−ＴＦＴ
（Ｔ2 ）のゲート電極ＧＴ2 とドライバトランジスタＴ
ｒ1 のゲート電極ＧＤ1 が接続される第１のコンタクト
開口Ｈ1 内にもＰ−ＴＦＴ（Ｔ2 ）のドレイン領域７Ｄ
を延長形成することにより、コンタクト開口Ｈ1 の側壁
部も結合容量Ｃ1 として働き、全体として結合容量Ｃ1
の面積を増大させることができる。
（Ｔ2 ）のゲート電極ＧＴ2 とドライバトランジスタＴ
ｒ1 のゲート電極ＧＤ1 が接続される第１のコンタクト
開口Ｈ1 内にもＰ−ＴＦＴ（Ｔ2 ）のドレイン領域７Ｄ
を延長形成することにより、コンタクト開口Ｈ1 の側壁
部も結合容量Ｃ1 として働き、全体として結合容量Ｃ1
の面積を増大させることができる。
【００２５】従って、メモリセルの面積が小さくなって
平面的に結合容量Ｃ1 を設ける部分の面積が小さくなっ
ても、コンタクト開口Ｈ1 の側壁部が利用できるためソ
フトエラー耐性に十分な容量値を得ることができ、ＳＲ
ＡＭ自体の高集積化を促進させることができる。
平面的に結合容量Ｃ1 を設ける部分の面積が小さくなっ
ても、コンタクト開口Ｈ1 の側壁部が利用できるためソ
フトエラー耐性に十分な容量値を得ることができ、ＳＲ
ＡＭ自体の高集積化を促進させることができる。
【００２６】
【発明の効果】本発明に係る半導体メモリ装置によれ
ば、メモリセルサイズを大きくすることなく実質的に結
合容量の面積が増大し、大きな容量値を得ることがで
き、半導体メモリ装置自体の高集積化を促進させること
ができる。
ば、メモリセルサイズを大きくすることなく実質的に結
合容量の面積が増大し、大きな容量値を得ることがで
き、半導体メモリ装置自体の高集積化を促進させること
ができる。
【図１】本発明に係るＳＲＡＭの平面図である。
【図２】図１のＡ−Ａ線上の断面図である。
【図３】本発明に係るＳＲＡＭの等価回路図である。
【図４】ＣＭＯＳ型ＳＲＡＭの一般的構成を示す等価回
路図である。
路図である。
【図５】従来例に係るＳＲＡＭの要部の構成を示す断面
図である。
図である。
Ｔｒ1 ，Ｔｒ2 ドライバトランジスタ Ｔ1 ，Ｔ2 半導体薄膜トランジスタ Ｑ1 ，Ｑ2 アクセストランジスタ Ｎ1 ，Ｎ2 記憶ノード Ｃ（Ｃ1 ） 結合容量 ＧＤ1 ，ＧＤ2 ゲート電極 ＧＴ1 ，ＧＴ2 ゲート電極 Ａｃ1 ，Ａｃ2 活性層 ＷＬ ワード線 ＢＬ，反転ＢＬ ビット線 １ Ｐ型ウエル領域 ２，４ 層間絶縁膜 ３ ＶSSライン ５ 選択酸化層 ７Ｓ ソース領域 ７Ｄ ドレイン領域 ７Ｃ チャネル領域 ８ ゲート絶縁膜 Ｈ1 ，Ｈ2 ，Ｈ3 ，Ｈ4 コンタクト開口
Claims (1)
- 【請求項１】 １対のドライバトランジスタと該ドライ
バトランジスタ上に夫々記憶ノードを接続点として積層
された１対の半導体薄膜トランジスタからなる負荷によ
り構成されたフリップフロップ回路と、１対のアクセス
トランジスタとからメモリセルが構成され、上記記憶ノ
ード間に結合容量が形成されてなる半導体メモリ装置に
おいて、 上記半導体薄膜トランジスタの活性層と上記半導体薄膜
トランジスタのゲート電極との重なり部分で上記結合容
量が形成され、該結合容量を形成する重なり部分の一部
がコンタクト開口内に延長形成されて成ることを特徴と
する半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173390A JPH0621394A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
| US08/082,380 US5404326A (en) | 1992-06-30 | 1993-06-28 | Static random access memory cell structure having a thin film transistor load |
| KR1019930011906A KR100289865B1 (ko) | 1992-06-30 | 1993-06-29 | 박막트랜지스터부하를 가지는 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173390A JPH0621394A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621394A true JPH0621394A (ja) | 1994-01-28 |
Family
ID=15959517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173390A Pending JPH0621394A (ja) | 1992-06-30 | 1992-06-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7488639B2 (en) | 2001-01-30 | 2009-02-10 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
-
1992
- 1992-06-30 JP JP4173390A patent/JPH0621394A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7488639B2 (en) | 2001-01-30 | 2009-02-10 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
| US7893505B2 (en) | 2001-01-30 | 2011-02-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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