JPH02295164A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ，産業上の利用分野 Ｂ．発明の概要 Ｃ．従来技術 Ｄ，発明が解決しようとする問題点 Ｅ．問題点を解決するための手段 Ｆ．作用 Ｇ，実施例［第１図乃至第７図］ ａ．第１の実施例［第１図乃至第４図］ｂ．第２の実施
例［第５図乃至第７図］Ｈ．発明の効果 （Ａ．産業上の利用分野） 本発明は半導体メモリ、特に半導体基板表面部に形成し
た第１導電型チャンネルのＭＯＳトランジスタ上に半導
体層を積層し、該半導体層に第２導電型チャンネルＭＯ
ｓトランジスタを形成し、一対の上記第１導電型チャン
ネルのＭｏｓトランジスタと、一対の上記第２導電型チ
ャンネルＭＯＳトランジスタとにより形成したフリツブ
フロツブをメモリセルが有する半導体メモリに関する。

（Ｂ．発明の概要） 本発明は、上記の半導体メモリにおいて、スタンバイ電
流の増大を伴うことなく耐ノイズ性及びソフトエラー耐
性を高めるため、メモリセルのフリップフロップを構成
するｐチャンネルＭＯＳトランジスタとｎチャンネルＭ
ＯＳトランジスタの少なくとも一方のゲート電極と、電
源端子例えばアース端子との間に容量素子を設けたもの
である。

（Ｃ．従来技術） スタティックＲＡＭは従来においてはメモリセルのフリ
ップフロップの負荷を多結晶シリコンにより形成した高
抵抗素子により構成していた。なぜならば、その方がセ
ルサイズを小さくすることができ、延いては大容量化の
要求に応え易かったからである。

しかしながら、スタティックＲＡＭの大容量化の要請は
とどまるところを知らず、その要請に応えるべ《高抵抗
負荷の抵抗値を太き《しようとするとメモリセルの耐ノ
イズ性が低下し、ソフトエラー耐性も低下するという問
題に直面した。というのは、大容量化してもチップの消
費電力を大きくすることは許されないので大容量化する
場合はこの負荷を流れる電流を小さ《するため負荷の抵
抗値を太き《する必要があるが、負荷の抵抗値を太き《
すると必然的に耐ノイズ性、耐ソフトエラー性が低下す
るからである。このことはＰｒｏｃｅｅｄｉｎｇｓ　ｏ
ｆ　ｔｈｅ　１４ｔｈ　Ｃｏｎｆｅｒｅｎｃｅ　（１９
８２　Ｉｎｔｅｒｎａｔｉｏｎａｌ）　ｏｎ　Ｓｏｌｉ
ｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ，Ｔｏｋｙｏ，　１９
８２；　Ｊｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐ
ｐｌｉｅｄ　Ｐｈｙｓｉｅｓ，　Ｖｏｌｕｍｅ　２２（
１９８３）　Ｓｕｐｐｌｅｍｅｎｔ　２２−１．ｐｐ、
６９−７３等により紹介されている． そこで、ｎチャンネルＭＯＳトランジスタとｐチャネル
ＭＯＳトランジスタによってセルのフリップフロップを
構成したフルＣＭＯＳタイプの６トランジスタセルスタ
ティックＲＡＭが注目された。なぜならば、高抵抗負荷
として半導体層に形成した高抵抗素子に代えてｐチャネ
ルＭＯＳトランジスタを用いてこれをオン、オフさせる
ので、負荷を通して供給する電流を大きくできると共に
スタンバイ電流を極めて小さくすることができるからで
ある。

尚、６トランジスタセルタイブのスタティックＲＡＭに
おいてはｐチャンネルＭＯＳトランジスタもｎチャンネ
ルＭＯＳトランジスタと同様に半導体基板に形成するこ
ととするとセルサイズを小さ《することが難しいので、
ｐチャンネルＭＯＳトランジスタをｎチャンネルＭＯＳ
トランジスタ上に積層するスタック型にしてチップサイ
ズを小さくする試みが為されている。

ティックＲＡＭにおいても大容量化の要請に応えてセル
面積を狭《していくうちに記憶ノードの容量が小さくな
り、ノイズに弱《、ソフトエラーが生じ易くなるという
問題に直面することとなる。

本発明はこのような問題点を解決すべ《為されたもので
あり、スタンバイ電流の増大を伴うことな《耐ノイズ性
及びソフトエラー耐性を高めることを目的とする。

（Ｅ．問題点を解決するための手段） 本発明半導体メモリは上記問題点を解決するため、メモ
リセルのフリップフロップを構成するｐチャンネルＭＯ
ＳトランジスタとｎチャンネルＭＯＳトランジスタの少
なくとも一方のゲート電極と、電源端子例えばアース端
子との間に容量素子を設けたことを特徴とする。

（Ｄ．発明が解決しようとする問題点）　　　　　　　
（Ｆ．作用）しかしながら、大記憶容量化の要請はとど
まる　　　本発明半導体メモリによれば、セルのフリッ
プところを知らず、スタック型フルＣＭＯＳスタ　　フ
ロップを構成するｐチャンネルＭＯＳトランジスタとｎ
チャンネルＭＯＳトランジスタのいずれか一方のゲート
と電源端子との間に容量素子を設けたので、セルの記憶
ノードの容量を太き《することができ、延いては耐ノイ
ズ性を強め、またアルファ線によるソフトエラーな生じ
にく《することができる． （Ｇ．実施例）［第１図乃至第７図］ 以下、本発明半導体メモリを図示実施例に従っで詳細に
説明する。

（ａ．第１の実施例）［第１図乃至第４図］第１図乃至
第３図は本発明半導体メモリの一つの実施例を示すもの
で、第１図はメモリセルの回路図、第２図はメモリセル
の平面図、第３図は第２図のＩＩＩ　−　ＩＩＩ線に沿
う断面図である。

先ず、第１図に従って回路構成を説明する。

Ｑｌ．Ｑ２は半導体基板の表面部に形成されたｎチャン
ネルの駆動ＭＯＳトランジスタ、Ｑ３、Ｑ４は半導体基
板の表面上の後述する多結晶シリコン層に形成されたｐ
チャンネルの負荷ＭＯｓトランジスタであり、これ等Ｍ
ＯＳトランジスタＱｌ−Ｑ４によってフリップフロップ
回路が構成されてる。

Ｑ５、Ｑ６は半導体基板の表面部に形成されたｎチャン
ネルのスイッチグＭｏｓトランジスタである。

ＣＩはＭＯＳトランジスタＱ１のゲートとＶｓｓライン
（アース）との間に接続された容量素子、Ｃ２はＭＯＳ
トランジスタＱ２のゲートとＶｓｓラインとの間に接続
された容潰素子、ｃ３はＭＯＳトランジスタＱ３のゲー
トとＶｓｓラインとの間に接続された容量素子、ｃ４は
ＭｏｓトランジスタＱ４のゲートとＶｓｓラインとの間
に接続された容量素子であり、各メモリセルが容量素子
ＣＩ−Ｃ４を有することが本半導体メモリの特徴である
． 次に、第２図及び第３図に従ってメモリセルの構造を説
明する。

ｌはｐ型半導体基板、２は半導体基板ｌの表面部の選択
酸化により形成されたフィールド絶縁膜で、第２図にお
いては２点鎖線が該フィールド絶縁膜２と、半導体基板
１の表面部に形成された半導体領域との境界を示す．３
はＭＯＳトランジスタＱ１のソース、４は同じくドレイ
ン、５はＭＯＳトランジスタＱ２のソース、６は同じく
ドレイン．７はスイッチングＭＯＳトランジスタＱ５の
ビット線に接続された方のソース・ドレイン領域、８は
同じく反ビット線側のソース・ドレイン領域、９はスイ
ッチングＭＯＳトランジスタＱ６のビット線に接続され
た方のソース・ドレイン領域、１０は同じ《反ビット線
側のソース・ドレイン領域である。

１１はＭＯＳ｝−ランジスタＱｌのゲート電極、ｌ２は
ＭＯＳトランジスタＱ２のゲート電極、１３はＭＯＳト
ランジスタＱ５、Ｑ６のゲート電極（ワードライン）で
、これ等は第１層目の多結晶シリコンを含んだ層（一般
に「ｌボリ」と称される）、例えばタングステンボリサ
イ．ド層あるいはチタンボリサイド層からなり、第２図
において１点鎖線で示す。

１４は前記容量素子Ｃｌ〜Ｃ４のＶｓｓライン側の電極
で，第２層目の多結晶シリコンを含んだ層（一般に「２
ボリ」と称される）、例えばタングステンボリサイドあ
るいはチタンボリサイド層からなる。該層１４は駆動Ｍ
ＯＳトランジスタＱ１、Ｑ２上を略全面的に覆い局部的
に開口するように形成されており、第２図においてはハ
ッチングによる縁どりの伴う実線により示している。

この電極は、層間絶縁膜１５を誘電体とする容量素子Ｃ
Ｉ、Ｃ２をゲート電極１１、１２とで構成する。

１６はｐチャンネル負荷ＭＯＳトランジスタＱ３のゲー
ト電極、ｌ７はｐチャンネル負荷ＭＯＳトランジスタＱ
４のゲート電極で、これ等は第３層目の多結晶シリコン
を含んだ層（一般に「３ボリ」と称される）、例えばリ
ンドーブ多結晶シリコン層により形成されており、第２
図においては破線により示している。これ等ゲート電極
ｌ６、ｌ７は層間絶縁膜１８を誘電体とする容量素子Ｃ
３、Ｃ４を第２層目の多結晶シリコン層からなる上記電
極１４とで構成する。

ｌ９はｐチャンネル負荷ＭＯｓトランジスタＱ３が形成
された半導体層、２ｏはｐチャネル負荷ＭＯＳトランジ
スタＱ４が形成された半導体層で、共に第４層目の半導
体層（一般に「４ボリ」と称される）である。上記半導
体層１９のゲート電極１６と立体交差する部分がチャン
ネル、それよりも第２図における上側の部分がソース、
逆に下側の部分がドレインとなる。また、半導体層２０
のゲート電極ｌ７と立体交差する部分がチャンネル、そ
れよりも第２図における下側の部分がソース、逆に上側
の部分がドレインとなる。尚、ドレインとゲート電極と
をオフセットさせたオフセット構造にしてよりリーク電
流を小さくするようにしても良い。

尚、２０は眉間絶縁膜である。

ところで，層間絶縁膜ｌ５はＳｉＯａにより膜厚３００
人に形成しても良いが、誘電率を高めるために、ＳｉＯ
＊膜（厚さ２００人）とＳ　ｉ　ｘＮ４膜（厚さ２００
人）との複合膜にしても良い。また、層間絶縁膜１８も
ＳｉＯ２膜（厚さ２００人）とタンクルオキサイド’ｒ
ａ＠ｏｇＢ莫（厚さ２００人）との複合膜にしても良い
。

また、第２層目の多結晶シリコンを含んだ層からなる電
極１４をポリサイドにより構成しても良いが、ポリサイ
ドに代えてタングステンあるいはモリブデンを用いても
良い。そして，上記半導体ｊｉｌｌ９、２０は非晶質シ
リコン層を低温ＣＶＤ　（温度５３０℃）でのＳｉ−Ｈ
ｓの熱分解によるＣＶＤにより形成し、約６００℃の温
度で大粒径グレインが成長する様に結晶化させ、パター
ニング、不純物ドーピングを行うことにより形成するこ
とができる。

本半導体メモリのメモリセルの構造の概略を説明すると
次のとおりである。

一般のスタック型ＲＡＭと同様に駆動ＭＯＳトランジス
タＱ１、Ｑ２及びスイッチングＭＯＳトランジスタＱ５
、Ｑ６が半導体基板１（の表面部）に形成されている。

そして．ＭＯＳトランジスタＱｌ．Ｑ２の上に略全面的
に第２層目の多結晶シリコンを含んだ層からなる電極１
４が形成され、電極１４の上側に第３層目の多結晶シリ
コンを含んだ層からなるｐチャンネルＭＯＳトランジス
タのゲート電極が形成され、そして、第４層目の半導体
層に負荷を成すｐチャネルＭＯＳトランジスタＱ３、Ｑ
４がｎチャンネルＭＯＳトランジスタのゲート電極と略
重なるように形成されている。

本半導体メモリは、メモリセルの負荷として積層した第
４層目の半導体層に形成したｐチャンネルＭＯＳトラン
ジスタを用いたので、メモリセル面積を狭く保ちながら
、スタンバイ電流を小さくし且つ耐ノイズ性を高くでき
る。

そして、第２層目の多結晶シリコンを含んだ層からなる
電極１４を設け、これをＶｓｓラインに接続してなるの
で、容量素子Ｃ１、Ｃ２、ｃ３、Ｃ４がＭＯＳトランジ
スタＱｌ，Ｑ２、Ｑ３、Ｑ４のゲート電極とＶｓｓライ
ンとの間に形成され、メモリセルの記憶ノード容量が高
くなり、ソフトエラー耐性を非常に高くすることができ
る。

特に、容量素子ＣＩ，Ｃ２、Ｃ３、Ｃ４の誘電体となる
層間絶縁膜１５、ｌ８として例えばＴａｇＯ．等高誘電
体材料のものを選ぶことにより容量素子Ｃｌ−Ｃ４の容
量値をより高めてソフトエラー耐性をより高《すること
ができる。また、第２図から明らかなように、容量素子
ＣＩ．Ｃ２と０３、Ｃ４とに容量のアンバランスが生じ
ないようにレイアウトされているのでセルの安定性が高
《なる。

尚、本半導体メモリにおいてはリーク電流が１　０−”
　Ａ，オン電流が１０−＠Ａであり、ｐチャンネルの負
荷ＭＯＳトランジスタを第４図に示すような特性にする
ことができた。尚、同図から明らかなようにドレインと
ゲートをオフセットさせる方がオフセットなしの場合よ
りも特性をより良好にできる． （ｂ、第２の実施例）［第５図乃至第７図］第５図乃至
第７図は本発明半導体メモリの第２の実施例を示すもの
で、第５図はメモリセルの回路図、第６図はメモリセル
の平面図、第７図は第６図の■−■線に沿う断面図であ
る。

本半導体メモリは、各メモリセルのｐチャンネルの負荷
ＭＯＳトランジスタＱ３、Ｑ４のゲート電極と．Ｖｓｓ
ラインとの間に容量素子Ｃ３、Ｃ４を設けたものである
。具体的には、第２層目の多結晶シリコンを含んだ層に
ｐチャンネル負荷ＭＯＳトランジスタを形成し、第３層
目の多結晶シリコンを含んだ層によりｐチャンネル負荷
ＭＯＳトランジスタのゲート電極を形成し、第４層目の
多結晶シリコンを含んだ層あるいは金属層により容量素
子Ｃ３、Ｃ４のＶｓｓライン側の電極を形成したもので
ある。第６図においては、半導体基板表面上に形成され
た第２層目から第４層目までの多結晶シリコン層を含ん
だ層のみを示す。第１層目は１点鎖線で、第２層目は実
線で、第３層目は破線で、第４Ｈ目はハッチングの伴う
実線で示す。第７図において、２１は半導体基板、２２
はｎチャネル駆動ＭＯＳトランジスタの？ース領域、２
３は同じくドレイン領域、２４は同じ《ゲート電極、２
５はｐチャンネルの負荷ＭＯＳトランジスタが形成され
た半導体層で図面第２図に現われている部分はｐチャン
ネル負荷ＭＯＳトランジスタのゲート電極で、第２層目
の半導体層からなる。２７は負荷Ｍｏｓトランジスタの
ゲート電極２６とで容量素子ｃ３あるいはＣ４を構成す
る第４層目の半導体層である．尚、本半導体メモリにお
いては第２層目と第３層目の半導体層間の絶縁膜２８が
負荷ＭＯＳ｝−ランジスタのゲート絶縁膜になり、例え
ば厚さ２００人のＳｉＯ■膜からなる。第３層目と第４
層目の半導体層間の絶縁膜２９が容量素子Ｃ３　（Ｃ４
）（７）誘電体膜となり、Ｓｉｎｇ　　（厚さ３００人
）により形成しても良いが、Ｓ　ｉ　Ｏ　２（厚さ２０
０人）と、ＳｉＮ＋（厚さ２ｏｏ人）との複合膜により
形成しても良いし、高誘電体材料でア６　Ｔ　ａ　ｍ　
Ｏ　ａ膜により形成しても良い。

また、第４層目の半導体層２７に代えてアルミニウム膜
を用いてＶｓｓラインとすることも考えられる。但し、
この場合は、容量素子Ｃ３、Ｃ４を形成する領域におい
てのみ絶縁膜２９の厚さを薄《することが好ましい．と
いうのは、アルミニウム配線により寄生容量を小さ《し
つつ容量素子Ｃ３、Ｃ４の容量値を大きくすることがで
きるからである。ちなみに、部分的に膜厚の薄い絶縁膜
の形成は、先ず、膜厚の厚い絶縁膜をＣＶＤにより形成
し、その後部分的にその絶縁膜をエッチングし、しかる
後薄い絶縁膜をＣＶＤにより形成するという方法で行う
ことができる。

この半導体メモリにおいても第１図乃至第３図に示した
半導体メモリと同様にメモリセル面積を狭く保ちつつス
タンバイ電流を小さくし且つ耐ノイズ性を高《でき、ま
た、記憶ノード容量が容量素子Ｃ３、Ｃ４により増大す
るのでソフトエラー耐性も強くなる等の諸効果を奏する
。

（Ｈ．発明の効果） 以上に述べたように、本発明半導体メモリは、半導体基
板表面部に形成した第１導電型チャンネルのＭＯＳトラ
ンジスタ上に半導体層を積層し、該半導体層に第２導電
型チャンネルＭＯＳトランジスタを形成し、一対の上記
第１導電型チャンネルＭＯＳトランジスタと、一対の上
記第２導電型チャンネルＭＯＳトランジスタとにより形
成したフリップフロップをメモリセルが有する半導体メ
モリにおいて、上記第１導電型チャンネルのＭＯＳトラ
ンジスタと上記第２導電型チャンネルのＭＯＳトランジ
スタの少なくとも一方のゲート電極と、電源との間に容
量素子を形成したことを特徴とするものである。

従って、本発明半導体メモリによれば、セルのフリップ
フロップを構成する第１導電型チャンネルＭＯＳトラン
ジスタと第２導電型チャンネルＭＯＳトランジスタのい
ずれか一方のゲートと電源端子の間に容量素子を設けた
ので、セルの記憶ノードの容量を大きくすることができ
、延いてはノイズやα線によるソフトエラーを生じにく
《することができる。

【図面の簡単な説明】

第１図乃至第４図は本発明半導体メモリの一つの実施例
を説明するためのもので、第１図はセルの回路図、第２
図はセルの平面図、第３図は第２図の■一■線に沿う断
面図、第４図は負荷ＭＯＳ｝−ランジスタのゲート電圧
・ドレイン電流特性図、第５図乃至第７図は本発明半導
体メモリの第２の実施例を示すもので、第５図はセルの
回路図、第６図はセルの平面図、第７図は第６図の■一
■線に沿う断面図である。 ＭＯＳトランジスタ、 Ｑ３、Ｑ４・・・第２導電型チャンネルのＭＯＳトラン
ジスタ、 ０１〜Ｃ４・・・容量素子。 符号の説明 １・・・半導体基板、 ｌ２、ｌ６・・・ゲート電極、 ｌ４・・・容量素子の電極、 １９・・・半導体層、２ｌ・・・半導体基板、２４・・
・ゲート電極、２５・・・半導体層、２６・・・ゲート
電極、 ２７・・・容量素子の電極、 Ｑ１．Ｑ２・・・第１導電型チャンネルの一一勺′一ト
電圧（Ｖｇｓ） セルの平面図 ロコ　４ボリ ：二−〕　３ボリ π一胃線視断面図 第７図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板表面部に形成した第１導電型チャンネ
   ルのＭＯＳトランジスタ上に半導体層を積層し、該半導
   体層に第２導電型チャンネルのＭＯＳトランジスタを形
   成し、 一対の上記第１導電型チャンネルＭＯＳトランジスタと
   、一対の上記第２導電型チャンネルＭＯＳトランジスタ
   により形成したフリップフロップをメモリセルが有する 半導体メモリにおいて、 上記第１導電型チャンネルのＭＯＳトランジスタと上記
   第２導電型チャンネルのＭＯＳトランジスタの少なくと
   も一方のゲート電極と、電源との間に容量素子を形成し
   た ことを特徴とする半導体メモリ