JP2905583B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2905583B2 JP2905583B2 JP2244431A JP24443190A JP2905583B2 JP 2905583 B2 JP2905583 B2 JP 2905583B2 JP 2244431 A JP2244431 A JP 2244431A JP 24443190 A JP24443190 A JP 24443190A JP 2905583 B2 JP2905583 B2 JP 2905583B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- electrode
- region
- memory cell
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に周辺回路
部及びメモリセルアレイ部の夫々を有する半導体集積回
路装置に適用して有効な技術に関するものである。
部及びメモリセルアレイ部の夫々を有する半導体集積回
路装置に適用して有効な技術に関するものである。
スタックト構造の情報蓄積用容量素子と転送用MISFET
との直列回路でメモリセルを構成したDRAMを有する半導
体集積回路装置が使用されている。この種の半導体集積
回路装置に関しては、例えば、特公昭61-55258号公報に
記載されている。
との直列回路でメモリセルを構成したDRAMを有する半導
体集積回路装置が使用されている。この種の半導体集積
回路装置に関しては、例えば、特公昭61-55258号公報に
記載されている。
この公報に記載されている半導体集積回路装置は、半
導体基板の主面に、メモリセルが複数配列されたメモリ
セルアレイ部及び周辺回路部の夫々を備えている。
導体基板の主面に、メモリセルが複数配列されたメモリ
セルアレイ部及び周辺回路部の夫々を備えている。
まず、メモリセルアレイ部の構成を説明する。
前記メモリセルは、転送用MISFETと情報蓄積用容量素
子との直列回路で構成されている。前記転送用MISFET
は、主に、前記半導体基板の主面に設けられたゲート絶
縁膜、このゲート絶縁膜上に設けられたゲート電極、前
記半導体基板の主面部において、このゲート電極の側部
に設けられたソース領域とドレイン領域を構成する一対
の半導体領域の夫々から構成されている。前記ゲート電
極は、ワード線と一体に構成されている。このゲート電
極は、第１層目のゲート材形成工程で形成されている。
このゲート材は、後述する周辺回路部のMOSのゲート材
と同一工程で形成されている。前記一対の半導体領域の
一方には、前記情報蓄積用容量素子の第１の電極が接続
されている。この第１の電極と前記ゲート電極との間
は、例えば、第１の層間絶縁膜で絶縁されている。前記
第１の電極は、例えば、多結晶珪素膜で構成されてい
る。この第１の電極は、例えば、第２層目のゲート材形
成工程で形成されている。この第１の電極上には、電荷
蓄積用絶縁膜を介在させて情報蓄積用容量素子の第２の
電極が設けられている。この第２の電極は、プレート電
極と一体に構成されている。この第２の電極は、例え
ば、多結晶珪素膜で構成されている。この第２の電極
は、例えば、第３層目のゲート材形成工程で形成されて
いる。この第２の電極上には、第２の層間絶縁膜が設け
られている。この第２の層間絶縁膜上には、データ線が
設けられている。このデータ線は、例えばアルミニウム
膜で構成されている。このデータ線は前記第２の層間絶
縁膜に設けられた接続孔を通して、前記転送用MISFETの
一対の半導体領域の他方に接続されている。このデータ
線上には、第３の層間絶縁膜が設けられている。この第
３の層間絶縁膜上には、シャント用のワード線が設けら
れている。このシャント用のワード線は、所定領域にお
いて、前記転送用MISFETのゲート電極に接続されてい
る。このシャント用のワード線は、例えば、アルミニウ
ム膜で構成されている。このシャント用のワード線上に
は、表面保護膜が設けられている。
子との直列回路で構成されている。前記転送用MISFET
は、主に、前記半導体基板の主面に設けられたゲート絶
縁膜、このゲート絶縁膜上に設けられたゲート電極、前
記半導体基板の主面部において、このゲート電極の側部
に設けられたソース領域とドレイン領域を構成する一対
の半導体領域の夫々から構成されている。前記ゲート電
極は、ワード線と一体に構成されている。このゲート電
極は、第１層目のゲート材形成工程で形成されている。
このゲート材は、後述する周辺回路部のMOSのゲート材
と同一工程で形成されている。前記一対の半導体領域の
一方には、前記情報蓄積用容量素子の第１の電極が接続
されている。この第１の電極と前記ゲート電極との間
は、例えば、第１の層間絶縁膜で絶縁されている。前記
第１の電極は、例えば、多結晶珪素膜で構成されてい
る。この第１の電極は、例えば、第２層目のゲート材形
成工程で形成されている。この第１の電極上には、電荷
蓄積用絶縁膜を介在させて情報蓄積用容量素子の第２の
電極が設けられている。この第２の電極は、プレート電
極と一体に構成されている。この第２の電極は、例え
ば、多結晶珪素膜で構成されている。この第２の電極
は、例えば、第３層目のゲート材形成工程で形成されて
いる。この第２の電極上には、第２の層間絶縁膜が設け
られている。この第２の層間絶縁膜上には、データ線が
設けられている。このデータ線は、例えばアルミニウム
膜で構成されている。このデータ線は前記第２の層間絶
縁膜に設けられた接続孔を通して、前記転送用MISFETの
一対の半導体領域の他方に接続されている。このデータ
線上には、第３の層間絶縁膜が設けられている。この第
３の層間絶縁膜上には、シャント用のワード線が設けら
れている。このシャント用のワード線は、所定領域にお
いて、前記転送用MISFETのゲート電極に接続されてい
る。このシャント用のワード線は、例えば、アルミニウ
ム膜で構成されている。このシャント用のワード線上に
は、表面保護膜が設けられている。
次に、前記周辺回路部の構成を説明する。
前記周辺回路部は、例えば、相補型MISFETいわゆるCM
OSで構成されている。このCMOSは、主に、前記半導体基
板の主面に設けられたゲート絶縁膜、このゲート絶縁膜
上に設けられたゲート電極、前記半導体基板の主面部に
おいて、前記ゲート電極の側部に設けられたソース領域
とドレイン領域を構成する一対の半導体領域の夫々から
構成されている。前記データ線及びシャント用のワード
線は、このCMOSの半導体領域に接続されている。
OSで構成されている。このCMOSは、主に、前記半導体基
板の主面に設けられたゲート絶縁膜、このゲート絶縁膜
上に設けられたゲート電極、前記半導体基板の主面部に
おいて、前記ゲート電極の側部に設けられたソース領域
とドレイン領域を構成する一対の半導体領域の夫々から
構成されている。前記データ線及びシャント用のワード
線は、このCMOSの半導体領域に接続されている。
しかしながら、本発明者は、前記従来技術を検討した
結果、以下のような問題点を見出した。
結果、以下のような問題点を見出した。
前記メモリセルアレイ部では、３層のゲート材を使用
し、周辺回路部では１層のゲート材を使用している。こ
の結果、前記第２層目及び第３層目のゲート材の厚みに
相当する分、メモリセルアレイ部と周辺回路部の間の領
域に段差が存在する。このため、この段差部では、前記
データ線及びシャント用ワード線を構成するアルミニウ
ム膜を堆積する際のカバレッジ低下による断線不良が発
生したり、フォトレジストマスクを露光する際のマージ
ン不足によるエッチ残りが発生したりするため、半導体
集積回路装置の歩留りが低下するという問題があった。
し、周辺回路部では１層のゲート材を使用している。こ
の結果、前記第２層目及び第３層目のゲート材の厚みに
相当する分、メモリセルアレイ部と周辺回路部の間の領
域に段差が存在する。このため、この段差部では、前記
データ線及びシャント用ワード線を構成するアルミニウ
ム膜を堆積する際のカバレッジ低下による断線不良が発
生したり、フォトレジストマスクを露光する際のマージ
ン不足によるエッチ残りが発生したりするため、半導体
集積回路装置の歩留りが低下するという問題があった。
また、半導体集積回路装置の高集積化を図るには、メ
モリセルの平面レイアウト面積を縮少する必要がある。
しかし、メモリセルの電気的信頼性を確保するために
は、情報蓄積用容量素子の蓄積電荷量を一定以上にして
おく必要がある。そこで、スタックト構造の情報蓄積用
容量素子の場合には、前記第２の電極の膜厚を厚くする
ことにより、蓄積電荷量の確保を図る方法が提案されて
いる。前記情報蓄積用容量素子の第１の電極の膜厚を厚
くした場合には、この情報蓄積用容量素子の高さが、更
に高くなるため、メモリセルアレイ部と周辺回路部との
間に形成される段差が更に大きくなり、半導体集積回路
装置の歩留りが更に低下するという問題があった。
モリセルの平面レイアウト面積を縮少する必要がある。
しかし、メモリセルの電気的信頼性を確保するために
は、情報蓄積用容量素子の蓄積電荷量を一定以上にして
おく必要がある。そこで、スタックト構造の情報蓄積用
容量素子の場合には、前記第２の電極の膜厚を厚くする
ことにより、蓄積電荷量の確保を図る方法が提案されて
いる。前記情報蓄積用容量素子の第１の電極の膜厚を厚
くした場合には、この情報蓄積用容量素子の高さが、更
に高くなるため、メモリセルアレイ部と周辺回路部との
間に形成される段差が更に大きくなり、半導体集積回路
装置の歩留りが更に低下するという問題があった。
なお、メモリセル形成領域を周辺回路領域に対して低位
置とする、或いはメモリセルアレイ領域を半導体基板の
凹部に設ける技術が特開昭63-266866号公報或いは特開
平2-50476号公報に開示されているが、本発明とこれら
の技術とは容量素子の構成が異なり、その技術思想を異
にするものである。
置とする、或いはメモリセルアレイ領域を半導体基板の
凹部に設ける技術が特開昭63-266866号公報或いは特開
平2-50476号公報に開示されているが、本発明とこれら
の技術とは容量素子の構成が異なり、その技術思想を異
にするものである。
本発明の目的は、周辺回路部及びメモリセルアレイ部
を有する半導体集積回路装置において、歩留りを向上す
ることが可能な技術を提供することにある。
を有する半導体集積回路装置において、歩留りを向上す
ることが可能な技術を提供することにある。
本発明の他の目的は、前記半導体集積回路装置におい
て、高集積化を図ることが可能な技術を提供することに
ある。
て、高集積化を図ることが可能な技術を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、以下のとおりである。
概要を簡単に説明すれば、以下のとおりである。
半導体基板主面の第１領域を第２領域に対して凹状に
形成し、この第１領域に転送用MIISFET及び情報蓄積用
容量素子で構成されたメモリセルを配置し、前記転送用
MISFETを覆い前記第１領域を埋め込む絶縁膜を形成し、
前記絶縁膜に設けた開口内壁に沿って形成された第１の
電極と電荷蓄積用絶縁膜を介してこの第１の電極と対向
する第２の電極とによって前記容量素子が構成されてい
る。
形成し、この第１領域に転送用MIISFET及び情報蓄積用
容量素子で構成されたメモリセルを配置し、前記転送用
MISFETを覆い前記第１領域を埋め込む絶縁膜を形成し、
前記絶縁膜に設けた開口内壁に沿って形成された第１の
電極と電荷蓄積用絶縁膜を介してこの第１の電極と対向
する第２の電極とによって前記容量素子が構成されてい
る。
前述した手段（１）乃至（４）によれば、前記メモリ
セルアレイ部で使用されるゲート材の層数が、前記周辺
回路部で使用されるゲート材の層数より多い場合に、メ
モリセルアレイ部と周辺回路部との間に形成される段差
は、前記第１の表面と第２の表面との高さの差で実質的
に緩和される。従って、前記段差部において、メモリセ
ルアレイ部から周辺回路部まで延在する配線を堆積する
際のカバレッジ低下による断線不良の発生、及びフォト
レジスト膜を露光する際のマージン低下によるエッチ残
りの発生は低減されるので、半導体集積回路装置の歩留
りを向上することができる。
セルアレイ部で使用されるゲート材の層数が、前記周辺
回路部で使用されるゲート材の層数より多い場合に、メ
モリセルアレイ部と周辺回路部との間に形成される段差
は、前記第１の表面と第２の表面との高さの差で実質的
に緩和される。従って、前記段差部において、メモリセ
ルアレイ部から周辺回路部まで延在する配線を堆積する
際のカバレッジ低下による断線不良の発生、及びフォト
レジスト膜を露光する際のマージン低下によるエッチ残
りの発生は低減されるので、半導体集積回路装置の歩留
りを向上することができる。
また、スタックト構造の情報蓄積用容量素子の蓄積電
荷量は、前記半導体基板の第１の表面と第２の表面との
高さの差で規定されるので、この高さの差で情報蓄積用
容量素子の蓄積電荷量を大きくすることができる。従っ
て、蓄積電荷量を確保した状態で、情報蓄積用容量素子
の平面レイアウト面積を縮小することができるので、半
導体集積回路装置の高集積化を図ることができる。
荷量は、前記半導体基板の第１の表面と第２の表面との
高さの差で規定されるので、この高さの差で情報蓄積用
容量素子の蓄積電荷量を大きくすることができる。従っ
て、蓄積電荷量を確保した状態で、情報蓄積用容量素子
の平面レイアウト面積を縮小することができるので、半
導体集積回路装置の高集積化を図ることができる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものは、同一符号を付け、その繰り返しの説
明は省略する。
能を有するものは、同一符号を付け、その繰り返しの説
明は省略する。
本発明の実施例の半導体集積回路装置の概略構成を、
第２図（平面図）を用いて説明する。
第２図（平面図）を用いて説明する。
第２図に示すように、前記半導体集積回路装置は、長
方形状のｐ型半導体基板１で構成されている。このｐ型
半導体基板１は、例えば、単結晶珪素で構成されてい
る。
方形状のｐ型半導体基板１で構成されている。このｐ型
半導体基板１は、例えば、単結晶珪素で構成されてい
る。
前記ｐ型半導体基板１の素子形成面には、複数のメモ
リセルアレイ部２、及び周辺回路部（直接周辺回路3,
4、間接周辺回路５）の夫々が設けられている。
リセルアレイ部２、及び周辺回路部（直接周辺回路3,
4、間接周辺回路５）の夫々が設けられている。
前記メモリセルアレイ部２は、前記ｐ型半導体基板１
の素子形成面に設けられた凹状領域８内に形成されてい
る。
の素子形成面に設けられた凹状領域８内に形成されてい
る。
前記直接周辺回路３は、例えば、センスアンプ回路、
Ｙデコーダ回路である。前記直接周辺回路４は、例え
ば、ドライバ回路、Ｘデコーダ回路である。
Ｙデコーダ回路である。前記直接周辺回路４は、例え
ば、ドライバ回路、Ｘデコーダ回路である。
前記直接周辺回路3,4と、前記メモリセルアレイ部２
との間は、配線31を介して接続されている。この配線31
は、接続孔29を通して、その一端がメモリセルアレイ部
２の素子に、その他端が周辺回路3,4の素子に夫々接続
されている。
との間は、配線31を介して接続されている。この配線31
は、接続孔29を通して、その一端がメモリセルアレイ部
２の素子に、その他端が周辺回路3,4の素子に夫々接続
されている。
次に、前記半導体集積回路装置の具体的な構成を、第
１図（要部断面図）を用いて説明する。
１図（要部断面図）を用いて説明する。
第１図の中央に示すように、前記メモリセルアレイ部
２は、前記ｐ型半導体基板１の主面（第１の表面、第１
図中Ａで示す）に設けられた凹状領域８内に設けられて
いる。この凹状領域８の底面（第２図の表面、第１図中
Ｂで示す）と、前記ｐ型半導体基板１の第１の表面Ａと
の高さの差は、例えば、１［μｍ］程度またはそれ以上
である。
２は、前記ｐ型半導体基板１の主面（第１の表面、第１
図中Ａで示す）に設けられた凹状領域８内に設けられて
いる。この凹状領域８の底面（第２図の表面、第１図中
Ｂで示す）と、前記ｐ型半導体基板１の第１の表面Ａと
の高さの差は、例えば、１［μｍ］程度またはそれ以上
である。
また、同第１図の右側に示すように、前記直接周辺回
路3,4及び間接周辺回路５は、前記ｐ型半導体基板１の
第１の表面Ａ部に設けられている。周辺回路部には、ｎ
チャネルMOSQN及び図示しないｐチャネルMOSQPの夫々が
設けられている。また、デコーダ回路等の負荷容量が大
きい場合には、この周辺回路部にバイポーラトランジス
タを設けることもできるのはもちろんである。
路3,4及び間接周辺回路５は、前記ｐ型半導体基板１の
第１の表面Ａ部に設けられている。周辺回路部には、ｎ
チャネルMOSQN及び図示しないｐチャネルMOSQPの夫々が
設けられている。また、デコーダ回路等の負荷容量が大
きい場合には、この周辺回路部にバイポーラトランジス
タを設けることもできるのはもちろんである。
前記ｎチャネルMOSQNは、前記ｐ型半導体基板１の第
１の表面Ａに設けられたゲート絶縁膜24、このゲート絶
縁膜24上に設けられたゲート電極25、前記ｐ型半導体基
板１の第１の表面Ａ部において、前記ゲート電極25の側
部に設けられた一対のｎ型半導体領域26の夫々から構成
されている。前記ゲート絶縁膜24は、例えば、酸化珪素
膜で構成されている。前記ゲート電極25は、例えば、多
結晶珪素膜で構成されている。このゲート電極25は、第
５層目のゲート材形成工程で形成されている。前記一対
のｎ型半導体領域26は、前記ｎチャネルMOSQNのソース
領域及びドレイン領域を構成する。この一対のｎ型半導
体領域26の一方には、層間絶縁膜28の接続孔29を通し
て、配線31の一端が接続されている。この配線31の他端
は、図示していないが、前記メモリセルアレイ部２まで
延在し、メモリセルアレイ部２の素子に接続される。
１の表面Ａに設けられたゲート絶縁膜24、このゲート絶
縁膜24上に設けられたゲート電極25、前記ｐ型半導体基
板１の第１の表面Ａ部において、前記ゲート電極25の側
部に設けられた一対のｎ型半導体領域26の夫々から構成
されている。前記ゲート絶縁膜24は、例えば、酸化珪素
膜で構成されている。前記ゲート電極25は、例えば、多
結晶珪素膜で構成されている。このゲート電極25は、第
５層目のゲート材形成工程で形成されている。前記一対
のｎ型半導体領域26は、前記ｎチャネルMOSQNのソース
領域及びドレイン領域を構成する。この一対のｎ型半導
体領域26の一方には、層間絶縁膜28の接続孔29を通し
て、配線31の一端が接続されている。この配線31の他端
は、図示していないが、前記メモリセルアレイ部２まで
延在し、メモリセルアレイ部２の素子に接続される。
次に、前記メモリセルアレイ部２の構成を、説明す
る。
る。
メモリセルアレイ部２には、DRAMのメモリセルが設け
られている。各メモリセル間は、アイソレーション用の
MOSQIで絶縁分離されている。このMOSQIは、前記ｐ型半
導体基板１の第２の表面Ｂに設けられたゲート絶縁膜1
0、このゲート絶縁膜10上に設けられたゲート電極11、
前記ｐ型半導体基体１の第２の表面Ｂ部において前記ゲ
ート電極11の側部に設けられた一対のｎ型半導体領域15
の夫々から構成されている。前記ゲート絶縁膜10は、例
えば、酸化珪素膜で構成されている。前記ゲート電極11
は、例えば、多結晶珪素で構成されている。このゲート
電極11は、第１層目のゲート材形成工程で形成されてい
る。このゲート電極11は、回路の接地電位Vss例えば０
［Ｖ］に接続されている。前記一対のｎ型半導体領域15
は、MOSQIのソース領域及びドレイン領域を構成する。
なお、このアイソレーション用のMOSQIに換えて、素子
間分離（フィールド）絶縁膜を設け、各メモリセル間の
アイソレーションを行なっても良い。
られている。各メモリセル間は、アイソレーション用の
MOSQIで絶縁分離されている。このMOSQIは、前記ｐ型半
導体基板１の第２の表面Ｂに設けられたゲート絶縁膜1
0、このゲート絶縁膜10上に設けられたゲート電極11、
前記ｐ型半導体基体１の第２の表面Ｂ部において前記ゲ
ート電極11の側部に設けられた一対のｎ型半導体領域15
の夫々から構成されている。前記ゲート絶縁膜10は、例
えば、酸化珪素膜で構成されている。前記ゲート電極11
は、例えば、多結晶珪素で構成されている。このゲート
電極11は、第１層目のゲート材形成工程で形成されてい
る。このゲート電極11は、回路の接地電位Vss例えば０
［Ｖ］に接続されている。前記一対のｎ型半導体領域15
は、MOSQIのソース領域及びドレイン領域を構成する。
なお、このアイソレーション用のMOSQIに換えて、素子
間分離（フィールド）絶縁膜を設け、各メモリセル間の
アイソレーションを行なっても良い。
前記メモリセルは、転送用MISFETQTと情報蓄積用容量
素子Ｃとの直列回路で構成されている。
素子Ｃとの直列回路で構成されている。
前記転送用MISFETQTは、前記ｐ型半導体基板１の第２
の表面Ｂ部に設けられている。このMISFETQTは、主に、
前記ｐ型半導体基板１の第２の表面Ｂに設けられたゲー
ト絶縁膜10、このゲート絶縁膜10上に設けられたゲート
電極12、前記ｐ型半導体基板１の第２の表面Ｂ部におい
て前記ゲート電極12の側部に設けられた一対のｎ型半導
体領域15の夫々から構成されている。前記ゲート絶縁膜
10は、例えば酸化珪素膜で構成されている。前記ゲート
電極12は、例えば、多結晶珪素膜で構成されている。こ
のゲート電極12は、第２層目のゲート材形成工程で形成
されている。このゲート電極12は、ワード線と一体に構
成されている。前記一対のｎ型半導体領域15は、前記MI
SFETQTのソース領域とドレイン領域を構成する。この一
対のｎ型半導体領域15の一方には、絶縁膜17に設けられ
た接続孔18を通して、情報蓄積用容量素子Ｃの第１の電
極20が接続されている。また、この一対のｎ型半導体領
域15の他方には、絶縁膜17及び層間絶縁膜28の夫々に設
けられた接続孔29を通して、データ線31（DL）が接続さ
れている。
の表面Ｂ部に設けられている。このMISFETQTは、主に、
前記ｐ型半導体基板１の第２の表面Ｂに設けられたゲー
ト絶縁膜10、このゲート絶縁膜10上に設けられたゲート
電極12、前記ｐ型半導体基板１の第２の表面Ｂ部におい
て前記ゲート電極12の側部に設けられた一対のｎ型半導
体領域15の夫々から構成されている。前記ゲート絶縁膜
10は、例えば酸化珪素膜で構成されている。前記ゲート
電極12は、例えば、多結晶珪素膜で構成されている。こ
のゲート電極12は、第２層目のゲート材形成工程で形成
されている。このゲート電極12は、ワード線と一体に構
成されている。前記一対のｎ型半導体領域15は、前記MI
SFETQTのソース領域とドレイン領域を構成する。この一
対のｎ型半導体領域15の一方には、絶縁膜17に設けられ
た接続孔18を通して、情報蓄積用容量素子Ｃの第１の電
極20が接続されている。また、この一対のｎ型半導体領
域15の他方には、絶縁膜17及び層間絶縁膜28の夫々に設
けられた接続孔29を通して、データ線31（DL）が接続さ
れている。
前記絶縁膜17は、例えば、酸化珪素膜で構成されてい
る。この絶縁膜17は、前記凹状領域８を埋込むように設
けられている。この絶縁膜17の表面と、前記ｐ型半導体
基板１の第１の表面Ａは、ほぼ同一平面に設けられてい
る。
る。この絶縁膜17は、前記凹状領域８を埋込むように設
けられている。この絶縁膜17の表面と、前記ｐ型半導体
基板１の第１の表面Ａは、ほぼ同一平面に設けられてい
る。
前記情報蓄積用容量素子Ｃは、前記第１の電極20、こ
の第１の電極上に電荷蓄積用絶縁膜21を介して設けられ
た第２の電極22の夫々から構成されている。前記第１の
電極20は、例えば、多結晶珪素膜で構成されている。こ
の第１の電極20は、第３層目のゲート材形成工程で形成
されている。前記電荷蓄積用絶縁膜21は、例えば、下層
側から酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を積
層した積層膜で構成されている。前記第２の電極22は、
例えば、多結晶珪素膜で構成されている。この第２の電
極22は、第４層目のゲート材形成工程で形成されてい
る。
の第１の電極上に電荷蓄積用絶縁膜21を介して設けられ
た第２の電極22の夫々から構成されている。前記第１の
電極20は、例えば、多結晶珪素膜で構成されている。こ
の第１の電極20は、第３層目のゲート材形成工程で形成
されている。前記電荷蓄積用絶縁膜21は、例えば、下層
側から酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を積
層した積層膜で構成されている。前記第２の電極22は、
例えば、多結晶珪素膜で構成されている。この第２の電
極22は、第４層目のゲート材形成工程で形成されてい
る。
この情報蓄積用容量素子Ｃは、前記ｐ型半導体基板１
の第１の表面Ａと第２の表面Ｂとの間の領域を利用して
設けられている。つまり、前記第１の電極20、電荷蓄積
用絶縁膜21、第２の電極22の夫々は、前記第１の表面Ａ
部から、前記絶縁膜17の表面部まで延在して設けられて
いる。メモリセルアレイ部に配列されるメモリセルの数
が決まれば、夫々のメモリセルの平面レイアウト面積は
決定される。また、メモリセルの電気的信頼性を確保す
るために必要な情報蓄積用容量素子Ｃの蓄積電荷量は決
定されている。従って、必要な蓄積電荷量を満足するよ
うに、前記第１の表面Ａと第２の表面Ｂとの高さの差を
設定することにより、半導体集積回路装置の電気的信頼
性を確保すると共に、メモリセルの平面レイアウト面積
を縮小することができるので、半導体集積回路装置の高
集積化を図ることができる。
の第１の表面Ａと第２の表面Ｂとの間の領域を利用して
設けられている。つまり、前記第１の電極20、電荷蓄積
用絶縁膜21、第２の電極22の夫々は、前記第１の表面Ａ
部から、前記絶縁膜17の表面部まで延在して設けられて
いる。メモリセルアレイ部に配列されるメモリセルの数
が決まれば、夫々のメモリセルの平面レイアウト面積は
決定される。また、メモリセルの電気的信頼性を確保す
るために必要な情報蓄積用容量素子Ｃの蓄積電荷量は決
定されている。従って、必要な蓄積電荷量を満足するよ
うに、前記第１の表面Ａと第２の表面Ｂとの高さの差を
設定することにより、半導体集積回路装置の電気的信頼
性を確保すると共に、メモリセルの平面レイアウト面積
を縮小することができるので、半導体集積回路装置の高
集積化を図ることができる。
前記情報蓄積用容量素子Ｃ及びｎチャネルMOSQN上を
含むｐ型半導体基板１の素子形成面の全面には、前記層
間絶縁膜28が設けられている。この層間絶縁膜28は、例
えば、BPSG（Boron Phospho Silicate Glass）膜で構成
されている。前記データ線31及び配線31は、この層間絶
縁膜28上に設けられている。メモリセルアレイ部２にお
いて、この層間絶縁膜28より下層には、第１層目（11）
乃至第４層目（22）のゲート材が使用されている。一
方、周辺回路部では、第５層目（25）のゲート材が使用
されている。本実施例の構成によれば、前記メモリセル
アレイ部２では、前記第１層目（11）及び第２層目（1
2）のゲート材は、前記凹状領域８の底面（第２の表面
Ｂ）部に形成されているので、これらのゲート材の膜厚
による段差は、前記層間絶縁膜28の表面に形成されな
い。従って、メモリセルアレイ部２と周辺回路部との間
の領域においては、概略、前記第３層目（21）及び第４
層目（22）のゲート材の膜厚の合計と、前記第５層目
（25）のゲート材に膜厚との差に相当する分の段差のみ
が前記層間絶縁膜28の表面に形成されるので、この段差
は緩和される。従って、前記段差部において、メモリセ
ルアレイ部２から周辺回路部まで延在するデータ線31及
び配線31を形成する際のカバレッジ低下による断線不良
の発生、及びフォトレジスト膜を露光する際のマージン
低下によるエッチ残りの発生は低減されるので、半導体
集積回路装置の歩留りを向上することができる。
含むｐ型半導体基板１の素子形成面の全面には、前記層
間絶縁膜28が設けられている。この層間絶縁膜28は、例
えば、BPSG（Boron Phospho Silicate Glass）膜で構成
されている。前記データ線31及び配線31は、この層間絶
縁膜28上に設けられている。メモリセルアレイ部２にお
いて、この層間絶縁膜28より下層には、第１層目（11）
乃至第４層目（22）のゲート材が使用されている。一
方、周辺回路部では、第５層目（25）のゲート材が使用
されている。本実施例の構成によれば、前記メモリセル
アレイ部２では、前記第１層目（11）及び第２層目（1
2）のゲート材は、前記凹状領域８の底面（第２の表面
Ｂ）部に形成されているので、これらのゲート材の膜厚
による段差は、前記層間絶縁膜28の表面に形成されな
い。従って、メモリセルアレイ部２と周辺回路部との間
の領域においては、概略、前記第３層目（21）及び第４
層目（22）のゲート材の膜厚の合計と、前記第５層目
（25）のゲート材に膜厚との差に相当する分の段差のみ
が前記層間絶縁膜28の表面に形成されるので、この段差
は緩和される。従って、前記段差部において、メモリセ
ルアレイ部２から周辺回路部まで延在するデータ線31及
び配線31を形成する際のカバレッジ低下による断線不良
の発生、及びフォトレジスト膜を露光する際のマージン
低下によるエッチ残りの発生は低減されるので、半導体
集積回路装置の歩留りを向上することができる。
なお、図示していないが、前記データ線31及び配線31
の上層には、層間絶縁膜、シャント用のワード線、表面
保護膜の夫々が設けられている。
の上層には、層間絶縁膜、シャント用のワード線、表面
保護膜の夫々が設けられている。
次に、本実施例の半導体集積回路装置の製造方法を、
第3A図乃至第3E図（本実施例の半導体集積回路装置を製
造工程毎に示す要部断面図）を用いて説明する。
第3A図乃至第3E図（本実施例の半導体集積回路装置を製
造工程毎に示す要部断面図）を用いて説明する。
まず、第3A図に示すように、ｐ型半導体基板１の主面
（第１の表面Ａ）の非活性領域に、素子間分離絶縁膜７
を形成する。この素子間分離絶縁膜７は、周知の選択酸
化法により形成する。また、図示していないが、この工
程で、前記素子間分離絶縁膜７に対して自己整合で、チ
ャネルストッパ領域を形成する。
（第１の表面Ａ）の非活性領域に、素子間分離絶縁膜７
を形成する。この素子間分離絶縁膜７は、周知の選択酸
化法により形成する。また、図示していないが、この工
程で、前記素子間分離絶縁膜７に対して自己整合で、チ
ャネルストッパ領域を形成する。
次に、メモリセルアレイ部２の形成領域において、前
記ｐ型半導体基板１の主面（第１の表面Ａ）部をエッチ
ング除去し、第3B図に示すように、凹状領域８を形成す
る。この凹状領域８の底面（第２の表面Ｂ）と、前記ｐ
型半導体基板１の主面（第１の表面Ａ）との高さの差
は、例えば、１［μｍ］程度またはその以上である。
記ｐ型半導体基板１の主面（第１の表面Ａ）部をエッチ
ング除去し、第3B図に示すように、凹状領域８を形成す
る。この凹状領域８の底面（第２の表面Ｂ）と、前記ｐ
型半導体基板１の主面（第１の表面Ａ）との高さの差
は、例えば、１［μｍ］程度またはその以上である。
次に、前記ｐ型半導体基板１の表面全面を、熱酸化
し、ゲート絶縁膜10を形成する。このゲート絶縁膜10
は、メモリセルを構成するMISFETKQT及びアイソレーシ
ョン用のMOSQIの夫々のゲート絶縁膜を構成する。
し、ゲート絶縁膜10を形成する。このゲート絶縁膜10
は、メモリセルを構成するMISFETKQT及びアイソレーシ
ョン用のMOSQIの夫々のゲート絶縁膜を構成する。
次に、前記ｐ型半導体基板１の素子形成面の全面に、
導電膜例えば多結晶珪素膜を堆積する。または、この導
電膜を、前記凹状領域８内にのみ選択的に形成しても良
い。この後、この導電膜をフォトリソグラフィ技術でパ
ターンニングし、アイソレーション用のMOSQIのゲート
電極11を形成する。
導電膜例えば多結晶珪素膜を堆積する。または、この導
電膜を、前記凹状領域８内にのみ選択的に形成しても良
い。この後、この導電膜をフォトリソグラフィ技術でパ
ターンニングし、アイソレーション用のMOSQIのゲート
電極11を形成する。
次に、前記ｐ型半導体基板１の素子形成面の全面に、
導電膜例えば多結晶珪素膜を堆積する。または、この導
電膜を、前記凹状領域８内にのみ選択的に形成しても良
い。この後、この導電膜をフォトリソグラフィ技術でパ
ターンニングし、転送用MISFETQTのゲート電極12を形成
する。
導電膜例えば多結晶珪素膜を堆積する。または、この導
電膜を、前記凹状領域８内にのみ選択的に形成しても良
い。この後、この導電膜をフォトリソグラフィ技術でパ
ターンニングし、転送用MISFETQTのゲート電極12を形成
する。
次に、メモリセルアレイ部２を形成する領域におい
て、主に、前記ゲート電極11,12をマスクとするイオン
打ち込みで、ｎ型不純物を前記ｐ型半導体基板１の第２
の表面Ｂ部に導入し、第3C図に示すように、ｎ型半導体
領域15を形成する。このｎ型半導体領域15は、前記転送
用MISFETQT、アイソレーション用のMOSQIの夫々のソー
ス領域及びドレイン領域を構成する。
て、主に、前記ゲート電極11,12をマスクとするイオン
打ち込みで、ｎ型不純物を前記ｐ型半導体基板１の第２
の表面Ｂ部に導入し、第3C図に示すように、ｎ型半導体
領域15を形成する。このｎ型半導体領域15は、前記転送
用MISFETQT、アイソレーション用のMOSQIの夫々のソー
ス領域及びドレイン領域を構成する。
次に、前記ｐ型半導体基板１の素子形成面の全面に、
絶縁膜17例えば酸化珪素膜を堆積する。この後、この絶
縁膜17をケッチングバックし、前記凹状領域８内を、こ
の絶縁膜17で埋め込む。また、選択的にこの絶縁膜17を
形成し、前記凹状領域８を、この絶縁膜17で埋込んでも
良い。この工程では、この絶縁膜17の表面と、前記ｐ型
半導体基板１の第１の表面Ａの高さがほぼ同じになるよ
うに、前記絶縁膜17を形成する。
絶縁膜17例えば酸化珪素膜を堆積する。この後、この絶
縁膜17をケッチングバックし、前記凹状領域８内を、こ
の絶縁膜17で埋め込む。また、選択的にこの絶縁膜17を
形成し、前記凹状領域８を、この絶縁膜17で埋込んでも
良い。この工程では、この絶縁膜17の表面と、前記ｐ型
半導体基板１の第１の表面Ａの高さがほぼ同じになるよ
うに、前記絶縁膜17を形成する。
次に、第3D図に示すように、この絶縁膜17に、前記転
送用MISFETQTの一対のｎ型半導体領域15の一方まで達す
る開口18を形成する 次に、前記ｐ型半導体基板１の素子形成面の全面に、
導電膜例えば多結晶珪素膜を堆積する。この後、この導
電膜をフォトリソグラフィ技術でパターンニングし、情
報蓄積用容量素子Ｃの第１の電極20を形成する。
送用MISFETQTの一対のｎ型半導体領域15の一方まで達す
る開口18を形成する 次に、前記ｐ型半導体基板１の素子形成面の全面に、
導電膜例えば多結晶珪素膜を堆積する。この後、この導
電膜をフォトリソグラフィ技術でパターンニングし、情
報蓄積用容量素子Ｃの第１の電極20を形成する。
次に、前記ｐ型半導体基板１の素子形成面の全面に、
酸化珪素膜、窒化珪素膜、酸化珪素の夫々を順次形成す
る。これらの酸化珪素膜、窒化珪素膜、酸化珪素膜から
なる積層膜は、情報蓄積用容量素子Ｃの電荷蓄積用絶縁
膜21を構成する。
酸化珪素膜、窒化珪素膜、酸化珪素の夫々を順次形成す
る。これらの酸化珪素膜、窒化珪素膜、酸化珪素膜から
なる積層膜は、情報蓄積用容量素子Ｃの電荷蓄積用絶縁
膜21を構成する。
次に、前記ｐ型半導体基板１の素子形成面の全面に、
導電膜例えば多結晶珪素膜を堆積する。この後、この導
電膜及び前記積層膜をフォトリソグラフィ技術でパター
ンニングし、情報蓄積用容量素子Ｃの第２の電極22、電
荷蓄積用絶縁膜21の夫々を形成する。
導電膜例えば多結晶珪素膜を堆積する。この後、この導
電膜及び前記積層膜をフォトリソグラフィ技術でパター
ンニングし、情報蓄積用容量素子Ｃの第２の電極22、電
荷蓄積用絶縁膜21の夫々を形成する。
次に、前記第１図に示す周辺回路部のMOSQを形成す
る。
る。
次に、前記メモリセルアレイ部２、周辺回路部の夫々
の領域上を含むｐ型半導体基板１の素子形成面の全面
に、層間絶縁膜28を形成する。この層間絶縁膜28は、例
えば、BPSG膜で形成する。前記メモリセルアレイ部２と
周辺回路部との間の領域において、この層間絶縁膜28の
表面には、前記第１の電極20、電荷蓄積用絶縁膜21、第
２の電極22の夫々の膜厚の合計と、前記ゲート電極25の
膜厚との差に相当する分の段差が形成されるが、この段
差は、前記従来の場合よりも緩和される。
の領域上を含むｐ型半導体基板１の素子形成面の全面
に、層間絶縁膜28を形成する。この層間絶縁膜28は、例
えば、BPSG膜で形成する。前記メモリセルアレイ部２と
周辺回路部との間の領域において、この層間絶縁膜28の
表面には、前記第１の電極20、電荷蓄積用絶縁膜21、第
２の電極22の夫々の膜厚の合計と、前記ゲート電極25の
膜厚との差に相当する分の段差が形成されるが、この段
差は、前記従来の場合よりも緩和される。
次に、この層間絶縁膜28に、前記転送用MISFETQTの一
対のｎ型半導体領域15の他方、及び前記周辺回路部のMO
SQNの一対のｎ型半導体領域26の一方の夫々まで達する
接続孔29を形成する。
対のｎ型半導体領域15の他方、及び前記周辺回路部のMO
SQNの一対のｎ型半導体領域26の一方の夫々まで達する
接続孔29を形成する。
次に、前記接続孔29を通して、前記ｎ型半導体領域1
5,26の夫々に接続されるデータ線31、及び配線31の夫々
を形成する。これらのデータ線31及び配線31は、例え
ば、タングステンシリサイド膜、アルミニウム膜等で形
成する。また、このデータ線31及び配線31を、例えば、
前記接続孔29内に選択CVD法で形成したタングステン
膜、このタングステン膜に接続されるアルミニウム配線
の両者で構成しても良い。
5,26の夫々に接続されるデータ線31、及び配線31の夫々
を形成する。これらのデータ線31及び配線31は、例え
ば、タングステンシリサイド膜、アルミニウム膜等で形
成する。また、このデータ線31及び配線31を、例えば、
前記接続孔29内に選択CVD法で形成したタングステン
膜、このタングステン膜に接続されるアルミニウム配線
の両者で構成しても良い。
これらのデータ線31及び配線31の夫々を形成する工程
では、前記メモリセルアレイ部２と周辺回路部との間の
領域において、前記層間絶縁膜28の表面に形成されてい
る段差は緩和されているので、これらのデータ線31及び
配線31を形成する際のカバレッジ低下による断線不良の
発生、及びフォトレジスト膜を露光する際のマージン低
下によるエッチ残りの発生は低減されるので、半導体集
積回路装置の歩留りを向上することができる。
では、前記メモリセルアレイ部２と周辺回路部との間の
領域において、前記層間絶縁膜28の表面に形成されてい
る段差は緩和されているので、これらのデータ線31及び
配線31を形成する際のカバレッジ低下による断線不良の
発生、及びフォトレジスト膜を露光する際のマージン低
下によるエッチ残りの発生は低減されるので、半導体集
積回路装置の歩留りを向上することができる。
次に、前記ｐ型半導体基板１の素子形成面の全面に、
層間絶縁膜を形成する。この後、この層間絶縁膜の上層
に、シャント用のワード線、表面保護膜の夫々を形成す
ることにより、本実施例の半導体集積回路装置は完成す
る。
層間絶縁膜を形成する。この後、この層間絶縁膜の上層
に、シャント用のワード線、表面保護膜の夫々を形成す
ることにより、本実施例の半導体集積回路装置は完成す
る。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、本実施例では、前記ｐ型半導体基板１の第１
の表面Ａと絶縁膜17の表面とをほぼ同一平面上に設けた
例を示したが、例えば、前記情報蓄積用容量素子Ｃの容
量を増やすために、前記第１の電極20の膜厚を大きくし
た場合には、この膜厚を大きくした分だけ前記絶縁膜17
の表面を前記第１の表面Ａよりも低くすることにより、
前記層間絶縁膜28の表面に形成される段差を緩和するこ
とができる。
の表面Ａと絶縁膜17の表面とをほぼ同一平面上に設けた
例を示したが、例えば、前記情報蓄積用容量素子Ｃの容
量を増やすために、前記第１の電極20の膜厚を大きくし
た場合には、この膜厚を大きくした分だけ前記絶縁膜17
の表面を前記第１の表面Ａよりも低くすることにより、
前記層間絶縁膜28の表面に形成される段差を緩和するこ
とができる。
また、前記ｐ型半導体基板１の第１の表面Ａと第２の
表面Ｂとの高さの差を大きく、つまり、前記凹状領域８
の深さを深くすることにより、前記情報蓄積用容量素子
Ｃの蓄積電荷量を大きくすることができる。
表面Ｂとの高さの差を大きく、つまり、前記凹状領域８
の深さを深くすることにより、前記情報蓄積用容量素子
Ｃの蓄積電荷量を大きくすることができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある 周辺回路部及びメモリセルアレイ部を有する半導体集
積回路装置において、歩留りを向上することができる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある 周辺回路部及びメモリセルアレイ部を有する半導体集
積回路装置において、歩留りを向上することができる。
また、前記半導体集積回路装置において、高集積化を
図ることができる。
図ることができる。
第１図は、本発明の実施例の半導体集積回路装置の要部
断面図、 第２図は、前記半導体集積回路装置の平面図、 第3A図乃至第3E図は、前記半導体集積回路装置を製造工
程毎に示す要部断面図である。 図中、１……ｐ型半導体基板、２……メモリセルアレイ
部、3,4……直接周辺回路、５……間接周辺回路、７…
…素子間分離絶縁膜、10……ゲート絶縁膜、11,12,25…
…ゲート電極、15……ｎ型半導体領域、17……絶縁膜、
18,29……接続孔、20……第１の電極、21……電荷蓄積
用絶縁膜、22……第２の電極、28……層間絶縁膜、31…
…データ線，配線である。
断面図、 第２図は、前記半導体集積回路装置の平面図、 第3A図乃至第3E図は、前記半導体集積回路装置を製造工
程毎に示す要部断面図である。 図中、１……ｐ型半導体基板、２……メモリセルアレイ
部、3,4……直接周辺回路、５……間接周辺回路、７…
…素子間分離絶縁膜、10……ゲート絶縁膜、11,12,25…
…ゲート電極、15……ｎ型半導体領域、17……絶縁膜、
18,29……接続孔、20……第１の電極、21……電荷蓄積
用絶縁膜、22……第２の電極、28……層間絶縁膜、31…
…データ線，配線である。
Claims (3)
- 【請求項１】半導体基板主面の第１領域を第２領域に対
して凹状に形成し、この第１領域に転送用MISFET及び情
報蓄積用容量素子で構成されたメモリセルを配置し、 前記転送用MISFETを覆い前記第１領域を埋め込む絶縁膜
を形成し、 前記絶縁膜に設けた開口内壁に沿って形成された第１の
電極と電荷蓄積用絶縁膜を介してこの第１の電極と対向
する第２の電極とによって前記容量素子が構成されてい
ることを特徴とする半導体集積回路装置。 - 【請求項２】前記転送用MISFETと第２領域に形成される
MISFETとは夫々のゲート電極が異なる導体層によって形
成されていることを特徴とする請求項１に記載の半導体
集積回路装置。 - 【請求項３】前記情報蓄積用容量素子の上層にデータ線
が延在していることを特徴とする請求項１又は請求項２
に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2244431A JP2905583B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2244431A JP2905583B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04122066A JPH04122066A (ja) | 1992-04-22 |
| JP2905583B2 true JP2905583B2 (ja) | 1999-06-14 |
Family
ID=17118557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2244431A Expired - Lifetime JP2905583B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905583B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003864B1 (ko) * | 1992-01-06 | 1996-03-23 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
-
1990
- 1990-09-13 JP JP2244431A patent/JP2905583B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04122066A (ja) | 1992-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3535615B2 (ja) | 半導体集積回路装置 | |
| KR100249268B1 (ko) | 반도체 기억회로장치와 그 제조방법 | |
| JP2606857B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3161354B2 (ja) | 半導体装置及びその製造方法 | |
| US5977583A (en) | Semiconductor memory device including memory cells having a capacitor on bit line structure | |
| JPH0682800B2 (ja) | 半導体記憶装置 | |
| JPH0789569B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| EP0514679A2 (en) | Semiconductor integrated memory device | |
| JPH04342164A (ja) | 半導体集積回路装置の形成方法 | |
| JP2818964B2 (ja) | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 | |
| JP3270250B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2570100B2 (ja) | 半導体記憶装置 | |
| JPH07202017A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0685427B2 (ja) | 半導体記憶装置 | |
| JPS62200759A (ja) | 半導体記憶装置 | |
| JP2905583B2 (ja) | 半導体集積回路装置 | |
| JP2617972B2 (ja) | 半導体集積回路装置の製造方法 | |
| CN100438042C (zh) | 半导体器件及制造该器件的方法 | |
| JP4024935B2 (ja) | 高集積半導体メモリ装置及びその製造方法 | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| JP3382005B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
| JPH1187639A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0281472A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3088728B2 (ja) | 半導体集積回路装置及びその製造方法 |