JP4024935B2 - 高集積半導体メモリ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高集積半導体装置及びその製造方法に関するものであり、より詳しくはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を利用した高集積ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）で代表されるメモリ及びマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）は、３年に４倍ずつビット密度（ｂｉｔ ｄｅｎｓｉｔｙ）と動作速度とが増加している。これによって、結局１Ｇｂ（ｇｉｇａ ｂｉｔ）ＤＲＡＭとか１ＧＨｚ動作速度とかが実現されてきた。
【０００３】
メモリ素子で代表されるＤＲＡＭの場合、６４Ｋ ＤＲＡＭ時代に採用された８Ｆ2メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）形態が現在まで続いて使用されている。８Ｆ2メモリセルは、センスアンプ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）との配置面で、フォールデッドビットラインセル構造（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ）と称し、このフォールデッドビットラインセル構造方式の一番小さい理論的なセル大きさが直ぐ８Ｆ2である。ここで、Ｆは最小フェチュー大きさ（最小寸法：ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）を示し、パターニング（ｐａｔｔｅｒｎｉｎｇ）することができる最小設計ルール（ｍｉｎｉｍｕｍ ｄｅｓｉｇｎ ｒｕｌｅ）で定義される。又、メモリセルアレーを構成する反復的なビットラインピッチ（ｂｉｔ ｌｉｎｅ ｐｉｔｃｈ）の１／２で定義っされる場合もある。例えば、０．６μｍピッチの一番小さいセル大きさは、８×０．３×０．３＝０．７２μｍ2になる。
【０００４】
図１は、現在高集積ＤＲＡＭで主に使用されているＣＯＢ（ｃａｐａｃｉｔｏｒ ｏｖｅｒ ｂｉｔ ｌｉｎｅ）構造の８Ｆ2フォールデッドビットラインセル構造（ｆｏｌｄｅｄ ｂｉｔｌｉｎｅ ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ）を有するメモリセルのレイアウト（ｌａｙｏｕｔ）図面であり、図２は、図１を１Ａ−１Ａ’ラインに沿ってビットライン方向に切り取った図面である。
【０００５】
図１及び図２を参照すると、従来ＣＯＢ構造の８Ｆ2フォールデッドビットラインセルのメモリセルは、素子隔離膜２が形成された半導体基板１にワードラインＷＬ及びソース／ドレーン接合領域（図面に未図示）を有するトランジスタ６が形成されている。ワードラインＷＬの間の活性領域３と電気的に接続されるコンタクトパッド８ａ、８ｂが形成されている。コンタクトパッド８ａ、８ｂは、ストレージ電極コンタクトパッド８ａ及びビットラインコンタクトパッド８ｂとを含む。層間絶縁膜１０、１２を明けてストレージ電極コンタクトパッド８ａ及びビットラインコンタクトパッド８ｂと各々電気的に接続されるストレージ電極１６及びビットライン１１が形成されているが。この時ビットライン１１はストレージ電極１６の下部に形成されている。
【０００６】
この時、上述のようなメモリセル構造では、メモリセルキャパシタ（ｍｅｍｏｒｙ ｃｅｌｌ ｃａｐａｃｉｔｏｒ）がワードラインＷＬとビットライン１１の形成後に形成されるため、大きい縦横比（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ）のメモリセルコンタクトホール（ｍｅｍｏｒｙ ｃｅｌｌ ｃｏｎｔａｃｔｈｏｌｅ）を形成すべきである。このような大きい縦横比コンタクトホール１４エッチング工程が有する難しさを克服するためセルパッド（ｃｅｌｌ ｐａｄ）と称するランディングパッド（ｌａｎｄｉｎｇ ｐａｄ）形成工程がよく使用される。
【０００７】
しかし、ランディングパッドを使用する場合は、ゲートとソース／ドレーンを同時にシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）することが不可能になる。このような問題は、高性能ロジック工程（ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｌｏｇｉｃ ｐｒｏｃｅｓｓ）とＤＲＡＭ工程と共に集積させることを非常に複雑で難しくなる。又メモリセルコンタクトを形成する時、すでに形成されているワードライン乃至ビットラインとの誤整列によってメモリセルとワードライン、又はメモリセルとビットラインとのショート（ｓｈｏｒｔ）問題も非常に深刻になる。このような根本的な問題が既存のＤＲＡＭのセルの縮小が難しいため、大容量及び高性能ＤＲＡＭを実現することにおいて大きな障害になっている。
【０００８】
一旦、最小フェチュー大きさ‘Ｆ’が決定されると、最小セル大きさが決定され、ＤＲＡＭの密度によるアレー（ａｒｒａｙ）が占める面積が算出される。アレーが占める面積は、‘Ｎｂｉｔ×セル大きさ’で与えられる。例えば、１ＧｂＤＲＡＭの場合、Ｎｂｉｔは、２３０で、１，０７３，７４１，８２４である。このアレーが全体チップ（ｃｈｉｐ ｓｉｚｅ）で占める比率を‘アレー効率（ａｒｒａｙ ｅｆｆｉｃｉｅｎｃｙ）’と称し、６４Ｍｂ ＤＲＡＭ以上の高密度ＤＲＡＭの場合は、そのアレー効率が約６５％である。従ってチップ大きさを最小フェチュー大きさＦと関連づけると、次のような数学式で表示される。
【０００９】
【数１】
ここで、Ｓcは、チップの大きさを示し、αは、アレー効率を示す。上の式によるＤＲＡＭチップの大きさを最小フェチュー大きさ、又は密度によって得ることが図３に示している。
【００１０】
この時、チップの大きさは、８Ｆ2フォールデッドビットラインセル構造によることで、アレー効率は、全ての世代に対して６５％で仮定した。
【００１１】
図３において、１Ｇｂチップの大きさは約４２５mm2、４Ｇｂチップの大きさは９６０mm2、そして１６Ｇｂチップの大きさは、２０００mm2程度で予想される。このように大きいチップでは、優良チップ（ｇｏｏｄ ｃｈｉｐ）の収率（ｙｉｅｌｄ）を確保することは非常に難しいことが予測され、収率はチップの大きさに反比例するというのは既によく知られている。従って、高密度ＤＲＡＭをより値段効率的（ｃｏｓｔ−ｅｆｆｅｃｔｉｖｅ）に構成するためには同一な最小フェチュー大きさ下で、メモリセル大きさを小さく作ることが根元的な解決策になる。フォールデッドビットラインセル構造の一番小さいセル大きさである８Ｆ2より小さい６Ｆ2のオプーンビットライン構造（ｏｐｅｎ ｂｉｔ ｌｉｎｅ ａｒｃｈｉｔｅｃｔｕｒｅ）が前々からよく知られているが、このオプーンビットラインセル構造は、ノイズ（ｎｏｉｓｅ）に脆弱で、センスアンプのレイアウトが難しい問題点を有する。
【００１２】
これによって、最近にはセルレイアウトをオプーンビットラインで構成し、センシングすることは、フォールデッドビットラインセル方式とする組合せアプローチ（ｃｏｍｂｉｎｅｄ ａｐｐｒｏａｃｈ）も報告されているが、マスク（ｍａｓｋ）の追加等に大きい長所がないことで評価されている。
【００１３】
【発明が解決しようとする課題】
本発明は、上述な諸般問題点を解決するため提案されたものとして、素子隔離領域の大きさを減らすことによって素子の大きさを減らすことができる高集積半導体メモリ装置及びその製造方法を提供することがその目的である。
【００１４】
本発明の他の目的は、ＳＯＩ基板を使用して半導体メモリ装置の特性を改善する高集積半導体メモリ装置及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、高集積半導体メモリ装置の製造方法は、第１半導体基板上に活性領域と非活性領域を定義するため非活性領域が露出されるように絶縁物質でトレンチエッチングマスクを形成する段階と、トレンチエッチングマスクを使用して第１半導体基板をエッチングしてトレンチを形成する段階と、トレンチを絶縁物質で完全に充填してトレンチ隔離を形成する段階と、第１半導体基板の一部が露出される時までトレンチエッチングマスクを部分的にエッチングしてキャパシタ下部電極コンタクトホールを形成する段階と、コンタクトホールを通して第１半導体基板と電気的に接続されるキャパシタ下部電極を形成する段階と、キャパシタ下部電極を含んで第１半導体基板上にキャパシタ誘電膜及びキャパシタ上部電極を順番的に形成してキャパシタを形成するが、キャパシタ上部電極は平坦な上部表面を有するように形成する段階と、第１半導体基板と第２半導体基板をボンディングさせるがボンディング用絶縁層を間に置いて、第１半導体基板のキャパシタが形成された上部表面と第２半導体基板の上部表面が向き合うようにボンディングさせる段階と、キャパシタが形成されていない第１半導体基板の上部表面を平坦化エッチングするが、トレンチ隔離の上部表面が露出される時までエッチングする段階と、平坦化エッチングされた第１半導体基板上にゲート電極（ワードライン）及び接合領域を有するトランジスタを形成する段階と、トランジスタを覆うように層間絶縁膜を形成する段階と、接合領域の一部が露出される時まで層間絶縁膜を部分的にエッチングしてビットラインコンタクトホールを形成する段階と、ビットラインコンタクトホールを通して接合領域と電気的に接続されるビットラインを形成する段階とを含む。
【００１６】
この方法の望ましい実施の形態において、キャパシタ下部電極コンタクトホール形成前にトレンチ隔離を含んで第１半導体基板上に層間絶縁膜を形成する段階を含むことができる。
【００１７】
上述の目的を達成するための本発明によると、高集積半導体メモリ装置は、第１絶縁層を間に置いて、ボンディングされた第１半導体基板及び第２半導体基板を有するＳＯＩ基板と、第１半導体基板はプロセスウェーハであり、第２半導体基板はハンドルウェーハであり、第１半導体基板上に活性領域と非活性領域を定義するため第１半導体基板を部分的に隔離させるように形成された素子隔離膜と、素子隔離膜と共に活性領域を囲むように活性領域の下部に形成された第２絶縁層と、第１半導体基板上に形成されたゲート電極（ワードライン）及び第１半導体基板の活性領域内に形成された接合領域を含むトランジスタと、第１絶縁層と第１半導体基板との間に形成されているが、第２絶縁層を明けて第１半導体基板の接合領域と電気的に接続されるように形成されたキャパシタ下部電極、キャパシタ誘電膜、そしてキャパシタ上部電極が順番的に積層されて形成されたキャパシタと、第１半導体基板上に接合領域と電気的に接続されるように形成されたビットラインとを含む。
【００１８】
次に作用について説明する。
図４、図５、そして図６を参照すると、本発明の実施の形態による新規した高集積半導体メモリ装置及びその製造方法は、高集積半導体メモリ装置をＳＯＩ基板に形成することによって、ウェルとウェルを分離するための面積消耗と、隔離空間の大きさと、チップの大きさとを減らすことができる。そして、接合キャパシタンス及び接合漏洩電流が素子に与える影響が最小化でき、トランジスタをメモリセルキャパシタ形成してから形成することによって、トランジスタの特性劣化が防止できる。又トレンチエッチングマスクをトレンチ隔離と共に活性領域を囲むための絶縁物質で活用することによって工程を単純化させることができ、トレンチエッチングマスク除去工程によって発生されるトレンチ隔離の特性劣化が防止できる。又ＣＯＢ構造のように、セルキャパシタンスの面積を充分に確保でき、同時にＣＵＢ構造のように、平坦化工程が容易にできる。
【００１９】
【発明の実施の形態】
以下、図４から図２０までを参照して本発明の実施の形態を詳細に説明する。
【００２０】
図４は、本発明の実施の形態による高集積半導体メモリ装置のレイアウト図面であり、図５及び図６は、各々図４の３Ｘ−３Ｘ’及び３Ｙ−３Ｙ’に沿ってビットライン方向及びワードライン方向で切り取った断面図である。
【００２１】
本発明による高集積半導体メモリ装置は、フォールデッドビットラインセル構造で８Ｆ2セル大きさより小さいセル大きさの設計方式によって具現される。
【００２２】
図４及び図５を参照すると、本発明の実施の形態による半導体メモリ装置は、セルトランジスタとストレージ電極コンタクト及びセルトランジスタとビットラインコンタクトが形成される活性領域１０５がその上部表面を除外した全ての部分が絶縁物質によって完全に囲まれている。詳しくは、活性領域１０５は、素子隔離膜１０４（ここでは、トレンチ隔離）とトレンチエッチングマスク（ｔｒｅｎｃｈ ｅｔｃｈ ｍａｓｋ）１０２によって囲まれている。又、活性領域１０５は、周辺セル及びバルクシリコンとも完全に電気的に分離されている。
【００２３】
例えば、絶縁物質はシリコン酸化膜、又はＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）のようなドピングされたシリコン酸化膜、又はシリコン窒化膜である。
【００２４】
一般的に、シリコン酸化膜は、バルクシリコンよりブレークダウン電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が１オーダー（ｏｒｄｅｒ）程度大きいため、本発明はバルクシリコンを通して素子を電気的に分離させなければならない既存のＤＲＡＭより大分小さい隔離空間（ｉｓｏｌａｔｉｏｎ ｓｐａｃｅ）だけでも充分に隔離を確保できる。これによって本発明による隣接な活性領域１０５の間の最短幅、即ち隔離空間の大きさ（ｄｉｍｅｎｓｉｏｎ）は、既存の‘Ｆ’より小さい大きさである‘αＦ’で実現可能になる。ここで、‘α’は、０と１との間の値を有する。
【００２５】
図６に図示されたように、本発明による高集積半導体メモリセルのレイアウトをワードライン方向に切り取った断面で分かるように、ビットライン方向への最小大きさは‘Ｆ’でレイアウトされているが、ワードライン方向では‘αＦ’が最小大きさであることが分かる。この時、αＦは、隔離空間の大きさに該当する。このように、隔離空間の大きさを減らすことができることは、素子の隔離がそれ以上バルクシリコンによって行われなく、絶縁物質である酸化膜によって行われるためである。酸化膜の場合、ブレークダウン（ｂｒｅａｋｄｏｗｎ）に達する電界強度（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｓｔｅｎｇｔｈ）がバルクシリコンの割に約１０程度大きいため、１／１０大きさでも隔離が達成できるためである。
【００２６】
従って、このような最小フェチュー大きさ‘Ｆ’に対して、‘８Ｆ2’より小さい‘４（１＋α）Ｆ2’セル大きいが具現できる。α＝１、０．５、そして０の場合は、最小フェチュー大きさによる密度に対するチップの大きさが図６に図示されている。α＝１の場合は、既存のフォールデッドビットラインセル構造のセル構造の最小セル大きいのような場合であり、α＝０．５の場合は、フォールデッドビットラインセル構造での最小セル大きさの約３／４として、チップ大きさもこれに比例して小さくなる。そして、α＝０の場合は、フォールデッドビットラインセル構造のセル構造の最小セル大きいの１／２大きさとして、その以下のセル大きさは、不可能であることに認められる。
【００２７】
再び、図４及び図５を参照すると、メモリセルキャパシタ１１６がプロセスウェーハ（ｐｒｏｃｅｓｓ ｗａｆｅｒ）である薄い半導体基板１００ａ及び素子隔離膜１０４の下部に形成されている。メモリセルキャパシタ１１６は、層間絶縁膜１０８及びトレンチエッチングマスク１０２を明けてストレージ電極コンタクトホールを通してトランジスタ２１０のソース／ドレーン領域２０８の下部に連結されているストレージ電極１１０と、ストレージ電極１１０上に順番に形成されたキャパシタ誘電膜１１２及びプレート電極１１４を含む。このように、メモリセルキャパシタ１１６がアクチブ素子（ａｃｔｉｖｅ ｄｅｖｉｃｅ）の下部に形成されることによって、メモリセルキャシタによって発生されるメモリセルアレー領域と周辺回路領域との間の大きい段差が発生されない。そして、トランジスタ２１０以後の工程は、一般的なＣＭＯＳ工程と完全に同一であるため、ロジックＣＭＯＳ工程とかＤＲＡＭとロジック（ｌｏｇｉｃ）が併合されるエンベデッドロジック（ｅｍｂｅｄｄｅｄ ｌｏｇｉｃ）工程でもそのまま適用可能である。
【００２８】
酸化膜２０４を間において、プロセスウェーハ１００ａ上のメモリセルキャパシタ１１６と、ハンドルウェーハ（ｈａｎｄｌｅ ｗａｆｅｒ）２００が付着されるように形成されている。プロセスウェーハ１００ａ上に形成された層間絶縁膜２１２を明けてソース／ドレーン領域２０８と電気的に接続されるビットライン２１４が形成されている。ビットライン２１４上に層間絶縁膜２１６及び金属配線２１８が順番的に形成されている。
【００２９】
次は、このようなセルを具現する方法を詳細に叙述しようとする。
【００３０】
図８及び図１４を参照すると、本発明の実施の形態による高集積半導体メモリ装置の製造方法は、まず半導体基板１００上に活性領域１０５と非活性領域を定義するためアクチブマスク（ａｃｔｉｖｅ ｍａｓｋ）を使用してトレンチエッチングマスク１０２が形成される。トレンチエッチングマスク１０２は絶縁物質で形成され、例えばパッド酸化膜１０２ａ及びシリコン窒化膜１０２ｂが順番的に積層された多層膜で形成される。トレンチエッチングマスク１０２を使用して半導体基板１００がエッチングされてトレンチ１０３が形成される。トレンチ１０３が完全に充填される時までトレンチ隔離膜が蒸着される。トレンチエッチングマスク１０２の上部表面が露出される時までトレンチ隔離膜がＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程等によって平坦化エッチング（ｐｌａｎａｒｉｚａｔｉｏｎ ｅｔｃｈ）されて素子隔離膜１０４である薄いトレンチ隔離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；以下‘ＳＴＩ’と称する）１０４が形成される。
【００３１】
この時、隣接な活性領域１０５の間の最短幅（αＦ）は、活性領域１０５の最短幅（Ｆ）より相対的に小さく形成される。
【００３２】
本発明によるＳＴＩ１０４は、既存のＳＴＩ工程より簡単な工程で形成される。これは既存のバルク（ｂｕｌｋ ｓｉｌｉｃｏｎ）を使用するＳＴＩの場合、トレンチ深さが隔離パンチスルー（ｉｓｏｌａｔｉｏｎ ｐｕｎｃｈｔｈｏｕｇｈ）によって決定される反面、本発明はトレンチ深さがアクチブ素子（ａｃｔｉｖｅｄｅｖｉｃｅ）が形成されるシリコン層の厚さによって決定されるためである。
【００３３】
又、既存のＳＴＩは、トレンチ隔離膜平坦化エチング工程後、必ず活性領域上に形成されているトレンチエッチングマスクが除去される工程が必要であるが、本発明ではトレンチエッチングマスク１０２をそのまま置きぱなし後続工程が進行される。従ってトレンチエッチングマスク除去工程、特にシリコン窒化膜ストリップ（ｓｔｒｉｐ）工程時発生される様々な問題点を防止するようになる。
【００３４】
図９及び図１５において、ＳＴＩ１０４が形成された半導体基板１００上に層間絶縁膜１０８が蒸着される。次、メモリセルストリージ電極コンタクトホール形成マスクを使用して活性領域１０５の一部が露出される時まで層間絶縁膜１０８及びトレンチエッチングマスク１０２がエッチングされてストレージ電極コンタクトホール１０９が形成される。
【００３５】
一方、層間絶縁膜１０８が形成されていない状態でストレージ電極コンタクトホール１０９が形成されることもできる。
【００３６】
ストレージ電極コンタクトホール１０９形成工程がワードラインＷＬ及びビットライン２１４形成工程前に行われることによって、既存の割に相対的にストレージ電極コンタクトホール１０９形成のための絶縁膜のエッチング厚さが非常に薄くなる。
【００３７】
図１０及び図１６を参照すると、ストレージ電極コンタクトホール１０９が完全に満たされる時まで半導体基板１００上にストレージ電極膜が蒸着される。ストレージ電極マスクを使用してストレージ電極膜がパターニングされてストレージ電極１１０が形成される。次、ストレージ電極１１０及び層間絶縁膜１０８上にキャパシタ誘電膜１１２及びプレート電極１１４が形成される。結果的にキャパシタ１１６が形成される。プレート電極１１４は、平坦な上部表面を有するように形成される。
【００３８】
ストレージ電極１１０が、ドーピングされたポリシリコン、又はワーク関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）が大きい金属膜で形成され、キャパシタ誘電膜１１２は、ＮＯ膜、Ｔａ2Ｏ5、Ａｌ2Ｏ5、そしてＢＳＴのうちある１つで形成され、プレート電極１１４はステップカバーラジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）特性のいいドピングされたポリシリコン（ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）、ＣＶＤ ＴｉＮ膜、そしてワーク関数が大きい金属のうち、ある１つで形成される。
【００３９】
プレート電極１１４上に酸化膜１１８が形成される。
【００４０】
キャパシタ１１６が形成されたウェーハ１００は、プロセスウェーハ（ｐｒｏｃｅｓｓ ｗａｆｅｒ）１００であり、このプロセスウェーハ１００が図１７のように、酸化膜２０２が形成された他の半導体基板２００、即ちハンドルウェーハとボンディング（ｂｏｎｄｉｎｇ）されてＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板２０６が形成される。
【００４１】
ボンディング工程は、プロセスウェーハ１００がアップサイドダウン（ｕｐｓｉｄｅ ｄｏｗｎ）され、プロセスウェーハ１００の最上部に形成された酸化膜１１８とハンドルウェーハ２００上に形成された酸化膜２０２が合い接するように接触された後、高真空及び高温（例えば、６５０℃〜７５０℃）条件で行われる。
【００４２】
ボンディング工程によって、プロセスウェーハ１００及びハンドルウェーハ２００は、完全に付着されて１つのウェーハのような役割を果たすようになる。
【００４３】
通常的なバルクシリコン基板を利用したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｉｌｉｃｏｎ）工程では、ウェル（ｗｅｌｌ）とウェルを分離しなければならないため、このためのチップの面積消耗が大きくなるが、本発明のように、ＳＯＩ基板を使用する場合、ウェルとウェルの分離に多くの面積が消耗されないため、その程チップの大きさを減少させるようになる。又既存バルクシリコン基板を利用したＣＭＯＳ工程で発生されることができるラッチ（ｌａｔｃｈ）のような問題を根本的に防止させる。この他にも本発明は、ソフトエラー免疫（ｓｏｆｔ−ｅｒｒｏｒ ｉｍｍｕｎｉｔｙ）特性のいい点、薄い接合（ｓｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）を具現しやすい長所を有する
。
【００４４】
図１８を参照すると、ＳＴＩ１０４の上部表面が露出される時までプロセスウェーハ１００のボンディングされない面がＣＭＰ工程等によって平坦化エッチングされる。即ち、ＳＴＩ１０４をＣＭＰ工程のエッチング停止層で作用させる。このように行うことによって、願うプロセスウェーハ１００ａの厚さが正確に調節される。
【００４５】
言い換えて、プロセスウェーハ１００ａの厚さは、ＳＴＩ１０４の深さによって決定される。
【００４６】
次、図１１及び図１９において、プロセスウェーハ１００ａのボンディングされない面上に薄いゲート酸化膜が成長される。そしてゲート酸化膜上にゲート電極層が蒸着及びパターニングされてゲート電極、即ちワードラインＷＬが形成される。ゲート電極は、ゲートマスク及びゲートスペーサによって囲まれるように形成される。ゲートスペーサ形成前にＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄｄｒａｉｎ）形成のための低濃度ソース／ドレーンイン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程が行われることができる。そしてゲートスペーサ形成後、高濃度ソース／ドレーンイオン注入工程が行われてトランジスタ２１０が完成される。参照番号２０８は、イオン注入工程によって形成された接合領域であるソース／ドレーン領域を示す。
【００４７】
このように、トランジスタ２１０がＳＯＩ基板上に形成されることによって、接合キャパシタンス（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）乃至接合漏洩電流（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）の影響が排除される。従って、ビットライン寄生キャパシタンス（ｂｉｔ ｌｉｎｅ ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が減少され、センシング信号マジーン（ｓｅｎｓｉｎｇ ｓｉｇｎａｌ ｍａｒｇｉｎ）が増加される。又、データ維持時間（ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）も増加される。
【００４８】
そして、トランジスタ２１０がメモリセルキャパシタ以後に形成されるため、既存のＤＲＡＭで発生されたヒット予算（ｈｅａｔ ｂｕｄｇｅｔ）によるトランジスタの特性劣化が防止され、従ってよりトランジスタ具現が可能になる。又、トランジスタ２１０以後工程は、平らな半導体基板表面上に形成されることによって、ロジック工程（ｌｏｇｉｃ ｐｒｏｃｅｓｓ）で使用される多重レベル金属工程（ｍｕｌｔｉｐｌｅ ｌｅｖｅｌ ｍｅｔａｌｉｚａｔｉｏｎ）も容易に使用できるようになる。
【００４９】
一方、この分野でよく知られたシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）工程でゲート電極の上部及びソース／ドレーン領域に低抵抗コンタクト形成のためのサリサイド（ｓａｌｉｃｉｄｅ）膜を形成することもできる。
【００５０】
トランジスタ２１０形成工程が完了された後、図１２及び図２０のように、層間絶縁膜２１２が蒸着された後、ビットラインコンタクトホール形成マスクを使用してソース／ドレーン領域の一部が露出されるように層間絶縁膜２１２がエッチングされる。というわけで、ビットラインコンタクトホール２１３が形成される。ビットラインコンタクトホール２１３が完全に充填される時まで層間絶縁膜２１２上にビットライン電極膜が蒸着される。ビットライン電極膜は、低抵抗物質、例えばタングステンで形成される。ビットライン電極膜がパターニングされて図１３及び図２１のように、ビットライン２１４が形成される。この時、隣接なビットラインの間の幅（αＦ）は、ビットライン２１４の幅（Ｆ）及び隣接なワードラインＷＬの間の幅（Ｆ）より相対的に小さく形成される。
【００５１】
この時、既存のビットラインで周辺回路領域のｎ+コンタクト及びｐ+コンタクトを同時に形成することが非常に難しい反面、本発明ではその同時形成が可能になる。具体的に、既存のＣＯＢ構造の半導体メモリ装置のビットラインは、キャパシタ形成前に形成され、後続キャパシタ形成工程でｎ型不純物イオンとｐ型不純物イオンの拡散差によるコンタクト抵抗が変化される問題点があった。しかし本発明では、ＣＵＢ構造の半導体メモリ装置のビットラインのようにキャパシタ形成後に、ビットラインが形成されることによって、問題点が発生されない。又本発明によるキャパシタは、ＣＯＢ構造の半導体メモリ装置のキャパシタのようにスタチク構造で最大限な広い面積を確保するように形成される。
【００５２】
このように、ｎ+コンタクト及びｐ+コンタクトが同時に形成可能であるため、工程が単純化され、その程値段が節減される長所がある。
【００５３】
後続工程で、金属工程（ｍｅｔａｌｉｚａｔｉｏｎ ｐｒｏｃｅｓｓ）によって金属配線２１８が形成されて図４ａに図示されたように、本発明による高集積半導体メモリ装置が完成される。
【００５４】
上述のような本発明の特性によって高密度及び高性能の標準（ｓｔａｎｄａｒｄ）ＤＲＡＭの製造工程だけではなく、高性能ロジック工程を含むエンベデッド（ｅｍｂｅｄｄｅｄ）ＤＲＡＭ製造工程にも適用されることができる。
【００５５】
【発明の効果】
本発明は、高集積半導体メモリ装置をＳＯＩ基板に形成することによって、ウェルとウェルを分離するための面積消耗と、隔離空間の大きさと、チップの大きさとを減らすことができる効果がある。
【００５６】
本発明は、高集積半導体メモリ装置をＳＯＩ基板に形成することによって、接合キャパシタンス及び接合漏洩電流が素子に与える影響が最小化でき、トランジスタをメモリセルキャパシタ形成してから形成することによって、トランジスタの特性劣化が防止できる効果がある。
【００５７】
本発明は、トレンチエッチングマスクをトレンチ隔離と共に活性領域を囲むための絶縁物質で活用することによって工程を単純化させることができ、トレンチエッチングマスク除去工程によって発生されるトレンチ隔離の特性劣化が防止できる効果がある。
【００５８】
本発明はＣＯＢ構造のように、セルキャパシタンスの面積を充分に確保でき、同時にＣＵＢ構造のように、平坦化工程が容易にできる効果がある。
【図面の簡単な説明】
【図１】 フォールデッドビットラインセル構造（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ）を有するメモリセルのレイアウト（ｌａｙｏｕｔ）図面である。
【図２】 図１を１Ａ−１Ａ’ラインに沿ってビットライン方向切り取った断面図として、ＣＯＢ（ｃａｐａｃｉｔｏｒ ｏｖｅｒｂｉｔ ｌｉｎｅ）積層セル（ｓｔａｃｋｅｄ ｃｅｌｌ）構造を示す断面図である。
【図３】 最小フェチュー（ｆｅａｔｕｒｅ）大きさによるＤＲＡＭのチップ大きさ及び密度を示すグラフである。
【図４】 本発明の実施の形態による高集積半導体メモリセルのレイアウト図面である。
【図５】 図４を３Ｘ−３Ｘ’ラインに沿ってビットライン方向に切り取った断面図である。
【図６】 図４を３Ｙ−３Ｙ’ラインに沿ってワードライン方向に切り取った断面図である。
【図７】 最小フェチュー大きさによる密度（ｄｅｎｓｉｔｙ）に対するチップ大きさを示すグラフである。
【図８】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図９】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図１０】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図１１】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
程を示すレイアウト図面である。
【図１２】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図１３】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図１４】 図８を６Ａ−６Ａ’ラインに沿ってビットライン方向に切り取った断面図である。
【図１５】 図９を６Ｂ−６Ｂ’ラインに沿ってビットライン方向に切り取った断面図である。
【図１６】 図１０を６Ｃ−６Ｃ’ラインに沿ってビットライン方向に切り取った断面図である。
【図１７】 本発明の実施の形態による高集積半導体メモリ装置の製造方法のウェーハボンディング（ｗａｆｅｒ ｂｏｎｄｉｎｇ）工程を示す断面図である。
【図１８】 本発明の実施の形態による高集積半導体メモリ装置の製造方法のウェーハをＣＭＰした後の形状を示す断面図である。
【図１９】 図１１を６Ｄ−６Ｄ’ラインに沿ってビットライン方向に切り取った断面図である。
【図２０】 図１２を６Ｅ−６Ｅラインに沿ってビットライン方向に切り取った断面図である。
【図２１】 図１３を６Ｆ−６Ｆラインに沿ってビットライン方向に切り取った断面図である。
【符号の説明】
１：半導体基板
２、１０４：素子隔離膜、ＳＴＩ
３、１０５：活性領域
６、２１０：トランジスタ
８ａ、８ｂ：コンタクトパッド
１１、２１４：ビットライン
１０、１２、１０８、２１２、２１６：層間絶縁膜
１６、１１０：ストレージ電極
１００、１００ａ：半導体基板、プロセスウェーハ
１０２：トレンチエッチングマスク
１０３：トレンチ
１０９：ストレージ電極コンタクトホール
１１２：キャパシタ誘電膜
１１４：プレート電極
１１６：セルキャパシタ
１１８、２０２、２０４：酸化膜
２００：半導体基板、ハンドルウェーハ
２０８：接合領域、ソース／ドレーン領域
２１３：ビットラインコンタクトホール
２１８：金属配線
【発明の属する技術分野】
本発明は、高集積半導体装置及びその製造方法に関するものであり、より詳しくはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を利用した高集積ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）で代表されるメモリ及びマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）は、３年に４倍ずつビット密度（ｂｉｔ ｄｅｎｓｉｔｙ）と動作速度とが増加している。これによって、結局１Ｇｂ（ｇｉｇａ ｂｉｔ）ＤＲＡＭとか１ＧＨｚ動作速度とかが実現されてきた。
【０００３】
メモリ素子で代表されるＤＲＡＭの場合、６４Ｋ ＤＲＡＭ時代に採用された８Ｆ2メモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）形態が現在まで続いて使用されている。８Ｆ2メモリセルは、センスアンプ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）との配置面で、フォールデッドビットラインセル構造（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ）と称し、このフォールデッドビットラインセル構造方式の一番小さい理論的なセル大きさが直ぐ８Ｆ2である。ここで、Ｆは最小フェチュー大きさ（最小寸法：ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）を示し、パターニング（ｐａｔｔｅｒｎｉｎｇ）することができる最小設計ルール（ｍｉｎｉｍｕｍ ｄｅｓｉｇｎ ｒｕｌｅ）で定義される。又、メモリセルアレーを構成する反復的なビットラインピッチ（ｂｉｔ ｌｉｎｅ ｐｉｔｃｈ）の１／２で定義っされる場合もある。例えば、０．６μｍピッチの一番小さいセル大きさは、８×０．３×０．３＝０．７２μｍ2になる。
【０００４】
図１は、現在高集積ＤＲＡＭで主に使用されているＣＯＢ（ｃａｐａｃｉｔｏｒ ｏｖｅｒ ｂｉｔ ｌｉｎｅ）構造の８Ｆ2フォールデッドビットラインセル構造（ｆｏｌｄｅｄ ｂｉｔｌｉｎｅ ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ）を有するメモリセルのレイアウト（ｌａｙｏｕｔ）図面であり、図２は、図１を１Ａ−１Ａ’ラインに沿ってビットライン方向に切り取った図面である。
【０００５】
図１及び図２を参照すると、従来ＣＯＢ構造の８Ｆ2フォールデッドビットラインセルのメモリセルは、素子隔離膜２が形成された半導体基板１にワードラインＷＬ及びソース／ドレーン接合領域（図面に未図示）を有するトランジスタ６が形成されている。ワードラインＷＬの間の活性領域３と電気的に接続されるコンタクトパッド８ａ、８ｂが形成されている。コンタクトパッド８ａ、８ｂは、ストレージ電極コンタクトパッド８ａ及びビットラインコンタクトパッド８ｂとを含む。層間絶縁膜１０、１２を明けてストレージ電極コンタクトパッド８ａ及びビットラインコンタクトパッド８ｂと各々電気的に接続されるストレージ電極１６及びビットライン１１が形成されているが。この時ビットライン１１はストレージ電極１６の下部に形成されている。
【０００６】
この時、上述のようなメモリセル構造では、メモリセルキャパシタ（ｍｅｍｏｒｙ ｃｅｌｌ ｃａｐａｃｉｔｏｒ）がワードラインＷＬとビットライン１１の形成後に形成されるため、大きい縦横比（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ）のメモリセルコンタクトホール（ｍｅｍｏｒｙ ｃｅｌｌ ｃｏｎｔａｃｔｈｏｌｅ）を形成すべきである。このような大きい縦横比コンタクトホール１４エッチング工程が有する難しさを克服するためセルパッド（ｃｅｌｌ ｐａｄ）と称するランディングパッド（ｌａｎｄｉｎｇ ｐａｄ）形成工程がよく使用される。
【０００７】
しかし、ランディングパッドを使用する場合は、ゲートとソース／ドレーンを同時にシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）することが不可能になる。このような問題は、高性能ロジック工程（ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｌｏｇｉｃ ｐｒｏｃｅｓｓ）とＤＲＡＭ工程と共に集積させることを非常に複雑で難しくなる。又メモリセルコンタクトを形成する時、すでに形成されているワードライン乃至ビットラインとの誤整列によってメモリセルとワードライン、又はメモリセルとビットラインとのショート（ｓｈｏｒｔ）問題も非常に深刻になる。このような根本的な問題が既存のＤＲＡＭのセルの縮小が難しいため、大容量及び高性能ＤＲＡＭを実現することにおいて大きな障害になっている。
【０００８】
一旦、最小フェチュー大きさ‘Ｆ’が決定されると、最小セル大きさが決定され、ＤＲＡＭの密度によるアレー（ａｒｒａｙ）が占める面積が算出される。アレーが占める面積は、‘Ｎｂｉｔ×セル大きさ’で与えられる。例えば、１ＧｂＤＲＡＭの場合、Ｎｂｉｔは、２３０で、１，０７３，７４１，８２４である。このアレーが全体チップ（ｃｈｉｐ ｓｉｚｅ）で占める比率を‘アレー効率（ａｒｒａｙ ｅｆｆｉｃｉｅｎｃｙ）’と称し、６４Ｍｂ ＤＲＡＭ以上の高密度ＤＲＡＭの場合は、そのアレー効率が約６５％である。従ってチップ大きさを最小フェチュー大きさＦと関連づけると、次のような数学式で表示される。
【０００９】
【数１】
【００１０】
この時、チップの大きさは、８Ｆ2フォールデッドビットラインセル構造によることで、アレー効率は、全ての世代に対して６５％で仮定した。
【００１１】
図３において、１Ｇｂチップの大きさは約４２５mm2、４Ｇｂチップの大きさは９６０mm2、そして１６Ｇｂチップの大きさは、２０００mm2程度で予想される。このように大きいチップでは、優良チップ（ｇｏｏｄ ｃｈｉｐ）の収率（ｙｉｅｌｄ）を確保することは非常に難しいことが予測され、収率はチップの大きさに反比例するというのは既によく知られている。従って、高密度ＤＲＡＭをより値段効率的（ｃｏｓｔ−ｅｆｆｅｃｔｉｖｅ）に構成するためには同一な最小フェチュー大きさ下で、メモリセル大きさを小さく作ることが根元的な解決策になる。フォールデッドビットラインセル構造の一番小さいセル大きさである８Ｆ2より小さい６Ｆ2のオプーンビットライン構造（ｏｐｅｎ ｂｉｔ ｌｉｎｅ ａｒｃｈｉｔｅｃｔｕｒｅ）が前々からよく知られているが、このオプーンビットラインセル構造は、ノイズ（ｎｏｉｓｅ）に脆弱で、センスアンプのレイアウトが難しい問題点を有する。
【００１２】
これによって、最近にはセルレイアウトをオプーンビットラインで構成し、センシングすることは、フォールデッドビットラインセル方式とする組合せアプローチ（ｃｏｍｂｉｎｅｄ ａｐｐｒｏａｃｈ）も報告されているが、マスク（ｍａｓｋ）の追加等に大きい長所がないことで評価されている。
【００１３】
【発明が解決しようとする課題】
本発明は、上述な諸般問題点を解決するため提案されたものとして、素子隔離領域の大きさを減らすことによって素子の大きさを減らすことができる高集積半導体メモリ装置及びその製造方法を提供することがその目的である。
【００１４】
本発明の他の目的は、ＳＯＩ基板を使用して半導体メモリ装置の特性を改善する高集積半導体メモリ装置及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、高集積半導体メモリ装置の製造方法は、第１半導体基板上に活性領域と非活性領域を定義するため非活性領域が露出されるように絶縁物質でトレンチエッチングマスクを形成する段階と、トレンチエッチングマスクを使用して第１半導体基板をエッチングしてトレンチを形成する段階と、トレンチを絶縁物質で完全に充填してトレンチ隔離を形成する段階と、第１半導体基板の一部が露出される時までトレンチエッチングマスクを部分的にエッチングしてキャパシタ下部電極コンタクトホールを形成する段階と、コンタクトホールを通して第１半導体基板と電気的に接続されるキャパシタ下部電極を形成する段階と、キャパシタ下部電極を含んで第１半導体基板上にキャパシタ誘電膜及びキャパシタ上部電極を順番的に形成してキャパシタを形成するが、キャパシタ上部電極は平坦な上部表面を有するように形成する段階と、第１半導体基板と第２半導体基板をボンディングさせるがボンディング用絶縁層を間に置いて、第１半導体基板のキャパシタが形成された上部表面と第２半導体基板の上部表面が向き合うようにボンディングさせる段階と、キャパシタが形成されていない第１半導体基板の上部表面を平坦化エッチングするが、トレンチ隔離の上部表面が露出される時までエッチングする段階と、平坦化エッチングされた第１半導体基板上にゲート電極（ワードライン）及び接合領域を有するトランジスタを形成する段階と、トランジスタを覆うように層間絶縁膜を形成する段階と、接合領域の一部が露出される時まで層間絶縁膜を部分的にエッチングしてビットラインコンタクトホールを形成する段階と、ビットラインコンタクトホールを通して接合領域と電気的に接続されるビットラインを形成する段階とを含む。
【００１６】
この方法の望ましい実施の形態において、キャパシタ下部電極コンタクトホール形成前にトレンチ隔離を含んで第１半導体基板上に層間絶縁膜を形成する段階を含むことができる。
【００１７】
上述の目的を達成するための本発明によると、高集積半導体メモリ装置は、第１絶縁層を間に置いて、ボンディングされた第１半導体基板及び第２半導体基板を有するＳＯＩ基板と、第１半導体基板はプロセスウェーハであり、第２半導体基板はハンドルウェーハであり、第１半導体基板上に活性領域と非活性領域を定義するため第１半導体基板を部分的に隔離させるように形成された素子隔離膜と、素子隔離膜と共に活性領域を囲むように活性領域の下部に形成された第２絶縁層と、第１半導体基板上に形成されたゲート電極（ワードライン）及び第１半導体基板の活性領域内に形成された接合領域を含むトランジスタと、第１絶縁層と第１半導体基板との間に形成されているが、第２絶縁層を明けて第１半導体基板の接合領域と電気的に接続されるように形成されたキャパシタ下部電極、キャパシタ誘電膜、そしてキャパシタ上部電極が順番的に積層されて形成されたキャパシタと、第１半導体基板上に接合領域と電気的に接続されるように形成されたビットラインとを含む。
【００１８】
次に作用について説明する。
図４、図５、そして図６を参照すると、本発明の実施の形態による新規した高集積半導体メモリ装置及びその製造方法は、高集積半導体メモリ装置をＳＯＩ基板に形成することによって、ウェルとウェルを分離するための面積消耗と、隔離空間の大きさと、チップの大きさとを減らすことができる。そして、接合キャパシタンス及び接合漏洩電流が素子に与える影響が最小化でき、トランジスタをメモリセルキャパシタ形成してから形成することによって、トランジスタの特性劣化が防止できる。又トレンチエッチングマスクをトレンチ隔離と共に活性領域を囲むための絶縁物質で活用することによって工程を単純化させることができ、トレンチエッチングマスク除去工程によって発生されるトレンチ隔離の特性劣化が防止できる。又ＣＯＢ構造のように、セルキャパシタンスの面積を充分に確保でき、同時にＣＵＢ構造のように、平坦化工程が容易にできる。
【００１９】
【発明の実施の形態】
以下、図４から図２０までを参照して本発明の実施の形態を詳細に説明する。
【００２０】
図４は、本発明の実施の形態による高集積半導体メモリ装置のレイアウト図面であり、図５及び図６は、各々図４の３Ｘ−３Ｘ’及び３Ｙ−３Ｙ’に沿ってビットライン方向及びワードライン方向で切り取った断面図である。
【００２１】
本発明による高集積半導体メモリ装置は、フォールデッドビットラインセル構造で８Ｆ2セル大きさより小さいセル大きさの設計方式によって具現される。
【００２２】
図４及び図５を参照すると、本発明の実施の形態による半導体メモリ装置は、セルトランジスタとストレージ電極コンタクト及びセルトランジスタとビットラインコンタクトが形成される活性領域１０５がその上部表面を除外した全ての部分が絶縁物質によって完全に囲まれている。詳しくは、活性領域１０５は、素子隔離膜１０４（ここでは、トレンチ隔離）とトレンチエッチングマスク（ｔｒｅｎｃｈ ｅｔｃｈ ｍａｓｋ）１０２によって囲まれている。又、活性領域１０５は、周辺セル及びバルクシリコンとも完全に電気的に分離されている。
【００２３】
例えば、絶縁物質はシリコン酸化膜、又はＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）のようなドピングされたシリコン酸化膜、又はシリコン窒化膜である。
【００２４】
一般的に、シリコン酸化膜は、バルクシリコンよりブレークダウン電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が１オーダー（ｏｒｄｅｒ）程度大きいため、本発明はバルクシリコンを通して素子を電気的に分離させなければならない既存のＤＲＡＭより大分小さい隔離空間（ｉｓｏｌａｔｉｏｎ ｓｐａｃｅ）だけでも充分に隔離を確保できる。これによって本発明による隣接な活性領域１０５の間の最短幅、即ち隔離空間の大きさ（ｄｉｍｅｎｓｉｏｎ）は、既存の‘Ｆ’より小さい大きさである‘αＦ’で実現可能になる。ここで、‘α’は、０と１との間の値を有する。
【００２５】
図６に図示されたように、本発明による高集積半導体メモリセルのレイアウトをワードライン方向に切り取った断面で分かるように、ビットライン方向への最小大きさは‘Ｆ’でレイアウトされているが、ワードライン方向では‘αＦ’が最小大きさであることが分かる。この時、αＦは、隔離空間の大きさに該当する。このように、隔離空間の大きさを減らすことができることは、素子の隔離がそれ以上バルクシリコンによって行われなく、絶縁物質である酸化膜によって行われるためである。酸化膜の場合、ブレークダウン（ｂｒｅａｋｄｏｗｎ）に達する電界強度（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｓｔｅｎｇｔｈ）がバルクシリコンの割に約１０程度大きいため、１／１０大きさでも隔離が達成できるためである。
【００２６】
従って、このような最小フェチュー大きさ‘Ｆ’に対して、‘８Ｆ2’より小さい‘４（１＋α）Ｆ2’セル大きいが具現できる。α＝１、０．５、そして０の場合は、最小フェチュー大きさによる密度に対するチップの大きさが図６に図示されている。α＝１の場合は、既存のフォールデッドビットラインセル構造のセル構造の最小セル大きいのような場合であり、α＝０．５の場合は、フォールデッドビットラインセル構造での最小セル大きさの約３／４として、チップ大きさもこれに比例して小さくなる。そして、α＝０の場合は、フォールデッドビットラインセル構造のセル構造の最小セル大きいの１／２大きさとして、その以下のセル大きさは、不可能であることに認められる。
【００２７】
再び、図４及び図５を参照すると、メモリセルキャパシタ１１６がプロセスウェーハ（ｐｒｏｃｅｓｓ ｗａｆｅｒ）である薄い半導体基板１００ａ及び素子隔離膜１０４の下部に形成されている。メモリセルキャパシタ１１６は、層間絶縁膜１０８及びトレンチエッチングマスク１０２を明けてストレージ電極コンタクトホールを通してトランジスタ２１０のソース／ドレーン領域２０８の下部に連結されているストレージ電極１１０と、ストレージ電極１１０上に順番に形成されたキャパシタ誘電膜１１２及びプレート電極１１４を含む。このように、メモリセルキャパシタ１１６がアクチブ素子（ａｃｔｉｖｅ ｄｅｖｉｃｅ）の下部に形成されることによって、メモリセルキャシタによって発生されるメモリセルアレー領域と周辺回路領域との間の大きい段差が発生されない。そして、トランジスタ２１０以後の工程は、一般的なＣＭＯＳ工程と完全に同一であるため、ロジックＣＭＯＳ工程とかＤＲＡＭとロジック（ｌｏｇｉｃ）が併合されるエンベデッドロジック（ｅｍｂｅｄｄｅｄ ｌｏｇｉｃ）工程でもそのまま適用可能である。
【００２８】
酸化膜２０４を間において、プロセスウェーハ１００ａ上のメモリセルキャパシタ１１６と、ハンドルウェーハ（ｈａｎｄｌｅ ｗａｆｅｒ）２００が付着されるように形成されている。プロセスウェーハ１００ａ上に形成された層間絶縁膜２１２を明けてソース／ドレーン領域２０８と電気的に接続されるビットライン２１４が形成されている。ビットライン２１４上に層間絶縁膜２１６及び金属配線２１８が順番的に形成されている。
【００２９】
次は、このようなセルを具現する方法を詳細に叙述しようとする。
【００３０】
図８及び図１４を参照すると、本発明の実施の形態による高集積半導体メモリ装置の製造方法は、まず半導体基板１００上に活性領域１０５と非活性領域を定義するためアクチブマスク（ａｃｔｉｖｅ ｍａｓｋ）を使用してトレンチエッチングマスク１０２が形成される。トレンチエッチングマスク１０２は絶縁物質で形成され、例えばパッド酸化膜１０２ａ及びシリコン窒化膜１０２ｂが順番的に積層された多層膜で形成される。トレンチエッチングマスク１０２を使用して半導体基板１００がエッチングされてトレンチ１０３が形成される。トレンチ１０３が完全に充填される時までトレンチ隔離膜が蒸着される。トレンチエッチングマスク１０２の上部表面が露出される時までトレンチ隔離膜がＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程等によって平坦化エッチング（ｐｌａｎａｒｉｚａｔｉｏｎ ｅｔｃｈ）されて素子隔離膜１０４である薄いトレンチ隔離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；以下‘ＳＴＩ’と称する）１０４が形成される。
【００３１】
この時、隣接な活性領域１０５の間の最短幅（αＦ）は、活性領域１０５の最短幅（Ｆ）より相対的に小さく形成される。
【００３２】
本発明によるＳＴＩ１０４は、既存のＳＴＩ工程より簡単な工程で形成される。これは既存のバルク（ｂｕｌｋ ｓｉｌｉｃｏｎ）を使用するＳＴＩの場合、トレンチ深さが隔離パンチスルー（ｉｓｏｌａｔｉｏｎ ｐｕｎｃｈｔｈｏｕｇｈ）によって決定される反面、本発明はトレンチ深さがアクチブ素子（ａｃｔｉｖｅｄｅｖｉｃｅ）が形成されるシリコン層の厚さによって決定されるためである。
【００３３】
又、既存のＳＴＩは、トレンチ隔離膜平坦化エチング工程後、必ず活性領域上に形成されているトレンチエッチングマスクが除去される工程が必要であるが、本発明ではトレンチエッチングマスク１０２をそのまま置きぱなし後続工程が進行される。従ってトレンチエッチングマスク除去工程、特にシリコン窒化膜ストリップ（ｓｔｒｉｐ）工程時発生される様々な問題点を防止するようになる。
【００３４】
図９及び図１５において、ＳＴＩ１０４が形成された半導体基板１００上に層間絶縁膜１０８が蒸着される。次、メモリセルストリージ電極コンタクトホール形成マスクを使用して活性領域１０５の一部が露出される時まで層間絶縁膜１０８及びトレンチエッチングマスク１０２がエッチングされてストレージ電極コンタクトホール１０９が形成される。
【００３５】
一方、層間絶縁膜１０８が形成されていない状態でストレージ電極コンタクトホール１０９が形成されることもできる。
【００３６】
ストレージ電極コンタクトホール１０９形成工程がワードラインＷＬ及びビットライン２１４形成工程前に行われることによって、既存の割に相対的にストレージ電極コンタクトホール１０９形成のための絶縁膜のエッチング厚さが非常に薄くなる。
【００３７】
図１０及び図１６を参照すると、ストレージ電極コンタクトホール１０９が完全に満たされる時まで半導体基板１００上にストレージ電極膜が蒸着される。ストレージ電極マスクを使用してストレージ電極膜がパターニングされてストレージ電極１１０が形成される。次、ストレージ電極１１０及び層間絶縁膜１０８上にキャパシタ誘電膜１１２及びプレート電極１１４が形成される。結果的にキャパシタ１１６が形成される。プレート電極１１４は、平坦な上部表面を有するように形成される。
【００３８】
ストレージ電極１１０が、ドーピングされたポリシリコン、又はワーク関数（ｗｏｒｋ ｆｕｎｃｔｉｏｎ）が大きい金属膜で形成され、キャパシタ誘電膜１１２は、ＮＯ膜、Ｔａ2Ｏ5、Ａｌ2Ｏ5、そしてＢＳＴのうちある１つで形成され、プレート電極１１４はステップカバーラジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）特性のいいドピングされたポリシリコン（ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）、ＣＶＤ ＴｉＮ膜、そしてワーク関数が大きい金属のうち、ある１つで形成される。
【００３９】
プレート電極１１４上に酸化膜１１８が形成される。
【００４０】
キャパシタ１１６が形成されたウェーハ１００は、プロセスウェーハ（ｐｒｏｃｅｓｓ ｗａｆｅｒ）１００であり、このプロセスウェーハ１００が図１７のように、酸化膜２０２が形成された他の半導体基板２００、即ちハンドルウェーハとボンディング（ｂｏｎｄｉｎｇ）されてＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板２０６が形成される。
【００４１】
ボンディング工程は、プロセスウェーハ１００がアップサイドダウン（ｕｐｓｉｄｅ ｄｏｗｎ）され、プロセスウェーハ１００の最上部に形成された酸化膜１１８とハンドルウェーハ２００上に形成された酸化膜２０２が合い接するように接触された後、高真空及び高温（例えば、６５０℃〜７５０℃）条件で行われる。
【００４２】
ボンディング工程によって、プロセスウェーハ１００及びハンドルウェーハ２００は、完全に付着されて１つのウェーハのような役割を果たすようになる。
【００４３】
通常的なバルクシリコン基板を利用したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｉｌｉｃｏｎ）工程では、ウェル（ｗｅｌｌ）とウェルを分離しなければならないため、このためのチップの面積消耗が大きくなるが、本発明のように、ＳＯＩ基板を使用する場合、ウェルとウェルの分離に多くの面積が消耗されないため、その程チップの大きさを減少させるようになる。又既存バルクシリコン基板を利用したＣＭＯＳ工程で発生されることができるラッチ（ｌａｔｃｈ）のような問題を根本的に防止させる。この他にも本発明は、ソフトエラー免疫（ｓｏｆｔ−ｅｒｒｏｒ ｉｍｍｕｎｉｔｙ）特性のいい点、薄い接合（ｓｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）を具現しやすい長所を有する
。
【００４４】
図１８を参照すると、ＳＴＩ１０４の上部表面が露出される時までプロセスウェーハ１００のボンディングされない面がＣＭＰ工程等によって平坦化エッチングされる。即ち、ＳＴＩ１０４をＣＭＰ工程のエッチング停止層で作用させる。このように行うことによって、願うプロセスウェーハ１００ａの厚さが正確に調節される。
【００４５】
言い換えて、プロセスウェーハ１００ａの厚さは、ＳＴＩ１０４の深さによって決定される。
【００４６】
次、図１１及び図１９において、プロセスウェーハ１００ａのボンディングされない面上に薄いゲート酸化膜が成長される。そしてゲート酸化膜上にゲート電極層が蒸着及びパターニングされてゲート電極、即ちワードラインＷＬが形成される。ゲート電極は、ゲートマスク及びゲートスペーサによって囲まれるように形成される。ゲートスペーサ形成前にＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄｄｒａｉｎ）形成のための低濃度ソース／ドレーンイン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程が行われることができる。そしてゲートスペーサ形成後、高濃度ソース／ドレーンイオン注入工程が行われてトランジスタ２１０が完成される。参照番号２０８は、イオン注入工程によって形成された接合領域であるソース／ドレーン領域を示す。
【００４７】
このように、トランジスタ２１０がＳＯＩ基板上に形成されることによって、接合キャパシタンス（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）乃至接合漏洩電流（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）の影響が排除される。従って、ビットライン寄生キャパシタンス（ｂｉｔ ｌｉｎｅ ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）が減少され、センシング信号マジーン（ｓｅｎｓｉｎｇ ｓｉｇｎａｌ ｍａｒｇｉｎ）が増加される。又、データ維持時間（ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）も増加される。
【００４８】
そして、トランジスタ２１０がメモリセルキャパシタ以後に形成されるため、既存のＤＲＡＭで発生されたヒット予算（ｈｅａｔ ｂｕｄｇｅｔ）によるトランジスタの特性劣化が防止され、従ってよりトランジスタ具現が可能になる。又、トランジスタ２１０以後工程は、平らな半導体基板表面上に形成されることによって、ロジック工程（ｌｏｇｉｃ ｐｒｏｃｅｓｓ）で使用される多重レベル金属工程（ｍｕｌｔｉｐｌｅ ｌｅｖｅｌ ｍｅｔａｌｉｚａｔｉｏｎ）も容易に使用できるようになる。
【００４９】
一方、この分野でよく知られたシリサイド化（ｓｉｌｉｃｉｄａｔｉｏｎ）工程でゲート電極の上部及びソース／ドレーン領域に低抵抗コンタクト形成のためのサリサイド（ｓａｌｉｃｉｄｅ）膜を形成することもできる。
【００５０】
トランジスタ２１０形成工程が完了された後、図１２及び図２０のように、層間絶縁膜２１２が蒸着された後、ビットラインコンタクトホール形成マスクを使用してソース／ドレーン領域の一部が露出されるように層間絶縁膜２１２がエッチングされる。というわけで、ビットラインコンタクトホール２１３が形成される。ビットラインコンタクトホール２１３が完全に充填される時まで層間絶縁膜２１２上にビットライン電極膜が蒸着される。ビットライン電極膜は、低抵抗物質、例えばタングステンで形成される。ビットライン電極膜がパターニングされて図１３及び図２１のように、ビットライン２１４が形成される。この時、隣接なビットラインの間の幅（αＦ）は、ビットライン２１４の幅（Ｆ）及び隣接なワードラインＷＬの間の幅（Ｆ）より相対的に小さく形成される。
【００５１】
この時、既存のビットラインで周辺回路領域のｎ+コンタクト及びｐ+コンタクトを同時に形成することが非常に難しい反面、本発明ではその同時形成が可能になる。具体的に、既存のＣＯＢ構造の半導体メモリ装置のビットラインは、キャパシタ形成前に形成され、後続キャパシタ形成工程でｎ型不純物イオンとｐ型不純物イオンの拡散差によるコンタクト抵抗が変化される問題点があった。しかし本発明では、ＣＵＢ構造の半導体メモリ装置のビットラインのようにキャパシタ形成後に、ビットラインが形成されることによって、問題点が発生されない。又本発明によるキャパシタは、ＣＯＢ構造の半導体メモリ装置のキャパシタのようにスタチク構造で最大限な広い面積を確保するように形成される。
【００５２】
このように、ｎ+コンタクト及びｐ+コンタクトが同時に形成可能であるため、工程が単純化され、その程値段が節減される長所がある。
【００５３】
後続工程で、金属工程（ｍｅｔａｌｉｚａｔｉｏｎ ｐｒｏｃｅｓｓ）によって金属配線２１８が形成されて図４ａに図示されたように、本発明による高集積半導体メモリ装置が完成される。
【００５４】
上述のような本発明の特性によって高密度及び高性能の標準（ｓｔａｎｄａｒｄ）ＤＲＡＭの製造工程だけではなく、高性能ロジック工程を含むエンベデッド（ｅｍｂｅｄｄｅｄ）ＤＲＡＭ製造工程にも適用されることができる。
【００５５】
【発明の効果】
本発明は、高集積半導体メモリ装置をＳＯＩ基板に形成することによって、ウェルとウェルを分離するための面積消耗と、隔離空間の大きさと、チップの大きさとを減らすことができる効果がある。
【００５６】
本発明は、高集積半導体メモリ装置をＳＯＩ基板に形成することによって、接合キャパシタンス及び接合漏洩電流が素子に与える影響が最小化でき、トランジスタをメモリセルキャパシタ形成してから形成することによって、トランジスタの特性劣化が防止できる効果がある。
【００５７】
本発明は、トレンチエッチングマスクをトレンチ隔離と共に活性領域を囲むための絶縁物質で活用することによって工程を単純化させることができ、トレンチエッチングマスク除去工程によって発生されるトレンチ隔離の特性劣化が防止できる効果がある。
【００５８】
本発明はＣＯＢ構造のように、セルキャパシタンスの面積を充分に確保でき、同時にＣＵＢ構造のように、平坦化工程が容易にできる効果がある。
【図面の簡単な説明】
【図１】 フォールデッドビットラインセル構造（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎｅ ｃｅｌｌ ａｒｃｈｉｔｅｃｔｕｒｅ）を有するメモリセルのレイアウト（ｌａｙｏｕｔ）図面である。
【図２】 図１を１Ａ−１Ａ’ラインに沿ってビットライン方向切り取った断面図として、ＣＯＢ（ｃａｐａｃｉｔｏｒ ｏｖｅｒｂｉｔ ｌｉｎｅ）積層セル（ｓｔａｃｋｅｄ ｃｅｌｌ）構造を示す断面図である。
【図３】 最小フェチュー（ｆｅａｔｕｒｅ）大きさによるＤＲＡＭのチップ大きさ及び密度を示すグラフである。
【図４】 本発明の実施の形態による高集積半導体メモリセルのレイアウト図面である。
【図５】 図４を３Ｘ−３Ｘ’ラインに沿ってビットライン方向に切り取った断面図である。
【図６】 図４を３Ｙ−３Ｙ’ラインに沿ってワードライン方向に切り取った断面図である。
【図７】 最小フェチュー大きさによる密度（ｄｅｎｓｉｔｙ）に対するチップ大きさを示すグラフである。
【図８】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図９】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図１０】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図１１】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
程を示すレイアウト図面である。
【図１２】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図１３】 本発明の実施の形態による高集積半導体メモリ装置の製造方法の工程を示すレイアウト図面である。
【図１４】 図８を６Ａ−６Ａ’ラインに沿ってビットライン方向に切り取った断面図である。
【図１５】 図９を６Ｂ−６Ｂ’ラインに沿ってビットライン方向に切り取った断面図である。
【図１６】 図１０を６Ｃ−６Ｃ’ラインに沿ってビットライン方向に切り取った断面図である。
【図１７】 本発明の実施の形態による高集積半導体メモリ装置の製造方法のウェーハボンディング（ｗａｆｅｒ ｂｏｎｄｉｎｇ）工程を示す断面図である。
【図１８】 本発明の実施の形態による高集積半導体メモリ装置の製造方法のウェーハをＣＭＰした後の形状を示す断面図である。
【図１９】 図１１を６Ｄ−６Ｄ’ラインに沿ってビットライン方向に切り取った断面図である。
【図２０】 図１２を６Ｅ−６Ｅラインに沿ってビットライン方向に切り取った断面図である。
【図２１】 図１３を６Ｆ−６Ｆラインに沿ってビットライン方向に切り取った断面図である。
【符号の説明】
１：半導体基板
２、１０４：素子隔離膜、ＳＴＩ
３、１０５：活性領域
６、２１０：トランジスタ
８ａ、８ｂ：コンタクトパッド
１１、２１４：ビットライン
１０、１２、１０８、２１２、２１６：層間絶縁膜
１６、１１０：ストレージ電極
１００、１００ａ：半導体基板、プロセスウェーハ
１０２：トレンチエッチングマスク
１０３：トレンチ
１０９：ストレージ電極コンタクトホール
１１２：キャパシタ誘電膜
１１４：プレート電極
１１６：セルキャパシタ
１１８、２０２、２０４：酸化膜
２００：半導体基板、ハンドルウェーハ
２０８：接合領域、ソース／ドレーン領域
２１３：ビットラインコンタクトホール
２１８：金属配線
Claims (7)
- 第１半導体基板上に活性領域と非活性領域を定義するため非活性領域が露出されるように第１絶縁物質でトレンチエッチングマスクを形成する段階と、
前記トレンチエッチングマスクを使用して前記第１半導体基板の非活性領域をエッチングしてトレンチを形成する段階と、
前記第１半導体基板の非活性領域に形成されたトレンチ及びその上部の前記トレンチエッチングマスクの開口部を第２絶縁物質で完全に充填してトレンチ隔離を形成する段階と、
前記トレンチ隔離及び前記トレンチエッチングマスクを含んで前記第１半導体基板上に第１層間絶縁膜を形成する段階と、
前記第１半導体基板の活性領域の一部が露出される時まで前記第１層間絶縁膜及び前記トレンチエッチングマスクを部分的にエッチングしてキャパシタ下部電極コンタクトホールを形成する段階と、
前記キャパシタ下部電極コンタクトホールを通して前記第１半導体基板の活性領域と電気的に接続されるキャパシタ下部電極を形成する段階と、
前記キャパシタ下部電極を含んで前記第１半導体基板上にキャパシタ誘電膜及びキャパシタ上部電極を順番的に形成してキャパシタを形成するが、前記キャパシタ上部電極は平坦な上部表面を有するように形成する段階と、
前記第１半導体基板と第２半導体基板をボンディングさせるがボンディング用絶縁層を間に置いて、前記第１半導体基板のキャパシタが形成された上部表面と前記第２半導体基板の上部表面が向き合うようにボンディングさせる段階と、
前記キャパシタが形成されていない側の前記第１半導体基板の上部表面を平坦化エッチングするが、前記トレンチ隔離の上部表面が露出される時までエッチングして、前記活性領域の隣接するもの同士を前記トレンチ隔離によって分離する段階と、
前記平坦化エッチングされた前記第１半導体基板の活性領域上にワードラインとなるゲート電極及び一対の接合領域を有するトランジスタを形成するが、前記接合領域の一方を前記キャパシタ下部電極と電気的に接続させる段階と、
前記トランジスタを覆うように第２層間絶縁膜を形成する段階と、
前記接合領域の他方の一部が露出される時まで前記第２層間絶縁膜を部分的にエッチングしてビットラインコンタクトホールを形成する段階と、
前記ビットラインコンタクトホールを通して前記接合領域の他方と電気的に接続されるビットラインを形成する段階とを含むことを特徴とする高集積半導体メモリ装置の製造方法。 - 隣接した前記活性領域の間の最短幅は、前記活性領域の最短幅より相対的に小さく形成されることを特徴とする請求項１に記載の高集積半導体メモリ装置の製造方法。
- 隣接した前記ビットラインの間の幅（αＦ）は、前記ビットラインの幅（Ｆ）及び隣接した前記ワードラインの間の幅（Ｆ）より相対的に小さく形成されることを特徴とする請求項１に記載の高集積半導体メモリ装置の製造方法。
- 前記トランジスタが形成される前記第１半導体基板の活性領域の厚さは、前記トレンチの深さによって決定されることを特徴とする請求項１に記載の高集積半導体メモリ装置の製造方法。
- 第１絶縁層を間に置いて、ボンディングされた第１半導体基板及び第２半導体基板を有し、前記第１半導体基板は、プロセスウェーハであり、前記第２半導体基板は、ハンドルウェーハであるＳＯＩ基板と、
前記第１半導体基板上に活性領域と非活性領域を定義するため前記第１半導体基板を部分的に隔離させるように形成された素子隔離膜と、
前記素子隔離膜と共に前記活性領域を囲むように前記活性領域の下部に形成され、前記素子隔離膜の底面に対して平坦化された底面を有する第２絶縁層と、
前記素子隔離膜及び前記第２絶縁層の下部に形成された第１層間絶縁膜と、
前記第１半導体基板上に形成されたワードラインとなるゲート電極及び前記第１半導体基板の活性領域内に形成された一対の接合領域を含むトランジスタと、
前記第１絶縁層と前記第１半導体基板との間に形成されているが、前記第２絶縁層及び前記第１層間絶縁膜に開口されたキャパシタ下部電極コンタクトホールを通して前記第１半導体基板の接合領域の一方と電気的に接続されるように形成されたキャパシタ下部電極、キャパシタ誘電膜、そしてキャパシタ上部電極が順番的に積層されて形成されたキャパシタと、
前記トランジスタを覆って前記第１半導体基板上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜に開口されたビットラインコンタクトホールを通して前記接合領域の他方と電気的に接続されるように形成されたビットラインとを含み、
前記素子隔離膜は、トレンチ隔離であり、前記第２絶縁層は、トレンチ隔離を形成するためのトレンチエッチングマスクであることを特徴とする高集積半導体メモリ装置。 - 前記第１半導体基板の上部から見て隣接した前記活性領域の間の最短幅（αＦ）は、前記活性領域の最短幅（Ｆ）より相対的に小さく形成されることを特徴とする請求項５に記載の高集積半導体メモリ装置。
- 前記第１半導体基板の上部から見て隣接した前記ビットラインの間の幅（αＦ）は、前記ビットラインの幅（Ｆ）及び隣接した前記ワードラインの間の幅（Ｆ）より相対的に小さく形成されることを特徴とする請求項５に記載の高集積半導体メモリ装置。
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