JPH0563942B2 - - Google Patents
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- JPH0563942B2 JPH0563942B2 JP58127688A JP12768883A JPH0563942B2 JP H0563942 B2 JPH0563942 B2 JP H0563942B2 JP 58127688 A JP58127688 A JP 58127688A JP 12768883 A JP12768883 A JP 12768883A JP H0563942 B2 JPH0563942 B2 JP H0563942B2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、トランジスタを上、下に２層以下積
層した三次元集積回路に係り、高集積化に好適な
三次元集積回路に関する。
層した三次元集積回路に係り、高集積化に好適な
三次元集積回路に関する。
従来、活性なトランジスタを積層する場合、第
１図に示すようにSi基板（例えばｐ型）１上に形
成されたゲート４、ソース・ドレイン（例えばｎ
型）６、ソース・ドレイン電極７等で構成される
第１層のトランジスタ上に層間絶縁膜１９を被着
し、その上に２層目のトランジスタ（例えばｎチ
ヤンネルMOSトランジスタ）を形成するSi層
（例えばｐ型）、すなわちSOI層（Silicon On
Insulator）１１，１６を、多結晶Siの被着後レ
ーザーや電子線やストリツプヒータ加熱などで所
望領域を単結晶化して形成する。こうすると第１
図に示すように第２層のSOI層中のトランジスタ
のソース・ドレイン間の下に第１層トランジスタ
のゲート４がある場合、SOI下層チヤネル１８が
誘起され、ソース・ドレイン間に第２層のゲート
１４で制御できない電流が流れる。すなわち上、
下のトランジスタ間に干渉が生じる。
１図に示すようにSi基板（例えばｐ型）１上に形
成されたゲート４、ソース・ドレイン（例えばｎ
型）６、ソース・ドレイン電極７等で構成される
第１層のトランジスタ上に層間絶縁膜１９を被着
し、その上に２層目のトランジスタ（例えばｎチ
ヤンネルMOSトランジスタ）を形成するSi層
（例えばｐ型）、すなわちSOI層（Silicon On
Insulator）１１，１６を、多結晶Siの被着後レ
ーザーや電子線やストリツプヒータ加熱などで所
望領域を単結晶化して形成する。こうすると第１
図に示すように第２層のSOI層中のトランジスタ
のソース・ドレイン間の下に第１層トランジスタ
のゲート４がある場合、SOI下層チヤネル１８が
誘起され、ソース・ドレイン間に第２層のゲート
１４で制御できない電流が流れる。すなわち上、
下のトランジスタ間に干渉が生じる。
また、ソース・ドレイン電極１７を第１層のソ
ース・ドレイン電極７と同様に配線しなければな
らず、２層を１層に比べて高密度化できない。
ース・ドレイン電極７と同様に配線しなければな
らず、２層を１層に比べて高密度化できない。
第２図に従来の２層間トランジスタの配線の等
価回路図を示す。本構成は説明の便宜上トランジ
スタ３０および４０と負荷３２および４２で構成
される一般的な回路要素とした。第１層は接地ラ
イン５０とVccライン５１とで電源ラインが構成
され、第２層はそれぞれ６０と６１に対応する。
価回路図を示す。本構成は説明の便宜上トランジ
スタ３０および４０と負荷３２および４２で構成
される一般的な回路要素とした。第１層は接地ラ
イン５０とVccライン５１とで電源ラインが構成
され、第２層はそれぞれ６０と６１に対応する。
本発明の目的は、従来の欠点であつた、積層化
された集積回路の２層間の干渉を防止あるいは軽
減する構造を提供することにある。
された集積回路の２層間の干渉を防止あるいは軽
減する構造を提供することにある。
本発明は、積層集積回路の層間に導電膜を挿入
し、この導電膜を電源ラインとして用いることに
より、２層間の干渉の防止を達成するものであ
る。
し、この導電膜を電源ラインとして用いることに
より、２層間の干渉の防止を達成するものであ
る。
以下、本発明の実施例を第３図、第４図に示
す。本実施例は２層構造の積層化集積回路の例で
ある。本実施例は、第２層の接地ライン６０を第
２層のトランジスタ４０の下部に形成したもので
ある。第４図にそのトランジスタの断面を示す。
第７層の集積回路上に、CVD PSG（リンガラス）
あるいはスパツタSiO2等で代表される２層間絶
縁膜１９を被着し、さらに不純物を添加した多結
晶SiやＷ，Moで代表される２層間導電層２０を
被着し、さらにその上にSOI下層絶縁膜２１を被
着する。２層間導電層２０が多結晶Siであれば絶
縁膜２１はこの多結晶Si自身の酸化膜が好適であ
り、ＷやMoであればCVDのPSG等が適する。こ
の絶縁膜２１にSOI下層絶縁膜スルーホール２２
を形成する、これらの上部にSOI層１１，１６を
多結晶Siの被着後所望領域（少なくとも領域１１
を含む区域）をレーザ等の照射により単結晶化す
ることによつて形成し、このSOI層中に第２層の
トランジスタ４０を形成する。このときソース・
ドレイン電極１６のうちソース電極が２層間導電
層２０に接続され、これが第２層接地ライン６０
となる。こうすると第１層ゲート３１の電位の影
響をうけずSOI下層チヤネル１８は形成されな
い。また接地ラインが第２層トランジスタ４０上
に形成されないので、他の配線が著しく簡略化さ
れ、結果として高密度化できる効果もある。
す。本実施例は２層構造の積層化集積回路の例で
ある。本実施例は、第２層の接地ライン６０を第
２層のトランジスタ４０の下部に形成したもので
ある。第４図にそのトランジスタの断面を示す。
第７層の集積回路上に、CVD PSG（リンガラス）
あるいはスパツタSiO2等で代表される２層間絶
縁膜１９を被着し、さらに不純物を添加した多結
晶SiやＷ，Moで代表される２層間導電層２０を
被着し、さらにその上にSOI下層絶縁膜２１を被
着する。２層間導電層２０が多結晶Siであれば絶
縁膜２１はこの多結晶Si自身の酸化膜が好適であ
り、ＷやMoであればCVDのPSG等が適する。こ
の絶縁膜２１にSOI下層絶縁膜スルーホール２２
を形成する、これらの上部にSOI層１１，１６を
多結晶Siの被着後所望領域（少なくとも領域１１
を含む区域）をレーザ等の照射により単結晶化す
ることによつて形成し、このSOI層中に第２層の
トランジスタ４０を形成する。このときソース・
ドレイン電極１６のうちソース電極が２層間導電
層２０に接続され、これが第２層接地ライン６０
となる。こうすると第１層ゲート３１の電位の影
響をうけずSOI下層チヤネル１８は形成されな
い。また接地ラインが第２層トランジスタ４０上
に形成されないので、他の配線が著しく簡略化さ
れ、結果として高密度化できる効果もある。
第５図に本発明の他の実施例を示す。本例は第
３図に示した実施例に加えて、第１層トランジス
タ３０のソース・ドレイン電極７のソース電極を
共通接地ライン７０に接続するものである。これ
によつて、第１層の接地ラインを簡略化でき、第
１層のトランジスタ等を高密度化できる。第６図
にこの実施例の断面図を示す。すなわち２層間絶
縁膜１９に２層間絶縁膜スルーホール２３を形成
し前述した多結晶SiやＷ，Mo等の共通接地ライ
ン７０に第１層のソース・ドレイン電極７のソー
ス電極を接続すればよい。
３図に示した実施例に加えて、第１層トランジス
タ３０のソース・ドレイン電極７のソース電極を
共通接地ライン７０に接続するものである。これ
によつて、第１層の接地ラインを簡略化でき、第
１層のトランジスタ等を高密度化できる。第６図
にこの実施例の断面図を示す。すなわち２層間絶
縁膜１９に２層間絶縁膜スルーホール２３を形成
し前述した多結晶SiやＷ，Mo等の共通接地ライ
ン７０に第１層のソース・ドレイン電極７のソー
ス電極を接続すればよい。
第３図〜第６図に示した本発明の実施例は、す
べてソースを接地ライン６０や７０に接続したも
のであるが、これらをドレインとすれば、接地ラ
インでなく、5Vや12Vで代表されるVccラインと
なる。
べてソースを接地ライン６０や７０に接続したも
のであるが、これらをドレインとすれば、接地ラ
インでなく、5Vや12Vで代表されるVccラインと
なる。
第７図に共通接地ライン７０と共通Vccライン
７１を形成した本発明の他の実施例を示す。第１
層トランジスタ３０の群と第２層トランジスタ４
０の群間に、これらの共通接地ライン７０と共通
Vccライン７１を配設したものである。
７１を形成した本発明の他の実施例を示す。第１
層トランジスタ３０の群と第２層トランジスタ４
０の群間に、これらの共通接地ライン７０と共通
Vccライン７１を配設したものである。
第８図に本実施例のモデルを示す。負荷３２と
４２を省略して、１つのトランジスタのソースと
ドレインを別々に共通接地ライン７０、共通Vcc
ライン７１に接続したものである。通常、MOS
トランジスタの負荷は、MOSトランジスタで構
成されることが多いため、共通Vccライン７１
は、直接負荷であるMOSトランジスタのドレイ
ンに接続される。
４２を省略して、１つのトランジスタのソースと
ドレインを別々に共通接地ライン７０、共通Vcc
ライン７１に接続したものである。通常、MOS
トランジスタの負荷は、MOSトランジスタで構
成されることが多いため、共通Vccライン７１
は、直接負荷であるMOSトランジスタのドレイ
ンに接続される。
本発明の実施例の説明ではMOSトランジスタ
を用いた例を示したが、トランジスタはバイポー
ラトランジスタでも同様に本発明を適用できる。
この場合、ソースをエミツタに、ドレインをコレ
クタに置き換えればよい。また接合型FETの場
合はソース・ドレインともMOSトランジスタと
同様なので、同様に本発明を適用しうる。
を用いた例を示したが、トランジスタはバイポー
ラトランジスタでも同様に本発明を適用できる。
この場合、ソースをエミツタに、ドレインをコレ
クタに置き換えればよい。また接合型FETの場
合はソース・ドレインともMOSトランジスタと
同様なので、同様に本発明を適用しうる。
また本発明の実施例では、SOI層１１，１６
は、通常のレーザー、電子線、ストリツプヒータ
等で加熱して形成する。この場合、種として基板
のSi単結晶部に、SOI単結晶となるべき多結晶Si
膜を一部接触させておいて、その後に上記の方法
で加熱しSOI単結晶層を得る方法が良質のSOI層
を得る点で優れている。
は、通常のレーザー、電子線、ストリツプヒータ
等で加熱して形成する。この場合、種として基板
のSi単結晶部に、SOI単結晶となるべき多結晶Si
膜を一部接触させておいて、その後に上記の方法
で加熱しSOI単結晶層を得る方法が良質のSOI層
を得る点で優れている。
又、層間導電層２０，７０，７１は、半導体
層、金属層、金属シリサイド層のうちの１つによ
つて構成されても、それらの複合層で形成されて
も良い。
層、金属層、金属シリサイド層のうちの１つによ
つて構成されても、それらの複合層で形成されて
も良い。
本発明によれば、上層と下層の集積回路の電気
的干渉を激減することができる。又、実施例で示
したように、接地やVccの電源ラインを共通化す
ることができ、集積回路の高密度に特に好適であ
るという効果もある。
的干渉を激減することができる。又、実施例で示
したように、接地やVccの電源ラインを共通化す
ることができ、集積回路の高密度に特に好適であ
るという効果もある。
第１図は従来の三次元集積回路の断面図、第２
図は第１図の等価回路図、第４図、第６図、第８
図は本発明の実施例の三次元集積回路の断面図、
第３図、第５図、第７図は本発明の実施例の等価
回路図である。 １…Si基板、２…フイールド酸化膜、３…ゲー
ト絶縁膜、４…ゲート、５…層間絶縁膜、６…ソ
ース・ドレイン領域、７…ソース・ドレイン電
極、１１…SOI層（単結晶領域）、１２…第２層
フイールド酸化膜、１３…第２層ゲート絶縁膜、
１４…第２層ゲート、１５…第２層層間絶縁膜、
１６…第２層ソース・ドレイン領域（SOI層の１
部分）、１７…第２層ソース・ドレイン電極、１
８…SOI下層チヤネル、１９…２層間絶縁膜、２
０…２層間導電層、２１…SOI下層絶縁膜、２２
…SOI下層絶縁膜スルーホール、２３…２層間絶
縁膜スルーホール、３０…第１層トランジスタ、
３１…第１層ゲート、３２…第１層負荷、３３…
第１層出力ノード、４０…第２層トランジスタ、
４１…第２層ゲート、４２…第２層負荷、４３…
第２層出力ノード、５０…第１層接地ライン、５
１…第１層Vccライン、６０…第２層接地ライ
ン、６１…第２層Vccライン、７０…共通接地ラ
イン、７１…共通Vccライン。
図は第１図の等価回路図、第４図、第６図、第８
図は本発明の実施例の三次元集積回路の断面図、
第３図、第５図、第７図は本発明の実施例の等価
回路図である。 １…Si基板、２…フイールド酸化膜、３…ゲー
ト絶縁膜、４…ゲート、５…層間絶縁膜、６…ソ
ース・ドレイン領域、７…ソース・ドレイン電
極、１１…SOI層（単結晶領域）、１２…第２層
フイールド酸化膜、１３…第２層ゲート絶縁膜、
１４…第２層ゲート、１５…第２層層間絶縁膜、
１６…第２層ソース・ドレイン領域（SOI層の１
部分）、１７…第２層ソース・ドレイン電極、１
８…SOI下層チヤネル、１９…２層間絶縁膜、２
０…２層間導電層、２１…SOI下層絶縁膜、２２
…SOI下層絶縁膜スルーホール、２３…２層間絶
縁膜スルーホール、３０…第１層トランジスタ、
３１…第１層ゲート、３２…第１層負荷、３３…
第１層出力ノード、４０…第２層トランジスタ、
４１…第２層ゲート、４２…第２層負荷、４３…
第２層出力ノード、５０…第１層接地ライン、５
１…第１層Vccライン、６０…第２層接地ライ
ン、６１…第２層Vccライン、７０…共通接地ラ
イン、７１…共通Vccライン。
Claims (1)
- 【特許請求の範囲】 １ 第１のMOSトランジスタを備えた第１の半
導体基体と、該第１の半導体基体上に形成された
層間絶縁膜上に形成され、第２のMOSトランジ
スタを備えた第２の半導体基体とを含む三次元集
積回路において、 上記第１の半導体基体と第２の半導体基体との
間で、かつ上記第１のMOSトランジスタのゲー
ト上部に導電膜を備え、上記第１のMOSトラン
ジスタと第２のMOSトランジスタとの間に電気
的な干渉が実質的に生じないことを特徴とする三
次元集積回路。 ２ 上記導電膜は、不純物を添加した多結晶シリ
コンやＷ、Moからなることを特徴とする特許請
求の範囲第１項記載の三次元集積回路。 ３ 上記導電膜は、接地ラインを構成しているこ
とを特徴とする特許請求の範囲第１項又は第２項
に記載の三次元集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127688A JPS6021553A (ja) | 1983-07-15 | 1983-07-15 | 三次元集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127688A JPS6021553A (ja) | 1983-07-15 | 1983-07-15 | 三次元集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6021553A JPS6021553A (ja) | 1985-02-02 |
| JPH0563942B2 true JPH0563942B2 (ja) | 1993-09-13 |
Family
ID=14966240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127688A Granted JPS6021553A (ja) | 1983-07-15 | 1983-07-15 | 三次元集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021553A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180466A (ja) * | 1985-02-06 | 1986-08-13 | Agency Of Ind Science & Technol | 積層型半導体装置 |
| US4679299A (en) * | 1986-08-11 | 1987-07-14 | Ncr Corporation | Formation of self-aligned stacked CMOS structures by lift-off |
| JP2516604B2 (ja) * | 1986-10-17 | 1996-07-24 | キヤノン株式会社 | 相補性ｍｏｓ集積回路装置の製造方法 |
| US4875086A (en) * | 1987-05-22 | 1989-10-17 | Texas Instruments Incorporated | Silicon-on-insulator integrated circuits and method |
| US5025304A (en) * | 1988-11-29 | 1991-06-18 | Mcnc | High density semiconductor structure and method of making the same |
| US5168078A (en) * | 1988-11-29 | 1992-12-01 | Mcnc | Method of making high density semiconductor structure |
| JPH0351312A (ja) * | 1989-07-14 | 1991-03-05 | Unitika Ltd | 白度の向上した蓄熱保温性繊維 |
| JP4238998B2 (ja) * | 2004-03-18 | 2009-03-18 | セイコーエプソン株式会社 | 電気デバイス |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839030A (ja) * | 1981-08-31 | 1983-03-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1983
- 1983-07-15 JP JP58127688A patent/JPS6021553A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839030A (ja) * | 1981-08-31 | 1983-03-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6021553A (ja) | 1985-02-02 |
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