JPS60189962A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60189962A JPS60189962A JP59045468A JP4546884A JPS60189962A JP S60189962 A JPS60189962 A JP S60189962A JP 59045468 A JP59045468 A JP 59045468A JP 4546884 A JP4546884 A JP 4546884A JP S60189962 A JPS60189962 A JP S60189962A
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- JP
- Japan
- Prior art keywords
- transistor
- substrate
- source
- drain
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特に高性能で高密度な半導
体装置に関する。
体装置に関する。
従来の半導体集積回路（ＬＳＩと略す）は、はとんどす
べての素子（トランジスタ、抵抗、キャパシタ等）を平
面的に構成していたので、高密度化するには主に平面寸
法の縮小に頼らざるを得なかった。この方法では高密度
化に限界が生じる欠点があった。
べての素子（トランジスタ、抵抗、キャパシタ等）を平
面的に構成していたので、高密度化するには主に平面寸
法の縮小に頼らざるを得なかった。この方法では高密度
化に限界が生じる欠点があった。
〔発明の目的］
本発明の目的は、この従来の欠点を克服し、高密度なＬ
ＳＩを提供することにある。
ＳＩを提供することにある。
本発明の骨子は半導体基板に水平なチャネルをもつ従来
のトランジスタと、垂直なチャネルのトランジスタを同
一基板上に混在して高機能で、高密度のＬＳＩを構成す
ることにある６ 〔発明の実施例〕 以下本発明の一実施例を第１図により説明する。
のトランジスタと、垂直なチャネルのトランジスタを同
一基板上に混在して高機能で、高密度のＬＳＩを構成す
ることにある６ 〔発明の実施例〕 以下本発明の一実施例を第１図により説明する。
Ｓｔに代表されるＰ型半導体基板１上に５ＳＯ２で代表
されるフィールド絶縁膜２をＬＯＣＯ５法等で形成しエ
ピタキシャル成長等でＳｉの突出極７を一部分に形成し
ゲート絶縁膜１０を介してゲート３を形成する。さらに
ｎ＋領領域ソース・ドレイン４を形成し、Ｃｖｏ・Ｓｉ
Ｏ２で代表される眉間絶縁膜５を被着して、所定の部分
にコンタクト孔１１を形成し、ソース・ドレイン４やゲ
ート３への電極６を形成する。この結果、基板ｌと水平
のチャネル１０をもつトランジスタ部Ｈと、垂直のチャ
ネル９をもつトランジスタ部Ｖが混在して同一基板、１
゛上に構成できる。それぞれのトランジスタは目的に応
じて使い分けることができる。第１図では７部の基板上
のソース・ドレイン４はフィールド酸化膜２下に形成す
るので、この部分のみは予めフィールド酸化膜２形成前
に形成する。
されるフィールド絶縁膜２をＬＯＣＯ５法等で形成しエ
ピタキシャル成長等でＳｉの突出極７を一部分に形成し
ゲート絶縁膜１０を介してゲート３を形成する。さらに
ｎ＋領領域ソース・ドレイン４を形成し、Ｃｖｏ・Ｓｉ
Ｏ２で代表される眉間絶縁膜５を被着して、所定の部分
にコンタクト孔１１を形成し、ソース・ドレイン４やゲ
ート３への電極６を形成する。この結果、基板ｌと水平
のチャネル１０をもつトランジスタ部Ｈと、垂直のチャ
ネル９をもつトランジスタ部Ｖが混在して同一基板、１
゛上に構成できる。それぞれのトランジスタは目的に応
じて使い分けることができる。第１図では７部の基板上
のソース・ドレイン４はフィールド酸化膜２下に形成す
るので、この部分のみは予めフィールド酸化膜２形成前
に形成する。
第２図に本発明の他の実施例を示す。本実施例は、フィ
ールド酸化膜２が形成されずにＳｉ基板ｌが露出してい
るシード部１３からビーム再結晶法等で単結晶をフィー
ルド酸化膜２の上に形成し。
ールド酸化膜２が形成されずにＳｉ基板ｌが露出してい
るシード部１３からビーム再結晶法等で単結晶をフィー
ルド酸化膜２の上に形成し。
これをＳＯＩ結晶結晶部上２．２のＳＯＩ結晶１２中に
水平トランジスタのソース・ドレインを形成し水平トラ
ンジスタを構成するものである。
水平トランジスタのソース・ドレインを形成し水平トラ
ンジスタを構成するものである。
通常、レーザや電子線を用いたビーム再結晶法では垂直
チャネルトランジスタを構成できる程Ｓｉ層を厚くでき
ないので、垂直トランジスタ部Ｖのみ通常のエピタキシ
ャル法などでＳｔ突出柱７を形成し、十分なチャネル長
（ソースとドレイン間距離）をとれるようにする。
チャネルトランジスタを構成できる程Ｓｉ層を厚くでき
ないので、垂直トランジスタ部Ｖのみ通常のエピタキシ
ャル法などでＳｔ突出柱７を形成し、十分なチャネル長
（ソースとドレイン間距離）をとれるようにする。
第３図に本発明の他の実施例を示す。すなわちＳｉ基板
１表面部に狭い溝を形成し、この内壁に５ｉｎ２，５１
３Ｎ４．ＴａｚＯｓで代表されるキャパシタ絶縁膜１４
を被着し、多結晶ＳＬで代表されるプレート１５をこの
溝に埋め込み、この表面を酸化してプレート絶縁膜１６
を得る。このときプレート１５に囲まれたｎ＋領領域キ
ャパシタ電極４２とする。こうすると、垂直トランジス
タをスイッチングトランジスタとする１トランジスタ＋
１キヤパシタ型ダイナミツク・ランダムアクセスメモリ
（ｄＲＡＭ）が構成できる。このゲートはワードａ３２
となり、電極はビット線６２となる。ビットａ６２から
読み出す信号はｄＲＡＭのセンスアンプの一構成要素た
る水平トランジスタのソース・ドレイン４に結合される
。
１表面部に狭い溝を形成し、この内壁に５ｉｎ２，５１
３Ｎ４．ＴａｚＯｓで代表されるキャパシタ絶縁膜１４
を被着し、多結晶ＳＬで代表されるプレート１５をこの
溝に埋め込み、この表面を酸化してプレート絶縁膜１６
を得る。このときプレート１５に囲まれたｎ＋領領域キ
ャパシタ電極４２とする。こうすると、垂直トランジス
タをスイッチングトランジスタとする１トランジスタ＋
１キヤパシタ型ダイナミツク・ランダムアクセスメモリ
（ｄＲＡＭ）が構成できる。このゲートはワードａ３２
となり、電極はビット線６２となる。ビットａ６２から
読み出す信号はｄＲＡＭのセンスアンプの一構成要素た
る水平トランジスタのソース・ドレイン４に結合される
。
本実施例ではｎ＋のキャパシタ電極４２の例を示したが
この部分がｎ＋でなくｐ型のＳｔ基板１とした場合には
いわゆるＭＯ８反転層型のキャパシタとなる。どちらか
一方を適宜選択すればよい。
この部分がｎ＋でなくｐ型のＳｔ基板１とした場合には
いわゆるＭＯ８反転層型のキャパシタとなる。どちらか
一方を適宜選択すればよい。
以上本発明の説明にはＭＤＳ型の電界効果トランジスタ
を用いたが、第４図に示すように突出柱７と逆導電型の
接合ゲート１７をもった接合型電界効果トランジスタで
第１〜第３図に示した本発明の実施例のトランジスタを
置き換えることもできる。この場合ｎ＋のソース・ドレ
イン４に対し、突出柱はｎ型となり、接合ゲート１７は
ｐ十領域となる。
を用いたが、第４図に示すように突出柱７と逆導電型の
接合ゲート１７をもった接合型電界効果トランジスタで
第１〜第３図に示した本発明の実施例のトランジスタを
置き換えることもできる。この場合ｎ＋のソース・ドレ
イン４に対し、突出柱はｎ型となり、接合ゲート１７は
ｐ十領域となる。
また第１〜第３図に示した本実施例では、突出柱７の部
分のみエピタキシャル法で形成した厚し１部１層を残し
たが、水平トランジスタ部Ｈにも厚いＳｉ層を残存せし
めても本発明の趣旨は損われることはない。
分のみエピタキシャル法で形成した厚し１部１層を残し
たが、水平トランジスタ部Ｈにも厚いＳｉ層を残存せし
めても本発明の趣旨は損われることはない。
また本発明の説明には便宜上水平、垂直ともｎチャネル
型のトランジスタの例を用いたが、どちらか一方あるい
は両方をｐチャネル型にもしうる。
型のトランジスタの例を用いたが、どちらか一方あるい
は両方をｐチャネル型にもしうる。
このときは導電型を互いに逆にすればよい。ｎ 。
ｐチャネルを混在させるとＣＭＯ３が構成できる。また
本発明の詳細な説明では８０１部１２を形成するのにＳ
ＯＩ層を一旦溶融するいわゆるビーム再結晶法を用いた
が、結晶成長をすべて固相で行う分子ビーム法（ＭＢＥ
）や、熱処理で結晶化させるＳ Ｐ Ｅ （Ｓｏｌｊｄ
Ｐｈａｓｅ Ｅｐｉｔａｘｙ）でも同様に用いること
ができる。
本発明の詳細な説明では８０１部１２を形成するのにＳ
ＯＩ層を一旦溶融するいわゆるビーム再結晶法を用いた
が、結晶成長をすべて固相で行う分子ビーム法（ＭＢＥ
）や、熱処理で結晶化させるＳ Ｐ Ｅ （Ｓｏｌｊｄ
Ｐｈａｓｅ Ｅｐｉｔａｘｙ）でも同様に用いること
ができる。
〔発明の効果）
本発明によれ°ば水平と垂直のトランジスタを同一４板
上に混在して構成できるのでそれぞれの特長を生かした
使い方ができる。また第３図に示した実施例のようにｄ
ＲＡＭのメモリセル“のキャパシタ部をＳｉ基板内に形
成し、スイッチングトランジスタをその上に形成すると
メモリセルの平面密度が少なくとも２倍以上となり、高
密度化に極めて有効である。
上に混在して構成できるのでそれぞれの特長を生かした
使い方ができる。また第３図に示した実施例のようにｄ
ＲＡＭのメモリセル“のキャパシタ部をＳｉ基板内に形
成し、スイッチングトランジスタをその上に形成すると
メモリセルの平面密度が少なくとも２倍以上となり、高
密度化に極めて有効である。
【図面の簡単な説明】
第１図乃至第４図は、本発明による実施例の断面図であ
る。 １・・・基板、２・・・フィールド絶縁膜、３・・・ゲ
ート。 ４・・・ソース・ドレイン、５・・・層間絶縁膜、６−
・・電極、７・・・突出基板、８・・・水平チャネル、
９・・・垂直チャネル、１０・・・ゲート絶縁膜、１１
・・・コンタクト・孔、１２・・・ＳＯＩ結晶部、Ｉ３
・・・シード部、１４・・・キャパシタ絶縁膜、１５・
・・プレート、１６・・・プレート絶縁膜、１７・・・
接合ゲート、３２・・・ワード線、４２・・・キャパシ
タ電極、６２・・・ビット線。 菖 １ 図 ’１２図 第４図
る。 １・・・基板、２・・・フィールド絶縁膜、３・・・ゲ
ート。 ４・・・ソース・ドレイン、５・・・層間絶縁膜、６−
・・電極、７・・・突出基板、８・・・水平チャネル、
９・・・垂直チャネル、１０・・・ゲート絶縁膜、１１
・・・コンタクト・孔、１２・・・ＳＯＩ結晶部、Ｉ３
・・・シード部、１４・・・キャパシタ絶縁膜、１５・
・・プレート、１６・・・プレート絶縁膜、１７・・・
接合ゲート、３２・・・ワード線、４２・・・キャパシ
タ電極、６２・・・ビット線。 菖 １ 図 ’１２図 第４図
Claims (1)
- 半導体基板と、該基板に水平なチャネルをもつトランジ
スタと、該基板に垂直なチャネルをもつトランジスタと
を有することを特徴とする半導体装１に１１鮭札
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045468A JPS60189962A (ja) | 1984-03-12 | 1984-03-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045468A JPS60189962A (ja) | 1984-03-12 | 1984-03-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189962A true JPS60189962A (ja) | 1985-09-27 |
Family
ID=12720210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59045468A Pending JPS60189962A (ja) | 1984-03-12 | 1984-03-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189962A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271462A (ja) * | 1986-02-26 | 1987-11-25 | テキサス インスツルメンツ インコ−ポレイテツド | 垂直集積装置とその製法 |
| US5047812A (en) * | 1989-02-27 | 1991-09-10 | Motorola, Inc. | Insulated gate field effect device |
| US5214301A (en) * | 1991-09-30 | 1993-05-25 | Motorola, Inc. | Field effect transistor having control and current electrodes positioned at a planar elevated surface |
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US5504359A (en) * | 1990-10-31 | 1996-04-02 | Texas Instruments Incorporated | Vertical FET device with low gate to source overlap capacitance |
| US5599724A (en) * | 1992-05-21 | 1997-02-04 | Kabushiki Kaisha Toshiba | FET having part of active region formed in semiconductor layer in through hole formed in gate electrode and method for manufacturing the same |
| US6642575B1 (en) | 1998-12-04 | 2003-11-04 | Kabushiki Kaisha Toshiba | MOS transistor with vertical columnar structure |
-
1984
- 1984-03-12 JP JP59045468A patent/JPS60189962A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271462A (ja) * | 1986-02-26 | 1987-11-25 | テキサス インスツルメンツ インコ−ポレイテツド | 垂直集積装置とその製法 |
| US5047812A (en) * | 1989-02-27 | 1991-09-10 | Motorola, Inc. | Insulated gate field effect device |
| US5504359A (en) * | 1990-10-31 | 1996-04-02 | Texas Instruments Incorporated | Vertical FET device with low gate to source overlap capacitance |
| US5214301A (en) * | 1991-09-30 | 1993-05-25 | Motorola, Inc. | Field effect transistor having control and current electrodes positioned at a planar elevated surface |
| US5599724A (en) * | 1992-05-21 | 1997-02-04 | Kabushiki Kaisha Toshiba | FET having part of active region formed in semiconductor layer in through hole formed in gate electrode and method for manufacturing the same |
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US5414288A (en) * | 1992-11-19 | 1995-05-09 | Motorola, Inc. | Vertical transistor having an underlying gate electrode contact |
| US6642575B1 (en) | 1998-12-04 | 2003-11-04 | Kabushiki Kaisha Toshiba | MOS transistor with vertical columnar structure |
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