JPH0587185B2

JPH0587185B2 -

Info

Publication number: JPH0587185B2
Application number: JP24449688A
Authority: JP
Inventors: Masahito Kenmochi
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1993-12-15
Also published as: JPH0294556A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、pnpバイポーラトランジスタとｎチ
ヤネルMOSトランジスタとからなるBi／MOS構
造の半導体装置に関する。（従来の技術）近年、DRAM（ダイナミツク・ランダム・アク
セスメモリ）は、高密度化、高速化の一途を辿つ
ており、その構成トランジスタ（一般にはMOS
トランジスタ）の微細化には種々の工夫がなされ
ている。一方、高速化を達成するために、周辺回
路やセンスアンプ等にバイポーラトランジスタ技
術を利用したBi／MOS回路の採用も盛んになつ
てきた。このBi／MOS回路は、応答性の早いバ
イポーラトランジスタと電力消費量の極めて少な
いMOSトランジスタとを結び、この両者の利点
を十分に発揮させようとするものである。しかし、このBi／MOS回路には、次のような
問題点がある。即ち、バイポーラトランジスタと
MOSトランジスタを結線するに際し、その結線
部分の領域もかなり大きくなり、これがシステム
全体の高密度化を阻害している。このため、本来
の目的の一つであつた高集積化に対しては逆行し
ていると言わざるを得なかつた。なお、ｎチヤネルMOSトランジスタとnpnバ
イポーラトランジスタとを結線する場合、MOS
トランジスタのドレインからの信号はそのままで
はバイポーラトランジスタのベースには導けず、
オーミツク性を取る必要があつた。また、pnpバ
イポーラトンジスタの場合、ｎチヤネルMOSト
ランジスタのドレインをそのままベースに接続で
きるが、pnpではそのベースの走行時間がnpnに
比べて格段の見劣りがあつた。いずれにしても、
MOSトランジスタ及びバイポーラトランジスタ
の配列によつてドレインとベースとの接続領域に
大きな面積が必要となり、これが高集積化を妨げ
る要因となつていた。第６図は従来の高速Bi／MOS基本回路の一例
を示す平面図である。図中６１はMOSトランジ
スタの周りの素子分離領域であり、同図のS₁，
S₂，D₁，D₂はそれぞれソース・ドレインを示し
ており、MOS基本回路を形成している。同図の
中の６２はこのMOS基本回路への入力部であり、
６３は出力部である。一方、６４はバイポーラト
ランジスタ部の分離領域で、ここではpn接合領
域としている。図中のE₁，B₁，C₁は１つのnpnバ
イポーラトランジスタのエミツタ，ベース，コレ
クタを示しており、E₂，B₂，C₂はもう１つのnpn
バイポーラトランジスタのエミツタ，ベース，コ
レクタを示している。そして、S₁はC₁に、D₁は
B₁に、またS₁は電源ラインに固定されている。
D₁とS₁とは結ばれており、これはMOSの出力に
相当する。この従来例では、S₂からE₁とC₂へ配線が延び
ている。第６図から判るように、MOSトランジ
スタ部の他に新しくバイポーラトランジスタ部を
用意しており、その分だけ面積が大きくなつてい
る。また、MOS部とバイポーラ部を結ぶために、
この従来例ではバイポーラ部をＣ→Ｂ→Ｅの順で
配置させ、結線部６６を比較的単純な形にしてい
る。もし、バイポーラ部をＢ→Ｃ→Ｅの順に電極
を用意すると、MOS部との結線には２層配線技
術を用いて交差させなければならない。いずれに
しても、バイポーラトランジスタを導入するた
め、該トランジスタの配置及び該トランジスタと
の接続に広い範囲を用意しなければならず、これ
らは高密度化に対して極めて不利である。（発明が解決しようとする課題）このように従来は、Bi／MOS回路を導入する
ことにより高速化をはかつているが、高密度化に
は全く考慮が払われていなかつた。特に、MOS
トランジスタのドレインとバイポーラトランジス
タのベースとの接続に大きな面積を要し、これが
高密度化を妨げる要因となつていた。本発明は、上記事情を考慮してなされたもの
で、その目的とするところは、MOSトランジス
タとバイポーラトランジスタとの結線領域を低減
することができ、全体構成の高密度化をはかり得
るBi／MOS構造の半導体装置を提供することに
ある。また、本発明の他の目的は、Bi／MOS構造の
バイポーラトランジスタとしてpnp型を用い、こ
のpnpバイポーラトランジスタの素子特性向上を
はかり得る半導体装置を提供することにある。［発明の構成］（課題を解決するための手段）本発明の骨子は、ｎチヤネルMOSトランジス
タとpnpバイポーラトランジスタとを引つ張り応
力を内在させたSOI同一基板上に有し、その素子
特性及び集積度向上をはかることにある。即ち本発明は、Bi／MOS構造の半導体装置に
おいて、絶縁膜上に引つ張り応力（例えば8.3×
10⁸〜9.2×10⁹dyn／cm²）を内在させた単結晶半導
体層を設け、この半導体層にｎチヤネルMOSト
ランジスタ及び縦型のpnpバイポーラトランジス
タを設け、MOSトランジスタのドレインとバイ
ポーラトランジのベースとをダイレクトコンタク
トするようにしたものである。ここでは、引つ張り応力を8.3×10⁸〜9.2×10⁹
dyn／cm²内に設定していた。即ち、引つ張り応力
が8.3×10⁸dyn／cm²以上の場合には、キヤリアの
易動度が十分に向上でき、より高速性に優れた素
子を形成できる。また、逆にこの応力が9.2×10⁹
cm²以下の場合には、基板或いは素子内にクラツク
が発生し難いものである。（作用）本発明によれば、単結晶半導体層にｎチヤネル
MOSトランジスタと縦型pnpバイポーラトラン
ジスタを形成しているので、バイポーラトランジ
スタのベースを横方向に引出すのみでMOSトラ
ンジスタのドレインとバイポーラトランジスタの
ベースとを接続することができる。このため、
MOSトランジスタ及びバイポーラトランジスタ
の結線領域を小さくすることができ、高密度化を
はかり得る。また、本発明では、MOSトランジスタ及びバ
イポーラトランジスタを形成する単結晶半導体層
引つ張り応力を内在させているので、ｎチヤネル
MOSと縦型pnpバイポーラトランジスタの高速
化をはかることも可能となる。（実施例）以下、本発明の詳細を図示の実施例によつて説
明する。第１図は本発明の一実施例に係わる半導体装置
の概略構成を示す斜視図である。単結晶シリコン
基板１１上にSiO₂からなる層間絶縁膜１２を介
して単結晶シリコン層１６は形成されている。こ
のシリコン層１６は、面方位（100）であり、該
層１６を形成するに際して電子ビーム技術を用
い、急熱・急冷法により〜10₉dyn／cm²の引つ張
り応力を内在させた。さらに、シリコン層１６
は、不純物としてボロンを1.5×10¹⁵cm^-3含んだｐ
型基板とした。シリコン層１６には、バイポーラトランジスタ
２０とMOSトランジスタ３０が設けられている。
即ち、シリコン層１６の一方は他方よりも厚く形
成され、この膜厚の厚い部分にエミツタ２１，ベ
ース２２及びコレクタ２３からなる縦型pnpバイ
ポーラトランジスタ２０が設けられている。さら
に、シリコン層１６の他方には、チヤネル３１を
挟んだソース・ドレイン領域３２，３３及びチヤ
ネル３１上にゲート酸化膜３４を介して形成され
たゲート電極３５からなるｎチヤネルMOトラン
ジスタ３０が設けられている。そいて、バイポー
ラトランジスタ２０のベース２２とMOSトラン
ジスタ３０のドレイン３３とは、同一の半導体層
から形成されることによりダイレクトコンタクト
されている。次に、第１図の半導体装置の製造工程について
第２図を参照して説明する。まず、第２図ａに示す如く、両方位（100）の
単結晶シリコン基板１１上にSiO₂膜１２を例え
ばLP−CVD法により形成した。このとき、所望
により再結晶層の面方位を制御するため、シード
となる開口部１３を設けてもよい。続いて、バイ
ポーラトランジスタのコレクタ（ｐ層）形成用に
多結晶シリコン膜１４を例えばCVD法により堆
積し、RIE等のドライエツチングでパターニング
した。次いで、第２図ｂに示す如く、全面に多結晶シ
リコン膜１５をCVD法で堆積した。その後、例
えば電子ビームを用いたアニールにより、第２図
ｃに示す如く２つの多結晶シリコン膜１４，１５
を溶融再結晶化してｐ型単結晶シリコン層１６を
形成した。次いで、第１図ｄに示す如く、イオン注入法に
よりシリコン層１６にｎ型不純物をイオン注入
し、シリコン層１６の表面から所定距離以上深い
部分にｎ型層を形成する。この時のイオン種は砒
素を用い、注入条件はドーズ量４×10¹⁵cm^-3、加
速電圧は500KeVであつた。勿論、シリコン膜厚
の違いによりイオン注入条件も変化する。このイ
オン注入により、ｎ型層２２が形成されると共
に、バイポーラトランジスタ形成領域ではｎ型層
２２の上下にｐ型層２１，２３が形成されること
になる。次いで、第２図ｅに示す如く、バイポーラトラ
ンジスタ形成領域を除き、ｐ型層２３を除去す
る。これにより、エミツタ２１，ベース２２及び
コレクタ２３からなる縦型pnpバイポーラトラン
ジスタ２０が完成することになる。次いで、第２図ｆに示す如く、MOSトランジ
スタ形成領域のチヤネルにｐ型不純物のイオン注
入を行い、ｐ型層３１を形成する。ここで、ｐ型
層３１の両側近傍のｎ型層３２，３３はソース・
ドレイン領域となる。そして、チヤネルとなるｐ
型層３１上にゲート酸化膜５を介してゲート電極
６を形成することによつて、ｎチヤネルMOSト
ランジスタ３０が完成することになる。このような構成であれば、ｎチヤネルMOSト
ランジスタ３０のドレイン３３とpnpバイポーラ
トランジスタ２０のベース２２とがダイレクトコ
ンタクトされることになり、さらにこれらの接続
のために大きな面積を必要とすることもない。従
つて、Bi／MOS構造の半導体装置を高密度に実
現することができる。また、発明者等はｎチヤネルMOSトランジス
タを（001）面内に、pnpバイポーラトランジス
タを（001）面に垂直に作ることにより移動度の
高速化を達成し得る原因を種々検討した。まだ、
確定的なことは判らないが、以下のように考えて
いる。SOI再結晶化膜には４×10⁹dyn／cm²程度の
引つ張り応力が（001）面内に内在している。こ
のとき、（001）のSOI面を考えた場合、伝導電子
の当エネルギー面は引つ張り応力によりＺ軸方向
（ｐ型層２４からｐ型層２３に向かう方向）、ここ
では〈001〉方向のバレーのエネルギーが低下し、
等エネルギー面は膨らむ。ここで、バレーとは、
等エネルギー面のことである。そして、今度は反
対に、Ｘ，Ｙ軸上（例えばｎ型層３２からｎ型層
３３へ向かう方向）、ここでは〈100〉，〈010〉方
向のバレーのエネルギーが増加して等エネルギー
面は小さくなる。このようにして、電子の存在確
率はＺ軸〈001〉軸上のバレーが最も高くなり、
試算では90％以上となる。ここでのバレーのエネルギーを計算した結果を
第３図に示す。横軸は反転層におけるキヤリアの
濃度、縦軸はエネルギーレベルである。Ｚ軸にお
けるバレーのエネルギーがＸ軸，Ｙ軸に比べて低
いことが確認される。これらより、ｎチヤネル
MOSトランジスタにおける移動度の高速化が説
明される。次に、pnpバイポーラトランジスタについて考
える。pnpではキヤリアは正孔が主となり、電子
の場合と現象が異なる。第４図はｋ・ｐ摂動法と
価電子帯の変形ポテンシヤル常数を仮定して求め
たエネルギーバンドダイアグラムである。実線は
引つ張り応力、点線は圧縮応力の領域を示す。縦
軸は電子エネルギーで示してあり、従つて図の上
の方が正孔としてはエネルギー的に低いことを示
している。SOI膜に引つ張り応力が内在している
場合、歪みに換算すると３〜４×10₃程度である
が、これにより価電子帯の頂上Ｊ＝3/2の４重状
態をm_J＝±3/2，m_J＝±1/2の２個の２重状態に
分裂させる。その分裂はSOIでは約20meVと考え
られる。図より、「重い正孔」が基底状態となり、
その上に「軽い正孔」が来て、移動度に関与する
キヤリアとして「重い正孔」の割合が大きくな
る。この状態で、等エネルギー面から有効質量m^*
を求めると、m^*は歪みのない場合に比べ確かに
大きくなる。移動度μは、μ＝ｅ〈τ〉／m^*と書
けることにより、電荷ｅ，ライフタイム〈τ〉が
一定とするとm^*が大きくなり、移動度が小さく
なるものと考えられる。しかし、（001）面に垂直
なく〈001〉方向の動きを考えると逆になり、m^*
が小さくなり、μが大きくなることが考えられ
る。以上より、バイポーラ，MOS共に高移動度
を示す素子を形成するには引つ張る応力を内在さ
せることが必要となる。つまり、本実施例は、基
板に引つ張り応力を内在させ、この基板表面と平
行方向で電子の易動度がホールに比べて高いこと
を利用し、MOSにはnpn型を用いており、逆に
基板表面と垂直方向ではホールの方が電子より易
動度の高いことを利用してバイポーラにpnp型を
採用しているのである。本発明者等が試作した素子の特性評価について
述べる。第５図に示したグラフは、バイポーラト
ランジスタのDC特性を測定したものである。こ
こで、横軸はV_BEで、縦軸はコレクタ電流Jcであ
り、V_CE＝5Vに固定した。実線部は本素子の特性
を、点線部は従来素子の特性を比較のため示して
いる。この図から、バイポーラトランジスタの
DC特性が向上しているのが判る。次に、本装置の動作特性を説明する。いま、
V_DD＝5Vとして、MOSトランジスタのゲートに
しきい値電圧より大きな1Vを印加し、MOSトラ
ンジスタをON状態とした。このとき、V_BE＝
0.7Vでベース電流は〜10_-6Ａ／cm²であり、コレク
タ電流Jcは10_-4Ａ／cm²であつた。また、MOSト
ランジスタがOFF状態の場合、ベース電流は
10^-11Ａ／cm²以下、コレクタ電流Jcは10^-11Ａ／cm²
であつた。即ち、MOSトランジスタのON−
OFFに伴い、バイポーラトランジスタのコレク
タ電流Jcが10^-4〜10^-11Ａ／cm²の間で変化するこ
とが判つた。即ち、良好なスイツチング特性が得
られることが判明した。このように本実施例によれば、ｎチヤネル
MOSトランジスタ及び縦型pnpバイポーラトラ
ンジスタを同一基板上に有する高集積度を持つ導
体装置を実現することができ、且つその素子特性
の向上をはかることができる。また、MOSトラ
ンジスタのドレインとバイポーラトランジスタの
ベースとをダイレクトコンタクトしているので、
各トランジスタの結線領域を大幅に低減すること
ができる。そして、Bi／MOS構造の従来装置と
比較して、占有面積において55％程度減少するこ
とができた。なお、本発明は上述した実施例に限定されるも
のではない。例えば、前記多結晶シリコン膜を再
結晶化するためのアニール方法として、電子ビー
ムの代わりにレーザビーム等のエネルギービーム
を利用することも可能である。さらに、多結晶シ
リコン膜の代わりに非晶質シリコン膜を用いるこ
とも可能である。また、MOSトランジスタはＥ
タイプに限るものではなく、Ｄタイプのものにも
適用することができる。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することが
できる。［発明の効果］以上詳述したように本発明によれば、絶縁膜上
の単結晶半導体層にｎチヤネルMOSトランジス
タと縦型pnpバイポーラトランジスタとを形成す
ることにより、MOSトランジスタとバイポーラ
トランジスタとの結線領域を低減することがで
き、全体構成の高密度化をはかり得るBi／MOS
構造の半導体装置を実現することが可能となる。
また、単結晶半導体層に引つ張り応力を内在させ
ることにより、該半導体に形成する素子の特性向
上をはかることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に関わるBi／MOS
構造の半導体装置の概略構成を示す斜視図、第２
図は上記半導体装置の製造工程を示す断面図、第
３図乃至第５図はそれぞれ上記半導体装置の作用
を説明するための特性図、第６図は従来の半導体
装置の概略構成を示す平面図である。１１……単結晶シリコン基板、１２……層間絶
縁膜、１３……開口部、１４，１５……多結晶シ
リコン膜、１６……単結晶シリコン層、２０……
バイポーラトランジスタ、２１……ｐ型層（エミ
ツタ）、２２……ｎ型層（ベース）、２３……ｐ型
層（コレクタ）、３０……MOSトランジスタ、３
１……ｐ型層（チヤネル領域）、３２，３３……
ｎ型層（ソース・ドレイン領域）、３４……ゲー
ト酸化膜、３５……ゲート電極。

Claims

【特許請求の範囲】１絶縁膜上に形成された単結晶半導体層と、こ
の半導体層に設けられたｎチヤネルMOSトラン
ジスタと、前記半導体層に設けられた縦型のpnp
バイポーラトランジスタとを具備し、前記MOS
トランジスタのドレインとバイポーラトランジス
タのベースとがダイレクトコンタクトされている
ことを特徴とする半導体装置。２前記MOSトランジスタは、前記バイポーラ
トランジスタのベースを横方向に延長したｎ型領
域の一部に、チヤネル領域を形成するためのｐ型
不純物をドープして形成されたものであることを
特徴とする請求項１記載の半導体装置。３前記半導体層は、面方位が（100）のシリコ
ン膜であり、このシリコン膜に8.3×10⁸〜9.2×
10⁹ dyn／cm²の引つ張り応力を内在させたこと
を特徴とする請求項１記載の半導体装置。