JPH05136382A - 相補型ゲートアレイ - Google Patents
相補型ゲートアレイInfo
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- JPH05136382A JPH05136382A JP3321217A JP32121791A JPH05136382A JP H05136382 A JPH05136382 A JP H05136382A JP 3321217 A JP3321217 A JP 3321217A JP 32121791 A JP32121791 A JP 32121791A JP H05136382 A JPH05136382 A JP H05136382A
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- gate
- type mosfet
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- 239000000758 substrate Substances 0.000 claims description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ｐＭＯＳＦＥＴの占有面積をｎＭＯＳＦＥＴ
とそれと同程度にしながら、ｐＭＯＳＦＥＴのゲート幅
をｎＭＯＳＦＥＴのそれより長くして、ｐＭＯＳＦＥＴ
の電流供給能力を高める。 【構成】 ｎＭＯＳＦＥＴのゲート電極１８を直線状
に、またｐＭＯＳＦＥＴのゲート電極１８をジグザグ状
に形成する。
とそれと同程度にしながら、ｐＭＯＳＦＥＴのゲート幅
をｎＭＯＳＦＥＴのそれより長くして、ｐＭＯＳＦＥＴ
の電流供給能力を高める。 【構成】 ｎＭＯＳＦＥＴのゲート電極１８を直線状
に、またｐＭＯＳＦＥＴのゲート電極１８をジグザグ状
に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、相補型ゲートアレイ、
即ち、ＣＭＯＳゲートアレイに関し、特にその基本セル
構造に関する。
即ち、ＣＭＯＳゲートアレイに関し、特にその基本セル
構造に関する。
【０００２】
【従来の技術】図３の（ａ）は、従来のＣＭＯＳゲート
アレイの平面図であり、図３の（ｂ）は、そのＣ−Ｃ線
断面図である。同図において、３１はｐ型シリコン基
板、３２はｎ型島領域、３３は素子分離絶縁膜、３４は
ｐ+ 型拡散層からなるチャネルストッパ、３５はゲート
酸化膜、３６、３７はそれぞれ素子分離絶縁膜３３によ
って分離されて設定されたｎ型活性領域とｐ型活性領
域、３８は各活性領域上に形成された、多結晶シリコン
からなるゲート電極である。
アレイの平面図であり、図３の（ｂ）は、そのＣ−Ｃ線
断面図である。同図において、３１はｐ型シリコン基
板、３２はｎ型島領域、３３は素子分離絶縁膜、３４は
ｐ+ 型拡散層からなるチャネルストッパ、３５はゲート
酸化膜、３６、３７はそれぞれ素子分離絶縁膜３３によ
って分離されて設定されたｎ型活性領域とｐ型活性領
域、３８は各活性領域上に形成された、多結晶シリコン
からなるゲート電極である。
【０００３】而して、近年、ＣＭＯＳゲートアレイにお
いても大規模のＲＡＭ（Random Access Memory）や各種
の論理機能を搭載することが要求されるようになり、集
積度を向上させる必要が高まってきている。従来、ＣＭ
ＯＳゲートアレイでは、ゲート幅及びゲート長の短縮に
より高集積化に対処してきたが、その際、図３に示され
るように、ｎチャネルＭＯＳトランジスタ（以下、ｎＭ
ＯＳと記す）とｐチャネルＭＯＳトランジスタ（以下、
ｐＭＯＳと記す）のゲート幅、ゲート長を同一して縮小
する方法が用いられてきた。
いても大規模のＲＡＭ（Random Access Memory）や各種
の論理機能を搭載することが要求されるようになり、集
積度を向上させる必要が高まってきている。従来、ＣＭ
ＯＳゲートアレイでは、ゲート幅及びゲート長の短縮に
より高集積化に対処してきたが、その際、図３に示され
るように、ｎチャネルＭＯＳトランジスタ（以下、ｎＭ
ＯＳと記す）とｐチャネルＭＯＳトランジスタ（以下、
ｐＭＯＳと記す）のゲート幅、ゲート長を同一して縮小
する方法が用いられてきた。
【０００４】
【発明が解決しようとする課題】一般に、ｎＭＯＳのキ
ャリアである電子の移動度は、ｐＭＯＳのキャリアであ
る正孔のそれの約２倍である。そのため、動作速度が重
視されるカスタム型ＣＭＯＳ回路を設計する際には、Ｗ
／Ｌ比（Ｗ：ゲート幅、Ｌ：ゲート長）の、ｐＭＯＳと
ｎＭＯＳとの比を約２：１に設定して、波形の立ち上が
り、立ち下がり速度が等しくなるようにしている。
ャリアである電子の移動度は、ｐＭＯＳのキャリアであ
る正孔のそれの約２倍である。そのため、動作速度が重
視されるカスタム型ＣＭＯＳ回路を設計する際には、Ｗ
／Ｌ比（Ｗ：ゲート幅、Ｌ：ゲート長）の、ｐＭＯＳと
ｎＭＯＳとの比を約２：１に設定して、波形の立ち上が
り、立ち下がり速度が等しくなるようにしている。
【０００５】しかしながら、上述した従来のＣＭＯＳゲ
ートアレイでは、ｎＭＯＳとｐＭＯＳとでゲート幅およ
びゲート長が同じになっているため、Ｗ／Ｌも、ほぼ等
しくなっている。従って、従来のＣＭＯＳゲートアレイ
で回路を組んだ場合、波形の立ち上がり、立ち下がり速
度に不均衡が生じ、高速化が難しいという問題があっ
た。
ートアレイでは、ｎＭＯＳとｐＭＯＳとでゲート幅およ
びゲート長が同じになっているため、Ｗ／Ｌも、ほぼ等
しくなっている。従って、従来のＣＭＯＳゲートアレイ
で回路を組んだ場合、波形の立ち上がり、立ち下がり速
度に不均衡が生じ、高速化が難しいという問題があっ
た。
【０００６】従来、特に動作速度を重視する回路を組む
場合は、ｐＭＯＳのみを並列に接続してｐＭＯＳの実効
ゲート幅を長くしていたが、このような対処手段ではセ
ルの使用効率が下がり結果的に高集積化に逆行すること
になる。なお、ゲート長を短く（Ｌを細く）すれば、Ｗ
／Ｌを大きくすることはできるが、現在実施されている
以上に短いゲート長を用いることは短チャネル効果が顕
著に現われるため、一般には困難である。
場合は、ｐＭＯＳのみを並列に接続してｐＭＯＳの実効
ゲート幅を長くしていたが、このような対処手段ではセ
ルの使用効率が下がり結果的に高集積化に逆行すること
になる。なお、ゲート長を短く（Ｌを細く）すれば、Ｗ
／Ｌを大きくすることはできるが、現在実施されている
以上に短いゲート長を用いることは短チャネル効果が顕
著に現われるため、一般には困難である。
【０００７】
【課題を解決するための手段】本発明のＣＭＯＳゲート
アレイは、半導体基板の一主面上に素子分離絶縁膜で区
画されたｎ型活性領域とｐ型活性領域とを設け、そのう
ちのｎ型活性領域には平面上あるいは立体的に蛇行した
ゲート電極を設け、ｎ型活性領域には直線的なゲート電
極を設けたものである。
アレイは、半導体基板の一主面上に素子分離絶縁膜で区
画されたｎ型活性領域とｐ型活性領域とを設け、そのう
ちのｎ型活性領域には平面上あるいは立体的に蛇行した
ゲート電極を設け、ｎ型活性領域には直線的なゲート電
極を設けたものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す平面図であり、図１の（ｂ）はそのＡ−Ａ線断面図
である。まず、既知の方法で、ｐ型シリコン基板１１上
にｎ型島領域１２を形成し、素子分離絶縁膜１３となる
膜厚１．０μｍ程度のシリコン酸化膜を形成して、ｎ型
活性領域１６とｐ型活性領域１７とを区画する。
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す平面図であり、図１の（ｂ）はそのＡ−Ａ線断面図
である。まず、既知の方法で、ｐ型シリコン基板１１上
にｎ型島領域１２を形成し、素子分離絶縁膜１３となる
膜厚１．０μｍ程度のシリコン酸化膜を形成して、ｎ型
活性領域１６とｐ型活性領域１７とを区画する。
【０００９】次に、やはり既知の方法で、しきい値電圧
をコントロールするためのイオン注入を行い、厚さ２０
ｎｍ程度のゲート酸化膜１５を形成した後、ゲート電極
を形成するためのポリシリコンを０．５μｍの膜厚に成
長させる。そして、図１の（ａ）に示されるように、ｎ
ＭＯＳが形成されるｐ型活性領域１７では直線状の、ま
たｐＭＯＳが形成されるｎ型活性領域１６ではジグザグ
に蛇行するゲート電極１８を、ポリシリコン膜のパター
ニングにより形成する。この後、ソース・ドレイン領域
を形成するためのイオン注入を行い、ｐＭＯＳとｎＭＯ
Ｓとを形成する。本実施例においては、ｐＭＯＳのゲー
ト電極のみを平面上で蛇行させたことによりｐＭＯＳの
ゲート幅を、ｎＭＯＳのそれよりも約６０％長く作製で
きた。
をコントロールするためのイオン注入を行い、厚さ２０
ｎｍ程度のゲート酸化膜１５を形成した後、ゲート電極
を形成するためのポリシリコンを０．５μｍの膜厚に成
長させる。そして、図１の（ａ）に示されるように、ｎ
ＭＯＳが形成されるｐ型活性領域１７では直線状の、ま
たｐＭＯＳが形成されるｎ型活性領域１６ではジグザグ
に蛇行するゲート電極１８を、ポリシリコン膜のパター
ニングにより形成する。この後、ソース・ドレイン領域
を形成するためのイオン注入を行い、ｐＭＯＳとｎＭＯ
Ｓとを形成する。本実施例においては、ｐＭＯＳのゲー
ト電極のみを平面上で蛇行させたことによりｐＭＯＳの
ゲート幅を、ｎＭＯＳのそれよりも約６０％長く作製で
きた。
【００１０】図２の（ａ）は、本発明の第２の実施例を
示す平面図、図２の（ｂ）は、そのＢ−Ｂ線断面図であ
る。図２において、図１に示した第１の実施例の部分と
対応する部分には下１桁が共通する番号が付されてい
る。本実施例を作製するには、まず第１の実施例と同様
に、ｎ型活性領域２６、ｐ型活性領域２７を形成する。
示す平面図、図２の（ｂ）は、そのＢ−Ｂ線断面図であ
る。図２において、図１に示した第１の実施例の部分と
対応する部分には下１桁が共通する番号が付されてい
る。本実施例を作製するには、まず第１の実施例と同様
に、ｎ型活性領域２６、ｐ型活性領域２７を形成する。
【００１１】次に、素子分離絶縁膜２３および、ｐ型活
性領域２７をフォトレジストで覆い、これをマスクとし
て等方性エッチングを行い、２μｍ程度の溝を形成す
る。次に、しきい値電圧をコントロールするためのイオ
ン注入を行い、続いて厚さ２０ｎｍ程度のゲート酸化膜
１５を形成する。さらに膜厚０．５μｍのポリシリコン
層を用いてゲート電極１８を形成した後、ソース・ドレ
イン形成用のイオン注入を行って、ｐＭＯＳおよびｎＭ
ＯＳを形成する。
性領域２７をフォトレジストで覆い、これをマスクとし
て等方性エッチングを行い、２μｍ程度の溝を形成す
る。次に、しきい値電圧をコントロールするためのイオ
ン注入を行い、続いて厚さ２０ｎｍ程度のゲート酸化膜
１５を形成する。さらに膜厚０．５μｍのポリシリコン
層を用いてゲート電極１８を形成した後、ソース・ドレ
イン形成用のイオン注入を行って、ｐＭＯＳおよびｎＭ
ＯＳを形成する。
【００１２】この実施例によれば、従来構造のＷ（ゲー
ト幅）を１０μｍとした場合、２μｍ程度の溝を作製す
れば、従来に比べゲート幅を約２０％長く作製できる。
この実施例は、第１の実施例と比較して、ソース・ドレ
インのコンタクト位置を制限されずに済むようになるた
め、先の実施例よりも配線性がよくなる。
ト幅）を１０μｍとした場合、２μｍ程度の溝を作製す
れば、従来に比べゲート幅を約２０％長く作製できる。
この実施例は、第１の実施例と比較して、ソース・ドレ
インのコンタクト位置を制限されずに済むようになるた
め、先の実施例よりも配線性がよくなる。
【００１３】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではない。例え
ば、ｎＭＯＳをｐ型島領域内に形成するようにすること
ができ、また、蛇行したゲート電極は滑らかな曲線状に
曲るものであってもよい。さらに、第２実施例では１本
の溝を形成したのみであったが、複数本の溝を形成して
基板表面を波形にしてもよい。
本発明はこれら実施例に限定されるものではない。例え
ば、ｎＭＯＳをｐ型島領域内に形成するようにすること
ができ、また、蛇行したゲート電極は滑らかな曲線状に
曲るものであってもよい。さらに、第２実施例では１本
の溝を形成したのみであったが、複数本の溝を形成して
基板表面を波形にしてもよい。
【００１４】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
ゲートアレイは、ｐチャネルＭＯＳトランジスタのゲー
ト電極を平面上であるいは上下方向に蛇行するようにし
たものであるので、本発明によれば、ｎ型活性領域とｐ
型活性領域の面積をほぼ等しく保ちながら、ｐチャネル
ＭＯＳトランジスタのゲート幅をｎチャネルＭＯＳトラ
ンジスタのそれより長くすることができる。
ゲートアレイは、ｐチャネルＭＯＳトランジスタのゲー
ト電極を平面上であるいは上下方向に蛇行するようにし
たものであるので、本発明によれば、ｎ型活性領域とｐ
型活性領域の面積をほぼ等しく保ちながら、ｐチャネル
ＭＯＳトランジスタのゲート幅をｎチャネルＭＯＳトラ
ンジスタのそれより長くすることができる。
【００１５】従って、本発明によれば、セル面積を増加
させることなく、ｐチャネルＭＯＳトランジスタ側のＷ
／Ｌを大きくすることができ、正孔の移動度の低さを補
い、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳ
トランジスタの立ち上がり、立ち下がりの速度の不均衡
を解消することができる。また、高速動作のためにｐチ
ャネルＭＯＳトランジスタを並列にして使う必要がなく
なり、セルの有効活用ができるようになる。
させることなく、ｐチャネルＭＯＳトランジスタ側のＷ
／Ｌを大きくすることができ、正孔の移動度の低さを補
い、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳ
トランジスタの立ち上がり、立ち下がりの速度の不均衡
を解消することができる。また、高速動作のためにｐチ
ャネルＭＯＳトランジスタを並列にして使う必要がなく
なり、セルの有効活用ができるようになる。
【図１】本発明の第１の実施例を示す平面図と断面図。
【図２】本発明の第２の実施例を示す平面図と断面図。
【図３】従来例の平面図と断面図。
１１、２１、３１ ｐ型シリコン基板 １２、２２、３２ ｎ型島領域 １３、２３、３３ 素子分離絶縁膜 １４、２４、３４ チャネルストッパ １５、２５、３５ ゲート酸化膜 １６、２６、３６ ｎ型活性領域 １７、２７、３７ ｐ型活性領域 １８、２８、３８ ゲート電極
Claims (1)
- 【請求項１】 半導体基板の一主面上にｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタとが規
則的に配置されている相補型ゲートアレイにおいて、 ｐチャネルＭＯＳトランジスタのゲート幅がｎチャネル
ＭＯＳトランジスタのゲート幅より長くなされているこ
とを特徴とする相補型ゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321217A JPH05136382A (ja) | 1991-11-08 | 1991-11-08 | 相補型ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321217A JPH05136382A (ja) | 1991-11-08 | 1991-11-08 | 相補型ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136382A true JPH05136382A (ja) | 1993-06-01 |
Family
ID=18130117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321217A Pending JPH05136382A (ja) | 1991-11-08 | 1991-11-08 | 相補型ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136382A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204020A (ja) * | 1995-01-30 | 1996-08-09 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP2005005625A (ja) * | 2003-06-13 | 2005-01-06 | Toyota Industries Corp | Ｍｉｓトランジスタ及びｃｍｏｓトランジスタ |
| CN109524306A (zh) * | 2017-09-18 | 2019-03-26 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
-
1991
- 1991-11-08 JP JP3321217A patent/JPH05136382A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204020A (ja) * | 1995-01-30 | 1996-08-09 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP2005005625A (ja) * | 2003-06-13 | 2005-01-06 | Toyota Industries Corp | Ｍｉｓトランジスタ及びｃｍｏｓトランジスタ |
| JP4723797B2 (ja) * | 2003-06-13 | 2011-07-13 | 財団法人国際科学振興財団 | Ｃｍｏｓトランジスタ |
| US8314449B2 (en) | 2003-06-13 | 2012-11-20 | Foundation For Advancement Of International Science | MIS transistor and CMOS transistor |
| CN109524306A (zh) * | 2017-09-18 | 2019-03-26 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN109524306B (zh) * | 2017-09-18 | 2022-03-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
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