CN109524306A - 晶体管的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000000463 material Substances 0.000 claims description 57
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000006356 dehydrogenation reaction Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 230000008439 repair process Effects 0.000 claims description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 9
- 229910052739 hydrogen Inorganic materials 0.000 claims description 9
- 239000001257 hydrogen Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052805 deuterium Inorganic materials 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 185
- 239000007789 gas Substances 0.000 description 48
- 229910052710 silicon Inorganic materials 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 230000008569 process Effects 0.000 description 17
- 150000002500 ions Chemical class 0.000 description 14
- 239000012535 impurity Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 3
- 229910052986 germanium hydride Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- PXBRQCKWGAHEHS-UHFFFAOYSA-N dichlorodifluoromethane Chemical compound FC(F)(Cl)Cl PXBRQCKWGAHEHS-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229930002839 ionone Natural products 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- -1 oxonium ion Chemical class 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Abstract
本发明提供了一种晶体管的形成方法，其包括：提供衬底；在拟形成所述晶体管的栅极的区域周围形成外牺牲侧墙；在所述外牺牲侧墙两侧的衬底内均形成凹槽；去除所述外牺牲侧墙，在拟形成所述栅极的区域周围形成外侧墙，所述外侧墙的介电常数小于所述外牺牲侧墙的介电常数；形成作为源极、漏极的应力层，所述应力层至少部分位于凹槽之内。通过将介电常数较大的外牺牲侧墙替换为介电常数较小的外侧墙，栅极，作为源极、漏极的应力层，以及栅极周围的外侧墙所形成的寄生电容得以减小，提高了晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶体管的形成方法。
背景技术
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过嵌入式应力层来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS晶体管中的电子，PMOS晶体管中的空穴)迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。
如图1所示，现有一种采用嵌入式应力层的晶体管包括衬底1、位于衬底1上的栅极2、以及位于栅极2周围的外侧墙3，栅极2两侧的衬底1内均形成有凹槽4，凹槽4内形成有作为源极、漏极的应力层5。
然而，在实际应用中发现，栅极2、应力层5，以及栅极2与应力层5之间的外侧墙3会形成较高的寄生电容，从而影响了晶体管的性能。
发明内容
本发明要解决的技术问题是：现有晶体管的栅极、作为源极和漏极的嵌入式应力层，以及栅极与应力层之间的外侧墙会形成较大的寄生电容，影响了晶体管的性能。
为了解决上述问题，本发明的一个实施例提供了一种晶体管的形成方法，其包括：提供衬底；在拟形成所述晶体管的栅极的区域周围形成外牺牲侧墙；在所述外牺牲侧墙两侧的衬底内均形成凹槽；去除所述外牺牲侧墙，在拟形成所述栅极的区域周围形成外侧墙，所述外侧墙的介电常数小于所述外牺牲侧墙的介电常数；形成作为源极、漏极的应力层，所述应力层至少部分位于所述凹槽之内。
可选地，所述外侧墙的材料包括氧化硅。
可选地，所述外牺牲侧墙的材料包括氮化硅。
可选地，形成所述外牺牲侧墙的步骤包括：
形成外牺牲侧墙材料层，所述外牺牲侧墙材料层至少覆盖在拟形成所述栅极的区域周围，以及所述衬底的表面；
进行去氢处理，以去除所述外牺牲侧墙材料层内的氢，然后，对所述外牺牲侧墙材料层进行回刻，以形成所述外牺牲侧墙；或者，
对所述外牺牲侧墙材料层进行回刻，以形成所述外牺牲侧墙，然后，进行去氢处理，以去除所述外牺牲侧墙内的氢。
可选地，所述去氢处理在包含氧的气体氛围下进行。
可选地，所述晶体管为PMOS晶体管，所述凹槽为sigma型。
可选地，形成所述应力层的方法包括：
形成埋藏应力层，所述埋藏应力层至少有部分位于所述凹槽之内；
在所述埋藏应力层之上形成盖帽应力层，所述盖帽应力层至少有部分位于所述凹槽之外。
可选地，所述埋藏应力层包括覆盖所述凹槽的表面的种子层和覆盖所述种子层的体层。
可选地，所述埋藏应力层的形成步骤在去除所述外牺牲侧墙的步骤之前进行，所述盖帽应力层的形成步骤在形成所述外侧墙的步骤之后进行。
可选地，在形成所述外侧墙之后，在形成所述盖帽应力层之前，还包括：进行修复处理，以修复所述衬底表面的晶格损伤。
可选地，所述修复处理在包含氘的气体氛围下进行。
可选地，所述栅极为金属栅极。
可选地，还包括：
在形成所述外牺牲侧墙之前，在拟形成所述栅极的区域形成伪栅结构，所述外牺牲侧墙覆盖所述伪栅结构的侧壁；
在形成所述应力层之后，去除所述伪栅结构以形成栅极沟槽；
在所述栅极沟槽内形成所述栅极。
可选地，所述应力层的一部分位于所述凹槽内、一部分伸出所述凹槽。
在本发明的技术方案中，先在拟形成栅极的区域周围形成外牺牲侧墙，用以在衬底内拟形成源极、漏极的区域形成凹槽(如sigma型凹槽)，然后去除介电常数较大的外牺牲侧墙、在外牺牲侧墙所在位置形成介电常数较小的外侧墙，即将介电常数较大的外牺牲侧墙替换为介电常数较小的外侧墙，这样一来，栅极，部分位于凹槽内、部分突出凹槽外的作为源极、漏极的应力层(即嵌入式应力层)，以及栅极周围的外侧墙所形成的寄生电容得以减小，提高了晶体管的性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本发明的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1是现有一种采用了嵌入式应力层的晶体管的剖面示意图；
图2是本发明的一个实施例中晶体管的形成方法流程图；
图3至图14是本发明的一个实施例中晶体管在各个制作阶段的剖面示意图。
具体实施方式
如前所述，现有晶体管的栅极、作为源极和漏极的嵌入式应力层，以及栅极与应力层之间的外侧墙会形成较大的寄生电容，影响了晶体管的性能。
继续参考图1，经研究发现，造成上述寄生电容较大的原因在于外侧墙3选用了介电常数较大的氮化硅，采用氮化硅的原因在于，能够进行刻蚀以在材质为硅的衬底1内形成sigma型凹槽4。
鉴于上述原因，本发明提供了一种改进的方案，其先在拟形成栅极的区域周围形成外牺牲侧墙，然后将介电常数较大的外牺牲侧墙替换为介电常数较小的外侧墙，这样一来，栅极，部分位于凹槽内、部分突出凹槽外的作为源极、漏极的应力层，以及栅极周围的外侧墙所形成的寄生电容得以减小，提高了晶体管的性能。
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图2是本发明的一个实施例中晶体管的形成方法流程图，图3至图14是本发明的一个实施例中晶体管在各个制作阶段的剖面示意图，下面结合图2至图14对本实施例的晶体管形成方法做具体介绍。
参考图3，首先，执行图2中的步骤S1，提供衬底1。
衬底1的材料包括硅、锗、锗化硅、砷化镓等半导体材料，还可以是复合结构如绝缘体上硅。本领域的技术人员可以根据衬底1上形成的半导体器件选择衬底1的类型，因此衬底1的类型不应限制本发明的保护范围。本实施例中，衬底1的材料为硅。
继续参考图3，接着，执行图2中的步骤S2，在衬底1上拟形成栅极的区域形成伪栅结构2。
在本实施例中，晶体管的栅极采用后栅(gate last)工艺形成，所谓后栅工艺是指先在拟形成栅极的区域形成伪栅结构，再去除伪栅结构以形成栅极沟槽，接着在栅极沟槽的位置形成栅极。关于如何利用后栅工艺形成栅极将在后面步骤详细说明。
在本实施例中，伪栅结构2包括伪栅介质层20、位于伪栅介质层20之上的伪栅极21和位于伪栅极21之上的硬掩膜层22。进一步地，伪栅介质层20为低k材料(如氧化硅、氮化硅等)，伪栅极21为多晶硅，硬掩膜层22为氮化硅。
在本实施例中，伪栅结构2的形成方法包括：在衬底1上形成伪栅介质材料层、位于所述伪栅介质材料层之上的伪栅材料层、位于所述伪栅材料层之上的硬掩膜材料层；在所述硬掩膜材料层上形成图形化光刻胶层，所述图形化光刻胶层用于定义栅极的形状和位置；以所述图形化光刻胶层为掩膜，对所述硬掩膜材料层、伪栅材料层、伪栅介质材料层进行刻蚀，以形成伪栅结构2；去除所述图形化光刻胶层。
继续参考图3，接着，执行图2中的步骤S3，在伪栅结构2的周围(即拟形成栅极的区域周围)形成内侧墙3。
内侧墙3可以选用任何适于用作侧墙的材料，在本实施例中，内侧墙3的材料为氮化硅，在其他实施例中，内侧墙3的材料也可以选用氧化硅、SiNC、SiCB等。
在本实施例中，内侧墙3的形成方法包括：形成内侧墙材料层，该内侧墙材料层覆盖衬底1、伪栅结构2的侧壁和顶部；对所述内侧墙材料层进行回刻，以形成内侧墙3。
形成内侧墙3之后，可以进行离子注入，以在衬底1内拟形成源极、漏极的区域形成轻掺杂区域(LDD，未图示)。
参考图4至图7，接着，执行图2中的步骤S4，在伪栅结构2的周围(即拟形成栅极的区域周围)形成外牺牲侧墙40，外牺牲侧墙40覆盖内侧墙3，接着，在外牺牲侧墙40两侧的衬底1内均形成凹槽5。
参考图7所示，在本实施例中，晶体管为平面型PMOS晶体管，凹槽5设置为sigma型。为了使凹槽5能够成型为sigma型，要求衬底1与外牺牲侧墙40之间具备较大的刻蚀选择比，即，在对衬底1进行刻蚀以形成凹槽5时，外牺牲侧墙40能几乎不被刻蚀或者被刻蚀得很少。基于该要求，在本实施例中，外牺牲侧墙40的材料选用氮化硅，这样材质为硅的衬底1与外牺牲侧墙40之间能够获得较大的刻蚀选择比。
在本实施例中，外牺牲侧墙40的形成方法包括：
如图4所示，形成材质为氮化硅的外牺牲侧墙材料层4，外牺牲侧墙材料层4覆盖衬底1的表面，还覆盖外牺牲侧墙40和伪栅结构2的顶部(即覆盖在拟形成栅极的区域周围)。外牺牲侧墙材料层4采用沉积(如化学气相沉积、原子层沉积等)工艺形成，该沉积工艺采用包含硅烷和氨气的混合气体进行化学反应，生成SiNxHy，即，生成的氮化硅(即外牺牲侧墙材料层4)中含有氢。然而，外牺牲侧墙材料层4内的氢会吸附衬底1内的P型杂质或N型杂质(如衬底1内拟形成源极、漏极区域的杂质)，使衬底1的该杂质流失，造成晶体管的串联电阻较高、工作电流小，因而需要对外牺牲侧墙材料层4进行去氢处理。
如图5所示，进行去氢处理P1，以去除外牺牲侧墙材料层4内的氢。因氧很容易与氢结合，从而达到去氢的目的，故在本实施例中，去氢处理P1在包含氧的气体氛围下进行。进一步地，去氢处理P1在包含O3的气体氛围下进行，其工艺参数包括：O3的流量为1sccm至100sccm，反应腔室压强为0.05托至50托，腔室温度为450度至800度。具体地，该去氢处理P1可以在炉管中进行。
结合图5至图6所示，对外牺牲侧墙材料层4进行回刻，以形成外牺牲侧墙40。
在本实施例的变换例中，上述去氢处理P1的步骤、对外牺牲侧墙材料层4进行回刻的步骤的先后顺序对调，即，形成外牺牲侧墙材料层4之后，先对外牺牲侧墙材料层4进行回刻以形成外牺牲侧墙40，再对外牺牲侧墙40进行去氢处理。与该变换例的方案相比，本实施例的方案能够更早的去除外牺牲侧墙材料层4(或外牺牲侧墙40)内的氢，因而能够更多地抑制衬底1内的杂质流失。
参考图7，凹槽5设置在衬底1中拟形成源极、漏极的区域，后续通过向凹槽5内填充应力层形成源极、漏极。通过将凹槽5设置为sigma型，可以提高后续在凹槽5内形成的应力层与晶体管的沟道区域之间的接触面积，提高沟道区域受到的应力作用，从而更显著地提高载流子迁移率。
本实施例中，采用干法刻蚀与湿法刻蚀相结合的工艺形成sigma型凹槽5。具体的，首先，采用干法刻蚀工艺刻蚀衬底1，形成侧壁垂直的开口，所述干法刻蚀工艺采用的刻蚀气体为Cl2、CCl2F2、HBr或HCl。然后，采用湿法刻蚀工艺继续沿开口刻蚀衬底1，由于衬底1各个晶向上的刻蚀速率不同，最终形成sigma型凹槽5。所述湿法刻蚀采用的刻蚀溶液为氢氧化钾溶液或四甲基氢氧化铵(TMAH)溶液。
参考图8，接着，执行图2中的步骤S5，形成埋藏应力层6，埋藏应力层6至少有部分位于凹槽5之内，在图中以埋藏应力层6的表面与衬底1的表面齐平为例。
在本实施例中，埋藏应力层6包括覆盖凹槽5的表面的种子层60和覆盖种子层60的体层61，种子层60和体层61的材料均为SiGe，以对PMOS晶体管的沟道区域施加压应力，以提高PMOS晶体管的沟道区域内的空穴的迁移率。
由于种子层60与体层61之间的晶格常数差异较小，与直接在凹槽5内壁表面形成体层61相比，在种子层60上形成体层61可以减少体层61内的缺陷。
进一步地，在本实施例中，采用选择性外延工艺形成种子层60，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得种子层60仅形成在凹槽5的内壁表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的种子层60内的Ge含量，所述Ge含量为Ge的摩尔百分比。
本实施例中，种子层60内的Ge含量为5％～25％，种子层60内的Ge含量较低，使得种子层60的晶格常数与衬底1的晶格常数差距较小，由于晶格结构具有弛豫特性，从而使得种子层60与衬底1的界面上不存在或仅存在少量缺陷，随着种子层60厚度的增加，种子层60内的缺陷数量也逐渐减少至消失。本实施例中，种子层60的厚度为20nm～30nm，使得种子层60表面没有缺陷，进而提高后续在种子层60表面形成的体层61的质量。
种子层60内的Ge含量可以均匀分布，在本发明的其他实施例中，种子层60内的Ge含量也可以随着种子层60的厚度增加，从种子层60与凹槽5界面至种子层60表面，Ge的含量逐渐升高，从而进一步降低种子层60与凹槽5内壁的晶格常数差异，进一步减少种子层60内的缺陷。
进一步地，在本实施例中，采用选择性外延工艺形成体层61，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得体层61仅形成在种子层60表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的体层61内的Ge含量，所述Ge含量为Ge的摩尔百分比。
体层61内的Ge含量大于种子层60的Ge含量，可以提高体层61与衬底1之间的晶格常数差距，从而对晶体管的沟道区域施加较大的应力。本实施例中，体层61内的Ge含量为25％～45％。
体层61内的Ge含量可以均匀分布，在本发明的其他实施例中，体层61内的Ge含量也可以随着体层61的厚度增加，逐渐升高，从而进一步降低体层61与种子层60界面上的晶格常数差异，减少体层61内的缺陷。
在本发明的其他实施例中，在接近体层61的顶部表面区域，所述Ge的含量可以逐渐下降，以降低后续在体层61表面形成的过渡层与体层61之间的晶格差异，从而提高后续形成的过渡层的质量。
本实施例中，体层61内还可以具有P型掺杂离子，所述P型掺杂离子为B、Ga或In，所述P型掺杂离子可以为PMOS晶体管提供载流子。
可以在采用选择性外延工艺形成体层61的过程中，采用原位掺杂工艺，使形成的体层61内具有P型掺杂离子。本实施例中，形成体层61的选择性外延工艺的外延气体中还包括掺杂气体，所述掺杂气体包括B2H6的等含有P型掺杂离子的气体，所述掺杂气体的流量为1sccm～1000sccm。体层61内的P型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
参考图8至图9，接着，执行图2中的步骤S6，去除外牺牲侧墙40。
可以采用干法刻蚀或湿法刻蚀的方法去除外牺牲侧墙40，在本实施例中，选用干法刻蚀来去除外牺牲侧墙40，以减小对已形成结构的损伤。
参考图10，接着，执行图2中的步骤S7，在伪栅结构2的周围(即拟形成栅极的区域周围)形成覆盖内侧墙3的外侧墙7，外侧墙7的介电常数小于外牺牲侧墙40(参考图8)的介电常数。需说明的是，在本发明的技术方案中，所谓外侧墙7是指栅极(或伪栅结构)的周围最外侧的侧墙。
在本实施例中，外侧墙7的材料为氧化硅，其介电常数小于材质为氮化硅的外牺牲侧墙。但需说明的是，在本发明的技术方案中，外侧墙7的材质并不应局限于此，例如，其也可以采用介电常数位于氧化硅和氮化硅之间的材料。
在本实施例中，外侧墙7的形成方法包括：形成覆盖衬底1、内侧墙3、以及伪栅结构2顶部的外侧墙材料层；对所述外侧墙材料层进行回刻，以形成外侧墙7。
参考图11至图12，接着，执行图2中的步骤S8，在埋藏应力层6之上形成盖帽应力层62，盖帽应力层62至少有部分位于凹槽5之外，即，盖帽应力层62突出于衬底1的表面，在图中以整个盖帽应力层62位于凹槽5之外为例。
在形成盖帽应力层62之前，如图11所示，进行修复处理P2，以修复衬底1表面的晶格损伤，从而在后续利用外延生长工艺形成盖帽应力层62时，能够提高盖帽应力层62的质量。进一步地，修复处理P2在包含氘的气体氛围下进行，其工艺参数包括：氘气的流量为100sccm至1000sccm，反应腔室压强为0.05托至50托，腔室温度为250度至650度。
堆叠的盖帽应力层62和埋藏应力层6用于形成作为源极、漏极的应力层。与埋藏应力层6相同，盖帽应力层62也可以对晶体管的沟道区域施加一定的应力。
本实施例中，盖帽应力层62的材料为SiGe。在本实施例的变换例中，盖帽应力层62的材料也可以为Si、Sn至少其中之一。采用选择性外延工艺形成盖帽应力层62，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述盖帽应力层62仅形成在嵌入层6的表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的盖帽应力层62内的Ge含量，所述Ge含量为Ge的摩尔百分比。
本实施例中，盖帽应力层62内的Ge含量为1％～15％，且盖帽应力层62内的Ge含量可以均匀分布。盖帽应力层62内还可以具有P型掺杂离子，所述P型掺杂离子为B、Ga或In，所述P型掺杂离子可以降低盖帽应力层62的电阻，从而降低晶体管的源极和漏极的电阻。所述P型掺杂离子也可以为源极和漏极提供载流子。
可以在采用选择性外延工艺形成盖帽应力层62的过程中，采用原位掺杂工艺，使形成的盖帽应力层62内具有P型掺杂离子。本实施例中，形成盖帽应力层62的选择性外延工艺的外延气体中还包括掺杂气体，所述掺杂气体包括B2H6的等含有P型掺杂离子的气体，所述掺杂气体的流量为1sccm～1000sccm。盖帽应力层62内的P型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
进一步地，在本实施例中，在形成盖帽应力层62之后，将氧离子、氟离子至少其中之一注入源极、漏极，以抑制源极、漏极内的杂质扩散，从而改善短沟道效应，另外，还可以提高源极、漏极内杂质的激活浓度。
参考图12至图13，接着，执行图2中的步骤S9，去除伪栅结构2以形成栅极沟槽G。
在本实施例中，栅极沟槽G的形成方法包括：形成覆盖衬底1、盖帽应力层62、外侧墙7以及伪栅结构2的层间介电层8；进行平坦化处理，直至露出伪栅结构2的硬掩膜层22，在此步骤中，硬掩膜层22作为研磨停止层；去除伪栅结构2，以形成栅极沟槽G。
参考图14，接着，执行图2中的步骤S10，在栅极沟槽G内形成栅极9。
在本实施例中，栅极9为金属栅极，其形成方法包括：形成覆盖层间介电层8的上表面并填充栅极沟槽G的金属层；对该金属层进行平坦化处理，以去除超出层间介电层8的上表面的金属层，剩余的填充在栅极沟槽G内的金属层构成栅极9。栅极9、栅极9周围的外侧墙7、以及凹槽5内的应力层(包括埋藏应力层6和盖帽应力层62)会形成寄生电容。
在本发明所给上述实施例的基础之上，可以对上述实施例作出以下变形：
第一变换例：在衬底内形成凹槽之后，先去除外牺牲侧墙，接着在外牺牲侧墙的所在位置形成外侧墙，然后先后形成埋藏应力层、盖帽应力层。在该变换例中，埋藏应力层和盖帽应力层可以无需先后形成，而是一次性形成应力层，应力层的一部分位于凹槽内，另一部分伸出凹槽之外。
第二变换例：埋藏应力层与盖帽应力层的成分完全相同。
第三变换例：源极、漏极所在的凹槽为矩形。
第四变换例：晶体管为NMOS晶体管，应力层的材料包括SiC。
第五变换例：晶体管为非金属晶体管(如多晶硅栅极晶体管)，在这种情况下，无需采用后栅工艺形成栅极，具体地：先在衬底上形成栅极；然后，在栅极的周围形成内侧墙；接着，在栅极的周围形成覆盖内侧墙的外牺牲侧墙；然后，在栅极两侧的衬底内形成凹槽；接着，在凹槽内形成埋藏应力层；然后，去除外牺牲侧墙；接着，在栅极的周围形成覆盖内侧墙的外侧墙；然后，进行修复处理，以修复衬底表面的晶格损伤；接着，在埋藏应力层之上形成盖帽应力层；然后，形成覆盖栅极、衬底、盖帽应力层的层间介电层，在该层间介电层内形成互连结构。
第六变换例：晶体管为鳍式场效应晶体管，此时衬底包括位于表面的鳍部，栅极横跨鳍部。
第七变换例：作为源极、漏极的应力层不包含盖帽应力层。
由上述可知，在本发明的技术方案中，先在拟形成栅极的区域周围形成外牺牲侧墙，用以在衬底内拟形成源极、漏极的区域形成凹槽(如sigma型凹槽)，然后去除介电常数较大的外牺牲侧墙、在外牺牲侧墙所在位置形成介电常数较小的外侧墙，即将介电常数较大的外牺牲侧墙替换为介电常数较小的外侧墙，这样一来，栅极，部分位于凹槽内、部分突出凹槽外的作为源极、漏极的应力层(即嵌入式应力层)，以及栅极周围的外侧墙所形成的寄生电容得以减小，提高了晶体管的性能。
至此，已经详细描述了根据本发明实施例的半导体装置及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。
Claims (14)
1.一种晶体管的形成方法，其特征在于，包括：
提供衬底；
在拟形成所述晶体管的栅极的区域周围形成外牺牲侧墙；
在所述外牺牲侧墙两侧的衬底内均形成凹槽；
去除所述外牺牲侧墙，在拟形成所述栅极的区域周围形成外侧墙，所述外侧墙的介电常数小于所述外牺牲侧墙的介电常数；
形成作为源极、漏极的应力层，所述应力层至少部分位于所述凹槽之内。
2.如权利要求1所述的形成方法，其特征在于，所述外侧墙的材料包括氧化硅。
3.如权利要求1所述的形成方法，其特征在于，所述外牺牲侧墙的材料包括氮化硅。
4.如权利要求3所述的形成方法，其特征在于，形成所述外牺牲侧墙的步骤包括：
形成外牺牲侧墙材料层，所述外牺牲侧墙材料层至少覆盖在拟形成所述栅极的区域周围，以及所述衬底的表面；
进行去氢处理，以去除所述外牺牲侧墙材料层内的氢，然后，对所述外牺牲侧墙材料层进行回刻，以形成所述外牺牲侧墙；或者，
对所述外牺牲侧墙材料层进行回刻，以形成所述外牺牲侧墙，然后，进行去氢处理，以去除所述外牺牲侧墙内的氢。
5.如权利要求4所述的形成方法，其特征在于，所述去氢处理在包含氧的气体氛围下进行。
6.如权利要求1所述的形成方法，其特征在于，所述晶体管为PMOS晶体管，所述凹槽为sigma型。
7.如权利要求6所述的形成方法，其特征在于，形成所述应力层的方法包括：
形成埋藏应力层，所述埋藏应力层至少有部分位于所述凹槽之内；
在所述埋藏应力层之上形成盖帽应力层，所述盖帽应力层至少有部分位于所述凹槽之外。
8.如权利要求7所述的形成方法，其特征在于，所述埋藏应力层包括覆盖所述凹槽的表面的种子层和覆盖所述种子层的体层。
9.如权利要求7所述的形成方法，其特征在于，所述埋藏应力层的形成步骤在去除所述外牺牲侧墙的步骤之前进行，所述盖帽应力层的形成步骤在形成所述外侧墙的步骤之后进行。
10.如权利要求9所述的形成方法，其特征在于，在形成所述外侧墙之后，在形成所述盖帽应力层之前，还包括：进行修复处理，以修复所述衬底表面的晶格损伤。
11.如权利要求10所述的形成方法，其特征在于，所述修复处理在包含氘的气体氛围下进行。
12.如权利要求1至11任一项所述的形成方法，其特征在于，所述栅极为金属栅极。
13.如权利要求12所述的形成方法，其特征在于，还包括：
在形成所述外牺牲侧墙之前，在拟形成所述栅极的区域形成伪栅结构，所述外牺牲侧墙覆盖所述伪栅结构的侧壁；
在形成所述应力层之后，去除所述伪栅结构以形成栅极沟槽；
在所述栅极沟槽内形成所述栅极。
14.如权利要求1至11任一项所述的形成方法，其特征在于，所述应力层的一部分位于所述凹槽内、一部分伸出所述凹槽。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| CN109524306A true CN109524306A (zh) | 2019-03-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710838816.5A Active CN109524306B (zh) | 2017-09-18 | 2017-09-18 | 晶体管的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109524306B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN106328707A (zh) * | 2015-07-06 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其制作方法 |
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