CN103972109A - 减小负偏压温度不稳定性的mos器件制作方法 - Google Patents
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Abstract
一种减小负偏压温度不稳定性的MOS器件制作方法，包括依次执行下述步骤：在衬底中进行阱注入形成P型阱以及N型阱；在衬底表面制作栅极氧化层；在栅极氧化层表面进行栅极层的淀积；对栅极层进行光刻以形成在P型阱上形成PMOS栅极，在N型阱上形成NMOS栅极；在硅片表面淀积氮化硅薄膜一；利用UV光对硅片进行照射；在PMOS栅极和NMOS栅极的侧边分别制作栅极侧墙一；进行轻掺杂注入在P型阱中形成PMOS轻掺杂源漏结构，并在N型阱中形成NMOS轻掺杂源漏结构；在器件表面淀积氮化硅薄膜；在栅极侧墙一侧边制作形成侧墙二；进行源漏注入形成，从而在P型阱中形成PMOS源漏极，在N型阱中形成NMOS源漏极。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种减小负偏压温度不稳定性(NBTI：Negative Bias Temperature Instability)的CMOS器件制作方法。
背景技术
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小。由于MOSFET晶体管尺寸的急剧减小，栅氧化层的厚度减小至2nm甚至更薄。在MOS器件按比例缩小尺寸的同时，工作电压并未相应地等比例降低，这使得MOS器件的沟道电场和氧化层电场显著增加，NBTI效应引起的退化日益显著。NBTI，即负偏压温度不稳定性，通常指PMOS管在高温、强场负栅压作用下表现得器件性能退化。电性温度在80-250度的范围内，如图1所示。NBTI退化表现为器件的关态电流(Ioff)增大，阈值电压(Vth)负向漂移，跨导(Gm)和漏电流(Ids)减小等。此外，为了提高晶体管性能，减小栅氧化层的漏电流，在栅氧化层中引入N原子已经成为一种工艺标准，但是，N原子的引入在一定程度上加剧了器件NBTI退化。
在对NBTI退化机理的研究中，普遍认为是SiO2/Si界面发生的Si的悬挂键引起的。在NBTI应力过程中，氧化层固定电荷和由于表面空穴参与而产生的界面陷阱(Si3≡Si·)是引起NBTI效应的主要原因。而在固定电荷和界面陷阱造成的NBTI效应中Si-H键都起了关键的作用。在NBTI应力条件下，空穴在电场的作用下可以使Si-H键分解，从而形成界面陷阱，如图2A和图2B所示，造成器件的退化。反应方程式如下：
界面陷阱Si3≡SiH→Si3≡Si·+H0
Si3≡SiH+H+→Si3≡Si·+H2
氧化层电荷O3≡SiH→O3≡Si·+H0
O3≡SiH+H+→O3≡Si·+H2
但是，在CMOS器件栅氧化层中H作为固定电荷和界面陷阱中Si的主要成键物质，是最常见和不可避免的杂质，并在NBTI反应过程中起主要作用。在现在的CMOS工艺流程中，已经采取了相关措施来抑制NBTI效应。比如在SiO2/Si界面处通过氘(D)的缺陷钝化，在提高器件可靠性方面有很大优势。因为根据动态同位素效应，打破与氘形成的Si-D键比与氢形成的Si-H键更困难一些。但是在工艺中实现这种钝化中也存在着重要的问题。在已有的生产线上，通常是通过在通孔形成之后的氘气退火来完成界面的氘化，但是在生产线中后段执行界面的氘化。另外一种方法是，通过减少器件制作工艺中H的引入来减少SiO2/Si界面处的Si-H键数目也能显著提高器件的NBTI性能。但是由于在器件的制作过程中，许多工艺中诸如膜淀积、刻蚀、离子注入和清洗等中存在氢，这些氢在热预算的驱动下，会扩散到SiO2/Si界面，与Si悬挂键结合形成Si-H键，从而加剧了NBTI效应
因此，如何提供一种能减小MOS器件制作过程中引入氢的工艺方法，从而减少SiO2/Si界面处Si-H键的数目，进而可以提高NBTI性能，已经成为一个比较重要的问题。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够减小负偏压温度不稳定性的MOS器件制作方法。
为了实现上述技术目的，根据本发明，提供了一种减小负偏压温度不稳定性的MOS器件制作方法，其依次执行下述步骤：
第一步骤，在衬底中进行阱注入形成P型阱以及N型阱；
第二步骤，在衬底表面制作栅极氧化层；
第三步骤，在栅极氧化层表面进行栅极层的淀积；
第四步骤，对栅极层进行光刻以形成在P型阱上形成PMOS栅极，在N型阱上形成NMOS栅极；
第五步骤，在硅片表面淀积氮化硅薄膜一；
第六步骤，利用UV光对硅片进行照射；
第七步骤，在PMOS栅极和NMOS栅极的侧边分别制作栅极侧墙一；
第八步骤，进行轻掺杂注入在P型阱中形成PMOS轻掺杂源漏结构，并在N型阱中形成NMOS轻掺杂源漏结构；
第九步骤，在器件表面淀积氮化硅薄膜；
第十步骤，在栅极侧墙一侧边制作形成侧墙二；
第十一步骤，进行源漏注入形成，从而在P型阱中形成PMOS源漏极，在N型阱中形成NMOS源漏极。
优选地，在第一步骤中，通过磷掺杂形成N阱，通过B掺杂形成P阱。
优选地，第三步骤中，淀积的栅极层的材料是多晶硅。
优选地，在第五步骤中，栅极侧墙一的形成包括多晶硅栅的氧化和SiN的淀积。
优选地，第六步骤中轻掺杂杂质为氟化硼。
优选地，第六步骤中利用UV光对硅片进行照射的温度为450-480℃，照射时间为100-150S。
优选地，第九步骤中侧墙二的形成包括氧化物的淀积，SiN的淀积以及SiN的刻蚀。
优选地，在第十步骤中，通过P型掺杂注入形成P型的源漏极，所述P型掺杂为硼掺杂。
本方法提供一种半导体集成电路工艺的一种新的工艺用以改善MOS器件的NBTI效应。通过在传统的半导体MOS器件制作过程中，在干法刻蚀形成第一道氮化硅侧墙前和氮化硅膜淀积之后，用UV光对晶片进行照射以去除氮化硅侧墙中的残留的一些氢原子和氢分子，避免氮化硅侧墙中的氢元素扩散到栅极氧化层下表面SiO2/Si界面处的同时，也能够使氮化硅薄膜更为致密来阻挡后面的工艺过程中的氢元素扩散到栅极氧化层下表面SiO2/Si界面处，避免氢元素与界面处的Si悬挂键结合，达到减小SiO2/Si界面处Si-H键数目，从而提高MOS器件中的NBTI性能，进而提高CMOS器件性能。与传统的工艺的NBTI改善工艺相比，该工艺具有工艺简单、易于实现等特点。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了NBTI效应。
图2A和图2B示意性地示出了Si/SiO2界面的成键结构。
图3示意性地示出了根据本发明优选实施例的减小负偏压温度不稳定性的MOS器件制作方法的流程图。
图4-图15示意性地示出了根据本发明优选实施例的减小负偏压温度不稳定性的MOS器件制作方法的各个步骤的器件截面图。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图3示意性地示出了根据本发明优选实施例的减小负偏压温度不稳定性的MOS器件制作方法的流程图。
如图3所示，根据本发明优选实施例的减小负偏压温度不稳定性的MOS器件制作方法包括：
首先进行第一步骤S0，在衬底中进行阱注入形成P型阱100以及N型阱200。在本实施例中，通过磷掺杂形成N阱200；通过B掺杂形成P阱100，如图4所示。
接着进行第二步骤S1，在衬底表面制作栅极氧化层300，如图5所示。
接着继续第三步骤S2，在栅极氧化层300表面进行栅极层400的淀积，例如，淀积的栅极层400的材料是多晶硅，如图6所示。
接着继续第四步骤S3，对栅极层400进行光刻以形成在P型阱100上形成PMOS栅极401，在N型阱200上形成NMOS栅极402，如图7所示。
接着继续第五步骤S4，例如利用炉管在衬底表面淀积氮化硅薄膜一111，如图8所示。氮化硅薄膜一的主要作用是在干法刻蚀后形成侧墙一；
接着继续第六步骤S5，利用UV光(紫外光线)对晶片进行照射，如图9所示。在本例中，通过适当温度和适当时间的UV光照射晶片在去除氮化硅薄膜生长过程中残留的一些氢原子，氢分子和水汽的同时，也能够使氮化硅薄膜更为致密来阻挡后面的工艺过程中的氢元素扩散到栅极氧化层下表面SiO2/Si界面处与界面处的Si悬挂键结合。其中UV光的合适条件非常重要：温度450-480C，时间100-150S比较合适。过低的温度不足以驱赶氢元素和水汽：过高的温度又比较容易影响前面工艺中的阱注入和轻掺杂源漏注入的离子的激活和扩散。上述条件的UV光照射可以有效地避免氮化硅侧墙形成后氢元素扩散到栅极氧化层下表面SiO2/Si界面处与界面处的Si悬挂键结合，达到减小SiO2/Si界面处Si-H键数目，从而提高MOS器件中的NBTI性能，进而提高CMOS器件性能。
接着继续第七步骤S6，在PMOS栅极401和NMOS栅极402的侧边分别制作栅极侧墙一11、21；例如，栅极侧墙一11、12的形成包括多晶硅栅的氧化和SiN的淀积，如图10所示。
接着继续第八步骤S7，进行轻掺杂注入在P型阱100中形成PMOS轻掺杂源漏结构12和13，并在N型阱200中形成NMOS轻掺杂源漏结构22和23，如图11所示。在本实施例中，所述轻掺杂杂质为氟化硼。
接着继续第九步骤S8，在器件表面淀积氮化硅薄膜500，如图12所示；
接着继续第十步骤S9，在栅极侧墙一11、21侧边制作形成侧墙二14、14，如图13所示。例如，侧墙二的形成包括氧化物的淀积，SiN的淀积以及SiN的刻蚀。
接着继续第十一步骤S10，进行源漏注入形成，从而在P型阱100中形成PMOS源漏极15、16，在N型阱200中形成NMOS源漏极25、26，如图14所示。在本实施例中，通过P型掺杂注入形成P型的源漏极，所述P型掺杂为硼掺杂。
接着可以继续第十二步骤S11，最后制作金属前介质600、通孔700、金属插塞和金属层(未示出)等，如图15所示。
在上述的可改善NBTI的MOS管制作方法中，第八步骤S7中的UV光照射的温度和时间非常重要：一般温度450-480℃，时间100-150S比较合适。这个条件既不会出现不能驱赶走氢元素和水汽，也不会出现过高的温度会影响前面工艺中的阱(Well)注入和轻掺杂源漏(LDD)注入的离子的激活和扩散。
本方法提供一种半导体集成电路工艺的一种新的工艺用以改善MOS器件的NBTI效应。通过在传统的半导体MOS器件制作过程中，在干法刻蚀形成第一道氮化硅侧墙前和氮化硅膜淀积之后，用UV光对晶片进行照射以去除氮化硅侧墙中的残留的一些氢原子和氢分子，避免氮化硅侧墙中的氢元素扩散到栅极氧化层下表面SiO2/Si界面处的同时，也能够使氮化硅薄膜更为致密来阻挡后面的工艺过程中的氢元素扩散到栅极氧化层下表面SiO2/Si界面处，避免氢元素与界面处的Si悬挂键结合，达到减小SiO2/Si界面处Si-H键数目，从而提高MOS器件中的NBTI性能，进而提高CMOS器件性能。与传统的工艺的NBTI改善工艺相比，该工艺具有工艺简单、易于实现等特点。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种减小负偏压温度不稳定性的MOS器件制作方法，其特征在于包括依次执行下述步骤：
第一步骤，在衬底中进行阱注入形成P型阱以及N型阱；
第二步骤，在衬底表面制作栅极氧化层；
第三步骤，在栅极氧化层表面进行栅极层的淀积；
第四步骤，对栅极层进行光刻以形成在P型阱上形成PMOS栅极，在N型阱上形成NMOS栅极；
第五步骤，在硅片表面淀积氮化硅薄膜一；
第六步骤，利用UV光对硅片进行照射；
第七步骤，在PMOS栅极和NMOS栅极的侧边分别制作栅极侧墙一；
第八步骤，进行轻掺杂注入在P型阱中形成PMOS轻掺杂源漏结构，并在N型阱中形成NMOS轻掺杂源漏结构；
第九步骤，在器件表面淀积氮化硅薄膜；
第十步骤，在栅极侧墙一侧边制作形成侧墙二；
第十一步骤，进行源漏注入形成，从而在P型阱中形成PMOS源漏极，在N型阱中形成NMOS源漏极。
2.根据权利要求1所述的减小负偏压温度不稳定性的MOS器件制作方法，其特征在于还包括：第十一步骤，用于制作金属前介质、通孔、金属插塞和金属层。
3.根据权利要求1或2所述的减小负偏压温度不稳定性的MOS器件制作方法，其特征在于，在第一步骤中，通过磷掺杂形成N阱，通过B掺杂形成P阱。
4.根据权利要求1或2所述的减小负偏压温度不稳定性的MOS器件制作方法，其特征在于，第三步骤中，淀积的栅极层的材料是多晶硅。
5.根据权利要求1或2所述的减小负偏压温度不稳定性的MOS器件制作方法，其特征在于，在第五步骤中，栅极侧墙一的形成包括多晶硅栅的氧化和SiN的淀积。
6.根据权利要求1或2所述的减小负偏压温度不稳定性的MOS器件制作方法，其特征在于，第六步骤中轻掺杂杂质为氟化硼。
7.根据权利要求1或2所述的减小负偏压温度不稳定性的MOS器件制作方法，其特征在于，第六步骤中利用UV光对硅片进行照射的温度为450-480℃，照射时间为100-150S。
8.根据权利要求1或2所述的减小负偏压温度不稳定性的MOS器件制作方法，其特征在于，第九步骤中侧墙二的形成包括氧化物的淀积，SiN的淀积以及SiN的刻蚀。
9.根据权利要求1或2所述的减小负偏压温度不稳定性的MOS器件制作方法，其特征在于，在第十步骤中，通过P型掺杂注入形成P型的源漏极，所述P型掺杂为硼掺杂。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI548000B (zh) * | 2014-12-22 | 2016-09-01 | 力晶科技股份有限公司 | 半導體元件及其製作方法 |
| CN109524306A (zh) * | 2017-09-18 | 2019-03-26 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147325A (ja) * | 2006-12-08 | 2008-06-26 | Renesas Technology Corp | 半導体装置の製造方法 |
| CN102412201A (zh) * | 2011-05-13 | 2012-04-11 | 上海华力微电子有限公司 | 一种在半导体器件中提高氮化硅薄膜拉应力的方法 |
| CN102709186A (zh) * | 2012-01-12 | 2012-10-03 | 上海华力微电子有限公司 | 减小器件负偏压温度不稳定性效应的方法及器件制造方法 |
| CN103531542A (zh) * | 2013-10-18 | 2014-01-22 | 上海华力微电子有限公司 | 减小负偏压温度不稳定性的cmos器件制作方法 |
-
2014
- 2014-05-21 CN CN201410217854.5A patent/CN103972109A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147325A (ja) * | 2006-12-08 | 2008-06-26 | Renesas Technology Corp | 半導体装置の製造方法 |
| CN102412201A (zh) * | 2011-05-13 | 2012-04-11 | 上海华力微电子有限公司 | 一种在半导体器件中提高氮化硅薄膜拉应力的方法 |
| CN102709186A (zh) * | 2012-01-12 | 2012-10-03 | 上海华力微电子有限公司 | 减小器件负偏压温度不稳定性效应的方法及器件制造方法 |
| CN103531542A (zh) * | 2013-10-18 | 2014-01-22 | 上海华力微电子有限公司 | 减小负偏压温度不稳定性的cmos器件制作方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI548000B (zh) * | 2014-12-22 | 2016-09-01 | 力晶科技股份有限公司 | 半導體元件及其製作方法 |
| CN109524306A (zh) * | 2017-09-18 | 2019-03-26 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN109524306B (zh) * | 2017-09-18 | 2022-03-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
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