CN105390398A - 金属惰性外延结构 - Google Patents

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Abstract

根据一些实施例，本发明提供了一种形成场效应晶体管(FET)的方法。该方法包括对半导体衬底实施蚀刻工艺，从而在半导体衬底的源极和漏极(S/D)区域中形成凹槽；在凹槽中形成第一半导体的钝化材料层；以及外延生长第二半导体材料，从而在凹槽中形成S/D部件，其中S/D部件通过钝化材料层与半导体衬底间隔开。本发明还涉及金属惰性外延结构。

Description

金属惰性外延结构
技术领域
本发明涉及金属惰性外延结构。
背景技术
本申请要求于2014年8月22日提交的标题为：“METAL-INSENSITIVEEPITAXYFORMATION”的美国临时专利申请第62/040,880号的优先权，其全部内容结合于此作为参考。
半导体工业在寻求更高的器件密度、更高的性能以及更低的成本中已经发展为纳米技术工艺节点器件。在IC演变的过程中，通常已经提高了功能密度(即，每芯片面积的互连器件的数量)，而已经降低了几何尺寸(即，可使用制造工艺生成的最小的组件(或线))。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。尽管在材料和制造方面有开创性的发展，缩放的诸如传统的MOSFET的平面器件经受着挑战。例如，该按比例缩小也产生相对高的功耗值。为了克服这些挑战，IC工业寻找新的结构和制造来实现改进改进改进的性能。一个探索的途径为具有提高的迁移率的应变场效应晶体管(FET)的开发。然而，目前的结构和制造方法呈现出与引起器件缺陷和其他性能问题的金属污染相关的问题。
因此，需要用于FET器件的结构和方法来解决这些问题以用于改进性能和降低缺陷。
发明内容
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种形成场效应晶体管(FET)的方法，所述方法包括：对半导体衬底实施蚀刻工艺，从而在所述半导体衬底的源极和漏极(S/D)区域中形成凹槽；在所述凹槽中形成第一半导体的钝化材料层；以及外延生长第二半导体材料，从而在所述凹槽中形成S/D部件，其中，所述S/D部件通过所述钝化材料层与所述半导体衬底间隔开。
在上述方法中，其中，形成所述钝化材料层包括使用无氯前体实施非选择性沉积工艺。
在上述方法中，其中，形成所述钝化材料层包括使用无氯前体实施非选择性沉积工艺；其中，形成所述钝化材料层包括外延生长第一半导体材料的钝化层，所述第一半导体材料与所述第二半导体材料不同。
在上述方法中，其中，形成所述钝化材料层包括使用无氯前体实施非选择性沉积工艺；其中，形成所述钝化材料层包括外延生长第一半导体材料的钝化层，所述第一半导体材料与所述第二半导体材料不同；其中，所述第一半导体材料包括碳化硅，且所述第二半导体材料包括硅锗。
在上述方法中，其中，形成所述钝化材料层包括使用无氯前体实施非选择性沉积工艺；其中，形成所述钝化材料层包括外延生长第一半导体材料的钝化层，所述第一半导体材料与所述第二半导体材料不同；其中，形成所述钝化材料层包括使用不含掺杂剂气体的前体外延生长第一半导体材料的无掺杂剂的钝化层。
在上述方法中，其中，形成所述钝化材料层包括使用无氯前体实施非选择性沉积工艺；其中，形成所述钝化材料层包括外延生长第一半导体材料的钝化层，所述第一半导体材料与所述第二半导体材料不同；其中，形成所述钝化材料层包括形成碳原子百分比在从约1.8％至约3％的范围内的碳化硅层。
在上述方法中，其中，形成所述钝化材料层包括形成有效地防止氯和金属残余物之间相互作用的厚度在从约1nm至约4nm的范围内的钝化材料层。
在上述方法中，还包括在外延生长所述第二半导体材料之前对所述钝化材料层实施氟处理。
在上述方法中，还包括在外延生长所述第二半导体材料之前对所述钝化材料层实施氟处理；其中，实施所述氟处理包括以从约1×1014ions/cm2至约2×1015ions/cm2的氟剂量范围内实施所述氟处理。
在上述方法中，其中，外延生长所述第二半导体材料包括利用原位掺杂n型掺杂剂和p型掺杂剂中的一种来外延生长所述第二半导体材料。
在上述方法中，其中，外延生长所述第二半导体材料包括实施循环的沉积和蚀刻(CDE)工艺。
在上述方法中，其中，外延生长所述第二半导体材料包括实施循环的沉积和蚀刻(CDE)工艺；其中，所述CDE工艺包括用于沉积的第一循环和用于蚀刻的第二循环；以及所述第二循环使用包括HCl和Cl2中的至少一种的含氯气体。
在上述方法中，其中，外延生长所述第二半导体材料包括实施循环的沉积和蚀刻(CDE)工艺；其中，所述CDE工艺包括用于沉积的第一循环和用于蚀刻的第二循环；以及所述第二循环使用包括HCl和Cl2中的至少一种的含氯气体；其中，所述CDE工艺的所述第一循环使用包括PH3、单甲基硅烷(MMS)以及SiH4和Si2H6中的至少一种的前体。
在上述方法中，其中，外延生长所述第二半导体材料包括实施循环的沉积和蚀刻(CDE)工艺；其中，所述CDE工艺包括用于沉积的第一循环和用于蚀刻的第二循环；以及所述第二循环使用包括HCl和Cl2中的至少一种的含氯气体；其中，所述CDE工艺的所述第一循环使用包括B2H6、GeH4以及SiH4和Si2H6中的至少一种的前体。
根据本发明的另一些实施例，提供了一种形成场效应晶体管(FET)的方法，所述方法包括：对半导体衬底实施蚀刻工艺，从而在所述半导体衬底的源极和漏极(S/D)区域中形成凹槽；以及通过具有变化的蚀刻/沉积(E/D)因数的沉积工艺外延生长半导体材料，从而在所述凹槽中形成S/D部件。
在上述方法中，其中，所述沉积工艺包括具有第一蚀刻/沉积(E/D)因数的第一沉积步骤和之后的具有第二E/D因数的第二沉积步骤，所述第二E/D因数大于所述第一E/D因数。
在上述方法中，其中，所述第一沉积步骤为非选择性沉积；以及所述第二沉积步骤为选择性沉积。
在上述方法中，其中，所述第一沉积步骤具有小于620℃的第一衬底温度；以及所述第二沉积步骤具有大于620℃的第二衬底温度。
在上述方法中，其中，所述沉积工艺包括循环的沉积和蚀刻(CDE)工艺、同流外延生长以及它们的组合中的一个。
在上述方法中，其中，外延生长所述半导体材料包括通过选自气体分压、气体流速、衬底温度以及它们的组合的机理来改变所述E/D因数。
根据本发明的又一些实施例，提供了一种集成电路结构，包括：半导体衬底，由第一半导体材料组成并且具有第一凹槽；第一栅极堆叠件，形成在所述半导体衬底上并且邻近所述第一凹槽；钝化材料层，由第二半导体材料组成并形成在所述第一凹槽中；以及第一源极和漏极(S/D)部件，由第三半导体材料组成并且形成在所述第一凹槽中且通过所述钝化材料层与所述半导体衬底间隔开，其中，所述钝化材料层不含氯。
在上述集成电路结构中，其中，所述第一S/D部件掺杂有选自由n型掺杂剂和p型掺杂剂组成的组中的掺杂剂；以及所述钝化材料层不含掺杂剂。
在上述集成电路结构中，其中，所述第一半导体材料是硅；以及所述第二半导体材料与所述第三半导体材料不同。
在上述集成电路结构中，其中，所述第一半导体材料是硅；以及所述第二半导体材料与所述第三半导体材料不同；其中，所述钝化材料层还包括氟。
在上述集成电路结构中，其中，所述第一半导体材料是硅；以及所述第二半导体材料与所述第三半导体材料不同；其中，所述钝化材料层还包括氟；其中，所述钝化材料层包括氟浓度在从约1×1014至约2×1015cm-2的范围内的氟。
在上述集成电路结构中，其中，所述第一半导体材料是硅；以及所述第二半导体材料与所述第三半导体材料不同；还包括第二凹槽，位于所述半导体衬底中；第二栅极堆叠件，形成在所述半导体衬底上并且邻近所述第二凹槽；钝化材料层，位于所述第二凹槽中且由所述第二半导体材料组成；以及第二S/D部件，由所述第二半导体材料组成并形成在所述第二凹槽中，且通过所述钝化材料层与所述半导体衬底间隔开，其中，所述第一栅极堆叠件和所述第一S/D部件配置为形成具有第一导电性的第一场效应晶体管，以及
所述第二栅极堆叠件和所述第二S/D部件配置为形成具有第二导电性的第二场效应晶体管，所述第二导电性与所述第一导电性相反。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1A、图2、图3、图4A、图5A、图7和图8A是根据一些实施例构建的在各个制造阶段的半导体结构的截面图；
图1B、图4B、图5B和图8B是根据一些其他实施例构建的在各个制造阶段的半导体结构的截面图；
图6是根据其他实施例构建的半导体结构的截面图；
图9是根据其他实施例构建的半导体结构的截面图；
图10是根据一些实施例构建的半导体结构的顶视图；
图11和图12是根据一些实施例构建的图10的半导体结构的截面图；
图13是根据一些实施例中的本发明的各个方面构建的制造半导体结构的方法的流程图；
图14是根据一些其他实施例中的本发明的各个方面构建的制造半导体结构的方法的流程图；
图15是根据一些其他实施例中的本发明的各个方面构建的制造半导体结构的方法的流程图；
图16示出了根据一些实施例的图15的方法中的沉积工艺以及相应的E/D因数；
图17示出了根据一些其他实施例的图15的方法中的沉积工艺以及相应的E/D因数；
图18示出了根据一些其他实施例的图15的方法中的沉积工艺以及相应的E/D因数。
图19示出了根据一些其他实施例的图15的方法中的沉积工艺以及相应的E/D因数。
具体实施方式
应当理解，以下公开提供了用于实现各个实施例的不同特征的许多不同的实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简明和清楚的目的，而其本身并未指示所述的各个实施例和/或结构之间的关系。另外，在以下描述中在第二部件上方或上形成第一部件可包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可包括可以形成介于第一部件和第二部件之间的附加部件使得第一部件和第二部件可不直接接触的实施例。
图1A、图2、图3、图4A、图5A、图7和图8A是根据一些实施例构建的在各个制造阶段的半导体结构100的截面图。图1B、图4B、图5B和图8B是根据一些其他实施例构建的在各个制造阶段的半导体结构的截面图。根据一些实施例共同地描述半导体结构100及其制造方法。在一个实施例中，半导体结构100包括一个或多个场效应晶体管(FET)。
参照图1A，半导体结构100包括半导体衬底110。半导体衬底110包括硅。可选地，衬底包括锗、硅锗或其他合适的半导体材料。在另一实施例中，半导体衬底110可包括通过合适的技术(诸如被称为注氧隔离(SIMOX)的技术)形成的用于隔离的埋介电材料层(burieddielectricmateriallayer)。在一些实施例中，衬底110可为绝缘体上半导体，诸如绝缘体上硅(SOI)。
如示出的各个实施例，半导体结构100包括其他组件或部件。在一些实施例中，诸如各个浅槽隔离(STI)部件112的隔离部件形成在半导体衬底110中并且限定各个半导体区域(或有源区域)114。半导体区域114是分开的并且通过STI部件112彼此隔离。在一个实例中，半导体衬底110的顶面和STI部件112的顶面可为共面的，结果形成共同的顶面。在另一实例中，半导体衬底110的顶面和STI部件112的顶面为不共面的，结果形成三维结构，诸如鳍FET(FinFET)结构。
在一些实施例中，形成STI部件112包括：形成具有限定用于STI部件的区域的开口的硬掩模；穿过硬掩模的开口蚀刻半导体衬底110以在半导体衬底中形成沟槽；沉积一种或多种介电材料以填充沟槽；以及实施化学机械抛光(CMP)工艺。如示出的一个实施例，STI部件112的深度在约50nm和约500nm之间的范围内。在一个实例中，形成硬掩模包括：沉积硬掩模层；光刻工艺以在硬掩模层上形成图案化的光刻胶层；以及使用图案化的光刻胶层作为蚀刻掩模来蚀刻硬掩模层。在一些实例中，沉积介电材料还包括热氧化沟槽以及然后通过CVD由诸如氧化硅的介电材料填充沟槽。在一个实例中，填充沟槽的CVD工艺包括高密等离子体CVD(HDPCVD)。在一些实施例中，形成STI部件112还包括在CMP之后去除硬掩模。在其他的实施例中，硬掩模包括通过热氧化形成的氧化硅层和通过化学汽相沉积(CVD)在氧化硅层上形成的氮化硅。
在图1A中，设计有源区域114以形成诸如p型FET(pFET)或n型FET(nFET)的FET。在一些实施例中，可在一个或多个有源区域114中形成掺杂阱116。在一些实例中，掺杂阱116包括分布在有源区域中的诸如磷(P)的n型掺杂剂，pFET将形成在有源区域中。可通过诸如一个或多个离子注入的合适的掺杂工艺穿过掩模层的开口将n型掺杂剂引至n-阱116。在一些其他的实例中，掺杂阱116包括分布在有源区域中的诸如硼(B)的p型掺杂剂，nFET将形成有源区域中。可通过诸如一个或各个离子注入的合适的掺杂工艺穿过掩模层的开口将p型掺杂剂引至p-阱116。STI部件112还起到将掺杂剂限定到期望的有源区域的作用。在示出的本实例中，n-阱116在半导体区域114中形成。在一个实例中，掺杂阱116可具有在约1016和1018cm-3之间的范围内的相应的掺杂浓度。在另一实例中，掺杂阱116可具有在约0.5微米和2微米的范围内的深度。沟道区域118限定在有源区域114中并且当相应的FET在操作期间导通时用作导电路径。
半导体结构100可包括多个有源区域。如图1B中示出的，在一些实例中，半导体结构100包括通过一个STI部件112分开的第一有源区域114A和第二有源区域114B。设计第一有源区域114A以用于将在第一有源区域114A上形成的nFET以及设计第二有源区域114B以用于将在第二有源区域114B上形成的pFET。在这种情况下，通过合适的工艺在用于nFET的第一有源区域114A中形成p型掺杂阱116A以及在用于pFET的第二有源区域114B中形成n型掺杂阱116B。在一些实例中，工序包括：用第一掩模(通过光刻胶工艺图案化的硬掩模或软掩模)覆盖第一有源区域；使用第一掩模作为注入掩模用n型掺杂剂对第二有源区域实施第一离子注入；用第二掩模(通过光刻胶工艺图案化的硬掩模或软掩模)覆盖第二有源区域；以及使用第二掩模作为注入掩模用p型掺杂剂对第一有源区域实施第二离子注入。在接下来的描述中，为了简明，通常呈现一个示例性的有源区域和一个FET。然而，在一些图中呈现两个示例性的有源区域和两个FET是为了描述不同的实施例，诸如在构成、结构和/或形成方面不同的nFET和pFET。
参照图2，在有源区域114上形成栅极堆叠件120并且将沟道区域118限定在有源区域114中。栅极堆叠件120在沟道区域118上面并且与沟道区域118垂直对准。栅极堆叠件120包括设置在半导体衬底110上的栅极介电部件122和设置在栅极介电部件122上的栅电极124。半导体结构100可还包括设置在栅极堆叠件120的侧壁上的栅极间隔件126。
栅极介电部件122包括栅极介电材料，诸如氧化硅或具有较高介电常数的合适的介电材料(高k介电材料)。在本实施例中，栅极介电部件122包括一个以上的介电材料层。例如，栅极介电部件122包括诸如氧化硅的界面介电层以及位于界面层上的高k介电材料层。
栅电极124包括导电材料层，诸如掺杂的多晶硅、金属、金属合金、金属硅化物或它们的组合。在一些实施例中，栅电极124包括一个以上的导电材料层。例如，栅电极124包括具有合适的功函的位于栅极介电部件122上的第一导电层和位于第一导电层上的第二导电层。在一个实例中，第一导电层包括氮化钽或氮化钛。在另一实例中，第二导电层包括铝、钨、铜、掺杂的多晶硅或它们的组合。
栅极堆叠件120由包括各个沉积工艺和图案化的工序形成。根据一些实施例还描述了栅极堆叠件120的形成。在一个实施例中，界面层形成在半导体衬底110上。界面层可包括通过诸如原子层沉积(ALD)、热氧化或紫外线-臭氧氧化的合适的技术形成的氧化硅。界面层可具有小于10埃的厚度。高k介电材料层形成在界面层上。高k介电层包括具有高于热氧化硅的介电常数的介电常数(约3.9)的介电材料。通过诸如ALD或其他合适的技术的合适的工艺形成高k介电材料层。形成高k介电材料层的其他方法包括金属有机化学汽相沉积(MOCVD)、物理汽相沉积(PVD)、紫外线-臭氧氧化或分子束外延(MBE)。在一个实施例中，高k介电材料包括HfO2。可选地，高k介电材料层包括金属氮化物、金属硅酸盐或其他金属氧化物。界面层和高k介电材料层组成栅极介电层。
在一些实施例中，栅电极124包括多晶硅。通过诸如CVD的合适的技术在栅介电层上形成多晶硅层。在一个实例中，还可通过诸如PVD的合适的技术在高k介电材料层和多晶硅层之间形成覆盖层。在一些实例中，覆盖层可包括氮化钛(TiN)、氮化钽(TaN)或它们的组合。覆盖层可提供一个或多个功能，诸如阻挡扩散、蚀刻停止和/或保护。
在沉积之后，图案化栅极材料层以形成栅极堆叠件120(或多个栅极堆叠件)。栅极堆叠件120的图案化包括光刻工艺和蚀刻。光刻工艺形成图案化的光刻胶层。在一个实例中，光刻工艺包括光刻胶涂覆、软烘烤、曝光、在曝光后烘烤(PEB)、显影以及硬烘烤。此后，通过使用图案化的光刻胶层作为蚀刻掩模的蚀刻来图案化栅极堆叠件材料层。蚀刻工艺可包括一个或多个蚀刻步骤。例如，可施加利用不同蚀刻剂的多个蚀刻步骤以蚀刻相应的栅极堆叠件材料层。
在其他实施例中，栅极堆叠件材料层的图案化可以可选地使用硬掩模作为蚀刻掩模。硬掩模可包括氮化硅、氮氧化硅、氧化硅、其他合适的材料或它们的组合。在栅极堆叠件材料层上沉积硬掩模层。通过光刻工艺在硬掩模层上形成图案化的光刻胶层。然后，穿过图案化的光刻胶层的开口蚀刻硬掩模，从而形成图案化的硬掩模。此后，可使用诸如湿削离或等离子体灰化的合适的工艺去除图案化的光刻胶层。
栅极间隔件126包括介电材料以及可具有一个或多个薄膜。在一些实施例中，栅极间隔件126包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。通过沉积和各向异性蚀刻(诸如干蚀刻)形成栅极间隔件126。
在一些实施例中，半导体结构100可包括通过合适的工艺(诸如离子注入)在有源区域114中形成的轻掺杂的漏极(LDD)部件128。LDD部件128的掺杂类型与掺杂阱116的掺杂类型相反。例如，对于pFET，掺杂阱116是n型而LDD部件128是p型。在另一个实例中，对于nFET，掺杂阱116是p型而LDD部件128是n型。可在共同的工序中形成LDD部件128、伪栅极堆叠件和栅极间隔件126。例如，沉积和图案化栅极堆叠件材料层以形成伪栅极堆叠件；通过离子注入使用伪栅极堆叠件(和STI部件)形成LDD部件以约束LDD部件；以及然后形成间隔件。在其他实施例中，LDD部件128是可选的并且可从半导体结构100消除。
参照图3，通过包括蚀刻的操作在有源区域114内的半导体衬底中的形成凹槽132。在一些实施例中，可使用诸如湿(和/或干)蚀刻工艺选择性地蚀刻衬底110的材料来形成凹槽132。在进一步的本实施例中，栅极堆叠件120、栅极间隔件126和STI112共同作为蚀刻硬掩模，从而在源极和漏极区域中形成凹槽132。在一些实例中，使用蚀刻剂来形成凹槽132，蚀刻剂诸如四氟化碳(CF4)、四甲基氢氧化铵(THMA)、其他合适的蚀刻剂或它们的组合。在一些实施例中，凹槽132形成为具有在从50埃至约400埃的范围的宽度。可在蚀刻工艺之后使用合适的化学品进行清洗工艺。凹槽132与栅极结构基本上对准，具体地与栅极间隔件126的外边缘对准。如在图3中标记的，在一些实施例中水平距离“D”基本上为0。在一些其他的实例中，由于在蚀刻工艺期间蚀刻工艺的定向性和/或栅极堆叠件120的遮蔽效应，距离“D”大于0。在一些其他实例中，当使用湿蚀刻剂时，横向蚀刻可额外地底切间隔件126。在此情况下，距离“D”可小于0或为负值，这意味着底切。根据蚀刻工艺的设计和调整，凹槽132可具有不同的几何形状，诸如六边形。例如，湿蚀刻工艺是基本上无定向的各向同性的，但蚀刻速率与将被蚀刻的衬底表面的晶体定向相关。
在实验中，发现，在凹槽132中可能存在诸如贵金属的金属残余物。在形成凹槽132的诸如湿蚀刻、干蚀刻和/或清洗工艺的操作期间，可能将金属残余物引入凹槽。通过我们的实验和失效模式分析，金属残余物被识别为在填充凹槽132的随后操作期间在衬底110中形成缺陷的根本原因。在本实施例中，通过金属辅助硅蚀刻的机理形成缺陷。当用于填充凹槽的随后操作中涉及氯时，金属残余物在含氯蚀刻期间作为催化剂。具体地，蚀刻在贵金属下方的硅比蚀刻没有贵金属覆盖的硅快很多。因此，贵金属陷入硅衬底内，在衬底中产生孔或粗糙的轮廓。这会将诸如微孔结构的缺陷引入衬底。设计本发明的方法和结构用于解决该问题。
参照图4A，钝化层136形成在凹槽132上以覆盖凹槽132的表面。将钝化层136设计为具有构成和厚度以有效地在随后操作期间将金属残余物与氯化学物隔离。钝化层136有效地消除(或基本上降低了)金属辅助硅蚀刻，并且相应地消除了相关的缺陷的形成。在一些实施例中，钝化层136包括碳、锗、碳化硅或硅锗。钝化层136在凹槽132的表面上外延地生长并且因此处于晶体结构。因此，随后操作可在钝化层136上外延地生长并且用晶体结构的半导体材料填充凹槽132。在形成钝化层136期间，前体无氯(Cl)以避免氯和金属残余物之间的直接反应。因为前体无氯，形成钝化层136不涉及蚀刻并且是非选择的。钝化层136也可形成在其他区域上，诸如形成在栅极堆叠件和STI部件上。将通过随后操作去除钝化层的在其他区域中的那些不期望的部分，随后的操作诸如填充凹槽的沉积和蚀刻工艺。在一些实例中，钝化层136包括通过用无Cl的前体沉积而形成的硅或碳化硅。在一些实施例中，钝化层136具有从约1nm至约4nm的范围内的厚度。
在一个实施例中，钝化层136为由诸如CVD工艺的合适的工艺形成的碳化硅层，其使用无Cl的前体外延生长碳化硅层。在进一步的实施例中，前体包括甲基硅烷(CH3SiH3或MMS)和硅烷(SiH4)。前体中的含硅化学物可选择地包括乙硅烷(SiH6)、丙硅烷(Si3H8)、其他合适的含硅化学物或它们的组合。在一些实例中，前体无氯。在本实例中，前体进一步也不含有含掺杂剂的化学物(无磷或其他n型掺杂剂)。钝化层136设计为有效地用于防止扩散和对蚀刻是惰性的。如所示的实例，除金属辅助硅蚀刻以外，磷是另一问题。磷扩散导致泄漏并进一步导致器件性能的退化。形成无掺杂剂的前体和相应的无掺杂剂的钝化层136从而解决上述问题。在其他实例中，向前体提供合适的气体流量和分压使得由SiC的外延生长的钝化层136具有从约1.8％至约3％(原子百分比)的范围内的碳浓度。具有如此低的碳浓度的SiC层不适于应变效应但更有效地作为钝化层以用于隔离和防止扩散。在又一些实例中，钝化层136形成在用于nFETS/D区域的凹槽中和用于pFETS/D区域的凹槽中，诸如图4B中示出的。在图4B中，第一有源区域114A是用于nFET的以及第二有源区域114B是用于pFET的。在一些实例中，钝化层136是无掺杂的；具有从约1.8％至约3％(原子百分比)的范围内的碳浓度；以及形成在用于nFETS/D区域的凹槽中和用于pFETS/D区域的凹槽中。
在一些实施例中，钝化层136为由诸如CVD工艺的合适的工艺形成的碳化硅层。SiC钝化层136包括具有小于1×1020/cm3的或0～1×1020/cm3的低P掺杂浓度的磷(P)掺杂剂。可通过原位掺杂引入P掺杂剂。在外延生长钝化层136期间，前体还包括含磷化学物，诸如三氢化磷(PH3)。SiC钝化层136中的P浓度可能对S/D部件是不够的。nFET的S/D部件具有大于1×1020/cm3的P掺杂剂浓度。如此调整SiC钝化层136的P浓度从而使得提供从衬底至S/D部件具有平稳过渡的梯度的P浓度并且该P浓度并不太高以免引起泄露。
在一些实施例中，钝化层136为使用无Cl的前体通过外延生长硅层而形成的硅层。在进一步的该实施例中，前体包括SiH4或其他含硅化学物。在本实施例中，前体不具有掺杂剂(无磷和含硼化学物)以防止掺杂剂扩散。因此，相应的硅钝化层136是无掺杂剂的。在一些实例中，在外延生长期间前体具有从约1Torr至约10Torr范围内的低分压。
在一些实施例中，钝化层136为使用无Cl前体通过外延生长硅锗层而形成的硅锗(SiGe)层。在进一步的实施例中，前体包括含硅化学物(诸如SiH4)和含锗化学物(GeH4)。在本实施例中，前体不具有掺杂剂(无磷和含硼化学物)以防止掺杂剂扩散。因此，相应的SiGe钝化层136是无掺杂剂的(无硼或其他p型掺杂剂)。在一些实例中，SiGe钝化层136具有从约10％至约40％的范围内的Ge浓度，用于改进的钝化层136的有效性。在又一些实例中，SiGe钝化层136形成在用于nFETS/D区域的凹槽中和用于pFETS/D区域的凹槽中，诸如在图4B中示出的。在图4B中，第一有源区域114A是用于nFET的而第二有源区域114B是用于pFET的。在一些实例中，SiGe钝化层136是无掺杂剂的；具有从约10％至约40％(原子百分比)范围内的Ge浓度；以及形成在用于nFETS/D区域的凹槽中和用于pFETS/D区域的凹槽中。在一些实例中，前体在外延生长期间具有从约1Torr至约10Torr范围内的低分压。
在一些实施例中，氟(F)处理进一步施加到钝化层136上。氟通过形成F-Si键与钝化层136的硅具有强的相互作用，因此减少了自由键。随着因此改进钝化层并且因此也降低了对有源区域的特定损害。在一些实例中，F处理为氟等离子处理。具体地，产生氟等离子并且在等离子室中将氟等离子体引入钝化层136中。在进一步的实例中，氟处理的氟剂量在从约1×1014至约2×1015ions/cm2的范围内。因此，由此形成的钝化层136为半导体层(诸如在上述各个实施例中描述的Si、SiC或SiGe)，具有在从约1×1014至约2×1015cm-2范围内的氟浓度。在本实例中，注意F浓度被定义为每单位面积氟原子的个数。在其他实例中，F处理包括施加从0.5keV至约5keV的范围内的偏置电压。在一些实例中，在用于形成钝化层136的相同装置中实施F处理。
参照图5A，通过选择性的沉积工艺用半导体材料填充凹槽132，因此外延生长的源极和漏极(S/D)部件138是晶体结构。用于形成S/D部件138的沉积工艺涉及用于蚀刻作用的氯并且形成沉积选择性。设计和调整选择性沉积工艺以外延生长使得形成在凹槽132中的S/D部件138包括在晶体结构的半导体材料。该半导体材料与衬底110的材料不同。例如，半导体材料包括碳化硅或硅锗而衬底110为硅衬底。在一些实施例中，选择半导体材料用于在沟道区域118中的合适的应变效应，使得提高相应的载流子迁移率。在一个实例中，有源区域114是用于pFET的，半导体材料为用于S/D部件138的掺杂有硼的硅锗，而衬底110为硅衬底。在另一实例中，有源区域114是用于nFET的，半导体材料为用于S/D部件138的掺杂有磷的碳化硅，而衬底110为硅衬底。
根据一些实施例这进一步在图5B中示出。半导体结构100包括用于nFET的第一有源区域114A和用于pFET的第二有源区域114B。半导体结构100还包括在第一有源区域114A中的p型掺杂阱116A和在用于pFET的第二有源区域114B中的n型掺杂阱116B。半导体结构100还包括分别沉积在第一和第二有源区域中的第一栅极堆叠件120A和第二栅极堆叠件120B。具体地，根据一个实施例，S/D部件138A为掺杂有磷的碳化硅(SiC-P)，向nFET的沟道区域118A提供拉伸应力。在另一实施例中，S/D部件138B为掺杂有硼的硅锗(SiGe-B)，向pFET的沟道区域118B提供压缩应力。在一些其他的实施例中，SiC-P的S/D部件138A和SiGe-P的S/D部件138B存在于半导体结构100中并分别通过合适的工艺形成。在一个实例中，工序包括在第二有源区域114B的凹槽中外延生长SiGe-B的同时使用第一掩模覆盖第一有源区域114A以及在第一有源区域114A的凹槽中外延生长SiC-P的同时使用第二掩模覆盖第二有源区域114B。第一和第二掩模可为通过光刻形成的图案化的光刻胶层或可选择地是通过沉积和光刻图案化形成的硬掩模。在又其他的实施例中，S/D部件138A为SiC-P而S/D部件138B为掺杂有硼的硅(Si-B)或S/D部件138A为掺杂有磷的硅(Si-P)而S/D部件138B为SiGe-B。
仍然参照图5B，根据一些实施例，诸如在图4B中示出的那些，当S/D部件138A和138B不同于上面描述时，钝化层136在组分和形成方面与有源区域114A和114B一样。在一个实例中，钝化层136包括具有从约1.8％至约3％的范围内的碳浓度的无磷的SiC层。在进一步的实例中，S/D部件138A包括SiC-P(或Si-P)而S/D部件138B可包括SiGe-B(或Si-B)。在另一实例中，钝化层136包括具有小于10-20/cm3的磷浓度的SiC-P层并且S/D部件138A包括具有大于10-20/cm3的磷浓度的SiC-P。在又另一实例中，钝化层136为无硼或无其他p型掺杂剂的SiGe层。
仍然参照图5B，诸如在先栅极工艺(gate-firstprocess)中，第一栅电极124A和第二栅电极124B可以在组分(诸如多晶硅)上是相同的或者可选地是不同的(诸如第一栅电极124A包括n型功函金属层而第二栅电极124B包括p型功函金属层)，以形成金属栅极。
根据各个实施例进一步描述形成S/D部件的操作。在一些实施例中，在凹槽132中形成S/D部件138的选择性沉积工艺是循环的沉积和蚀刻(CDE)工艺。在凹槽132中外延生长半导体材料。在本实施例中，在CDE工艺期间用包括含掺杂剂的化学物的前体来原位掺杂S/D部件138。CDE工艺为利用具有用于沉积/蚀刻作用的氯的前体的双循环(two-cycle)操作，使得半导体材料可选地沉积在凹槽132中。在第一循环(沉积循环)中，多种化学物被用作前体来外延生长半导体材料。在第二循环(蚀刻循环)中，使用含氯气体(诸如HCl、Cl2或二者)以用于蚀刻。CDE工艺重复该双循环直到凹槽132被填充或可选地过生长超出衬底110的顶面。
在一些实施例中，当nFET形成在图5A中的有源区域114(或图5B中的114A)中时，半导体材料为具有磷(P)掺杂剂的碳化硅。在进一步的实施例中，用于CDE工艺的第一循环(沉积循环)的前体包括SiH4(和/或Si2H6)、PH3以及MMS。第二循环(蚀刻循环)包括HCl或Cl2。在一个实例中，在从约200Torr至约250Torr的范围内的处理室压力下提供HCl。
在一些其他实施例中，当pFET形成在图5A中的有源区域114(或在图5B中114B)中时，半导体材料为具有硼(B)掺杂剂的硅锗。在进一步的实施例中，用于CDE工艺的第一循环(沉积循环)的前体包括SiH4(和/或Si2H6)、B2H6以及GeH4。第二循环(蚀刻循环)包括HCl或Cl2。在一个实例中，在从约200Torr至约250Torr的范围内的处理室压力下提供提供HCl。
在一些实施例中，使用在沉积循环中的前体可以可选地包括其他含硅化学物，诸如硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯甲硅烷(SiH2Cl2)、其他含硅前体或它们的组合。
在一些实施例中，形成S/D部件138的操作可以可选地使用其他的沉积技术，诸如沉积气体(用于沉积的化学物)和蚀刻气体(诸如Cl2或HCl的含氯气体)同时流入处理室的沉积工艺。代替双循环，操作为连续沉积/蚀刻工艺，选择性地在凹槽132中外延生长半导体材料。因此，所公开的对凹槽132半导体材料的沉积对金属残余物是不敏感的，消除了金属辅助硅蚀刻问题和相关缺陷。沉积工艺称为具有同流沉积&蚀刻化学物的选择性外延生长(SEG)或简单地称为同流外延生长(或同流外延沉积)。
在一些实施例中，可通过CDE和同流外延生长的组合来形成S/D部件。S/D部件138A可包括通过CDE和同流外延生长的两个或多个步骤形成的具有梯度磷浓度的SiC-P。例如，S/D部件138A包括具有相应的掺杂浓度的第一SiC-P层、位于第一SiC-P层上的第二SiC-P层以及位于第二SiC-P层上的第三SiC-P层。在具体实例中，S/D部件138A包括：利用原位掺杂通过CDE工艺形成的具有从约1020/cm3至约4×1020/cm3的范围内的第一磷浓度的第一SiC-P层；利用原位掺杂通过同流外延生长形成的具有从约4×1020/cm3至约1021/cm3的范围内的第二磷浓度的第二SiC-P层；以及利用原位掺杂通过另一同流外延生长形成的具有从约1021/cm3至约3×1021/cm3的范围内的第三SiC-P层。在进一步的实例中，第一、第二和第三SiC-P层的厚度分别10nm～20nm、10nm～20nm以及5nm～15nm。
在一些实施例中，S/D部件138形成在凹槽132中，使得基本上填充凹槽132使其具有基本上与衬底110共平面(具体地，与沟道区域118的顶面共平面，诸如图5A或图5B中所示)的顶面。S/D部件138在组分、几何形状和形成方面可具有其他选择。如在图6中示出的，S/D部件138在凹槽132中过生长超过沟道区域118的顶面。
半导体结构100可包括通过相应操作形成的其他部件。在一个实施例中，通过沉积技术形成层间介电(ILD)层，诸如化学汽相沉积CVD和CMP。在另一实施例中，互连结构形成并包括配置为将各个器件连接以形成功能电路的各个导电部件(诸如金属线，接触部件和通孔部件)。
在其他实施例中，栅极堆叠件120为伪栅极并且在栅极替代工序(诸如后栅极工艺或后高k工艺)中由具有金属电极和高k电介质的栅极堆叠件替代。在后栅极工艺中，通过沉积和抛光(例如，CMP)在衬底上并围绕栅极堆叠件120形成层间介电(ILD)材料层。通过选择性蚀刻去除伪栅极中的栅电极，在ILD中导致栅极沟槽。随后，通过诸如沉积和CMP的合适的工序在ILD的栅极沟槽中形成最终的栅极堆叠件。后高k工艺类似于后栅极工艺但不同地处理伪栅极的栅极电介质。在后高k工艺中，在ILD形成后去除伪栅极堆叠件(包括栅极电介质和栅电极)。因此，在ILD的栅极沟槽中形成最终的栅极堆叠件。
在图7和8A中提供栅极替代的一个实施例以用于说明。通过沉积和抛光(例如，CMP)在衬底110上并且围绕伪栅极堆叠件120形成ILD层142。ILD材料层142包括一个或多个介电材料，诸如氧化硅、氟化的石英玻璃(FSG)、低k介电材料或其他合适的介电材料。沉积可以包括CVD或等离子体增强CVD或其他合适的沉积技术。通过选择性蚀刻去除伪栅极堆叠件120，在ILD材料层142中导致栅极沟槽144。随后，通过包括沉积和CMP的合适的工序在栅极沟槽144中形成由高k电介质和金属电极组成的栅极堆叠件146。因此，形成的栅极146包括栅极电介质148和金属栅电极150。在具体实例中，栅极电介质148包括由氧化硅组成的界面层和在界面层上的高k介电层。
金属栅电极150包括具有合适的功函的金属层152(具有用于nFET的小于约4.2eV或用于pFET的大于约5.2eV的功函数的金属)，诸如用于nFET的钽和用于pFET的氮化钛。金属层152也被称为功函(WF)层，具体地n型WF层或p型WF层。栅电极150可以包括多个导电层。例如，栅电极150包括在栅极介电部件148上的WF层152和在WF层152上的导电层154。在一个实例中，WF层152包括钽或氮化钛。在另一实例中，导电层154包括铝、钨、铜、掺杂的多晶硅或它们的组合。当通过后高k工艺形成栅极堆叠件146时，栅极介电层148形成在栅极沟槽144的底部和侧壁上，或者也就是说是U形的。
因此，形成的半导体结构100包括栅极堆叠件、由与衬底的半导体材料不同的半导体材料组成的外延生长的S/D部件；以及围绕S/D部件设置并将S/D部件与衬底分开的钝化层。钝化层有效地防止了在形成S/D部件的操作期间的金属残余物与含Cl化学物直接接触，因此消除了与Cl和金属残余物之间的反应相关的缺陷。
图8B示出了包括具有第一导电性的第一FET和具有与第一导电性相反的第二导电性的第二FET的半导体结构100的截面图。第一导电性为n型导电性和p型导电性中的一个并且第二导电性为另一个。例如，第一和第二FET分别为nFET和pFET。图8B中的半导体结构100包括设置在用于nFET的第一有源区域114A上的第一金属栅极堆叠件146A和设置在用于pFET的第二有源区域114B上的第二金属栅极堆叠件146B。第一金属栅极堆叠件146A和第二金属栅极堆叠件146B均为通过后高k工艺形成的金属栅极堆叠件。在本实施例中，第一金属栅极堆叠件146A和第二金属栅极堆叠件146B在组分上彼此不同。具体地，第一金属栅极堆叠件146A包括具有小于约4.2eV的功函的n型WF层152A(诸如钽)和具有大于约5.2eV的功函的p型WF层152B(诸如氮化钽)。在形成金属栅极堆叠件的工序的一个实例中，第一栅极堆叠件146A形成在第一有源区域114A内而第二有源区域114B被掩模(诸如图案化的光刻胶层或图案化的硬掩模层)覆盖，以及第二栅极堆叠件146B形成在第二有源区域114B内而第一有源区域114A被另一掩模覆盖。
图9示出根据其他实施例的半导体结构100的截面图。除了通过后栅极工艺形成金属栅极堆叠件146，图9中的半导体结构100与图8A中的半导体结构100类似。具体地，在形成ILD层142之前栅极介电层120形成并且因此不形成在栅极沟槽144的侧壁上。
如上所述，所描述的半导体结构100可形成在平面的衬底上或可选择地在不平面的衬底上，衬底诸如具有鳍式有源区域的衬底。图10至图12示出了在一些实施例中根据本发明的各个方面构建的具有鳍式有源区域的半导体结构160。图10为半导体结构160的顶视图。图11为半导体结构160沿着虚线AA’的截面图以及图12为半导体结构160沿着虚线BB’的截面图。半导体结构160包括将隔离件112分开的(诸如STI部件)第一鳍式有源区域114和第二鳍式有源区域162。半导体结构160还包括形成在第一和第二鳍式有源区域上方的栅极堆叠件146。
对于鳍式有源区域，半导体结构110的顶面164(尤其沟道区域118的顶面)和STI部件112的顶面168是非共面的，导致三维结构。形成在鳍式有源区域上的FET也称为鳍FET(FinFET)。如在图11中示出的，有源区域114突出在STI部件112的顶面168之上。通过诸如蚀刻或外延生长的合适的技术形成鳍式有源区域。在一个实例中，在形成STI部件112之后，施加诸如湿蚀刻的蚀刻工艺以选择性地蚀刻STI从而使STI部件112凹进。在另一实例中，在形成STI部件112之后，施加选择性外延生长工艺以在半导体衬底110上外延生长半导体材料使得有源区域114在STI部件112的顶面之上竖直地延伸。鳍有源区域的半导体材料可与半导体衬底的半导体材料相同，诸如硅；或可选的与半导体衬底的半导体材料不同，诸如硅锗。如图12中示出的，第二鳍有源区域162包括掺杂阱170和形成在掺杂阱沟道区域中的沟道区域172。栅极堆叠件146包括通过任何合适的诸如后栅极工艺或后高k工艺的工序形成的栅极电介质148和栅电极150。尽管在图10至图12中示出鳍式有源区域，图1A至图9中示出的半导体结构100的各个实施例也可包含具有鳍式有源区域和FinFET的鳍结构。
图13为形成在一些实施例中根据本发明的各个方面构建的半导体结构(诸如100或160)的方法200的流程图。参照图8和其他附图描述方法200。提供半导体结构100作为实例而并不旨在限制该方法的范围。方法200包括框202，提供诸如硅晶圆的半导体衬底110。半导体衬底110还可还包括其他部件/组件，诸如掺杂阱116和STI112。
方法200也包括形成栅极堆叠件120的操作204。栅极堆叠件的形成包括各个沉积和图案化。可进一步形成诸如栅极间隔件126和LDD部件128的其他部件。
方法200包括形成凹槽132的操作206。通过包括蚀刻的操作在有源区域114内的半导体衬底中形成凹槽132。在一些实施例中，可选择地对衬底110的材料使用诸如湿(和/或干)蚀刻工艺形成凹槽132。使用合适的化学物的清洗工艺可跟随蚀刻工艺。蚀刻和/或清洗工艺可向凹槽132引入金属残余物。
方法200包括形成钝化层136的操作208。形成钝化材料层136以覆盖衬底110并且将钝化材料层136设计为具有组分和厚度以有效地在随后操作期间将金属残余物与氯化学物隔离，因此消除金属辅助硅蚀刻和消除相关的缺陷的形成。在一些实施例中，钝化层136包括碳、锗、碳化硅或锗硅，诸如在图4A中描述出那些。钝化层136外延生长在衬底110上并且使用无氯前体通过非选择性外延生长形成。值得注意的是，钝化层136可以非晶体结构形成在其他区域(诸如形成在STI部件上和/或形成在栅极堆叠件上)但最终将去除钝化层136的那些部分，诸如在下一操作210期间。因此，凹槽132内的钝化层136处于晶体结构使得随后的操作能够外延生长并填充凹槽132以形成晶体结构的S/D部件。在钝化层136形成期间，前体是无氯(Cl)的以防止Cl和金属残余物之间的直接反应。因为前体是无Cl的，沉积是非选择性的且也可形成在其他区域上，诸如形成在栅极堆叠件和STI部件上。在一些实例中，钝化层136包括通过以无Cl前体沉积形成的硅或碳化硅。在一些实施例中，钝化层136具有在从约1nm至约4nm的范围内的厚度。
在一个实施例中，钝化层136为使用无Cl前体通过外延生长碳化硅层形成的碳化硅层。在进一步的实施例中，前体包括甲基硅烷(CH3SiH3或MMS)和SiH4。钝化层136可包括单层或多层。在本实例中，前体还为无掺杂剂(诸如无磷)的以防止掺杂剂扩散。在此情况下，钝化层136为无氯和掺杂剂的。在一些实施例中，调整前体(例如，通过控制气流)以形成SiC层。
在可选的实施例中，钝化层136为使用无Cl前体通过外延生长硅层形成的硅层。在进一步的实施例中，前体包括SiH4。钝化层可包括单层或多层。在本实施例中，前体不包括掺杂剂(诸如磷或含硼化学物)以防止掺杂剂扩散。在一些其他实施例中，钝化层136可包括锗层或硅锗层。
方法200包括操作210，通过使用用于应变效应的与衬底110的半导体材料不同的半导体材料在凹槽132中外延生长来形成S/D部件138。操作210包括用于蚀刻作用的氯并且因此是选择性的。沉积以不同的沉积速率和结构发生在衬底110上并也发生在其他区域(诸如STI和栅极堆叠件)上。含氯气体提供蚀刻作用使得完全去除沉积在其他区域(诸如在STI部件和/或栅极堆叠件上)上的半导体材料，使操作210为选择性沉积。由于钝化层136为结晶的并且作为用于外延生长的晶种层，因此沉积在凹槽132中的半导体材料为结晶的。
在一些实施例中，操作210包括CDE工艺。以半导体材料通过CDE工艺填充凹槽132，从而形成S/D部件138。该半导体材料与衬底110的半导体材料不同。例如，半导体材料包括碳化硅或硅锗而衬底110是硅衬底。在本实施例中，在CDE工艺期间以包括含掺杂剂的化学物的前体通过CDE工艺来原位掺杂源极和漏极部件138。CDE工艺为双循环操作。在用于沉积的第一循环中，将多种化学物用作前体来外延生长半导体材料。在第二循环中，含氯气体(诸如HCl，Cl2或二者)用于蚀刻。CDE工艺重复这两个循环直到将凹槽132填充或可选择地凹槽132过生长超过衬底110的顶面。
在一些实施例中，当在有源区域114中形成nFET时，半导体材料为具有磷(P)掺杂剂的碳化硅。在进一步的实施例中，使用在CDE工艺的第一循环(沉积循环)中的前体包括SiH4(和/或Si2H6)、PH3和MMS。第二循环(蚀刻循环)包括HCl或Cl2。在一个实例中，在从约200Torr至约250Torr的范围内的处理室压力下提供HCl。
在一些其他实施例中，当在有源区域114中形成pFET时，半导体材料为具有硼(B)掺杂剂的硅锗。在进一步的实施例中，使用在CDE工艺的第一循环(沉积循环)中的前体包括SiH4(和/或Si2H6)、B2H6和GeH4。第二循环(蚀刻循环)包括HCl或Cl2。在一个实例中，在从约200Torr至约250Torr的范围内的处理室压力下提供HCl。
在一些实施例中，在沉积循环中使用的前体包括硅烷、乙硅烷、丙硅烷、二氯甲硅烷(SiH2Cl2)、另一含硅前体和/或它们的任意组合。
在一些实施例中，操作210可使用同流沉积工艺。在同流外延生长中，用于沉积的化学物和含氯气体同时流向处理室以用于连续的以及同时的沉积/蚀刻作用。用于沉积的化学物和含氯气体与在CDE工艺中使用的那些相同。
可在本方法的操作之前、期间和之后执行其他制备步骤。在一个实施例中，层间介电(ILD)层形成在半导体衬底上。ILD层包括氧化硅、低k介电材料、其他合适的介电材料或它们的组合。ILD层通过诸如CVD的合适的技术形成。例如，可执行高密度离子体CVD以形成ILD层。
在另一实施例中，方法还包括前体以形成设计用于连接各个器件以形成功能电路的各个互连部件。互连部件包括诸如接触件和通孔的垂直互连件和诸如金属线的水平互连件。各个互连部件可使用包括铜、钨、硅化物的多种导电材料。在一个实例中，使用镶嵌工艺以形成基于铜的多层互连结构。在另一实施例中，钨用于形成位于接触孔中的钨插塞。在另一实例中，硅化物用于形成位于源极和漏极区域上的各个接触件以用于减少接触电阻。
图14为是根据一些其他实施例中的本发明的各个方面构建的形成半导体结构的方法220的流程图。方法220与方法200类似。然而，方法220还包括在操作208和210之间执行的操作222。操作222包括对钝化层136施加氟处理工艺。在一些实施例中，F处理为氟等离子处理。具体地，氟等离子在等离子室中生成并被引入至钝化层136。在进一步的实例中，氟处理的氟剂量在从约1×1014至2×1015ions/cm2的范围内。相应地，因此形成的钝化层136半导体层(诸如以上在各个实施例中所描述的Si、SiC、SiGe)具有在从约1×1014至2×1015cm-2的范围内的氟浓度。在其他实例中，F处理包括施加在从0.5keV至约5keV的范围内的偏置电压。在一些实例中，在与用于形成钝化层136的器件相同的器件中实行F处理。氟与硅具有强的相互作用并形成F-Si键，减少自由键，并且因此减少/消除随后对衬底，特别是在钝化层136下方的部分的损坏。在对钝化层136的F处理后，方法220进行到操作210，在凹槽132中外延生长半导体材料。
图15是根据一些其他实施例中的本发明的各个方面构建的形成半导体结构的方法230的流程图。设计方法230以在消除或基本上减少了金属辅助硅蚀刻作用和相关缺陷的同时形成外延生长的S/D部件。方法230包括与方法200的那些类似的框202至框206。
通过操作206在衬底110中形成凹槽132之后，方法230进行到操作232以在凹槽132中形成S/D部件138。操作232包括具有变化的蚀刻/沉积因数的外延沉积。具体地，操作232在凹槽132中利用沉积和蚀刻作用外延生长半导体材料。在操作232期间，将含氯气体(诸如Cl2或HCl)引入至用于蚀刻作用的处理室中，因此使得外延沉积是选择性的(选择性地生长在衬底110上)。在各个实施例中，操作232包括CDE工艺、同流外延生长或它们的组合。以上已描述CDE和同流外延生长的各个方面并在此不再重复。引入并限定蚀刻/沉积(E/D)因数以表征外延沉积232。将E/D因数限定为在特定的工艺时间期间对半导体衬底的蚀刻量与沉积量的比率。E/D因数在从0至小于1的值的范围内。在某种程度上执行外延沉积232使得E/D因数随外延沉积工艺中变化，具体地是，随着工艺中提高。在下面根据一些实施例进一步描述外延沉积232和E/D因数。
如以上与方法200一起描述的，CDE工艺包括重复多次的沉积循环(或D循环)和蚀刻循环(或E循环)。通过变化诸如处理温度、气流、气体分压、E循环持续期间、D循环持续期间、E循环与D循环的比率或它们的组合的一个或多个参数，E/D因数是可变化的。在一个实施例中，调整D循环的持续时间和E循环的持续时间(或D循环的持续时间与E循环的持续时间的比率)来改变E/D因数。如用于示意的实例，CDE工艺可具有用于一个E/D因数的15秒沉积和10秒蚀刻或具有用于另一个E/D因数的10秒沉积和6秒蚀刻。在另一实施例中，调整E循环的数目和D循环的数目(或E循环与D循环的比率)以改变E/D因数。如用于示意的实例，CDE工艺可具有用于一个E/D因数的2个沉积循环和1个蚀刻循环，或具有用于另一E/D因数的1个沉积循环和1个蚀刻循环。在另一实施例中，改变衬底温度以改变E/D因数。在用于示意的实例中，在CDE工艺的蚀刻循环期间，降低衬底温度以减少蚀刻作用，因此减小E/D因数。在另一实施例中，通过减少沉积气体压力(或沉积气体流速)调整E/D因数以提高E/D因数。在又一另一实施例中，通过减小蚀刻气体压力(或蚀刻气体流速)调整E/D因数以减小E/D因数。
在同流外延生长中，类似地改变E/D因数。在一个实施例中，改变衬底温度以改变E/D因数。例如，蚀刻作用只有在衬底温度处于或大于620℃时是明显的。当衬底温度增加到超过620℃时，由此增强蚀刻作用，因此提高E/D因数。在另一实施例中，通过减小沉积气体分压(或沉积气体流速)调整E/D因数以提高E/D因数。在又一另一实施例中，通过减小蚀刻气体分压(或蚀刻气体流速)调整E/D因数以减小E/D因数。
在方法200的操作210中，在相应的CDE工艺或同流外延生长中的E/D因数随着工艺恒定不变。在操作232中，E/D因数是随着工艺提高的变化的参数。最初，E/D因数足够小使得消除或基本上降低金属辅助硅蚀刻。然后，E/D因数随着工艺时间提高，因此使外延工艺232是选择性的。
在一些实施例中，操作232中的外延沉积工艺包括具有第一E/D因数的第一沉积步骤234和具有第二E/D因数的第二沉积步骤236。其在图15中进一步示出。在第一沉积步骤234中，控制外延沉积工艺以具有被选择来基本上降低氯以及降低氯与金属残余物之间的相互作用的第一E/D因数242。在一些实例中，第一E/D因数242在从0至约0.2的范围内。第一沉积步骤234是非选择性的。在第二沉积步骤236中，调整第二E/D因数244使得外延沉积工艺选择性地沉积在衬底110上。第二E/D因数244大于第一E/D因数242。在一些实例中，第二E/D因数244再从约0.2至约0.5的范围内。值得注意的是，在第一沉积步骤234中的沉积是非选择性的或不具有足够的选择性。由于提高的蚀刻作用，因此在第二沉积步骤期间将去除在第一沉积步骤期间的至其他区域(诸如STI部件和栅极堆叠件)的任何不期望的沉积。
在操作232中，相应的沉积技术可以是CDE工艺、同流外延生长或它们的组合。在一些其他的实施例中，只要调整两个沉积步骤以解决金属相关的缺陷和沉积选择性，则沉积气体(非蚀刻气体)可包括含氯化学物。例如，SiH2Cl2在操作232中可用作含硅气体。
在一些实例中，外延沉积工艺232为CDE工艺。第一沉积步骤234具有小于100Torr的HCl(或Cl2)分压以用于蚀刻循环而第二沉积步骤236具有大于100Torr的HCl(或Cl2)分压以用于蚀刻循环。在一些其他实例中，外延沉积工艺232为同流外延外延生长。第一沉积步骤234具有小于3Torr的HCl(或Cl2)分压而第二沉积步骤236具有大于3Torr的HCl(或Cl2)分压。
在一些其他实例中，外延沉积工艺232为同流外延生长(或CDE工艺)。通过衬底温度调整E/D因数。如上述所述，当衬底温度大于620℃时蚀刻作用是明显的。第一沉积步骤234具有小于约620℃的第一衬底温度并且第二沉积步骤236具有大于620℃的第二衬底温度。
在一些其他实施例中，操作232使用具有两个步骤的同流外延生长：具有第一E/D因数的第一沉积步骤234和具有大于第一E/D因数的第二E/D因数的第二沉积步骤236。在同流外延生长期间，动态地控制沉积气体和蚀刻气体(诸如通过控制气体流速)以动态地改变E/D因数(考虑类似于CDE工艺中描述的那些)。例如，蚀刻气体流速最初为0或更低。然后蚀刻气体流速随着处理时间提高。在第一沉积步骤234中，在处理室中的氯(例如，HCl)的气体分压是低的，诸如在一些实例中在从1Torr至约10Torr的范围内。在第二沉积步骤236中，在处理室中的氯气体分压大于第一沉积步骤234的氯的气体分压，诸如在一些实例中在从约200Torr至约250Torr的范围内。
在一些其他实施例中，设计外延沉积工艺232使得E/D因数随着工艺具有步进式变化。如图17中示出的，E/D因数246随着工艺时间为步进式的。再者，可通过一个或多个诸如气流、气体分压以及衬底温度的机理来执行E/D因数的变化。沉积机理可为CDE、同流外延生长或它们的组合。
在一些实施例中，设计操作232使得E/D因数随着工艺连续变化。E/D因数在从0至1的范围内变化。在操作232期间，E/D因数动态地变化以用于包括沉积选择性、金属辅助硅蚀刻问题和/或沉积质量的各个考虑。最初，因为金属辅助硅蚀刻问题是主要的问题，所以E/D因数选的较低。在操作232的随后的阶段中，沉积选择性是主要的而金属辅助硅蚀刻问题是次要的。因此，提高E/D因数。E/D因数可为工艺时间的合适的函数，诸如线性函数或非线性函数。图18中示出的为E/D因数248为工艺时间的线性函数的实例。图19中示出的为E/D因数250为工艺时间的非线性函数的实例。由于考虑诸如将要沉积的半导体材料、工艺生产量以及器件公差范围的各个因数，因此可调整和最佳化函数以用于更好的制造从而降低与金属辅助硅蚀刻作用相关的缺陷。
可在方法的操作之前、期间和之后执行其他制造步骤。在一个实施例中，层间介电(ILD)层形成在半导体衬底上。ILD层包括氧化硅、低k介电材料、其他合适的介电材料或它们的组合。ILD层通过诸如CVD的合适的技术形成。例如，可执行高密度等离子CVD以形成ILD层。在另一实施例中，可以执行栅极替代工序以形成具有高k电介质和金属栅电极的最终的栅极堆叠件。在另一实施例中，方法还包括前体形成各个互连部件的工序，设计各个互连部件以将各个器件连接以形成功能电路。
本发明提供了一种解决与金属残余物和氯相关的缺陷问题的FET的方法和结构。方法包括在在凹槽中外延生长半导体材料以形成S/D部件之前在半导体衬底的凹槽中形成钝化层。钝化层设计为具有组分、厚度和结构以有效地防止在凹槽中的含Cl化学物和金属残余物之间的相互作用。在其他实施例中，还对钝化层施加氟处理以增强其有效性。在其他实施例中，方法采用沉积方法来外延生长具有变化的E/D因数的S/D部件。E/D因数随着工艺时间变化以解决与金属残余物和氯相关的缺陷问题。将E/D因数选择为最初较低以解决缺陷问题，而然后随着时间提高以增强沉积选择性。
半导体结构100可用于各个应用中，诸如逻辑电路、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)单元、闪存存储器或成像传感器。半导体结构为平面FET结构或可选的FinFET结构。在其他实施例中，公开的选择性地沉积半导体材料层的方法可用于形成其他外延部件，该方法在工艺期间具有基本降低的金属选择性。在一个用于具有外延生长沟道区域的FET的实例中，如下描述方法：去除伪栅极以形成栅极沟槽；在栅极沟槽内使衬底凹进；通过公开的沉积方法在凹进的区域中外延生长半导体材料。
根据一些实施例，本发明提供了一种形成场效应晶体管(FET)的方法。该方法包括对半导体衬底实施蚀刻工艺，从而在半导体衬底的源极和漏极(S/D)区域中形成凹槽；在凹槽中形成第一半导体的钝化材料层；以及外延生长第二半导体材料，从而在凹槽中形成S/D部件，其中S/D部件通过钝化材料层与半导体衬底间隔开。
根据一些其他实施例，本发明提供了一种形成场效应晶体管(FET)的方法。该方法包括对半导体衬底实施蚀刻工艺，从而在半导体衬底的源极和漏极(S/D)区域中形成凹槽；以及通过具有变化的蚀刻/沉积(E/D)因数的沉积工艺外延生长半导体材料，从而在凹槽中形成S/D部件。
根据一些实施例，本发明提供了一种集成电路结构。集成电路结构包括由第一半导体材料组成且具有第一凹槽的半导体衬底；形成在半导体衬底上并邻近第一凹槽的第一栅极堆叠件；形成在第一凹槽中的第二半导体材料的钝化材料层；以及由第三半导体材料组成并形成在第一凹槽中且通过钝化材料层与半导体衬底间隔开的第一源极和漏极(S/D)部件，其中，钝化材料层是无氯的。
上面概述了若干实施例的特征。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成场效应晶体管(FET)的方法，所述方法包括：
对半导体衬底实施蚀刻工艺，从而在所述半导体衬底的源极和漏极(S/D)区域中形成凹槽；
在所述凹槽中形成第一半导体的钝化材料层；以及
外延生长第二半导体材料，从而在所述凹槽中形成S/D部件，其中，所述S/D部件通过所述钝化材料层与所述半导体衬底间隔开。
2.根据权利要求1所述的方法，其中，形成所述钝化材料层包括使用无氯前体实施非选择性沉积工艺。
3.根据权利要求2所述的方法，其中，形成所述钝化材料层包括外延生长第一半导体材料的钝化层，所述第一半导体材料与所述第二半导体材料不同。
4.根据权利要求3所述的方法，其中，所述第一半导体材料包括碳化硅，且所述第二半导体材料包括硅锗。
5.根据权利要求3所述的方法，其中，形成所述钝化材料层包括使用不含掺杂剂气体的前体外延生长第一半导体材料的无掺杂剂的钝化层。
6.根据权利要求3所述的方法，其中，形成所述钝化材料层包括形成碳原子百分比在从约1.8％至约3％的范围内的碳化硅层。
7.根据权利要求1所述的方法，其中，形成所述钝化材料层包括形成有效地防止氯和金属残余物之间相互作用的厚度在从约1nm至约4nm的范围内的钝化材料层。
8.根据权利要求1所述的方法，还包括在外延生长所述第二半导体材料之前对所述钝化材料层实施氟处理。
9.一种形成场效应晶体管(FET)的方法，所述方法包括：
对半导体衬底实施蚀刻工艺，从而在所述半导体衬底的源极和漏极(S/D)区域中形成凹槽；以及
通过具有变化的蚀刻/沉积(E/D)因数的沉积工艺外延生长半导体材料，从而在所述凹槽中形成S/D部件。
10.一种集成电路结构，包括：
半导体衬底，由第一半导体材料组成并且具有第一凹槽；
第一栅极堆叠件，形成在所述半导体衬底上并且邻近所述第一凹槽；
钝化材料层，由第二半导体材料组成并形成在所述第一凹槽中；以及
第一源极和漏极(S/D)部件，由第三半导体材料组成并且形成在所述第一凹槽中且通过所述钝化材料层与所述半导体衬底间隔开，其中，所述钝化材料层不含氯。
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