CN108122776A - Finfef器件及其形成方法 - Google Patents

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Abstract

本发明提供了一种FinFET器件及形成FinFET器件的方法。该方法包括在鳍上方且沿着鳍的侧壁沉积伪栅极，该鳍从半导体衬底向上延伸，沿着伪栅极的侧壁形成第一栅极间隔件，以及用碳等离子体掺杂第一栅极间隔件以形成碳掺杂的栅极间隔件。该方法还包括形成与鳍的沟道区相邻的源极/漏极区，并且将碳从碳掺杂的栅极间隔件扩散到鳍的第一区域中以提供第一碳掺杂区。第一碳掺杂区设置在源极/漏极区的至少部分和鳍的沟道区之间。

Description

FINFEF器件及其形成方法
技术领域
本发明的实施例涉及FinFET器件及其形成方法。
背景技术
半导体器件用于例如，诸如个人计算机、手机、数码相机和其他电子 设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘层或介 电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材 料层上形成电路组件和元件来制造半导体器件。
半导体产业通过最小部件尺寸的不断减小来持续地改进各个电子组件 (例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许在给 定的区域中集成更多的组件。然而，随着最小部件尺寸的减小，出现了应 该解决的额外的问题。
发明内容
本发明的实施例提供了一种形成鳍式场效应晶体管器件的方法，包括： 在鳍上方且沿着所述鳍的侧壁沉积伪栅极，所述鳍从半导体衬底向上延伸； 沿着所述伪栅极的侧壁形成第一栅极间隔件；用碳等离子体掺杂所述第一 栅极间隔件以形成碳掺杂的栅极间隔件；形成与所述鳍的沟道区相邻的源 极/漏极区；以及碳从所述碳掺杂的栅极间隔件扩散到所述鳍的第一区域中 以提供第一碳掺杂区，其中，所述第一碳掺杂区设置在所述源极/漏极区的 至少部分和所述鳍的沟道区之间。
本发明的另一实施例提供了一种形成鳍式场效应晶体管器件的方法， 包括：在半导体鳍的沟道区上方并且沿着所述半导体鳍的沟道区的侧壁形 成伪栅极堆叠件；在所述半导体鳍中蚀刻凹槽；碳掺杂所述凹槽的侧壁和 底面，以在所述半导体鳍中提供第一碳掺杂区；以及在所述凹槽中外延生 长外延源极/漏极区，其中，所述第一碳掺杂区设置在所述凹槽中的所述外 延源极/漏极区的侧壁和所述半导体鳍的沟道区之间。
本发明的又一实施例提供了一种鳍式场效应晶体管(FinFET)器件， 包括：鳍，从半导体衬底向上延伸；栅极堆叠件，位于所述鳍的沟道区上 方并且沿着所述鳍的沟道区的侧壁；源极/漏极区，与所述鳍相邻；栅极间 隔件，沿着所述栅极堆叠件的侧壁设置；以及第一碳掺杂区，沿着所述源 极/漏极区的底面和侧壁设置。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个 方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际 上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(FinFET)器件的立体图。
图2至图5是根据一些实施例的制造FinFET器件的中间阶段的截面 图。
图6A和图6B是根据一些实施例的制造FinFET器件的中间阶段的截 面图。
图7A、图7B和图7C是根据一些实施例的制造FinFET器件的中间阶 段的截面图。
图8A、图8B和图8C是根据一些实施例的制造FinFET器件的中间阶 段的截面图。
图9A、图9B和图9C是根据一些实施例的制造FinFET器件的中间阶 段的截面图。
图10A、图10B和图10C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图10D是根据一些实施例的工艺室中的FinFET器件的截面图。
图11A、图11B和图11C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图12A、图12B和图12C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图13A、图13B和图13C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图14A、图14B和图14C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图15A、图15B和图15C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图16A、图16B和图16C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图17是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图18A、图18B和图18C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图19A、图19B和图19C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图20A、图20B和图20C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图21A、图21B和图21C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图22是根据一些实施例的制造FinFET器件的中间阶段的截面图。
图23A、图23B和图23C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图24A、图24B和图24C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图25A、图25B和图25C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图26A、图26B和图26C是根据一些实施例的制造FinFET器件的中 间阶段的截面图。
图27A和图27B是根据一些实施例的制造FinFET器件的中间阶段的 截面图。
图28和图29是根据一些实施例的制造FinFET器件的中间阶段的截面 图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例 或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅 仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方 或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成 的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部 件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目 的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、 “下部”、“在…上方”、“上部”等空间相对术语以描述如图所示的一 个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的 方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可 以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1示出在三维视图中鳍式场效应晶体管(FinFET)30的实例。FinFET 30包括位于衬底32上的鳍36。衬底32包括隔离区34，并且鳍36突出于 相邻的隔离区34之上并且从相邻的隔离区34之间突出。栅极电介质38沿 着鳍36的侧壁并且位于鳍36的顶面上方，并且栅电极40位于栅极电介质 38上方。源极/漏极区42和44设置在鳍36的相对于栅极电介质38和栅电 极40的相对两侧中。图1还示出在后续图中使用的参考截面。截面A-A 穿过FinFET 30的沟道、栅极电介质38和栅电极40。截面C-C位于平行 于截面A-A的平面中并且穿过沟道外侧的鳍36。截面B-B垂直于截面A-A 并且沿着鳍36的纵向轴线，并且在例如源极/漏极区42和44之间电流流 动的方向上。为了简明，后续附图是指这些参考截面。
在使用后栅极工艺形成FinFET的背景中讨论本文讨论的一些实施例。 在其他实施例中，可以使用先栅极工艺。此外，一些实施例涉及在诸如平 面FET的平面器件中使用的各个方面。
可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻 工艺来图案化鳍，该光刻工艺包括双重图案化工艺或多重图案化工艺。通 常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从 而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的 图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺 图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍。
图2至图29是根据示例性实施例的制造FinFET的中间阶段的截面图。 图2至图5、图28和图29示出除了多个FinFET之外的图1所示的参考截 面A-A。在图6至图27B中，以字符“A”结尾的图示出为沿着类似的截面 A-A；以字符“B”结尾的图示出为沿着类似的截面B-B；并且以字符“C”结 尾的图示出为沿着类似的截面C-C。图17和图22示出图1所示的参考截面C-C。
图2示出衬底50。衬底50可以是掺杂的(例如，掺杂有p型或n型 掺杂剂)或未掺杂的诸如块状半导体、绝缘体上半导体(SOI)衬底等的半 导体衬底。衬底50可以是诸如硅晶圆的晶圆。通常，SOI衬底包括形成在 绝缘体层上的半导体材料层。例如，绝缘体层可为埋氧(BOX)层、氧化硅 层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘体层。还可以使用诸 如多层衬底或梯度衬底的其他衬底。在一些实施例中，衬底50的半导体材 料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑 化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP 和/或GaInAsP的合金半导体；或它们的组合。
衬底50具有第一区域100A和第二区域100B。第一区域100A可以用 于形成诸如NMOS晶体管的n型器件(诸如n型FinFET)。第二区域100B 可以用于形成诸如PMOS晶体管的p型器件(诸如p型FinFET)。第一区 域100A和第二区域100B之间的分隔件15表示第一区域100A和第二区域 100B之间的物理分离。第一区域100A的组件可以与第二区域100B的组 件物理地分离，但是为了说明的目的，在后续附图中并排示出。
图2还示出在衬底50上方形成掩模53。在一些实施例中，掩模53可 用于后续的蚀刻步骤以图案化衬底50(参见图3)。如图2所示，掩模53 可以包括第一掩模层53A和第二掩模层53B。掩模层53A可以是诸如氮化 硅等的硬掩模层，并且可以使用诸如沉积、原子层沉积(ALD)或物理汽 相沉积(PVD)的任何合适的工艺来形成。掩模层53A可用于在后续的蚀刻步骤中防止或最小化蚀刻掩模层53A下面的衬底50(参见图3)。掩模 层53B可以包括光刻胶，并且在一些实施例中可以用于图案掩模层53A以 用在上述后续的蚀刻步骤中。可以通过使用旋涂技术形成掩模层53B，并 且使用可接受的光刻技术图案化掩模层53B。在一些实施例中，可以使用 三个或多个掩模53。
图3示出在衬底50中形成半导体条52。首先，可以图案化掩模层53A 和53B，其中掩模层53A和53B中的开口暴露衬底50中的将形成沟槽的 区域。接下来，可以实施蚀刻工艺，其中蚀刻工艺通过掩模53中的开口在 衬底50中创建沟槽。衬底50的位于图案化的掩模53下方的剩余部分形成 多个半导体条52。蚀刻可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE) 等或它们的组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。
在图4中，在相邻的半导体条52之间形成绝缘材料以形成隔离区54。 绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可通 过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例 如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为 诸如氧化物的另一种材料)等或它们组合来形成。可以使用通过任何可接 受的工艺形成的其他绝缘材料。
此外，在一些实施例中，在用隔离区54的绝缘材料填充沟槽55之前， 隔离区54可以包括形成在沟槽55(见图3)的侧壁和底面上的共形衬垫(未 示出)。在一些实施例中，衬垫可以包括半导体(例如，硅)氮化物、半 导体(例如，硅)氧化物、热半导体(例如，硅)氧化物、半导体(例如， 硅)氮氧化物、聚合物电介质、它们的组合等。衬垫的形成可以包括诸如ALD、CVD、高密度等离子体(HDP)CVD、PVD等的任何合适的方法。 在这种实施例中，衬垫可以防止(或至少减少)半导体材料在隔离区54的 后续退火期间从半导体条52(例如，Si和/或Ge)扩散到周围的隔离区54 中。例如，在沉积隔离区54之后，可以对隔离区54的绝缘材料实施退火 工艺。
还在图4中，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何 多余的绝缘材料并且形成共面的隔离区54的顶面和半导体条52的顶面。 在一些实施例中，CMP还可以去除掩模53。在其他实施例中，可以使用与 CMP分离的湿清洁工艺来去除掩模53。
图5示出凹进隔离区54以形成浅沟槽隔离(STI)区54。凹进隔离区 54，从而使得第一区域100A和第二区域100B中的鳍56从相邻的隔离区 54之间突出。此外，隔离区54的顶面可以具有如图所示的平坦的表面、 凸表面、凹表面(诸如凹陷的)或它们的组合。可以通过适当的蚀刻使隔 离区54的顶面形成为平面、凸面和/或凹面。可使用诸如对隔离区54的材料有选择性的可接受的蚀刻工艺来凹进隔离区54。例如，可使用采用 蚀刻或应用材料公司SICONI工具或稀释的氢氟酸(dHF)的化学 氧化物去除。
本领域技术人员将容易理解，关于图2至图5描述的工艺仅仅是如何 形成鳍56的一个实例。在其他实施例中，可在衬底50的顶面上方形成介 电层；可通过介电层蚀刻沟槽；可在沟槽中外延生长同质外延结构；并且 可凹进介电层从而使得同质外延结构从介电层突出以形成鳍。仍在其他实 施例中，异质外延结构可用于鳍。例如，可凹进图4中的半导体条52，并 且可使不同于半导体条52的材料在它们的位置外延生长。还在另外的实施 例中，可在衬底50的顶面上方形成介电层；可通过介电层蚀刻沟槽；可使 用不同于衬底50的材料在沟槽中外延生长异质外延结构；并且可凹进介电 层从而使得异质外延结构从介电层突出以形成鳍56。在外延生长同质外延 结构或异质外延结构的一些实施例中，尽管可以一起使用原位掺杂和注入 掺杂，但是在生长期间原位掺杂生长的材料，这可避免之前和之后的注入。 此外，在NMOS区中外延生长与PMOS区中的材料不同的材料可能是有利 的。在各个实施例中，鳍56可包括硅锗(SixGe1-x，其中x可介于约0和1 之间)、碳化硅、纯的或大致纯的锗、III-V族化合物半导体、II-VI族化合 物半导体等。例如，形成III-V族化合物半导体的可使用的材料包括但不限 于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在图6A和图6B中，在鳍56上形成伪介电层58。伪介电层58可以是 例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术来沉积 (例如使用CVD、PVD等)或热生长(例如，使用热氧化等)。在伪介电 层58上方形成伪栅极层60，并且在伪栅极层60上方形成掩模层62。可在 伪介电层58上方沉积伪栅极层60，然后诸如通过CMP平坦化伪栅极层60。可在伪栅极层60上方沉积掩模层62。例如，伪栅极层60可由多晶硅制成， 尽管还可使用对隔离区54的蚀刻具有高蚀刻选择性的其他材料。例如，掩 模层62可包括氮化硅等。在该实例中，在整个第一区域100A和第二区域 100B中形成单个伪栅极层60和单个掩模层62。在其他实施例中，可以在 第一区域100A和第二区域100B中形成单独的伪栅极层，并且可以在第一 区域100A和第二区域100B中形成单独的掩模层。
在图7A、图7B和图7C中，可以使用可接受的光刻和蚀刻技术图案 化掩模层62，以在第一区域100A中形成掩模72并且在第二区域100B中 形成掩模78。然后，可通过可接受的蚀刻技术将掩模72和78的图案转印 至伪栅极层60以在第一区域100A中形成伪栅极70并且在第二区域100B 中形成伪栅极76。可选地，掩模72和78的图案可以类似地转印至伪介电层58。伪栅极70和76的图案覆盖鳍56的相应沟道区，同时暴露鳍56的 源极/漏极区。伪栅极70和76还可具有与相应的外延鳍的纵向方向大致垂 直的纵向方向。
此外，尽管未明确示出，但是掩模72和78可用于图案化图1的截面 A-A和7A中的伪栅极层60和可选的伪介电层58。特别地，可以图案化伪 栅极层60，以物理地分离每个区域100A和100B内相邻的FinFET器件的 伪栅极。例如，伪栅极70和76以及相邻的FinFET器件的伪栅极(未明确 示出)可以彼此物理分离。在其他实施例中，不同的掩模(例如，除掩模 72和78之外)可用于图案化不同的截面(例如，图1的截面A-A与截面B-B、图7A和图7B)中的伪栅极层60。伪栅极70和76的尺寸以及伪栅 极70和76之间的间距可以取决于管芯的其中形成伪栅极的区域。在一些 实施例中，当位于管芯的输入/输出区(例如，其中设置有输入/输出电路) 时，伪栅极70和76可以具有比位于管芯的逻辑区(例如，其中设置有逻 辑电路)中时更大的尺寸和更大的间距。
在图7A、图7B和图7C中，可以在鳍56、半导体条52和/或衬底50 中形成适当的阱(未示出)。例如，可在第一区域100A中形成P阱，并 且可在第二区域100B中形成N阱。
可以使用光刻胶或其他掩模(未示出)来实现用于不同区域100A和 100B的不同的注入步骤。例如，在第一区域100A中的鳍56和隔离区54 上方形成光刻胶。图案化光刻胶以暴露衬底50的诸如PMOS区的第二区域 100B。可通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图 案化光刻胶。一旦图案化光刻胶，可以在第二区域100B中实施n型杂质注 入，并且光刻胶可以用作掩模以大致防止n型杂质注入到诸如NMOS区的 第一区域100A中。n型杂质可以是注入到第一区域中的等于或小于1018cm-3 (诸如在从约1017cm-3至约1018cm-3的范围内)的浓度的磷、砷等。在注入 后，诸如通过可接受的灰化工艺去除光刻胶。
在注入第二区域100B的之后，在第二区域100B中的鳍56和隔离区 54上方形成光刻胶。图案化光刻胶以暴露衬底50的诸如NMOS区的第一 区100A。可通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术 图案化光刻胶。一旦图案化光刻胶，就可在第一区域100A中实施p型杂质 注入，并且光刻胶可以用作掩模以大致防止p型杂质注入到诸如PMOS区 的第二区域中。p型杂质可以是注入到第一区域中的等于或小于1018cm-3 (诸如在从约1017cm-3至约1018cm-3的范围内)的浓度的硼、BF2等。在注 入之后，诸如通过可接受的灰化工艺去除光刻胶。
在注入第一区域100A和第二区域100B之后，可以实施退火以激活注 入的p型杂质和n型杂质。注入可在例如NMOS区的第一区域100A中形 成p阱，并且在例如PMOS区的第二区域100B中形成n阱。在一些实施 例中，尽管可一起使用原位掺杂和注入掺杂，但是在生长期间可以原位掺 杂外延鳍的生长材料，这可避免注入。
在图8A、图8B和图8C中，在相应伪栅极70和76(图8A和图8B) 的暴露表面上和/或在鳍56上方的伪介电层58(图8C)上形成第一栅极间 隔件80。可以使用形成第一栅极间隔件80的任何合适的方法。在一些实 施例中，可以使用沉积(诸如CVD、ALD等)形成第一栅极间隔件80。 在一些实施例中，如图8A所示，第一栅极间隔件可以具有约的厚度 T1。第一栅极间隔件80可以包括任何合适的材料。在一些实施例中，第一 栅极间隔件80可以包括硅、氧、碳和氮的组合(例如，SiOCN)。
在图9A、图9B和图9C中，可以实施用于轻掺杂的源极/漏极(LDD) 区77和79的注入。类似于上文在图7A、图7B和图7C中讨论的注入， 可在例如NMOS区的第一区域100A上方形成诸如光刻胶的掩模(未示出)， 同时暴露例如PMOS区的第二区域100B，并且可将p型杂质注入到位于第 二区域100B中的暴露的鳍56中以创建LDD区79。在注入LDD区79期 间，伪栅极76可以用作掩模以防止(或至少减少)掺杂剂注入到暴露的鳍 56的沟道区中。因此，在暴露的鳍56的源极/漏极区中可以大致形成LDD 区79。然后可以去除掩模。后续地，可以在第二区域100B上方形成诸如 光刻胶的掩模(未示出)，同时暴露第一区域100A，并且可以将n型杂质 注入到位于第一区域100A中的暴露的鳍56中以创建LDD区77。在注入 LDD区77期间，伪栅极70可以用作掩模以防止(或至少减少)掺杂剂注 入到暴露的鳍56的沟道区中。因此，在暴露的鳍56的源极/漏极区中可以 大致形成LDD区77。然后可以去除掩模。n型杂质可以是先前讨论的任何 n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。LDD区77和79均可以具有从约1015cm-3至约1016cm-3的杂质浓度。退火可用于激活注 入的杂质。
接下来，参考图10A、图10B、图10C和图10D，可以对第一栅极间 隔件80实施碳处理101。碳处理101可以将碳注入到第一栅极间隔件80 中(参见图8A至图8C)，从而形成碳掺杂的栅极间隔件80B。碳处理101 可以通过提供具有增加的蚀刻抗性的碳掺杂的栅极间隔件80B来帮助加强 第一栅极间隔件80。因此，可以减少后续蚀刻工艺期间(例如，在用功能 栅极堆叠件替换伪栅极70/76的替换栅极工艺期间，参见图25A至图26C) 碳掺杂的栅极间隔件80B的缺陷。在一些实施例中，碳处理101还可以导 致碳掺杂伪电介质58，并且还可以在后续工艺步骤中(例如，在替换栅极 工艺期间)降低伪电介质58的蚀刻速率。
参考图10D，在一些实施例中，碳处理101包括将在其上形成有FinFET 30的晶圆放置在等离子体室202中，其中，等离子体室位于RF线圈206 下方且位于晶片卡盘204上方。可以使用任何合适的等离子体室202。例 如，来自应用材料公司的PLAID可适用于一些实施例。 可以使用配置为在等离子体室202中创建碳等离子体的气体源和RF线圈在 等离子体室202中对FinFET 30实施碳等离子体共形掺杂。在一些实施例中，气体源可以在碳等离子体共形掺杂期间产生气体。在一些实施例中， 气体可以是诸如CH4、C2H2、C2H4或C2H6的碳氢化合物，在碳处理101 期间，可以在等离子体室202中以约40标准立方厘米每分钟(sccm)至约 60sccm的速率施加约1×1014cm-2至约1×1015cm-2的剂量的该气体。在一些 实施例中，在碳处理期间101，可以将约800W的RF功率，约1kV至约 3kV的DC偏压，约30μs至约60μs的脉冲宽度(PW)和约20mT至约30mT 的压力施加到等离子体室。在碳等离子体共形掺杂工艺的实施例中，在等 离子体室202中创建含有碳离子的等离子体。根据等离子体室202的工艺 参数，碳离子以FinFET 30为目标并注入到FinFET 30的暴露的表面中。
在一些实施例中，使用碳等离子体共形掺杂栅极间隔件80可以确保所 得到的碳掺杂的栅极间隔件80B中的掺杂更均匀。例如，可以使用束线注 入来掺杂第一栅极间隔件80(参见图8A至图8C)。然而，由于一些伪栅 极和/或鳍的高纵横比，从束线至第一栅极间隔件80的所有区域的视线可 能是不可用的。因此，束线注入可能导致不能掺杂第一栅极间隔件80的一 些部分，导致碳掺杂的栅极间隔件80B的不均匀掺杂，特别是对于纵横比 (例如，高度与间距的比率)大于约10:1的伪栅极和/或鳍。使用碳等离子 体共形掺杂第一栅极间隔件80可以允许第一栅极间隔件80的掺杂更均匀。 例如，在第一栅极间隔件80的碳处理101之后，碳掺杂的栅极间隔件80B 中的碳浓度在碳掺杂的栅极间隔件80B的不同部分中大致类似。在一些实 施例中，碳掺杂的栅极间隔件80B的沿着伪栅极70和76的上表面延伸的部分中的碳浓度与碳掺杂的栅极间隔件80B的沿着伪栅极70和76以及鳍 56的侧壁延伸的部分中的碳浓度大致相同。
在一些实施例中，使用碳掺杂的栅极间隔件80B的碳等离子体共形掺 杂可以进一步提供高浓度的碳，与束线掺杂工艺的实施例相比，降低了对 下面的衬底50、半导体条52和/或鳍56的表面的损坏。此外，与其他实施 例工艺相比，碳等离子体共形掺杂工艺可能不需要额外的清洁和/或退火工 艺来将碳驱入到第一栅极间隔件80，从而降低了制造成本。在碳处理101 之后，与第一栅极间隔件80相比，碳掺杂的栅极间隔件80B可以具有增加 量的碳。例如，在一些实施例中，碳掺杂的栅极间隔件80B中的碳浓度可 以为约3×1020cm-3或更大，诸如约4×1020cm-3至约3×1021cm-3。
在碳处理101之后，可以在碳掺杂的栅极间隔件80B的表面上构建薄 碳膜80A，其中该表面是在碳处理101期间碳等离子体入射的表面。如图 10A所示，碳膜80A可具有约至约的厚度T2。在一些实施例中， 在碳处理101之后，第一栅极间隔件80可以具有碳密度梯度，在碳掺杂的 栅极间隔件80B的表面处存在最大的碳密度，其中该表面是在碳处理101 期间碳等离子体入射的表面，并且在与碳处理101期间碳等离子体入射的 碳掺杂的栅极间隔件80B的表面相对的表面处存在最小的碳密度。在一些 实施例中，碳处理101还可以导致伪介电层58中的碳浓度的增加。
图10A至图10D示出在形成LDD区77和79(参见图9A至图9C) 之后实施碳处理101的实施例。在一些实施例中，可以在形成第一栅极间 隔件80(参见图8A至图8C)之后，但是在形成LDD区77和79之前实 施碳处理101。
参考图11A至图11C，可以在碳掺杂的栅极间隔件80B和碳膜80A上 方形成额外的栅极间隔件。首先，可以在碳掺杂的栅极间隔物件80B和碳 膜80A上方形成第二栅极间隔件83。可以使用形成第二栅极间隔件83的 任何合适的方法。在一些实施例中，可以使用沉积(诸如ALD、CVD等) 形成第二栅极间隔件83。可以使用任何合适的材料来形成第二栅极间隔件 83。在一些实施例中，第二栅极间隔件83可以包括SiOCN。如图11A所 示，在一些实施例中，第二栅极间隔件83可以具有约的厚度T3。在 形成第二栅极间隔件83之后，在第二栅极间隔件83上方形成第三栅极间 隔件85。可以使用形成第三栅极间隔件85的任何合适的方法。在一些实 施例中，可以使用沉积(诸如ALD、CVD等)形成第三栅极间隔件85。 可以使用任何合适的材料来形成第三栅极间隔件85。在一些实施例中，第 三栅极间隔件85可以包括氮化硅(SiN)等。如图11A所示，在一些实施 例中，第三栅极间隔件85可以具有约的厚度T4。
接下来，实施图案化工艺以去除碳掺杂的栅极间隔件80B、碳膜80A、 第二栅极间隔件83和第三栅极间隔件85的多余部分。可以使用任何可接 受的图案化工艺。在一些实施例中，可以沉积光刻胶(未示出)并使用可 接受的光刻技术进行图案化，其中光刻胶中的开口暴露碳掺杂的栅极间隔 件80B、碳膜80A、第二栅极间隔件83和第三栅极间隔件85的将要被去 除的部分。可以使用光刻胶作为掩模实施蚀刻工艺。蚀刻工艺可以是各向 异性的。在蚀刻之后，可以去除碳掺杂的栅极间隔件80B、碳膜80A、第 二栅极间隔件83和第三栅极间隔件85的位于LDD区上方和位于隔离区 54上方的横向部分以暴露鳍56的部分并且暴露位于伪栅极堆叠件70/76之 上的硬掩模72/78。在蚀刻之后，保留碳掺杂的栅极间隔件80B、碳膜80A、 第二栅极间隔件83和第三栅极间隔件85的沿着伪栅极70/76的侧壁的部 分。在图12A至图12C中示出所得到的结构。
图13A至图22示出在第一区域100A和第二区域100B中形成外延源 极/漏极区82和84。在一些实施例中，在第二区域100B中形成外延源极/ 漏极区84之前，可以在第一区域100A中形成外延源极/漏极区82。还是 以是，在第一区域100A中形成外延源极/漏极区82之前，在第二区域100B 中形成外延源极/漏极区84。
图13A至图17示出在第一区域100A中形成外延源极/漏极区。在例如 NMOS区的第一区域100A中形成外延源极/漏极区期间，可以掩蔽例如 PMOS区的第二区域100B(未示出)。
参考图13A至图13C，蚀刻第一区域100A中的鳍56的源极/漏极区以 形成凹槽102。以在相邻的伪栅极70之间形成凹槽102的方式实施蚀刻。 可以使用任何可接受的蚀刻工艺。在一些实施例中，可以蚀刻凹槽102以 至少部分地在伪栅极电介质58、碳掺杂的栅极间隔件80B、碳膜80A、第 二栅极间隔件83和第三栅极间隔件85的部分下方延伸。在其他实施例中， 凹槽102可以不在伪栅极电介质58、碳掺杂的栅极间隔件80B、碳膜80A、 第二栅极间隔件83和第三栅极间隔件85的任何部分下方延伸。鳍56(参 见图13B)的位于相邻的凹槽102之间并且直接位于伪栅极70的下方的部 分可以提供FinFET器件的沟道区。
接下来，如图14A至图14C所示，可以对凹槽102实施碳处理121。 碳处理121可以沿着凹槽102的侧壁和底面注入碳掺杂剂，从而在凹槽102 中沿着鳍56、半导体条52和衬底50形成碳掺杂区107。在另一实施例中， 上述碳处理101和/或碳处理121可将碳掺杂剂注入到各个栅极间隔件(例 如，碳掺杂的栅极间隔件80B、碳膜80A、第二栅极间隔件83和第三栅极间隔件85)，掺杂剂可以扩散到FinFET的沟道区，而不沿着凹槽102的 侧壁和底面形成碳掺杂区107。在实施例中，碳处理121可以沿着凹槽102 的侧壁和底面同时注入碳掺杂剂，以形成碳掺杂区107和各个栅极间隔件， 掺杂剂可扩散到FinFET的沟道区。在实施例中，碳处理121形成碳掺杂区 107，而不将碳掺杂剂注入到各个栅极间隔件。例如，如上所述，可以实施碳处理121而不实施碳处理101。碳掺杂区107可以包括碳以及鳍56、半 导体条52和衬底50的材料(例如，Si、SiGe、它们的组合等)。位于凹 槽102的侧壁和底面上的碳掺杂区107可以用于减少掺杂剂从后续形成的 外延源极/漏极区扩散到凹槽102中(例如，参见图16A至图16C)。在一 些实施例中，掺杂剂的扩散可以是由碳掺杂区107提供的间隙减少引起的。
在一些实施例中，碳处理121可类似于碳处理101(参见图10A至图 10D)。例如，碳处理121可以包括将其上形成有FinFET 30的晶圆放置到 等离子体室202中，该等离子体室202位于晶圆卡盘上且位于RF线圈下方。 可以使用任何合适的等离子体室。例如，来自应用材料公司的 PLAID可适用于一些实施例。可以使用配置为在等离子体 室中创建碳等离子体的气体源和RF线圈在等离子体室中对FinFET 30实施 碳等离子体共形掺杂。在一些实施例中，气体源在碳等离子体共形掺杂期 间产生气体。在一些实施例中，气体可以是诸如CH4、C2H2、C2H4或C2H6的碳氢化合物，在碳处理121期间，可以在等离子体室202中施加约 5×1013cm-2至约5×1014cm-2的剂量的该气体。在一些实施例中，在碳处理121期间，可以将约0.5kV至约2kV的DC偏压、约650W至约900W的范 围的功率、约20mT至约80mT的压力和约20μs至约60μs的脉冲宽度施加 到等离子体室。在碳等离子体共形掺杂工艺的实施例中，在等离子体室202 中创建含有碳离子的等离子体。根据等离子体室202的工艺参数，碳离子 以FinFET 30为目标并注入到FinFET 30的暴露的表面中。
在一些实施例中，使用碳等离子体共形掺杂凹槽102可以确保所得到 的碳掺杂区107中的掺杂更均匀。例如，可以使用束线注入来掺杂凹槽102。 然而，由于一些鳍的高纵横比，从束线至凹槽102的所有区域的视线可能 是不可用的。因此，束线注入可能导致不能掺杂凹槽102的一些部分，导 致碳掺杂区107的不均匀掺杂，特别是对于纵横比大于约10:1的鳍56。使 用碳等离子体共形掺杂凹槽102可允许碳掺杂区107的掺杂更均匀。例如， 在凹槽102的碳处理121之后，凹槽102中的碳浓度在碳掺杂区107的不 同部分中大致类似。例如，在实施例中，在鳍56的顶部处的碳掺杂区107 的碳浓度与鳍56的侧壁处的碳掺杂区107的碳浓度与鳍56的底部处的碳 掺杂区107的碳浓度的比率可以在约1:0.65:0.65至约1:0.9:0.9的范围内。
在一些实施例中，使用碳等离子体共形掺杂碳掺杂区107可以进一步 提供高浓度的碳，高浓度的碳可以降低对下面的衬底50、半导体条52和/ 或鳍56的表面的损坏。在碳处理121之后，碳掺杂区107可以具有增加的 碳量。例如，在一些实施例中，碳掺杂区107中的碳浓度可以为约3×1020cm-3或更大。已经观察到，在该范围内的碳浓度足以减少从外延源极/漏极区82 至鳍56的杂质扩散。
在碳处理121之后，可以在凹槽102的表面上构建薄碳膜105，该表 面是在碳处理121期间碳等离子体入射的表面。在一些实施例中，还可以 在伪栅极堆叠件70上方并且沿着碳掺杂的栅极间隔件80B、碳膜80A、第 二栅极间隔件83和第三栅极间隔件85的暴露的表面沉积薄碳膜105。
后续地，如图15A至图15C所示，可以使用清洁工艺来去除薄碳膜105。 可以使用任何合适的清洁工艺。例如，可以使用高温硫酸-过氧化物混合物 (SPM)蚀刻来去除薄碳膜105。在一些实施例中，可以实施诸如约10s 至约45s的任何合适长度的清洁工艺。在其他实施例中，清洁工艺可能需 要更长或更短的时间量。在各个实施例中，可以去除薄碳膜105而不去除 凹槽102中的碳掺杂区107。
在图16A至图16C中，在凹槽102中外延生长位于第一区域100A中 的外延源极/漏极区82。外延源极/漏极区82可以包括诸如适合于n型 FinFET的任何材料的任何可接受的材料。例如，如果鳍56为硅，则外延 源极/漏极区82可包括硅、SiC、SiCP、SiP等。外延源极/漏极区82可具 有从鳍56的相应表面凸起的表面并且可具有小平面。在鳍56中形成外延 源极/漏极区82，从而使得每个伪栅极70设置在相应的外延源极/漏极区82 的相邻对之间(如图14B所示)。在一些实施例中，外延源极/漏极区82 可以延伸超过鳍56并进入到半导体条52。
可以将掺杂剂注入到第一区域100A中的外延源极/漏极区82以形成源 极/漏极区，类似于先前讨论的用于形成轻掺杂的源极/漏极区的工艺。外延 源极/漏极区82的杂质浓度可以在从约1019cm-3至约1021cm-3的范围内。用 于例如NMOS区的第一区域100A中的源极/漏极区的n型杂质可以是先前 讨论的任何n型杂质。在其他实施例中，可以在生长期间原位掺杂外延源 极/漏极区82。
碳掺杂区107可以设置为沿着源极/漏极区82的侧壁和底面，并且在 外延源极/漏极区82和下面的衬底(例如，鳍56、半导体条52和衬底50) 之间提供阻挡件。此外，碳掺杂区107可以完全覆盖外延源极/漏极区82 的底面，并且在顶视图(未示出)中，碳掺杂区107可以完全环绕外延源 极/漏极区82的底部(例如，外延源极/漏极区82的位于凹槽102中的部分)。
在用掺杂剂注入外延源极/漏极区82之后，可以实施退火。在一些实 施例中，可以使用合适的毫秒退火(MSA)工艺(例如，使用微秒退火 (μSSA)工具)在约1150℃的温度处实施约1.4ms至约20ms(诸如约3ms) 的退火。退火可以是外延源极/漏极区82的形成工艺的部分，以便在外延 源极/漏极区82内提供更均匀的掺杂剂分布。在一些实施例中，如图16B 所示，退火可进一步导致碳从碳掺杂的栅极间隔件80B和/或薄碳膜80A扩 散到鳍56的周边区域(例如，LDD区77中和/或邻近鳍56的沟道区)以 形成碳掺杂区106。在一些实施例中，可以实施退火以形成与碳掺杂区107 的形成结合或不与碳掺杂区107的形成结合的碳掺杂区106。
碳掺杂区106可以设置在外延源极/漏极区82和鳍56的沟道区108(例 如，直接位于伪栅极70下方的区域)之间。在一些实施例中，如图16A 所示，伪栅极70还可以沿沟道区108的侧壁延伸。碳掺杂区107还可以设 置在鳍56的沟道区108和外延源极/漏极区82之间。在一些实施例中，碳 掺杂区106的碳浓度可以等于或可以不等于碳掺杂区107的碳浓度。例如， 在实施例中，碳掺杂区106的碳浓度可以小于碳掺杂区107的碳浓度。在 一些实施例中，碳掺杂区106中的碳浓度可以为约1×1019cm-3至约5×1019 cm-3，而碳掺杂区107中的碳浓度可以为约3×1020cm-3或更大。
如上所述，由于用于形成碳掺杂区106/107的共形等离子体掺杂工艺， 碳掺杂区106/107中沿着鳍56的顶面、侧壁和底部的碳分布大致均匀。例 如，在实施例中，在鳍56的顶部处的碳掺杂区107的碳浓度与鳍56的侧 壁处的碳掺杂区107的碳浓度与鳍56的底部处的碳掺杂区107的碳浓度的 比率可以在约1:0.65:0.65至约1:0.9:0.9的范围内。
已经观察到，碳掺杂剂抑制(或至少减少)掺杂剂(例如，n型杂质) 从外延源极/漏极区82扩散到鳍56的沟道区108中。因此，在各个实施例 中，通过在外延源极/漏极区82和鳍56的沟道区108之间设置一个或多个 碳掺杂区(例如，区域106和107)，可以减少掺杂剂(例如，n型杂质) 从外延源极/漏极区82的不期望扩散。例如，在具有碳掺杂区106和/或107的实施例与没有碳掺杂区106和/或107的实施例的实验数据的比较中，已 经观察到，掺杂剂从外延源极/漏极区82的扩散距离可以减少至少约1nm。 此外，通过减少从外延源极/漏极区82的扩散，可以实现一个或多个以下 非限制性优势：减少短沟道效应，减小寄生电容(例如，减小栅极至源极 寄生电容和/或栅极至漏极寄生电容)，减少泄漏，并提高所得到的FinFET 器件的开关速度。例如，与没有这种碳掺杂区的器件相比，在具有分离源 极/漏极和沟道区的碳掺杂区的器件中，已经观察到开关速度提高了约3％ 至约6％。
图16A至图16C示出外延源极/漏极区82的实施例，其中每个源极/ 漏极区82与相邻的源极/漏极区82物理地分离。在一些实施例中，可以合 并两个或多个相邻的源极/漏极区82。在图17中示出具有合并的源极/漏极 区的FinFET的实施例，其沿着图1的截面C-C截取。在图17中，合并两 个相邻的源极/漏极区82。在一些实施例中，可以合并多于两个相邻的源极 /漏极区82。
图18A至图22示出在第二区域100B中形成外延源极/漏极区。在例如 PMOS区的第二区域100B中形成外延源极/漏极区期间，可以掩蔽(未示 出)例如NMOS区的第一区域100A。
参考图18A至图18C，蚀刻鳍56的位于第二区域100B中的源极/漏极 区以形成凹槽104。以在相邻的伪栅极76之间形成凹槽104的方式实施蚀 刻。可以使用任何可接受的蚀刻工艺。在一些实施例中，可以蚀刻凹槽104 以至少部分地在伪栅极电介质58、碳掺杂的栅极间隔件80B、碳膜80A、 第二栅极间隔件83和第三栅极间隔件85的部分下方延伸。在其他实施例 中，凹槽104可以不在伪栅极电介质58、碳掺杂的栅极间隔件80B、碳膜 80A、第二栅极间隔件83和第三栅极间隔件85的任何部分下方延伸。鳍 56(参见图18B)的位于相邻的凹槽102之间并且直接位于伪栅极76下方 的部分可以提供FinFET器件的沟道区。
接下来，如图19A至图19C所示，可以对凹槽104实施碳处理131。 碳处理131可以沿着凹槽104的侧壁和底面注入碳掺杂剂，从而在凹槽104 中沿着鳍56、半导体条52和衬底50形成碳掺杂区111。在另一实施例中， 上述碳处理101和/或碳处理131可将碳掺杂剂注入各个栅极间隔件(例如， 碳掺杂的栅极间隔件80B、碳膜80A、第二栅极间隔件83和第三栅极间隔 件85)，掺杂剂可以扩散到FinFET的沟道区，而不沿着凹槽104的侧壁 和底面形成碳掺杂区111。在实施例中，碳处理131可以沿着凹槽104的 侧壁和底面同时注入碳掺杂剂，以形成碳掺杂区111和各个栅极间隔件， 掺杂剂可扩散到FinFET的沟道区。在实施例中，碳处理131形成碳掺杂区 111，而不将碳掺杂剂注入到各个栅极间隔件。例如，可以实施碳处理131而不实施如上所述的碳处理101。碳掺杂区111可以包括碳以及鳍56、半 导体条52和衬底50的材料(例如，Si、SiGe、它们的组合等)。位于凹 槽104的侧壁和底面上的碳掺杂区111可以用于减少掺杂剂从后续形成的 外延源极/漏极区扩散到凹槽104中(例如，参见图21A至图21C)。在一 些实施例中，掺杂剂的扩散可以是由碳掺杂区111提供的间隙减少引起的。
在一些实施例中，碳处理131可类似于碳处理101(参见图10A至图 10D)和碳处理121(参见图14A至图14C)。例如，碳处理131可以包括 将在其上形成有FinFET 30的晶圆放置到等离子体室202中，该等离子体 室位于晶圆卡盘上且位于RF线圈下方。可以使用任何合适的等离子体室。 例如，来自应用材料公司的 PLAID可适用于一些实施例。 可以使用配置为在等离子体室中创建碳等离子体的气体源和RF线圈在等 离子体室中对FinFET 30实施碳等离子体共形掺杂。在一些实施例中，气 体源在碳等离子体共形掺杂期间产生气体。在一些实施例中，气体可以是 诸如CH4、C2H2、C2H4或C2H6的碳氢化合物，在碳处理131期间，在等离 子体室202中施加约5×1013cm-2至约5×1014cm-2的剂量的该气体。在一些 实施例中，在碳处理131期间，可以将约0.5kV至约2kV的DC偏压、约 650W至约900W的功率范围、约20mT至约80mT的压力和约20μs至约 60μs的脉冲宽度施加到等离子体室。在碳等离子体共形掺杂工艺的实施例 中，在等离子体室202中创建含有碳离子的等离子体。根据等离子体室202 的工艺参数，碳离子以FinFET 30为目标并注入到FinFET 30的暴露的表 面中。
在一些实施例中，使用碳等离子体共形掺杂凹槽104可以确保所得到 的碳掺杂区111中的掺杂更均匀。例如，可以使用束线注入来掺杂凹槽104。 然而，由于一些鳍的高纵横比，从束线至凹槽104的所有区域的视线可能 是不可用的。因此，束线注入可能导致不能掺杂凹槽104的一些部分，导 致碳掺杂区111的不均匀掺杂，特别是对于纵横比大于约10:1的鳍。使用 碳等离子体共形掺杂凹槽104可允许碳掺杂区111掺杂地更均匀。例如， 在凹槽104的碳处理131之后，凹槽104中的碳浓度在碳掺杂区111的不 同部分中大致类似。例如，在实施例中，在鳍56的顶部处的碳掺杂区111 的碳浓度与鳍56的侧壁处的碳掺杂区111的碳浓度与鳍56的底部处的碳 掺杂区111的碳浓度的比率可以在约1:0.65:0.65至约1:0.9:0.9的范围内。
在一些实施例中，使用碳等离子体共形掺杂碳掺杂区111可以进一步 提供高浓度的碳，并且可以降低对下面的衬底50、半导体条52和/或鳍56 的表面的损坏。在碳处理131之后，碳掺杂区111可以具有增加的碳量。 例如，在一些实施例中，碳掺杂区111中的碳的浓度可以为约3×1020cm-3或更大。已经观察到，在该范围内的碳浓度足以减少从外延源极/漏极区84 至鳍56的杂质扩散。
在碳处理131之后，可以在凹槽104的表面上构建薄碳膜109，该表 面是在碳处理131期间碳等离子体入射的表面。在一些实施例中，还可以 在伪栅极堆叠件70上方并且沿着第二区域100B中的碳掺杂的栅极间隔件 80B、碳膜80A、第二栅极间隔件83和第三栅极间隔件85的暴露的表面沉 积薄碳膜109。
后续地，如图20A至20C所示，可以使用清洁工艺来去除薄碳膜109。 可以使用任何合适的清洁工艺。例如，可以使用高温硫酸-过氧化物混合物 (SPM)蚀刻来除去薄碳膜109。在一些实施例中，可以实施诸如约10s 至约45s的任何合适长度的清洁工艺。在其他实施例中，清洁工艺可能需 要更长或更短的时间量。在各个实施例中，可以去除薄碳膜109而不去除 凹槽104中的碳掺杂区111。
在图21A至图21C中，在凹槽104中外延生长位于第二区域100B中 的外延源极/漏极区84。外延源极/漏极区84可以包括诸如适合于p型 FinFET的材料的任何可接受的材料。例如，如果鳍56为硅，则外延源极/ 漏极区84可包括SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区84可具 有从鳍56的相应表面凸起的表面并且可具有小平面。在第二区域100B中， 在鳍56中形成外延源极/漏极区84，从而使得每个伪栅极76设置在相应的 外延源极/漏极区84的相邻对之间。在一些实施例中，外延源极/漏极区84 可以延伸超过鳍56并进入到半导体条52。
可以将掺杂剂注入到第二区域100B中的外延源极/漏极区84以形成源 极/漏极区，类似于先前讨论的用于形成轻掺杂的源极/漏极区的工艺。外延 源极/漏极区84的杂质浓度可以在从约1019cm-3至约1021cm-3的范围内。用 于例如PMOS区的第二区域100B中的源极/漏极区的p型杂质可以是先前 讨论的任何p型杂质。在其他实施例中，可以在生长期间原位掺杂外延源 极/漏极区84。
碳掺杂区111可以设置为沿着源极/漏极区84的侧壁和底面，并且在 外延源极/漏极区84和下面的衬底(例如，鳍56、半导体条52和衬底50) 之间提供阻挡件。此外，碳掺杂区111可以完全覆盖外延源极/漏极区84 的底面，并且在顶视图(未示出)中，碳掺杂区111可以完全环绕外延源 极/漏极区84的底部(例如，外延源极/漏极区84的位于凹槽104中的部分)。
在用掺杂剂注入外延源极/漏极区84之后，可以实施退火。在一些实 施例中，可以使用合适的MSA工艺(例如，使用μSSA工具)在约1150℃ 的温度处实施约1.4ms至约20ms(诸如约3ms)的退火。退火可以是外延 源极/漏极区84的形成工艺的部分，以便在外延源极/漏极区84内提供更均 匀的掺杂剂分布。在一些实施例中，如图21B所示，退火可进一步导致碳从碳掺杂的栅极间隔件80B和/或薄碳膜80A扩散到鳍56的周边区域以形 成碳掺杂区110。在一些实施例中，可以实施退火以形成与碳掺杂区111 的形成结合或不与碳掺杂区111的形成结合的碳掺杂区110。
碳掺杂区110可以设置在外延源极/漏极区84和鳍56的沟道区112(例 如，鳍56的直接位于伪栅极76下方的区域)之间。碳掺杂区111还可以 设置在鳍56的沟道区112和外延源极/漏极区84之间。在一些实施例中， 碳掺杂区110的碳浓度可以等于或可以不等于碳掺杂区111的碳浓度。例 如，在实施例中，碳掺杂区110的碳浓度可以小于碳掺杂区111的碳浓度。 在一些实施例中，碳掺杂区110中的碳浓度可以为约1×1019cm-3至约5×1019 cm-3，而碳掺杂区111中的碳浓度可以为约3×1020cm-3或更大。
在一些实施例中，如图21A所示，伪栅极76还可以沿沟道区112的侧 壁延伸。由于用于形成如上所述的碳掺杂区111/110的共形等离子体掺杂 工艺，碳掺杂区111/110中沿着鳍56的顶面、侧壁和底部的碳分布大致均 匀。例如，在实施例中，在鳍56的顶部处的碳掺杂区111/110的碳浓度与 鳍56的侧壁处的碳掺杂区111/110的碳浓度与鳍56的底部处的碳掺杂区111/110的碳浓度的比率可以在约1:0.65:0.65至约1:0.9:0.9的范围内。
已经观察到，碳掺杂剂抑制(或至少减少)掺杂剂(例如，p型杂质) 从外延源极/漏极区84扩散到鳍56的沟道区112中。因此，在各个实施例 中，通过在外延源极/漏极区84和鳍56的沟道区112之间设置一个或多个 碳掺杂区(例如，区域110和111)，可以减少掺杂剂(例如，p型杂质) 从外延源极/漏极区84的不期望扩散。例如，在具有碳掺杂区110和/或111的实施例与没有碳掺杂区110和/或111的实施例的实验数据的比较中，已 经观察到，掺杂剂从外延源极/漏极区84的扩散距离可以减少至少约1nm。 此外，通过减少从外延源极/漏极区84的扩散，可以实现一个或多个以下 非限制性优势：减少短沟道效应，减小寄生电容(例如，减小栅极至源极 寄生电容和/或栅极至漏极寄生电容)，减少泄漏，并提高所得到的FinFET 器件的开关速度。例如，与没有这种碳掺杂区的器件相比，在具有分离源 极/漏极和沟道区的碳掺杂区的器件中，已经观察到开关速度提高了约3％ 至约6％。
尽管形成碳掺杂区110的退火工艺示出为与形成碳掺杂区106的退火 工艺分离，但在其他实施例中，可以实施单个退火以同时形成碳掺杂区110 和106。例如，在实施例中，在形成外延源极/漏极区82和84之后实施单 个退火工艺。在这种实施例中，单个退火可能导致碳从碳掺杂的栅极间隔 件80B扩散到下面的鳍56中，以同时在第一区域100A中形成碳掺杂区106 以及在第二区域100B中形成碳掺杂区110。
图21A至图21C示出外延源极/漏极区84的实施例，其中每个源极/ 漏极区84与相邻的源极/漏极区84物理地分离。在一些实施例中，可以合 并两个或多个相邻的源极/漏极区84。在图22中示出具有合并的源极/漏极 区的FinFET的实施例，其沿着图1的截面C-C截取。在图22中，合并两 个相邻的源极/漏极区84。在一些实施例中，可以合并多于两个相邻的源极 /漏极区84。
在图23A至图23C中，在图13A至图13C至图18所示的结构上方沉 积蚀刻停止层87和中间层电介质(ILD)88。在实施例中，ILD88是通过 可流动CVD形成的可流动膜。在一些实施例中，ILD 88由诸如磷硅酸盐 玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未 掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可通过诸如CVD或 PECVD的任何合适的方法来沉积。
在图24A至图24C中，可以实施诸如CMP的平坦化工艺以使ILD88 的顶面与伪栅极70和76的顶面平齐。在平坦化工艺之后，通过ILD88暴 露伪栅极70和76的顶面。在一些实施例中，CMP可以去除掩模72和78 或它们的部分。在其他实施例中，可以在沉积ILD 88之前去除掩模72和 78。
在图25A至图25C中，在蚀刻步骤中去除掩模72和78的剩余部分以 及伪栅极70和76，从而形成凹槽90。每个凹槽90暴露相应鳍56的沟道 区(例如，沟道区108和112)。每个沟道区设置在相邻的一对外延源极/ 漏极区82和84之间。在去除期间，当蚀刻伪栅极70和76时，伪介电层 58可用作蚀刻停止层。然后，在去除伪栅极70和76之后，可以去除伪介 电层58。
如前所述，对第一栅极间隔件80实施的碳处理101可以强化碳掺杂的 第一栅极间隔件80，并在第一栅极间隔件80上方创建薄碳膜80A。在去除 图24A至24C所示的伪栅极70和76期间，碳处理101可以帮助保护外延 源极/漏极区82和84。例如，在一些实施例中，使用湿清洁来去除伪栅极 70和76，该湿清洁利用诸如NH4OH的湿清洁化学品。在没有碳处理101的情况下，湿清洁化学品可以穿透第一栅极间隔件80、第二栅极间隔件83 和第三栅极间隔件85，并损坏外延源极/漏极区82和84。碳处理101可以 防止或减少由湿清洁化学品穿透栅极间隔件而引起的对外延源极/漏极区 82和84的损坏。因此，在一些实施例中，与使用类似的工艺形成的但没 有位于栅极间隔件上方的碳处理101的FinFET相比，源极/漏极区可能没 有缺陷或可能具有减小的缺陷。
在图26A至图26C中，形成栅极介电层92和96以及栅电极94和98， 从而用于替换栅极。在凹槽90中(诸如鳍56的顶面和侧壁上以及栅极间 隔件86的侧壁上，以及ILD 88的顶面上)共形沉积栅极介电层92和96。 根据一些实施例，栅极介电层92和96包括氧化硅、氮化硅或它们的多层。 在其他实施例中，栅极介电层92和96包括高k介电材料，并且在这些实施例中，栅极介电层92和96可具有大于约7.0的k值，并且可包括Hf、 Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐，以及它们的组合。 栅极介电层92和96的形成方法可包括分子束沉积(MBD)、原子层沉积 (ALD)、PECVD等。
接下来，栅电极94和98分别沉积在栅极介电层92和96上方，并且 填充凹槽90的剩余部分。栅电极94和98可以由诸如TiN、TaN、TaC、 Co、Ru、Al、它们的组合或它们的多层的含金属材料制成。在一些实施例 中，栅电极94和98均可以包括一个或多个阻挡件层、功函数层和/或功函 数调整层，以调整栅电极94和98的功函数。在栅电极94和98的填充之 后，可实施诸如CMP的平坦化工艺以去除栅极介电层92和96以及栅电极 94和98的材料的多余部分，该多余部分位于ILD 88的顶面上方。因此， 所得到的栅电极94和98的材料以及栅极介电层92和96的剩余部分形成 所得到的FinFET的替换栅极。
可以同时进行栅极介电层92和96的形成，从而使得栅极介电层92和 96由相同的材料制成，以及可以同时进行栅电极94和98的形成，从而使 得栅电极94和98由相同的材料制成。然而，在其他实施例中，可通过不 同的工艺形成栅极介电层92和96，从而使得栅极介电层92和96可由不 同材料制成，并且可通过不同的工艺形成栅电极94和98，从而使得栅电极94和98可由不同材料制成。当使用不同的工艺时，各个掩蔽步骤可用 于掩蔽和暴露适当的区。
此外，栅电极94和栅极介电层92可以与区域100A中相邻的FinFET 器件的栅极堆叠件物理地分离(参见例如图28)。类似地，栅电极98和 栅极介电层96可以与区域100B中相邻的FinFET器件的栅极堆叠件物理 地分离(参见例如图29)。在一些实施例中，栅电极94/98和栅极介电层 92/96可以形成为具有与伪栅极堆叠件70/76(参见图7A)相同的图案。在这种实施例中，栅电极94/98和栅极介电层92/96可以与相邻的栅极堆叠件 物理地分离，因为预先图案化伪栅极堆叠件70/76以与相邻的伪栅极堆叠 件物理地分离，如上关于图7A所述。在其他实施例中，在沉积之后可以采 用光刻和蚀刻的组合以图案化栅电极94/98和栅极介电层92/96。
在图27A至图27B中，在ILD 88上方沉积ILD 150。进一步地在图27A 至图27B中示出，穿过ILD 150和ILD 88形成接触件152和154，并且穿 过ILD 150形成接触件156和158。在实施例中，ILD 150是通过可流动的 CVD方法形成的可流动膜。在一些实施例中，ILD 150由诸如PSG、BSG、 BPSG、USG等的介电材料形成并且可以通过诸如CVD和PECVD的任何 合适的方法来沉积。穿过ILD88和150形成用于接触件152和154的开口。 穿过ILD 150形成用于接触件156和158的开口。可以在相同的工艺中同 时形成或在单独的工艺中形成全部这些开口。可使用可接受的光刻和蚀刻 技术形成开口。在开口中形成诸如扩散阻挡件层、粘合层等的衬垫和导电 材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、铝、镍等。可实施诸如CMP的平坦化工艺以从ILD 150的表 面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件152和 154。可实施退火工艺以分别在外延源极/漏极区82和84与接触件152和 154之间的界面处形成硅化物。接触件152物理地且电连接至外延源极/漏 极区82，接触件154物理地且电连接至外延源极/漏极区84，接触件156 物理地且电连接至栅电极94，并且接触件158物理地且电连接至栅电极98。
图27B示出的接触件152和154位于与接触件156和158相同的截面 中，该描述是为了说明的目的，并且在一些实施例中，接触件152、154设 置在与接触件156和158不同的截面中。
如本文所讨论的，在栅极间隔件上和/或沿着一个或多个源极/漏极凹槽 的侧壁和底面实施碳处理。碳处理可以包括一个或多个栅极间隔件和/或沿 着一个或多个源极/漏极凹槽的侧壁和底面的共形碳等离子体掺杂。因此， 各个实施例方法可以帮助提供设置在FinFET器件的沟道区和外延源极/漏 极区之间并且将FinFET器件的沟道区与外延源极/漏极区分离的碳掺杂区。 碳掺杂区可以有助于阻止杂质(例如，n型掺杂剂或p型掺杂剂)从源极/ 漏极区扩散到沟道区和/或下面的块状衬底中。因此，可以提高器件性能(例 如AC电性能，诸如开关速度、寄生电容、减小的短沟道效应、减少的泄 漏等)。例如，通过抑制杂质的扩散，可以减少源极/漏极和沟道结处的缺 陷，这降低了泄漏路径的可能性，特别是在精细间距的器件中。此外，栅 极间隔件的碳掺杂可以在栅极替换工艺期间进一步增加间隔件相对于伪栅 极的蚀刻选择性，这可能导致较少的间隔件缺陷和增加的产量。
根据实施例，一种方法包括在鳍上方且沿着鳍的侧壁沉积伪栅极，该 鳍从半导体衬底向上延伸，沿着伪栅极的侧壁形成第一栅极间隔件，以及 用碳等离子体掺杂第一栅极间隔件以形成碳掺杂的栅极间隔件。该方法还 包括形成与鳍的沟道区相邻的源极/漏极区，并且将碳从碳掺杂的栅极间隔 件扩散到鳍的第一区域中以提供第一碳掺杂区。第一碳掺杂区设置在源极/ 漏极区的至少部分和鳍的沟道区之间。
在上述方法中，其中，形成所述源极/漏极区包括蚀刻所述鳍的第二区 域以提供与所述鳍的第一区域相邻的凹槽，其中，所述方法还包括用碳等 离子体掺杂所述凹槽以沿着所述凹槽的侧壁和底面形成第二碳掺杂区。
在上述方法中，其中，形成所述源极/漏极区包括蚀刻所述鳍的第二区 域以提供与所述鳍的第一区域相邻的凹槽，其中，所述方法还包括用碳等 离子体掺杂所述凹槽以沿着所述凹槽的侧壁和底面形成第二碳掺杂区，用 碳等离子体掺杂所述凹槽还沿着所述凹槽的侧壁且在所述凹槽的底面上方 沉积薄碳膜，并且其中，所述方法还包括使用清洁工艺去除所述薄碳膜。
在上述方法中，其中，形成所述源极/漏极区包括蚀刻所述鳍的第二区 域以提供与所述鳍的第一区域相邻的凹槽，其中，所述方法还包括用碳等 离子体掺杂所述凹槽以沿着所述凹槽的侧壁和底面形成第二碳掺杂区，还 包括在等离子体掺杂所述凹槽之后，在所述凹槽中外延生长所述源极/漏极 区，其中，沿着所述源极/漏极区的侧壁和底面设置所述第二碳掺杂区。
在上述方法中，其中，将碳从所述碳掺杂的栅极间隔件扩散到所述第 一区域包括退火所述碳掺杂的栅极间隔件。
在上述方法中，其中，将碳从所述碳掺杂的栅极间隔件扩散到所述第 一区域包括退火所述碳掺杂的栅极间隔件，将碳从所述碳掺杂的栅极间隔 件扩散到外围区域包括在形成所述源极/漏极区之后退火所述碳掺杂的栅 极间隔件。
在上述方法中，还包括用设置在所述鳍的沟道区上方且沿着所述鳍的 沟道区的侧壁的功能栅极堆叠件来替换所述伪栅极。
在上述方法中，还包括在所述第一区域的上表面处形成轻掺杂漏极区， 其中，所述方法还包括将所述碳从所述碳掺杂的栅极间隔件扩散到所述轻 掺杂漏极区中，从而使得所述第一碳掺杂区至少部分地设置在所述轻掺杂 漏极区中。
根据实施例，一种方法包括在半导体鳍的沟道区上方并且沿着沟道区 的侧壁形成伪栅极堆叠件，在半导体鳍中蚀刻凹槽，碳掺杂凹槽的侧壁和 底面以在半导体鳍中提供第一碳掺杂区，并且在凹槽中外延生长外延源极/ 漏极区。第一碳掺杂区设置在凹槽中的外延源极/漏极区的侧壁和半导体鳍 的沟道区之间。
在上述方法中，其中，沿着所述源极/漏极区的侧壁和底面设置所述第 一碳掺杂区。
在上述方法中，其中，碳掺杂所述凹槽的侧壁和底面沿着所述凹槽的 侧壁和底面沉积碳膜。
在上述方法中，其中，碳掺杂所述凹槽的侧壁和底面沿着所述凹槽的 侧壁和底面沉积碳膜，还包括在所述凹槽中外延生长所述源极/漏极区之 前，去除所述碳膜。
在上述方法中，还包括：在所述伪栅极堆叠件上方并沿着所述伪栅极 堆叠件的侧壁沉积间隔件；以及碳等离子体掺杂所述间隔件以沿着所述栅 极堆叠件的侧壁并且在所述半导体鳍上方形成碳掺杂的间隔件。
在上述方法中，还包括：在所述伪栅极堆叠件上方并沿着所述伪栅极 堆叠件的侧壁沉积间隔件；以及碳等离子体掺杂所述间隔件以沿着所述栅 极堆叠件的侧壁并且在所述半导体鳍上方形成碳掺杂的间隔件，还包括退 火所述碳掺杂的间隔件以将碳扩散到所述半导体鳍中并且提供第二碳掺杂 区，其中，所述第二碳掺杂区设置在所述沟道区和所述源极/漏极区的所述 侧壁之间。
在上述方法中，还包括：在所述伪栅极堆叠件上方并沿着所述伪栅极 堆叠件的侧壁沉积间隔件；以及碳等离子体掺杂所述间隔件以沿着所述栅 极堆叠件的侧壁并且在所述半导体鳍上方形成碳掺杂的间隔件，还包括退 火所述碳掺杂的间隔件以将碳扩散到所述半导体鳍中并且提供第二碳掺杂 区，其中，所述第二碳掺杂区设置在所述沟道区和所述源极/漏极区的所述 侧壁之间，其中，在外延生长所述源极/漏极区之后实施退火所述碳掺杂的 间隔件，其中，所述第二碳掺杂区还设置在所述第一碳掺杂区和所述沟道 区之间。
在上述方法中，其中，碳掺杂所述凹槽的侧壁和底面包括碳等离子体 掺杂工艺。
根据实施例，鳍式场效应晶体管(finFET)器件包括从半导体衬底向 上延伸的鳍，位于鳍的沟道区上方并且沿着沟道区的侧壁的栅极堆叠件， 与鳍相邻的源极/漏极区，以及沿着栅极堆叠件的侧壁设置的栅极间隔件。 FinFET器件还包括沿着源极/漏极区的底面和侧壁设置的第一碳掺杂区。
在上述鳍式场效应晶体管(finFET)器件中，其中，所述第一碳掺杂 区设置在所述源极/漏极区的至少部分和所述鳍的沟道区之间。
在上述鳍式场效应晶体管(finFET)器件中，还包括位于所述栅极间 隔件下方且位于所述第一碳掺杂区和所述沟道区之间的第二碳掺杂区。
在上述鳍式场效应晶体管(finFET)器件中，其中，所述栅极间隔件 包括碳掺杂剂。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明 作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实 现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同 构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的 情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成鳍式场效应晶体管器件的方法，包括：
在鳍上方且沿着所述鳍的侧壁沉积伪栅极，所述鳍从半导体衬底向上延伸；
沿着所述伪栅极的侧壁形成第一栅极间隔件；
用碳等离子体掺杂所述第一栅极间隔件以形成碳掺杂的栅极间隔件；
形成与所述鳍的沟道区相邻的源极/漏极区；以及
碳从所述碳掺杂的栅极间隔件扩散到所述鳍的第一区域中以提供第一碳掺杂区，其中，所述第一碳掺杂区设置在所述源极/漏极区的至少部分和所述鳍的沟道区之间。
2.根据权利要求1所述的方法，其中，形成所述源极/漏极区包括蚀刻所述鳍的第二区域以提供与所述鳍的第一区域相邻的凹槽，其中，所述方法还包括用碳等离子体掺杂所述凹槽以沿着所述凹槽的侧壁和底面形成第二碳掺杂区。
3.根据权利要求2所述的方法，其中，用碳等离子体掺杂所述凹槽还沿着所述凹槽的侧壁且在所述凹槽的底面上方沉积薄碳膜，并且其中，所述方法还包括使用清洁工艺去除所述薄碳膜。
4.根据权利要求2所述的方法，还包括在等离子体掺杂所述凹槽之后，在所述凹槽中外延生长所述源极/漏极区，其中，沿着所述源极/漏极区的侧壁和底面设置所述第二碳掺杂区。
5.根据权利要求1所述的方法，其中，将碳从所述碳掺杂的栅极间隔件扩散到所述第一区域包括退火所述碳掺杂的栅极间隔件。
6.根据权利要求5所述的方法，其中，将碳从所述碳掺杂的栅极间隔件扩散到外围区域包括在形成所述源极/漏极区之后退火所述碳掺杂的栅极间隔件。
7.根据权利要求1所述的方法，还包括用设置在所述鳍的沟道区上方且沿着所述鳍的沟道区的侧壁的功能栅极堆叠件来替换所述伪栅极。
8.根据权利要求1所述的方法，还包括在所述第一区域的上表面处形成轻掺杂漏极区，其中，所述方法还包括将所述碳从所述碳掺杂的栅极间隔件扩散到所述轻掺杂漏极区中，从而使得所述第一碳掺杂区至少部分地设置在所述轻掺杂漏极区中。
9.一种形成鳍式场效应晶体管器件的方法，包括：
在半导体鳍的沟道区上方并且沿着所述半导体鳍的沟道区的侧壁形成伪栅极堆叠件；
在所述半导体鳍中蚀刻凹槽；
碳掺杂所述凹槽的侧壁和底面，以在所述半导体鳍中提供第一碳掺杂区；以及
在所述凹槽中外延生长外延源极/漏极区，其中，所述第一碳掺杂区设置在所述凹槽中的所述外延源极/漏极区的侧壁和所述半导体鳍的沟道区之间。
10.一种鳍式场效应晶体管(FinFET)器件，包括：
鳍，从半导体衬底向上延伸；
栅极堆叠件，位于所述鳍的沟道区上方并且沿着所述鳍的沟道区的侧壁；
源极/漏极区，与所述鳍相邻；
栅极间隔件，沿着所述栅极堆叠件的侧壁设置；以及
第一碳掺杂区，沿着所述源极/漏极区的底面和侧壁设置。
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