CN112582420A - 集成电路器件和形成半导体器件的方法 - Google Patents

Abstract

集成电路器件包括设置在第一类型掺杂剂的掺杂区域上方的FinFET，其中，该FinFET包括第一鳍结构和第一源极/漏极(S/D)部件，第一鳍结构具有第一宽度；以及鳍基阱条，设置在第一类型掺杂剂的掺杂区域上方，其中鳍基阱条包括第二鳍结构和第二S/D部件，第二鳍结构具有大于第一宽度的第二宽度，其中鳍基阱条将掺杂区域连接至电压。本发明的实施例还涉及形成半导体器件的方法。

Description

集成电路器件和形成半导体器件的方法

技术领域

本发明的实施例涉及集成电路器件和形成半导体器件的方法。

背景技术

半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC演化的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常增大，而几何尺寸(即，可以使用制造工艺产生的最小部件(或线))减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。

例如，在诸如静态随机存取存储器(SRAM)的存储器器件中，泄漏问题在高级工艺节点中变得更加严重。静态随机存取存储器(“SRAM”)通常是指仅在供电时才能保持所存储数据的任何存储器或存储。随着集成电路(IC)技术朝着更小的技术节点发展，SRAM通常将鳍基结构(诸如鳍式场效应晶体管(FinFET)或全环栅(GAA)晶体管)结合到SRAM单元中，以增强性能，其中每个SRAM单元可以存储数据位。由于SRAM单元的性能在很大程度上取决于布局(例如，已观察到SRAM阵列的内部SRAM单元的性能将不同于SRAM阵列的边缘SRAM单元的性能)，因此已实现鳍基阱条单元以稳定阱电位，促进整个SRAM阵列中的均匀电荷分布，因此促进SRAM阵列的SRAM单元之间的性能均匀。然而，随着鳍尺寸缩小，已经观察到鳍基阱条单元会增大拾取电阻和/或降低SRAM阵列的闩锁性能。因此，虽然用于SRAM阵列的现有阱条单元通常已经足以满足其预期目的，但是它们不是在所有方面都已完全令人满意。

发明内容

本发明的实施例提供了一种集成电路器件，包括：鳍式场效应晶体管，设置在第一类型掺杂剂的掺杂区域上方，其中，所述鳍式场效应晶体管包括第一鳍结构和第一源极/漏极(S/D)部件，所述第一鳍结构具有第一宽度；以及鳍基阱条，设置在所述第一类型掺杂剂的所述掺杂区域上方，其中，所述鳍基阱条包括第二鳍结构和第二源极/漏极部件，所述第二鳍结构具有大于所述第一宽度的第二宽度，其中，所述鳍基阱条将所述掺杂区域连接至电压。

本发明的另一实施例提供了一种集成电路器件，包括：n型阱，设置在衬底中，所述n型阱掺杂有n型掺杂剂；第一晶体管，设置在所述n型阱上方，其中，所述第一晶体管具有第一鳍结构和设置在所述第一鳍结构上方的第一栅极结构，使得所述第一栅极结构介于所述第一晶体管的第一源极/漏极(S/D)部件之间；第一阱条，设置在所述n型阱上方，其中，所述第一阱条具有电连接至所述n型阱的第二鳍结构以及设置在所述第二鳍结构上方的第二栅极结构，使得所述第二栅极结构介于所述第一阱条的第二源极/漏极部件之间；p型阱，设置在所述衬底中并且邻接所述n型阱，所述p型阱掺杂有p型掺杂剂；第二晶体管，设置在所述p型阱上方，其中，所述第二晶体管具有第三鳍结构和设置在所述第三鳍结构上方的第三栅极结构，使得所述第三栅极结构介于所述第二晶体管的第三源极/漏极部件之间；以及第二阱条，设置在所述p型阱上方，其中，所述第二阱条具有电连接至所述p型阱的第四鳍结构和设置在所述第四鳍结构上方的第四栅极结构，使得所述第四栅极结构介于所述第二阱条的第四源极/漏极部件之间，其中，所述第二鳍结构和所述第四鳍结构的每个均比所述第一鳍结构宽。

本发明的又一实施例提供了一种形成半导体器件的方法，包括：提供衬底，所述衬底包括掺杂有第一类型掺杂剂的阱，所述阱在第一方向上纵向延伸；在所述阱上方形成心轴，所述心轴在所述第一方向上纵向延伸；在所述心轴的侧壁上形成间隔件；去除所述心轴的位于所述阱的第一区域之上的第一部分，其中，所述心轴的位于所述阱的第二区域之上的第二部分保留；使用所述阱的所述第一区域之上的所述间隔件和所述阱的所述第二区域之上的所述心轴作为图案化掩模来图案化所述衬底，从而在所述第一区域和所述第二区域上方形成鳍线；以及执行鳍切割工艺以去除所述鳍线的中间部分，从而在所述阱的所述第一区域之上形成第一鳍，并且在所述阱的所述第二区域之上形成第二鳍，其中，沿着垂直于所述第一方向的第二方向，所述第二鳍比所述第一鳍宽。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的各个方面的具有嵌入式存储器宏的集成电路(IC)的简化框图。

图2是根据本发明的各个方面的可以在存储器宏的存储器单元中实现的单端口SRAM单元的电路图。

图3是根据一些实施例的多栅极晶体管的立体图。

图4A、图4B、图4C和图4D是根据本发明的各个方面的存储器器件的部分或全部的实施例的局部示意图。

图21A、图21B、图21C和图21D是根据本发明的各个方面的存储器器件的部分或全部的可选实施例的局部示意图。

图5示出了根据本发明的各个方面的形成存储器器件的方法的流程图。

图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B和图34是根据本发明的各个方面的在根据图5的方法的制造工艺期间的存储器器件的各个实施例的局部示意图。

具体实施方式

以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。

此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，在下面的本发明中，在另一部件上形成部件、部件连接至和/或耦合至另一部件可以包括其中部件形成为直接接触的实施例，并且还可以包括其中可以形成介于部件之间的附加部件，使得部件可以不直接接触的实施例。此外，为了便于描述本发明的一个部件与另一部件的关系，使用空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其衍生词(例如，“水平地”、“向下地”、“向上地”等)。空间相对术语旨在覆盖包括部件的器件的不同取向。更进一步地，当用“约”、“近似”等描述数值或数值的范围时，除非另有说明，否则该术语旨在涵盖在所述数的+/-10％内的数值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。

对于先进的IC技术节点，鳍基结构(诸如鳍式场效应晶体管(FinFET)或全环栅(GAA)晶体管)已成为高性能和低泄漏应用的流行且有前景的候选。诸如静态随机存取存储器(SRAM)阵列的存储器阵列通常将鳍基多栅极晶体管结合到存储器单元中以增强性能，其中每个存储器单元可以存储数据位。存储器单元的性能很大程度上取决于布局。例如，已经观察到存储器阵列的内部存储器单元的性能将与存储器阵列的边缘存储器单元的性能不同。在一些实施方式中，内部存储器单元和边缘存储器单元表现出不同的阈值电压(V_t)、不同的导通电流(I_on)和/或不同的截止电流(I_off)。因此，已经实现了鳍基阱条单元以稳定阱电位，促进整个存储器阵列中的均匀电荷分布，并因此促进存储器阵列的存储器单元之间的均匀的性能。鳍基(基于非平面的)阱条(也称为阱拾取器)将与存储器单元的晶体管对应的阱区域电连接至电压节点(或电压线)。例如，鳍基n型阱条将与p型晶体管对应的n阱区域电连接至电压节点，诸如与p型晶体管相关联的电压节点。鳍基p型阱条将与n型晶体管对应的p阱区域电连接至电压节点，诸如与n型晶体管相关联的电压节点。

随着IC技术朝着更小的技术节点(例如20nm、16nm、10nm、7nm及以下)发展，已观察到减小鳍节距和减小鳍宽度会减少鳍基阱条所提供的益处。例如，已经观察到减小鳍宽度会增大阱拾取电阻。已经观察到阱拾取电阻的这种增大会降低使用鳍基阱条的存储器阵列的闩锁性能。因此，本发明提出了对鳍基阱条的修改，它可以例如通过增大阱条区域中的鳍宽度以减小阱拾取电阻而不影响电路区域中的其他晶体管(例如FinFET或GAA晶体管)的期望特性(例如阈值电压)来实现例如如本文所述的性能的显著改善。已经观察到，如本文所述减小阱拾取电阻改善结合了鳍基阱条的存储器阵列的闩锁抗扰度。不同的实施例可以具有不同的优点，并且没有特定的优点是任何实施例都必需的。

图1示出了具有存储器宏102的半导体器件100。半导体器件100可以是例如微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或数字信号处理器(DSP)。此外，半导体器件100可以是IC芯片的部分、SoC或其部分，它们包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。半导体器件100的确切功能不限于所提供的主题。在所示的实施例中，存储器宏102是静态随机存取存储器(SRAM)宏，诸如单端口SRAM宏、双端口SRAM宏或其他类型的SRAM宏。然而，本发明预期实施例，其中存储器宏102是另一类型的存储器，诸如动态随机存取存储器(DRAM)、非易失性随机存取存储器(NVRAM)、闪存或其他合适的存储器。为了清楚起见，已经简化了图1，以更好地理解本发明的发明构思。可以在存储器宏102中添加其他部件，并且在存储器宏102的其他实施例中可以替换、修改或消除下面描述的一些部件。

存储器宏102包括一个或多个电路区域104，诸如所示实施例中的电路区域104A和104B。电路区域104包含存储器宏102的所有存储器单元106。电路区域104也称为存储器单元区域104。存储器单元106通常以电路区域104中的阵列的形式实现。每个存储器单元106(诸如SRAM存储器单元)配置为存储数据。存储器单元106可以用各种PFET和NFET来实现，诸如平面晶体管或非平面晶体管。在所示的实施例中，存储器单元106包括各种FinFET、GAA晶体管或它们的组合。

存储器宏102还包括一个或多个阱条区域108，诸如在所示实施例中沿着x方向纵向取向的阱条区域108A、108B和108C。阱条区域108A和108C位于存储器宏102的边缘处，并且阱条区域108B位于电路区域104A和104B之间。阱条区域108中的每个不包含存储器单元，并且用于实现阱拾取结构。阱拾取结构通常配置为将电压电耦合至存储器单元106的n阱或存储器单元106的p阱。阱条区域108也称为阱拾取区域。

此外，存储器宏102可以包括各种接触部件(或接触件)、通孔和金属线，用于连接晶体管的源极、漏极和栅电极(或端子)以形成集成电路。

仍然参考图1，存储器单元106布置在每个均沿着第一方向(在此，y方向)延伸的列1至列N和每个均沿着第二方向(在此，x方向)延伸的行1至行M中，其中N和M为正整数。列1至列N的每个包括沿着第一方向延伸的位线对，诸如位线(BL)和位线条(BLB)(也称为互补位线)，它们促进逐列地以原码形式和互补形式从相应的存储器单元106读取数据和/或将数据写入相应的存储器单元106。行1至行M的每个都包括字线(WL)(未示出)，该字线促进逐行地存取相应的存储器单元106。每个存储器单元106电连接至相应的BL、相应的BLB和相应的WL，它们分别电连接至控制器110。控制器110配置为生成一个或多个信号以选择至少一条WL和至少一个位线对(在此为BL和BLB)以存取至少一个存储器单元106以进行读取操作和/或写入操作。控制器110包括适合于促进从/向存储器单元106的读取/写入操作的任何电路，包括但不限于列解码器电路、行解码器电路、列选择电路、行选择电路、读取/写入电路(例如，配置为从与选择的位线对(换言之，选择的列)对应的存储器单元106读取数据和/或将数据写入该存储器单元106)、其他合适的电路或它们的组合。在一些实施方式中，控制器110包括至少一个感测放大器(未示出)，感测放大器配置为检测和/或放大所选择的位线对的电压差。在一些实施方式中，感测放大器配置为锁存或以其他方式存储电压差的数据值。

存储器宏102的外围配置有伪单元，诸如边缘伪单元112，以确保存储器单元106的性能均匀。伪单元在物理和/或结构上类似于存储器单元106进行配置，但是不存储数据。例如，伪单元可以包括p型阱、n型阱、鳍结构(包括一个或多个鳍)、栅极结构、源极/漏极部件和/或接触部件。在所示的实施例中，行1至行M的每个以边缘伪单元112开始，并且以边缘伪单元112结束，使得存储器单元106的行1至行M设置在两个边缘伪单元112之间。

图2是根据本发明的各个方面的可以在SRAM阵列的存储器单元中实现的单端口SRAM单元200的电路图。在一些实施方式中，SRAM单元200被实现在存储器宏102(图1)的一个或多个存储器单元106中。为了清楚起见，已经简化了图2，以更好地理解本发明的发明构思。可以在单端口SRAM单元200中添加其他部件，并且在单端口SRAM单元200的其他实施例中可以替换、修改或消除下面描述的一些部件。

单端口SRAM单元200包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。因此，单端口SRAM单元200可选地称为6T SRAM单元。在操作中，传输门晶体管PG-1和传输门晶体管PG-2提供对SRAM单元200的存储部分的存取，该SRAM单元200包括交叉耦合的一对反相器，反相器210和反相器220。反相器210包括上拉晶体管PU-1和下拉晶体管PD-1，并且反相器220包括上拉晶体管PU-2和下拉晶体管PD-2。在一些实施方式中，上拉晶体管PU-1、PU-2配置为p型FinFET，并且下拉晶体管PD-1、PD-2配置为n型FinFET。例如，上拉晶体管PU-1、PU-2的每个包括设置在n型鳍结构(包括一个或多个n型鳍)的沟道区域上方的栅极结构，使得栅极结构介于n型鳍结构的p型源极/漏极区域(例如，p型外延源极/漏极部件)之间，其中，栅极结构和n型鳍结构设置在n型阱区域上方；并且下拉晶体管PD-1、PD-2的每个包括设置在p型鳍结构(包括一个或多个p型鳍)的沟道区域上方的栅极结构，使得栅极结构介于p型鳍结构的n型源极/漏极区域(例如，n型外延源极/漏极部件)之间，其中栅极结构和p型鳍结构设置在p型阱区域上方。在一些实施方式中，传输门晶体管PG-1、PG-2也配置为n型FinFET。例如，传输门晶体管PG-1、PG-2的每个包括设置在p型鳍结构(包括一个或多个p型鳍)的沟道区域上方的栅极结构，使得栅极结构介于p型鳍结构的n型源极/漏极区域(例如，n型外延源极/漏极部件)之间，其中栅极结构和p型鳍结构设置在p型阱区域上方。

上拉晶体管PU-1的栅极介于源极(与电源电压(V_DD)电耦合)和第一公共漏极(CD1)之间，并且下拉晶体管PD-1的栅极介于源极(与电源电压(V_SS)电耦合)和第一公共漏极之间。上拉晶体管PU-2的栅极介于源极(与电源电压(V_DD)电耦合)和第二公共漏极(CD2)之间，并且下拉晶体管PD-2的栅极介于源极(与电源电压(V_SS)电耦合)和第二公共漏极之间。在一些实施方式中，第一公共漏极(CD1)是以原码形式存储数据的存储节点(SN)，并且第二公共漏极(CD2)是以互补形式存储数据的存储节点(SNB)。上拉晶体管PU-1的栅极和下拉晶体管PD-1的栅极与第二公共漏极耦合，并且上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极与第一公共漏极耦合。传输门晶体管PG-1的栅极介于源极(与位线BL电耦合)和漏极之间，该漏极与第一公共漏极电耦合。传输门晶体管PG-2的栅极介于源极(与互补位线BLB电耦合)和漏极之间，该漏极与第二公共漏极(CD2)电耦合。传输门晶体管PG-1、PG-2的栅极与字线WL电耦合。在一些实施方式中，传输门晶体管PG-1、PG-2在读取操作和/或写入操作期间提供对存储节点SN、SNB的存取。例如，响应于通过WL施加到传输门晶体管PG-1、PG-2的栅极的电压，传输门晶体管PG-1、PG-2分别将存储节点SN、SNB耦合至位线BL、BLB。

图3示出了鳍基多栅极晶体管300的立体图，鳍基多栅极晶体管300可以用作单端口SRAM单元200(图2)中的任何晶体管，包括上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1、下拉晶体管PD-2、传输门晶体管PG-1和传输门晶体管PG-2。在一些实施例中，鳍基多栅极晶体管300是FinFET。在一些实施例中，鳍基多栅极晶体管300是GAA晶体管，GAA晶体管包括具有垂直堆叠的水平取向的沟道层(例如，纳米线或纳米片)的鳍式结构。在一些实施例中，鳍基多栅极晶体管300包括鳍302、栅极结构304、间隔件306、漏极区域308和源极区域310。如本文所用，术语“鳍”是指FinFET中的连续鳍或GAA晶体管中的具有垂直堆叠的沟道层的鳍式结构。鳍302在半导体衬底312之上延伸。在一些实施例中，半导体衬底312和鳍302由相同材料制成。例如，衬底是硅衬底。在一些情况下，衬底包括合适的元素半导体，诸如锗或金刚石；合适的化合物半导体，诸如碳化硅、氮化镓、砷化镓或磷化铟；或合适的合金半导体，诸如硅锗、硅锡、砷化铝镓或磷砷化镓。在一些实施例中，衬底是绝缘体上硅(SOI)层衬底或蓝宝石上硅(SOS)衬底。在一些实施例中，半导体衬底312和鳍302由不同的材料制成。

鳍302可以通过任何合适的方法来图案化。例如，鳍302可以使用一种或多种光刻工艺来图案化，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍302。

在一些实施例中，鳍302可以由形成在鳍302的相对侧上的隔离部件314围绕。隔离部件314可以将鳍基多栅极晶体管300的有源区域(未示出)与其他有源区域电隔离。在一些实施例中，隔离部件314是浅沟槽隔离(STI)、场氧化物(FOX)或另一种合适的电绝缘结构。例如，鳍302表示图4A中所示的SRAM单元400的布局中的半导体鳍420A、420B、420C、420D、420E、420F、420G、420H和420I。

仍然参考图3，在一些实施例中，栅极结构304包括栅极电介质316和形成在栅极电介质316上方的栅电极318。在FinFET中，栅极结构304位于鳍302的侧壁和顶面上方。在GAA晶体管中，栅极结构304包裹鳍式结构的每个沟道层(例如，纳米线或纳米片)。因此，与栅极结构304重叠的鳍302的部分可以用作沟道区域。在一些实施例中，栅极电介质316是高介电常数(高k)介电材料。高k介电材料的介电常数(k)高于二氧化硅。高k介电材料的示例包括氧化铪、氧化锆、氧化铝、氮氧化硅、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另一种合适的高k材料或它们的组合。在一些实施例中，栅电极318由导电材料制成，诸如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或另一种适用的材料。

在一些实施例中，鳍基多栅极晶体管300的间隔件306位于鳍302的侧壁和顶面上方。此外，可以在栅极结构304的相对侧上形成间隔件306。间隔件306由氮化硅、氮氧化硅、碳化硅、另一种合适的材料或它们的组合制成。

在一些实施例中，鳍302的未由栅极结构304和间隔件306覆盖的部分用作漏极区域308和源极区域310。在一些实施例中，通过用诸如硼、铟等的p型杂质注入鳍302的未被栅极结构304和间隔件306覆盖的部分来形成PFET(例如，上拉晶体管PU-1和上拉晶体管PU-2)的漏极区域308和源极区域310。在一些实施例中，通过用诸如磷、砷、锑等的n型杂质注入鳍302的未由栅极结构304和间隔件306覆盖的部分来形成NFET(例如，传输门晶体管PG-1、传输门晶体管PG-2、下拉晶体管PD-1和下拉晶体管PD-2)的漏极区域308和源极区域310。

在一些实施例中，通过蚀刻鳍302的未由栅极结构304和间隔件306覆盖的部分以形成凹槽，以及在凹槽中生长外延区域来形成漏极区域308和源极区域310。外延区域可以由Si、Ge、SiP、SiC、SiPC、SiGe、SiAs、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP、C或它们的组合形成。因此，在一些示例性实施例中，漏极区域308和源极区域310可以由硅锗(SiGe)形成，而剩余的鳍302可以由硅形成。在一些实施例中，在PFET(例如，图2中的上拉晶体管PU-1和上拉晶体管PU-2)的漏极区域308和源极区域310的外延生长期间，在漏极区域308和源极区域310中原位掺杂p型杂质。此外，在NFET(例如，图2中的传输门晶体管PG-1、传输门晶体管PG-2、下拉晶体管PD-1和下拉晶体管PD-2)的漏极区域308和源极区域310的外延生长期间，在漏极区域308和源极区域310中原位掺杂n型杂质。

在一些可选实施例中，图2中的SRAM单元200的传输门晶体管PG-1/PG-2、上拉晶体管PU-1/PU-2和下拉晶体管PD-1/PD-2是平面MOS器件。

图4A至图4D是根据本发明的各个方面的集成电路器件(或器件)400的部分或全部的局部示意图。具体地，图4A是器件400的简化的示意性顶视图(例如，在x-y平面中)；图4B是沿着图4A的线B-B的器件400的示意截面图(例如，在x-z平面中)；图4C是沿着图4A的线C-C的器件400的示意截面图(例如，在x-z平面中)；并且图4D是沿着图4A的线D-D的器件400的示意截面图(例如，在y-z平面中)。器件400通常是指可以包括在微处理器、存储器单元和/或其他IC器件中的任何鳍基器件。在所示的实施例中，器件400是SRAM阵列的部分，具体地，电路区域404中的单端口SRAM单元以及阱条区域406中的鳍基阱条。在一些实施方式中，器件400的所示电路实现为单端口SRAM单元200(图2)或存储器宏102(图1)的一个或多个存储器单元106。为了清楚起见，已经简化了图4A至图4D以更好地理解本发明的发明构思。可以在器件400中添加附加部件，并且在器件400的其他实施例中可以替换、修改或消除下面描述的一些部件。

器件400包括衬底(晶圆)402。衬底402包括根据器件400的设计要求配置的各个掺杂区域。在一些实施方式中，衬底402包括掺杂有p型掺杂剂(诸如硼(例如，BF₂)、铟)、其他p型掺杂剂或它们的组合的p型掺杂区域(例如，p型阱)。在一些实施方式中，衬底402包括掺杂有n型掺杂剂(诸如磷、砷)、其他n型掺杂剂或它们的组合的n型掺杂区域(例如，n型阱)。在一些实施方式中，衬底402包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各个掺杂区域可以直接形成在衬底402上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以执行离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各个掺杂区域。在所示的实施例中，衬底402包括设置在p型掺杂区域(也称为p阱)412A和p阱412B之间的n型掺杂区域(也称为n阱)410。每个p阱和n阱从电路区域404连续地延伸至阱条区域406。在一些实施方式中，n阱410具有约5×10¹⁶cm^-3至约5×10¹⁹cm^-3的n型掺杂剂浓度，并且p阱412A/412B具有约5×10¹⁶cm^-3至约5×10¹⁹cm^-3的p型掺杂剂浓度。

器件400包括设置在衬底402上方的鳍420A、鳍420B、鳍420C、鳍420D、鳍420E、鳍420F、鳍420G、鳍420H和鳍420I(统称为鳍420)。鳍420基本上彼此平行地定向，每个鳍420具有在x方向上限定的宽度、在y方向上限定的长度和在z方向上限定的高度。本发明预期鳍420的高度、宽度和长度的变化，该变化可能是由于加工和制造引起的。例如，鳍420的宽度从鳍的上部到鳍的下部变化。在所示的实施例中，宽度从鳍420的上部到鳍420的下部锥化，使得上部的平均宽度小于下部的平均宽度。在一些实施方式中，宽度可以沿着鳍420在约5nm至约15nm之间变化，这取决于沿着鳍420的高度在何处测量宽度。在一些实施方式中，宽度不是锥化的，使得鳍420中的至少一个沿其高度具有基本相同的宽度。在本发明中，鳍的宽度表示在鳍的高度的中点处测量的宽度。为了减小阱拾取电阻，阱条区域406中的鳍420G-420I的宽度比电路区域404中的鳍420A-420F的宽度宽。较大的宽度提供了较低的鳍电阻、更少的鳍掺杂剂泄漏以及鳍上方的更大体积的外延源极/漏极(S/D)部件，所有这些都有助于降低阱拾取电阻。在一些实施例中，鳍420G-420I的宽度是鳍420A-420F的宽度的约1.5倍至约5倍，诸如在特定示例中为约3倍。在一些实施方式中，阱条区域中的鳍的较大宽度可以引入1-2级的电阻改善。然而，如果该比率小于1.5：1，则阱拾取电阻改善可能不显著；如果该比率大于5∶1，则必须扩大阱条区域的布局面积，这可能会增大芯片尺寸并且导致更高的制造成本。在一些实施例中，阱条区域406中的鳍的宽度基本上等于电路区域404中的同一阱中的相应的鳍的鳍节距(鳍宽度加上相邻鳍之间的边缘到边缘的距离)。例如，设置在n阱410中的鳍420H的宽度可以基本上等于设置在n阱410中的鳍420C和420D的鳍节距。

鳍420A-420I的每个具有沿着它们在y方向上的长度限定的至少一个沟道区域、至少一个源极区域和至少一个漏极区域，其中，沟道区域设置在源极区域和漏极区域(通常称为源极/漏极区域)之间。沟道区域包括限定在侧壁部分之间的顶部，其中至少顶部部分和侧壁部分与栅极结构(如下所述)接合，使得在操作期间电流可以在源极/漏极区域之间流动。源极/漏极区域还包括在侧壁部分之间限定的顶部部分。在一些实施方式中，鳍420A-420I是衬底402的部分(诸如衬底402的材料层的部分)。例如，在衬底402包括硅的情况下，鳍420A-420I包括硅。可选地，在一些实施方式中，鳍420A-420I限定在衬底402上面的材料层中，诸如一个或多个半导体材料层。例如，鳍420A-420I可以包括设置在衬底402上方的半导体层(纳米线或纳米片)的堆叠件。

隔离部件408形成在衬底402上方和/或中，以隔离器件400的各个区域，诸如各个器件区域。在所示的实施例中，隔离部件408将鳍420彼此分隔开和隔离。具体地，在电路区域404中，隔离部件408围绕鳍420A-420F的底部部分，而鳍420A-420F的顶部部分从隔离部件408突出；在阱条区域406中，隔离部件408围绕鳍420G-420I，其中鳍420G-420I的顶部部分位于隔离部件408下方。鳍420A-420I的不同高度是由于不同的鳍宽度引起的不同的鳍蚀刻速率和相应地鳍凹进工艺(例如，回蚀刻工艺)期间的不同的负载效应引起的，这将在下面进一步详细讨论。隔离部件408包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或它们的组合。隔离部件408可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，可以通过以下步骤来形成STI部件：在形成鳍420之后在衬底402上方沉积绝缘体材料，使得绝缘体材料层填充鳍420之间的间隙(沟槽)，并且回蚀刻绝缘体材料层以形成隔离部件408。在一些实施方式中，隔离部件408包括填充沟槽的多层结构，诸如设置在衬垫介电层上方的体介电层，其中，体介电层和衬垫介电层包括取决于设计要求的材料(例如，包括氮化硅的体介电层，体介电层设置在包括热氧化物的衬垫介电层上方)。在一些实施方式中，隔离部件408包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。

各种栅极结构设置在鳍420A-420I上方，诸如栅极结构430A、栅极结构430B、栅极结构430C、栅极结构430D、栅极结构430E、栅极结构430F和栅极结构430G(统称为栅极结构430)。栅极结构430沿着x方向延伸(例如，基本上垂直于鳍420)。栅极结构430包裹鳍420的部分，其位置使得栅极结构介于鳍的相应源极/漏极区域之间。栅极结构430包括栅极堆叠件，该栅极堆叠件配置为根据器件400的设计要求来实现期望的功能，使得栅极结构430包括相同或不同的层和/或材料。在所示的实施例中，栅极结构430具有栅极堆叠件，该栅极堆叠件包括栅极电介质432、栅电极434和栅极插塞436(图4D)。栅极电介质432共形地设置在鳍420A-420I和隔离部件408上方，使得栅极电介质432具有基本均匀的厚度。栅电极434设置在栅电介质32上方。栅电极434包括导电材料。在一些实施方式中，栅电极434包括多层，诸如覆盖层、功函层、胶/阻挡层和金属填充(或体)层。栅极插塞436包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以通过CVD、PVD、ALD、镀或其他合适的工艺形成。栅极结构430还包括邻近相应的栅极堆叠件(例如，沿着栅极堆叠件的侧壁)设置的相应的栅极间隔件438。栅极间隔件438通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氧氮化硅或碳化硅)。

外延源极部件和外延漏极部件(称为外延源极/漏极部件)设置在鳍420的源极/漏极区域上方。例如，半导体材料在鳍420上外延生长，形成外延源极/漏极(S/D)部件440。在一些实施方式中，在鳍凹进工艺之后，在鳍420的S/D区域上方形成外延S/D部件440，使得从凹进的鳍420生长外延S/D部件440。在一些实施方式中，外延S/D部件440包裹鳍420的S/D区域。在这样的实施方式中，鳍420可以不经受鳍凹进工艺。在图4B和图4C中，外延S/D部件440沿着x方向横向延伸(生长)(在一些实施方式中，基本垂直于鳍420)，使得相邻的外延S/D部件440可以合并并且跨越多于一个的鳍。例如，合并的外延S/D部件440可以跨越鳍420C和420D(如图20A和图33A所示)。外延工艺可以实施CVD沉积技术(例如气相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。外延工艺可以使用与衬底402的组分相互作用的气态和/或液态前体。外延S/D部件440掺杂有n型掺杂剂和/或p型掺杂剂。在电路区域404和阱条区域406中的相同阱(n阱或p阱)上方的外延S/D部件440被相反地掺杂。在所示的实施例中，鳍420A、420B、420E、420F、420G、420I包括p型掺杂剂，鳍420C、420D、420H包括n型掺杂剂；鳍420A、420B、420E、420F、420H上方的外延S/D部件440掺杂有n型掺杂剂，鳍420C、420D、420G、420I上方的外延S/D部件440掺杂有p型掺杂剂。例如，对于用p型掺杂剂掺杂，外延S/D部件440可以是掺杂有硼、碳、其他p型掺杂剂或它们的组合的含硅锗外延层(例如，形成Si：Ge：B外延层或Si：Ge：C外延层)。对于用n型掺杂剂掺杂，外延S/D部件440可以是掺杂有磷、砷、其他n型掺杂剂或它们的组合的含硅外延层或含硅碳外延层(例如，形成Si：P外延层、Si：C外延层或Si：C：P外延层)。在一些实施方式中，在沉积工艺之后，通过离子注入工艺来掺杂外延S/D部件440。在一些实施方式中，执行退火工艺以激活外延S/D部件440中的掺杂剂。此外，在所示的实施例中，阱条区域406中的鳍420G、420H、420I上方的外延S/D部件440具有比电路区域404中的鳍420A、420B、420C、420D、420E、420F上方的外延S/D部件440更大的体积，这是由于阱条区域406中的更大的鳍宽度，这进一步减小了阱拾取电阻。

在一些实施方式中，在外延S/D部件440上形成硅化物层。在一些实施方式中，通过在外延源极/漏极部件440上方沉积金属层来形成硅化物层442。金属层包括适合于促进硅化物形成的任何材料，诸如镍、铂、钯、钒、钛、钴、钽、钇、锆、其他合适的金属或它们的组合。随后执行诸如退火工艺的加热工艺以使外延源极/漏极部件440的成分(例如，硅和/或锗)与金属反应。硅化物层因此包括金属和外延S/D部件440的成分(例如，硅和/或锗)。在一些实施方式中，硅化物层包括硅化镍、硅化钛或硅化钴。通过任何合适的工艺(诸如蚀刻工艺)选择性地去除任何未反应的金属，诸如金属层的剩余部分。在一些实施方式中，硅化物层442和外延S/D部件440统称为外延S/D部件。

多层互连(MLI)部件450设置在衬底402上方。MLI部件450电耦合器件400的各种器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)。MLI部件450包括介电层和构造成形成各种互连结构的导电层(例如，金属层)的组合。导电层配置为形成垂直互连部件(诸如器件级接触件和/或通孔)和/或水平互连部件(诸如导线)。垂直互连部件通常连接MLI部件450的不同层(或不同平面)中的水平互连部件。在器件400的操作期间，互连部件配置为在器件40的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)路由至器件400的器件和/或组件。应注意，虽然MLI部件450描绘为具有给定数量的介电层和导电层，但是本发明预期MLI部件450具有更多或更少的介电层和/或导电层。

MLI部件450包括一个或多个介电层，诸如设置在衬底402上方的层间介电层452(ILD-0)、设置在ILD层452上方的层间介电层454(ILD-1)、设置在ILD层454上方的层间介电层456(ILD-2)以及设置在ILD层456上方的层间介电层458(ILD-3)。ILD452-458包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、

(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、

(密歇根州米德兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在所示的实施例中，ILD层452-458是包括低k介电材料的介电层(通常称为低k介电层)。在一些实施方式中，低k介电材料通常是指介电常数(k)小于3.9的材料。ILD层452-458可以包括具有多种介电材料的多层结构。MLI部件450还可以包括设置在ILD层452-458之间的一个或多个接触蚀刻停止层(CESL)，诸如设置在ILD层452和ILD层454之间的CESL、设置在ILD层454和ILD层456之间的CESL以及设置在ILD层456和ILD层458之间的CESL。在一些实施方式中，CESL设置在衬底12和/或隔离部件22与ILD层52之间。CESL包括与ILD层452-458不同的材料，诸如与ILD层452-458的介电材料不同的介电材料。例如，在ILD层452-458包括低k介电材料的情况下，CESL包括硅和氮，诸如氮化硅或氮氧化硅。通过诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合的沉积工艺在衬底402上方形成ILD层452-458。在一些实施方式中，ILD层452-458通过可流动的CVD(FCVD)工艺形成，该工艺包括例如在衬底402上方沉积可流动的材料(诸如液体化合物)，以及通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动的材料转化为固体材料。在沉积ILD层452-458之后，执行CMP工艺和/或其他平坦化工艺，使得ILD层452-458具有基本平坦的表面。

在ILD层452-458中设置器件级接触件460A-460R(也称为局部互连件或局部接触件)、通孔470和导线480(也称为MLI部件450的金属一层(M1))以形成互连结构。器件级接触件460A-460R、通孔470和导线480包括任何合适的导电材料，诸如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或它们的组合。器件级接触件460A-460R将IC器件部件(诸如电路区域404中的晶体管的部件和阱条区域404中的阱条)电耦合和/或物理耦合至MLI部件450的通孔470。例如，器件级接触件460A-460R是金属至器件(MD)接触件，通常是指到器件400的导电区域(诸如源极/漏极区域)的接触件。在所示的实施例中，器件级接触件460A-460L设置在电路区域404中的相应外延S/D部件440上。器件级接触件460M-460R设置在阱条区域406中的相应外延S/D部件440上，使得器件级接触件460M-460R将p型阱条416A/416B和n型阱条414的源极/漏极区域物理地(或直接)连接至通孔470。另外一些器件级接触件460(例如406A和/或460C)可能不进一步将电路区域404中的一些源极/漏极区域连接至MLI部件450的另一导电部件。

在电路区域404中，单端口SRAM单元包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。因此，单端口SRAM单元可选地称为6T SRAM单元。单端口SRAM单元形成在n阱410、p阱412A和p阱412B上方。上拉晶体管PU-1、PU-2设置在n阱410上方；下拉晶体管PD-1和传输门晶体管PG-1设置在p阱412A上方；并且下拉晶体管PD-2和传输门晶体管PG-2设置在p阱412B上方。在一些实施例中，每个晶体管可以采用类似于鳍基多栅极晶体管300(图3)的形式。在一些实施方式中，上拉晶体管PU-1、PU-2配置为p型FinFET，并且下拉晶体管PD-1、PD-2和传输门晶体管PG-1、PG-2配置为n型FinFET。在所示的实施例中，下拉晶体管PD-1和传输门晶体管PG-1是多鳍FinFET(包括例如鳍420A和鳍420B)，上拉晶体管PU-1是单鳍FinFET(包括例如鳍420C)，上拉晶体管PU-2是单鳍FinFET(包括例如鳍420D)，并且下拉晶体管PD-2和传输门晶体管PG-2是多鳍FinFET(包括例如鳍420E和鳍420F)。鳍420A、鳍420B、鳍420E和鳍420F是p型掺杂鳍，并且鳍420C和鳍420D是n型掺杂鳍。栅极结构430A设置在鳍420A、420B上方；栅极结构430B设置在鳍420A-420D上方；栅极结构430C设置在鳍420C-420F上方；并且栅极结构430D设置在鳍420E、420F上方。传输门晶体管PG-1的栅极由栅极结构430A形成，下拉晶体管PD-1的栅极由栅极结构430B形成，上拉晶体管PU-1的栅极由栅极结构430B形成，上拉晶体管PU-2的栅极由栅极结构430C形成，下拉晶体管PD-2的栅极由栅极结构430C形成，并且传输门晶体管PG-2的栅极由栅极结构430D形成。

器件级接触件460A电连接下拉晶体管PD-1的漏极区域((由鳍420A、420B形成)，鳍420A、420B可以包括n型外延源极/漏极部件)和上晶体管PU-1的漏极区域((由鳍420C形成)，鳍420C可以包括p型外延源极/漏极部件)，使得下拉晶体管PD-1和上拉晶体管PU-1的公共漏极形成存储节点SN。器件级接触件460B将上拉晶体管PU-2的栅极(由栅极结构430C形成)和下拉晶体管PD-2的栅极(也由栅极结构430C形成)电连接至存储节点SN。器件级接触件460C电连接下拉晶体管PD-2的漏极区域((由鳍420E、420F形成)，鳍420E、420F可以包括n型外延源极/漏极部件)和上拉晶体管PU-2的漏极区域((由鳍420D形成)，鳍420D可以包括p型外延源极/漏极部件)，使得下拉晶体管PD-2和上拉晶体管PU-2的公共漏极形成存储节点SNB。器件级接触件460D将上拉晶体管PU-1的栅极(由栅极结构430B形成)和下拉晶体管PD-1的栅极(也由栅极结构430B形成)电连接至存储节点SNB。器件级接触件460E在电压节点VDDN1处将上拉晶体管PU-1的源极区域((由鳍420C形成)，鳍420C可以包括p型外延源极/漏极部件)电连接至电源电压V_DD，并且器件级接触件460F在电压节点VDDN2处将上拉晶体管PU-2的源极区域((由鳍420D形成)，鳍420D可以包括p型外延源极/漏极部件)电连接至电源电压V_DD。器件级接触件460G在电压节点VSSN1处将下拉晶体管PD-1的源极区域((由鳍420A、420B形成)，鳍420A、420B可以包括n型外延源极/漏极部件)电连接至电源电压V_SS，并且器件级接触件460H在电压节点VSSN2处将下拉晶体管PD-2的源极区域((由鳍420E、420F形成)，鳍420E、420F可以包括n型外延源极/漏极部件)电连接至电源电压V_SS。在一些实施方式中，电源电压V_DD是正电源电压，并且电源电压V_SS是电接地。器件级接触件460I将传输门晶体管PG-1的源极区域((由鳍420A、420B形成，鳍420A、420B可以包括n型外延源极/漏极部件)电连接至位线(通常称为位线节点BLN)，并且器件级接触件460J将传输门晶体管PG-2的源极区域((由鳍420E、420F形成)，鳍420E、420F可以包括n型外延源极/漏极部件)电连接互补位线(通常称为位线节点BLNB)。器件级接触件460K将传输门晶体管PG-1的栅极(由栅极结构430A形成)电连接至字线WL(通常称为字线节点WL)，并且器件级接触件460L将传输门晶体管PG-2的栅极(由栅极结构430D形成)电连接至字线。虽然未示出，但应理解，单端口SRAM单元400还可以包括电连接至器件级接触件460A-460K的多层互连(MLI)部件的通孔和/或导线。

在阱条区域406中，n型阱条414配置为将n阱410电连接至第一电源电压(诸如电源电压V_DD)，并且p型阱条416A和p型阱条416B配置为分别将p阱412A和p阱412B电连接至第二电源电压，诸如电源电压V_SS。P型阱条416A包括设置在p阱412A上方(并且电连接至p阱412A)的鳍420G，p型阱条416B包括设置在p阱412B上方(并且电连接至p阱412B)的鳍420I，并且n型阱条414包括设置在n型掺杂区域410上方(并且电连接至n型掺杂区域410)的鳍420H。器件级接触件460M/460N通过通孔470将鳍420G的相应源极/漏极区域电连接至导线480，器件级接触件460O/460P通过通孔470(图4D)将鳍420H的相应源极/漏极区域电连接至导线480，并且器件级接触件460Q/460R通过通孔470将鳍420I的相应源极/漏极区域电连接至导线480。

图5示出了根据本发明的各个方面的制造IC的方法500。方法500仅是示例，并且不旨在限制超出权利要求中明确记载的本发明内容。可以在方法500之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换、消除或移动所描述的一些操作。下面结合图6A至图20B描述方法500。为了清楚起见，已经简化了图6A至图20B，以更好地理解本发明的发明构思。图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图16A、图17A、图18A、图19A和图20A示出了根据方法500的各个阶段的沿着图4A中的器件400的电路区域404中的B-B线的截面图。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图16B、图17B、图18B、图19B和图20B示出了根据方法500的各个阶段的沿着图4A中的器件400的阱条区域406中的C-C线的截面图。图14A和图15A示出了根据方法500的各个阶段的图4A中的器件400的顶视图。图14B和图15B示出了分别沿着图14A和图15A中的A-A线的截面图。为了易于理解，重复图4A至图4D中的参考数字。

在操作502(图5)处，方法500在衬底402上形成心轴602。参考图6A和图6B，虽然将心轴602示出为矩形线，但是对于一些实施例而言并非必需。每个心轴602是伪部件，并且将在随后的制造阶段去除。

衬底402包括半导体衬底，诸如硅晶圆。可选地，衬底402包括锗、硅锗或其他合适的半导体材料。在一个实施例中，衬底402包括外延(或epi)半导体层。在另一实施例中，衬底402包括通过适当的技术形成的用于隔离的掩埋介电材料层，该适当的技术诸如称为通过注氧隔离(SIMOX)的技术。在一些实施例中，衬底402可以是绝缘体上半导体，诸如绝缘体上硅(SOI)。

衬底402可以根据本领域已知的设计要求包括各个掺杂区域。掺杂区域可以掺杂有p型掺杂剂，诸如硼或BF₂；n型掺杂剂，诸如磷或砷；或它们的组合。掺杂区域可以直接形成在衬底402上，以p阱结构、n阱结构、双阱结构或使用凸起结构。在所示的实施例中，衬底402包括设置在p阱412A和p阱412B之间的n阱410。

在一个实施例中，在形成心轴602之前，在衬底402上方形成硬掩模610，以在随后的工艺中作为蚀刻掩模图案化衬底402。硬掩模610可以包括多层以获得工艺灵活性。在本示例中，硬掩模610包括沉积在衬底402上方的第一氧化物层(例如，氧化硅)604、沉积在第一氧化物层604上方的氮化物层(例如，氮化硅)606和沉积在氮化物层606上方的第二氧化物层(例如，氧化硅)608。可以通过各种方法形成层604、606和608中的一层或多层，包括热氧化、化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)、原子层沉积(ALD)和/或本领域已知的其他方法。

然后，在硬掩模610上方形成心轴602。在一个实施例中，通过沉积心轴材料层(诸如介电材料(例如，非晶硅、氧化硅或氮化硅))，在心轴材料层上方形成图案化的光刻胶层，以及使用图案化的光刻胶层作为蚀刻掩模来蚀刻心轴材料层，从而形成心轴602来形成心轴602。在另一个实施例中，心轴602是光刻胶图案。

在操作504处，方法500(图5)在心轴602的侧壁上形成间隔件612。在实施例中，间隔件612可以包括介电材料，诸如氮化钛、氮化硅或氧化钛。间隔件612可以通过各种工艺形成，包括沉积工艺和蚀刻工艺。参考图7A和图7B，沉积工艺可以包括通过包括热生长、CVD、PVD和ALD的任何合适的技术来沉积间隔件612作为覆盖心轴602和硬掩模610的毯式层。在所示的实施例中，毯式层包括氮化硅并且通过共形沉积技术(诸如ALD工艺)沉积。参考图8A和图8B，蚀刻工艺可以包括各向异性蚀刻，诸如等离子体蚀刻。各向异性蚀刻从硬掩模610和心轴602的顶面去除毯式层的大部分水平部分，而毯式层的垂直部分保留在心轴602的侧壁上作为间隔件612。

在操作506处，方法500(图5)从电路区域404去除心轴602。参考图9A和图9B，在例如通过选择性地调节以去除心轴602的介电材料而不去除间隔件612的介电材料的蚀刻工艺从电路区域中去除心轴602之后，间隔件612保留在硬掩模610上方。蚀刻工艺可以是湿蚀刻、干蚀刻或它们的组合。可以在蚀刻工艺之前形成光刻胶层614，光刻胶层614覆盖阱条区中的心轴602，使得阱条区域406中的心轴602保留在硬掩模610上方。随后，在操作506之后，例如通过光刻胶剥离工艺或其他合适的工艺去除光刻胶层614。

由于在去除心轴602期间电路区域中的间隔件612可能经受蚀刻损失，导致宽度减小，因此方法500(图5)可以可选地进行至操作508以修整电路区域404中的间隔件612的宽度(或与阱条区域406中的心轴602一起)。在实施例中，介电衬垫616沉积在电路区域404中的间隔件612的侧壁上以及阱条区域406中的心轴602的侧壁上。介电衬垫616可以包括介电材料，诸如氮化钛、氮化硅或氧化钛。介电衬垫616可以通过各种工艺形成，包括沉积工艺和蚀刻工艺。参考图10A和图10B，沉积工艺可以包括通过包括热生长、CVD、PVD和ALD的任何合适的技术来沉积介电衬垫616作为覆盖间隔件612、心轴602和硬掩模610的毯式层。在所示的实施例中，毯式层包括氮化硅并且通过共形沉积技术(诸如ALD工艺)沉积。参考图11A和图11B，蚀刻工艺可以包括各向异性蚀刻，诸如等离子体蚀刻。各向异性蚀刻从硬掩模610、间隔件612和心轴602的顶面去除毯式层的大部分水平部分，而毯式层的垂直部分保留在间隔件612和心轴602的侧壁上作为介电衬垫616。

在操作510处，方法500(图5)蚀刻衬底402以形成连续的鳍线。参考图12A和图12B，在操作510处，通过使用间隔件612和芯轴602作为蚀刻掩模来蚀刻硬掩模610，以形成图案化的硬掩模610。蚀刻工艺可以包括多个蚀刻步骤。蚀刻工艺可以首先蚀刻第二氧化物层608以将由间隔件612和心轴602限定的图案转移到第二氧化物层608。然后，蚀刻工艺通过使用第二氧化物层608作为蚀刻掩模来蚀刻氮化物层606。然后，蚀刻工艺通过使用氮化物层606和第二氧化物层608作为蚀刻掩模来蚀刻第一氧化物层604。随后可以通过湿蚀刻工艺、干蚀刻工艺或它们的组合来去除间隔件612和心轴602。参考图13A和图13B，在形成图案化的硬掩模610之后，使用图案化的硬掩模610蚀刻衬底402以限定鳍线420。蚀刻工艺可以包括任何合适的蚀刻技术，诸如湿蚀刻、干蚀刻、RIE、灰化和/或或其他蚀刻方法。在一些实施例中，蚀刻包括具有不同蚀刻化学物质的多个蚀刻步骤，每个蚀刻步骤针对衬底402的特定材料，并且每个被选择为抵抗蚀刻硬掩模610。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如HBr和/或CHBr₃)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿刻蚀工艺可以包括在以下溶液中的刻蚀：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO₃)和/或乙酸(CH₃COOH)的溶液；或其他合适的湿蚀刻剂。半导体层的剩余部分成为鳍线420。

在图14A中示出了操作510之后的所得结构的顶视图。通过在操作510处图案化衬底402来产生多条鳍线420。鳍线420沿着y方向从电路区域404在纵向方向上连续地延伸至阱条区域406。每条鳍线420包括多个部分，这些部分连接以形成连续件。例如，参考图14B，图14B是沿着图14A的A-A线的截面图，n阱410上方的鳍线420包括电路区域404中的鳍部分420C、阱条区域406中的鳍部分420H以及连接鳍部分420C和420H的中间部分420CH。中间部分420CH横跨区域404和406延伸。由于鳍部分420C由间隔件612限定并且鳍部分420H由心轴602限定，鳍部分420C的宽度W1小于鳍部分420H的宽度W2。如上所述，在各个实施例中，W2与W1之间的比率在从约1.5∶1到约5∶1的范围内。在所示的实施例中，鳍部分420H的宽度W2基本上等于n阱410之上的相邻鳍部分的鳍节距P。取决于鳍部分420C的中心线和中间部分420H的边缘之间的对准，在各个其他实施例中，宽度W2可以大于或小于鳍节距P。如将在下面进一步详细说明的，鳍线420将通过在切割窗口620中限定的鳍切割工艺分成多个鳍。

在操作512处，方法500(图5)执行鳍切割工艺以将鳍线420切割成鳍。所得到的结构在图15A和图15B中示出，其中，图15A是器件400的顶视图，并且图15B是沿着图15A的A-A线的截面图。在本实施例中，鳍切割工艺包括光刻工艺和蚀刻工艺。例如，使用旋涂工艺和软烘烤工艺在器件400上形成光刻胶层。然后，将光刻胶层暴露于辐射。随后显影和剥离曝光的光刻胶层，从而形成限定切割窗口(开口)620的图案化的光刻胶层。鳍线420由图案化的光刻胶层部分地保护。随后，通过图案化的光刻胶层的开口蚀刻鳍线420。此后，使用诸如湿剥离或等离子体灰化的合适的工艺来去除图案化的光刻胶层。

仍参考图15A和图15B，在所示的实施例中，在电路区域404中形成六个鳍420A、420B、420C、420D、420E、420F。在阱条区域406中形成三个鳍420G、420H、420I。如图15A所示，鳍切割工艺也可以修整一些鳍(诸如鳍420C和420D)的端部。基本上去除鳍线420的由切割窗口620覆盖的部分(例如，中间部分420CH)。然而，如图15B所示，在切割窗口620下方的鳍线420的一小部分可以保留，因为鳍蚀刻工艺通常不完全蚀刻到鳍线420的底部以避免衬底402的过度蚀刻。鳍线420的小残留部分称为鳍短截线，因为它们(沿着z方向)比常规鳍(例如420A-420I)短得多。例如，鳍短截线420CH连接鳍420C和鳍420H的底部。图15B中还示出了其他鳍短截线，但是未标记。值得注意的是，各种其他的光刻方法可以应用于形成鳍线。例如，鳍420A、420B、420C、420D、420E、420F、420G、420H、420I可以通过以下步骤形成：首先在对应于光刻工艺中待形成的鳍的段中首先图案化间隔件612和心轴602，以及然后将间隔件612和心轴602中限定的图案转印到衬底402。以这种方式，可以跳过鳍切割工艺，并且在相邻鳍的底部之间可以不存在鳍短截线420CH(和其他鳍短截线)。

在操作514处，方法500(图5)沿着鳍420A-420I的顶面和侧壁表面形成介电衬垫622。参考图16A和图16B，在一些实施例中，介电衬垫622共形地设置在鳍420A-420I的顶面和侧壁表面上。为了便于描述，在本文中可以使用术语“共形”，即在各个区域上方具有基本相同厚度的层。举例来说，可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺的工艺来沉积介电材料来形成介电衬垫622。在一些实施例中，介电衬垫622是通过氧化鳍420A-420I和衬底402的暴露表面而形成的氧化物层(例如，SiO₂)。该氧化工艺产生具有确定的厚度的氧化物层。例如，氧化物层可以具有约1nm至约5nm的厚度。在一些实施例中，氧化工艺包括快速热氧化(RTO)工艺、高压氧化(HPO)、化学氧化工艺、原位流生成(ISSG)工艺或增强的原位流生成(EISSG)工艺。在一些实施例中，使用O₂和O₃作为反应气体在约400℃至约700℃的温度下执行RTO工艺约1秒至约30秒。在其他实施例中，使用O₂、O₂+N₂、N₂等的工艺气体在约1atm至约25atm的压力和约300℃至约700℃的温度下执行HPO约1分钟至10分钟。化学氧化工艺的示例包括湿SPM清洁、湿O₃/H₂O等。O₃的浓度可以为约1ppm至约50ppm。

在操作516处，方法500(图5)形成隔离部件，诸如浅沟槽隔离(STI)部件408。参考图17A和图17B，STI部件408设置在介于鳍420A-420I之间的衬底402上。举例来说，在一些实施例中，首先在衬底402上方沉积介电层，用介电材料填充鳍420A-420I之间的沟槽。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。在各个示例中，可以通过CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积介电层。在一些实施例中，在沉积介电层之后，例如，可以对器件400进行退火，以改善介电层的质量。在一些实施例中，介电层可以包括例如具有一个或多个衬垫层的多层结构。例如，介电衬垫622可以是STI部件408的部分。在形成隔离部件的一些实施例中，在沉积介电层之后，例如通过化学机械抛光(CMP)工艺来减薄和平坦化所沉积的介电材料。在一些实施例中，氮化物层606和第一氧化物层604用作CMP停止层。随后，使介于鳍420A-420I之间的介电层凹进。参考图17A和图17B的示例，使STI部件408凹进，提供在STI部件408之上延伸的鳍420A-420I。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，以产生鳍420A-420I的暴露的上部的期望高度。

在操作518处，方法500(图5)在伪栅极堆叠件的侧壁上形成栅极堆叠件(未示出)和栅极间隔件438。在实施例中，栅极堆叠件是随后被去除的伪(牺牲)栅极堆叠件。因此，在使用后栅极工艺的一些实施例中，栅极堆叠件是伪栅极堆叠件，并且将在器件400的后续处理阶段由最终栅极堆叠件替换。具体地，伪栅极堆叠件可以在后续处理阶段由高k介电层(HK)和金属栅电极(MG)替换。参考图18A和图18B，例如，可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺等的工艺在器件400上方共形地沉积介电材料来形成栅极间隔件438。在介电材料的共形沉积之后，可以回蚀刻用于形成栅极间隔件438的介电材料的部分，以暴露未由伪栅极堆叠件覆盖的鳍420A-420I的部分(例如，在源极/漏极区域中)。在一些情况下，回蚀刻工艺去除介电材料的大部分水平部分，从而暴露鳍420A-420I的顶面。在一些实施例中，回蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合。注意，在回蚀刻工艺之后，在源极/漏极区域中，栅极间隔件438保持设置在鳍420A-420I的侧壁上。

在操作520处，方法500(图5)在鳍420A-420I的源极/漏极区域中形成外延S/D部件440。参考图19A和图19B，在操作520的一些实施例中，在形成外延S/D部件440之前执行源极/漏极蚀刻工艺。执行源极/漏极蚀刻工艺以去除鳍420A-420I的未由伪栅极堆叠件覆盖的部分(例如，在源极/漏极区域中)。在一些实施例中，源极/漏极蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。由于鳍420G-420I具有比鳍420A-420F更大的宽度，因此鳍420G-420I上方的凹槽在鳍420G-420I上方具有比鳍420A-420F更大的开口。因此，在使鳍420G-420I凹进期间比使鳍420A-420F凹进期间具有更少的蚀刻负载效应，并且鳍420G-420I的蚀刻速率大于鳍420A-420F。因此，鳍420G-420I比鳍420A-420F更快地凹进。在所示的实施例中，鳍420G-420I的顶面凹进在STI部件408下方，而鳍420A-420F的顶面仍在STI部件408之上。参考图20A和图20B，在操作520的实施例中，外延S/D部件440形成在邻近伪栅极堆叠件并且位于伪栅极堆叠件的任一侧上的源极/漏极区域中。例如，外延S/D部件440可以形成在鳍420A-420I的暴露的顶部上方并且与相邻的栅极间隔件438接触。在一些实施例中，通过在源极/漏极区域中外延生长半导体材料层来形成外延S/D部件440。在各个实施例中，外延S/D部件440可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。外延S/D部件440可以在外延工艺期间通过引入掺杂剂质被原位掺杂，掺杂剂质包括：p型掺杂剂，诸如硼或BF₂；n型掺杂剂，诸如磷或砷；和/或其他合适的掺杂剂，包括它们的组合。如果未原位掺杂外延S/D部件440，则执行注入工艺(即，结注入工艺)以掺杂外延S/D部件440。在示例性实施例中，鳍420A、420B、420E、420F、420H上方的外延S/D部件440包括n型掺杂剂，而鳍420C、420D、420G、420I上方的外延S/D部件440包括p型掺杂剂。由于较大的鳍宽度和较低的鳍顶面，鳍420G、420H、420I上方的外延S/D部件440通常比鳍410A、420B、420C、420D、420E、420F上方的外延S/D部件440具有更大的体积。在一些实施例中，相邻的外延S/D部件440可以合并，形成跨越在多于一个鳍上方的合并的外延S/D部件，诸如在所示实施例中的鳍420C和420D上方的外延S/D部件440。

在操作522处，方法500(图5)执行进一步的工艺以完成功能电路。器件400可以经受进一步的处理以形成本领域中已知的各种部件和区域。例如，伪栅极堆叠件可以由高k金属栅极堆叠件替换，并且可以在外延S/D部件440上形成硅化或锗硅化。此外，后续工艺可以在衬底402上形成接触开口、接触金属以及各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，它们配置为连接各种部件以形成可以包括一个或多个存储器器件的功能电路。在进一步的该示例中，多层互连可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个示例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。

图21A至图21D是器件400的可选实施例的局部示意图。图21A是器件400的简化的示意顶视图(例如，在x-y平面中)；图21B是沿着图21A的线B-B的器件400的示意截面图(例如，在x-z平面中)；图21C是沿着图21A的线C-C的器件400的示意截面图(例如，在x-z平面中)；并且图21D是沿着图21A的线D-D的器件400的示意截面图(例如，在y-z平面中)。如图21A至图21D所示的器件400的可选实施例的许多方面与图4A至图4D所示的器件400相同。下面讨论一些不同。

在图4A至图4D中，在电路区域404中，下拉晶体管PD-1/PD-2和传输门晶体管PG-1/PG-2的沟道由多鳍FinFET(例如，p阱412A上方的鳍420A和鳍420B；p阱412B上方的鳍420E和鳍420F)提供。在图21A至图21D中，在电路区域404中，下拉晶体管PD-1/PD-2和传输门晶体管PG-1/PG-2的沟道由GAA晶体管的垂直堆叠的沟道层(例如，纳米线或纳米片)提供。上拉晶体管PU-1/PU-2仍为单鳍FinFET的形式(分别包括例如鳍420C和鳍420D)。在所示的实施例中，鳍式结构(也称为鳍)420A和420E提供垂直堆叠的纳米片490(图21D)作为相应的GAA晶体管的沟道。栅极结构430(包括栅极电介质432和栅电极434)包裹并且接合每个纳米片490。内部间隔件494介于外延S/D部件440和栅极结构430之间以提供隔离。

在一些实施例中，内部间隔件494包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件494包括低k介电材料。内部间隔件494可以通过沉积和蚀刻工艺形成。例如，在蚀刻S/D沟槽之后并且在从S/D沟槽外延生长外延S/D部件440之前，可以使用蚀刻工艺来使相邻沟道层490之间的牺牲半导体层凹进，以形成垂直地位于相邻沟道层490之间的间隙。然后，沉积一种或多种介电材料(例如，使用CVD或ALD)以填充间隙。执行另一蚀刻工艺以去除间隙外部的介电材料，从而形成内部间隔件494。

从顶视图(图21A)观察，电路区域404中的鳍420A和420E的宽度基本上等于阱条区域406中的鳍420G-420I的宽度，该宽度是鳍420C和420D的宽度的约1.5倍至约5倍。在一些实施例中，在源极/漏极区域中，鳍420A、420E、420G、420H、420I凹进至隔离部件408下方，并且沉积在鳍420A、420E、420G、420H、420I上的外延S/D部件440具有比鳍420C和420D上的外延S/D部件440更大的体积。

上面结合图6A至图20B讨论的方法500也可以应用于形成如图21A至图21D所示的器件400的可选实施例。在随后的图22A至图33B和图34中，讨论了在形成器件400的可选实施例中的方法500的制造操作。为了简洁起见，下面不再重复类似的方面。为了清楚起见，已经简化了图22A至图33B，以更好地理解本发明的发明构思。图22A、图23A、图24A、图25A、图26A、图27A、图30A、图31A、图32A和图33A示出了根据方法500的各个阶段的沿着图21A中的器件400的电路区域404中的B-B线的截面图。图22B、图23B、图24B、图25B、图26B、图27B、图30B、图31B、图32B、图33B和图34示出了根据方法500的各个阶段的沿着图21A中的器件400的阱条区域406中的C-C线的截面图。图29A和图30A示出了根据方法500的各个阶段的图21A中的器件400的顶视图。图29B和图30B示出了分别沿着图29A和图30A的A-A线的截面图。为了易于理解，重复图21A至图21D中的参考数字。

参考图22A和图22B，在操作502处，方法500(图5)在衬底402上形成心轴602。衬底402包括外延堆叠件496。外延堆叠件496包括第一组分的外延层492，第二组分的外延层490介于外延层492之间。第一和第二组分可以不同。在所示的实施例中，外延层492是SiGe，并且外延层490是硅(Si)。然而，其他实施例是可能的，包括提供具有不同氧化速率和/或蚀刻选择性的第一组分和第二组分的那些实施例。例如，在一些实施例中，第一组分或第二组分的外延层490/492中的任一个可以包括：其他材料，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。在一些实施例中，外延层490/492基本不含掺杂剂(即，具有约0cm^-3至约1×10¹⁷cm^-3的非本征掺杂剂浓度)，例如，在外延生长工艺期间不执行有意掺杂。在一些实施例中，诸如外延层490的外延生长层包括与衬底402相同的材料。衬底402是晶体衬底，并且外延层490/492是晶体半导体层。

仍参考图22A和图22B，在所示的实施例中，外延堆叠件496覆盖电路区域404和阱条区域406中的p阱412A/412B，但是仅覆盖阱条区域406中的n阱410。它仍为电路区域404中的n阱410之上的衬底402的体半导体材料。作为示例，外延堆叠件496可以首先形成在器件400上方，使得可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的外延生长工艺执行第一组分或第二组分的外延层490/492的外延生长。然后，在蚀刻工艺中蚀刻n阱410之上的电路区域404，以去除外延堆叠件496，诸如通过覆盖p阱412A/412B之上的阱条区域406和电路区域404的蚀刻掩模的开口。随后，诸如通过MBE工艺、MOCVD工艺和/或其他合适的外延生长工艺，在蚀刻区域中外延生长体半导体材料(例如，与衬底402中相同的半导体材料)。

在一些实施例中，每个外延层492具有在约2纳米(nm)至约6nm的范围内的厚度。外延层492的厚度可以基本均匀。仍在所示的实施例中，顶部外延层492比其下方的其他外延层492更薄(例如，厚度的一半)。顶部外延层492用作在后续工艺中为其他外延层提供保护的覆盖层。在一些实施例中，每个外延层490具有在约6nm至约12nm的范围内的厚度。在一些实施例中，堆叠件的外延层490的厚度基本均匀。如下面更详细地描述的，外延层490或其部分可以形成随后形成的GAA晶体管的沟道层，并且基于器件性能考虑来选择厚度。最终可以去除沟道区域中的外延层492，并且该外延层492用于限定随后形成的GAA晶体管的相邻沟道区之间的垂直距离，并且基于器件性能考虑来选择厚度。因此，外延层492也可以称为牺牲层，并且外延层490也可以称为沟道层。

注意，如图22A和图22B所示，四(4)层外延层492和三(3)层外延层490交替布置，这仅用于说明性目的，并不旨在限制超出权利要求中具体记载的内容。可以理解的是，可以在外延堆叠件496中形成任何数量的外延层；层的数量取决于GAA晶体管的所需沟道区域的数量。在一些实施例中，外延层490的数量在2与10之间(图21D示出了两(2)层外延层490)。还应注意，虽然外延层490、492示出为具有特定的堆叠顺序，其中外延层492是外延堆叠件496的最顶层，其他配置也是可能的。例如，在一些情况下，外延层490可以可选地是外延堆叠件496的最顶层。换句话说，外延层490、492的生长顺序以及因此它们的堆叠顺序可以被切换或与附图中所示的不同，但是仍在本发明的范围内。

参考图23A和图23B，在操作504处，方法500(图5)在心轴602的侧壁上形成间隔件612。间隔件612可以通过各种工艺形成，包括沉积工艺和蚀刻工艺。沉积工艺可以包括通过包括热生长、CVD、PVD和ALD的任何合适的技术来沉积间隔件612作为覆盖心轴602和硬掩模610的毯式层。蚀刻工艺可以包括各向异性蚀刻，诸如等离子体蚀刻。各向异性蚀刻从硬掩模610和心轴602的顶面去除毯式层的大部分水平部分，而毯式层的垂直部分保留在心轴602的侧壁上作为间隔件612。

参考图24A和图24B，在操作506处，方法500(图5)从电路区域404中的n阱410之上去除心轴602。在例如通过选择性地调节以去除心轴602的介电材料而不是去除间隔件612的介电材料的蚀刻工艺从电路区域404中的n阱410之上去除心轴602之后，间隔件612保留在硬掩模610上方。蚀刻工艺可以是湿蚀刻、干蚀刻或它们的组合。可以在蚀刻工艺之前形成光刻胶层614，光刻胶层614覆盖阱条区域406中的心轴602并且位于电路区域404中的p阱412A/412B之上，使得这些区域中的心轴602保留。随后在操作506之后例如通过光刻胶剥离工艺或其他合适的工艺来去除光刻胶层614。

参考图25A和图25B，方法500(图5)可以可选地进行到操作508以修整电路区域404中的间隔件612的宽度(或与电路区域404和阱条区域406中的心轴602一起)。在实施例中，通过包括热生长、CVD、PVD和ALD的任何合适的技术，将介电衬垫616沉积为覆盖器件400的毯式层。然后，施加包括各向异性蚀刻(诸如等离子蚀刻)的蚀刻工艺以从硬掩模610、间隔件612和心轴602的顶面去除毯式层的大部分水平部分，而毯式层的垂直部分保留在间隔件612和心轴602的侧壁上作为介电衬垫616。

在操作510处，方法500(图5)蚀刻外延堆叠件496和衬底402以形成连续鳍线。参考图26A和图26B，在操作510处，通过使用间隔件612和心轴602作为蚀刻掩模来蚀刻硬掩模610，以形成图案化的硬掩模610。蚀刻工艺可以包括多个蚀刻步骤。随后可以通过湿蚀刻工艺、干蚀刻工艺或它们的组合去除间隔件612和心轴602。参考图27A和图27B，在形成图案化的硬掩模610之后，使用图案化的硬掩模610蚀刻衬底402以限定鳍线420。蚀刻工艺可以包括任何合适的蚀刻技术，诸如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻方法。半导体层的剩余部分成为鳍线420。

在图28A中示出了操作510之后的所得结构的顶视图。通过在操作510处图案化衬底402产生多条鳍线420。鳍线420沿着y方向在纵向方向上从电路区域404连续地延伸至阱条区域406。每条鳍线420包括多个部分，这些部分连接以形成连续件。例如，参考图28B，图28B是沿着图29A的A-A线的截面图，n阱410上方的鳍线420包括电路区域404中的鳍部分420C、阱条区域406中的鳍部分420H以及连接鳍部分420C和420H的中间部分420CH。中间部分420CH横跨区域404和406延伸。由于鳍部分420C由间隔件612限定并且鳍部分420H由心轴602限定，鳍部分420C的宽度W1小于鳍部分420H的宽度W2。如上所述，在各个实施例中，W2与W1之间的比率在从约1.5∶1到约5∶1的范围内。在所示的实施例中，鳍部分420H的宽度W2基本上等于n阱410之上的相邻鳍部分的鳍节距P。作为比较，p阱412A/412B之上的鳍线420以基本相同的宽度W2从电路区域404连续延伸至阱条区域406。如将在下面进一步详细说明的，鳍线420将通过在切割窗口620中限定的鳍切割工艺分成多个鳍。

参考图29A和图29B，在操作512处，方法500(图5)执行鳍切割工艺以将鳍线420切割成鳍。图29A是器件400的可选实施例的顶视图，并且图29B是沿着图29A的A-A线的截面图。在本实施例中，鳍切割工艺包括光刻工艺和蚀刻工艺。例如，使用旋涂工艺和软烘烤工艺在器件400上形成光刻胶层。然后，将光刻胶层暴露于辐射。随后显影和剥离曝光的光刻胶层，从而形成限定切割窗口(开口)620的图案化的光刻胶层。鳍线420由图案化的光刻胶层部分地保护。随后，通过图案化的光刻胶层的开口蚀刻鳍线420。此后，使用诸如湿剥离或等离子体灰化的合适的工艺去除图案化的光刻胶层。

仍参考图29A和图29B，在所示的实施例中，在电路区域404中形成四个鳍420A、420C、420D、420E。在阱条区域406中形成三个鳍420G、420H、420I。鳍420A、420E、420G、420H、420I的顶部包括外延堆叠件496；鳍420C、420D包括体半导体材料，诸如与衬底402中相同的半导体材料。鳍切割工艺还可以修整一些鳍的端部，诸如鳍420C和420D，如图29A所示。基本上去除鳍线420的由切割窗口620覆盖的部分(例如，中间部分420CH)。然而，如图29B所示，在切割窗口620下方的鳍线420的小部分可以保留，因为鳍蚀刻工艺通常不会完全蚀刻到鳍线420的底部以避免衬底402的过度蚀刻。鳍线420的小残留部分称为鳍短截线，因为它们比常规鳍短得多(沿着z方向)。例如，鳍短截线420CH连接鳍420C和鳍420H的底部。图29B中还示出了其他鳍，但是未标记。

参考图30A和图30B，方法500(图5)在操作514处形成介电衬垫622，并且在操作516处形成隔离部件(例如，STI部件)408。在一些实施例中，介电衬垫622是STI部件408的部分。在一些实施例中，使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺的工艺在鳍420的顶面和侧壁表面上共形地设置介电衬垫622。在介于鳍420之间的衬底402上设置STI部件408。作为示例，在一些实施例中，首先在衬底402上方沉积介电层，用介电材料填充鳍420之间的沟槽。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k介电层、它们的组合和/或其他合适的材料。在各个示例中，可以通过CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积介电层。在形成隔离(STI)部件的一些实施例中，在沉积介电层之后，例如通过化学机械抛光(CMP)工艺来减薄并且平坦化所沉积的介电材料。在一些实施例中，氮化物层606和第一氧化物层604用作CMP停止层。随后，使介于鳍420的介电层凹进。使STI部件408凹进，以提供在STI部件408之上延伸的鳍420A-420I。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，以产生鳍420的暴露的上部的期望高度。具体地，STI部件408凹进至外延堆叠件496的最底部层的水平或下方。

参考图31A和图31B，在操作518处，方法500(图5)在伪栅极堆叠件的侧壁上形成栅极堆叠件(未示出)和栅极间隔件438。在实施例中，栅极堆叠件是随后被去除的伪(牺牲)栅极堆叠件。举例来说，可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺的工艺在器件400上方共形地沉积介电材料来形成栅极间隔件438。在介电材料的共形沉积之后，可以回蚀刻用于形成栅极间隔件438的介电材料的部分，以暴露鳍420的未由伪栅极堆叠件覆盖的部分(例如，在源极/漏极区域中)。在一些情况下，回蚀刻工艺去除介电材料的大部分水平部分，从而暴露鳍420的顶面。在一些实施例中，回蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合。注意，在回蚀刻工艺之后，在源极/漏极区域中，栅极间隔件438保持设置在鳍420的侧壁上。

在操作520处，方法500(图5)在鳍420的源极/漏极区域中形成外延S/D部件440。参考图32A和图32B，在操作520的一些实施例中，在形成外延S/D部件440之前执行源极/漏极蚀刻工艺。执行源极/漏极蚀刻工艺以去除鳍420的未由伪栅极堆叠件覆盖的部分(例如，在源极/漏极区域中)。在一些实施例中，源极/漏极蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。由于鳍420A、420E、420G、420H、420I具有比鳍420C、420D更大的宽度，因此较宽的鳍上方的凹槽具有比较窄的鳍更大的开口，并且因此在使较宽的鳍凹进期间蚀刻负载效应更小。因此，鳍420A、420E、420G、420H、420I的蚀刻速率大于鳍420C、420D的蚀刻速率。因此，鳍420A、420E、420G、420H、420I比鳍420C、420D更快地凹进。在所示的实施例中，鳍420A、420E、420G、420H、420I的顶面凹进至STI部件408下方，而鳍420C、420D的顶面仍位于STI部件408之上。在所示的实施例中，鳍420A、420E、420G、420H、420I以使得在操作520期间从鳍420A、420E、420G、420H、420I的源极/漏极区域去除外延堆叠件496的方式凹进；而外延堆叠件496保留在相应的沟道区域中的鳍420A、420E、420G、420H、420I的顶部中。参考图33A和图33B，在操作520的实施例中，外延S/D部件440形成在邻近伪栅极堆叠件并且位于伪栅极堆叠件的任一侧上的源极/漏极区域中。例如，外延S/D部件440可以形成在鳍420的暴露的顶部上方并且与相邻的栅极间隔件438接触。在一些实施例中，通过在源极/漏极区域中外延生长半导体材料层来形成外延S/D部件440。在各个实施例中，外延S/D部件440可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。外延S/D部件440可以在外延工艺期间通过引入掺杂物质被原位掺杂，掺杂物质包括：p型掺杂剂，诸如硼或BF₂；n型掺杂剂，诸如磷或砷；和/或其他合适的掺杂剂，包括它们的组合。如果未原位掺杂外延S/D部件440，则执行注入工艺(即，结注入工艺)以掺杂外延S/D部件440。在示例性实施例中，鳍420A、420E、420H上方的外延S/D部件440包括n型掺杂剂，而鳍420C、420D、420G、420I上方的外延S/D部件440包括p型掺杂剂。由于较大的鳍宽度和较低的鳍顶面，鳍420A、420E、420G、420H、420I上方的外延S/D部件440通常比鳍420C、420D上方的外延S/D部件440具有更大的体积。在一些实施例中，相邻的外延S/D部件440可以合并，形成跨越多于一个的鳍的合并的外延S/D部件，诸如在所示实施例中在鳍420C和420D上方的外延S/D部件440。注意，虽然图33A和图33B中的外延S/D部件440的横截面示出为菱形或六边形，但这不是限制，各种其他形状是可以的。例如，图34示出了在阱条区域中，鳍420G和420I上方的外延S/D部件440具有菱形形状，而鳍420H上方的外延S/D部件440具有条状形状。而且，在一些实施例中，鳍420G和420I上方的外延S/D部件440可以高于或低于鳍420H上方的外延S/D部件440。此外，如图34所示，鳍420H的宽度W2'可以大于鳍420G和420I的宽度W2，诸如大了约10％至约30％，以进一步减小n阱410的条电阻，n阱410通常具有较窄的宽度，因此阱电阻大于p阱412的阱电阻。如果额外宽度小于10％，则可能无法有效地减轻n阱410的较大阱电阻。如果额外宽度大于30％，则可能不必要地增大存储器单元宽度并且增大电路面积和制造成本。由于较大的宽度W2'，在凹进蚀刻之后，鳍420H的顶面可以低于鳍420G和420I的顶面。

在操作522处，方法500(图5)执行进一步的工艺以完成功能电路。器件400可以经受进一步的处理以形成本领域中已知的各种部件和区域。例如，可以去除伪栅极堆叠件以形成栅极沟槽，并且从栅极沟槽选择性地蚀刻外延堆叠件496中的外延层492，从而暴露沟道层490。可以在包裹沟道层490的栅极沟槽中沉积高k金属栅极堆叠件之前形成内部间隔件494。作为所得结构，在电路区域404中，在鳍420A和420E上形成GAA晶体管，并且在鳍420C和420D上形成FinFET。此外，可以在外延S/D部件440上形成硅化或锗硅化。随后的工艺可以在衬底402上形成接触开口、接触金属以及各种接触件/通孔/线以及多层互连部件(例如，金属层和层间电介质)，它们配置为连接各种部件以形成可以包括一个或多个存储器器件的功能电路。在进一步的示例中，多层互连可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个示例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。

虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例通过扩大鳍基阱条中的鳍宽度并且增大鳍基阱条中的外延体积来提供存储器宏的阱条区域中的减小的阱拾取电阻。通过在阱条区域中引入所示的改善，可以观察到阱拾取电阻降低约1-2个数量级。此外，本发明的实施例可以容易地集成到现有的半导体制造工艺中。

在一个示例性方面，本发明针对一种集成电路器件。该集成电路器件包括设置在第一类型掺杂剂的掺杂区域上方的FinFET，其中，该FinFET包括第一鳍结构和第一源极/漏极(S/D)部件，第一鳍结构具有第一宽度；以及鳍基阱条，设置在第一类型掺杂剂的掺杂区域上方，其中鳍基阱条包括第二鳍结构和第二S/D部件，第二鳍结构具有大于第一宽度的第二宽度，其中鳍基阱条将掺杂区域连接至电压。在一些实施例中，第二宽度与第一宽度之间的比率在约1.5：1至约5：1的范围内。在一些实施例中，第二鳍结构与沿着第一鳍结构的纵向方向的假想的延伸线重叠。在一些实施例中，第一S/D部件掺杂有第二类型掺杂剂，并且第二S/D部件掺杂有第一类型掺杂剂。在一些实施例中，第一类型掺杂剂是n型掺杂剂，并且第二类型掺杂剂是p型掺杂剂。在一些实施例中，第一类型掺杂剂是p型掺杂剂，并且第二类型掺杂剂是n型掺杂剂。在一些实施例中，集成电路器件还包括设置在掺杂区域上方的鳍短截线，其中，鳍短截线将第一鳍结构的底部与第二鳍结构的底部连接。在一些实施例中，鳍短截线具有靠近第一鳍结构的第一部分和靠近第二鳍结构的第二部分，并且鳍短截线的第一部分具有第一宽度，并且鳍短截线的第二部分具有第二宽度。在一些实施例中，FinFET是第一FinFET，鳍基阱条是第一鳍基阱条，掺杂区域是第一掺杂区域，并且电压是第一电压，集成电路器件还包括：第二FinFET，设置在第二类型掺杂剂的第二掺杂区域上方，其中第二FinFET包括第三鳍结构和第三S/D部件，第三鳍结构具有第三宽度；以及第二鳍基阱条，设置在第二掺杂区域上方，其中第二鳍基阱条包括第四鳍结构和第四S/D部件，第四鳍结构具有大于第一宽度的第四宽度，其中第二鳍基阱条将第二掺杂区域连接至与第一电压不同的第二电压。在一些实施例中，第四宽度基本等于第二宽度，并且其中第三宽度基本等于第一宽度。在一些实施例中，第三宽度和第四宽度中的每个基本上等于第二宽度。

在另一个示例性方面，本发明针对一种集成电路器件。该集成电路器件包括：n型阱，设置在衬底中，该n型阱掺杂有n型掺杂剂；第一晶体管，设置在n型阱上方，其中，第一晶体管具有第一鳍结构和设置在第一鳍结构上方的第一栅极结构，使得第一栅极结构介于第一晶体管的第一源极/漏极(S/D)部件之间；第一阱条，设置在n型阱上方，其中，第一阱条具有电连接至n型阱的第二鳍结构以及设置在第二鳍结构上方的第二栅极结构，使得第二栅极结构介于第一阱条的第二S/D部件之间；p型阱，设置在衬底中并且邻接n型阱，p型阱掺杂有p型掺杂剂；第二晶体管，设置在p型阱上方，其中，第二晶体管具有第三鳍结构和设置在第三鳍结构上方的第三栅极结构，使得第三栅极结构介于第二晶体管的第三S/D部件之间；以及第二阱条，设置在p型阱上方，其中，第二阱条具有电连接至p型阱的第四鳍结构和设置在第四鳍结构上方的第四栅极结构，使得第四栅极结构介于第二阱条的第四S/D部件之间，其中第二鳍结构和第四鳍结构均比第一鳍结构宽。在一些实施例中，第二鳍结构和第四鳍结构中的每个均比第三鳍结构宽。在一些实施例中，第二鳍结构、第三鳍结构和第四鳍结构具有基本相同的宽度。在一些实施例中，第三鳍结构比第一鳍结构宽，并且其中第一鳍结构包括垂直堆叠的多个半导体沟道层。在一些实施例中，第二S/D部件具有比第一S/D部件更大的体积。

在又一个示例性方面，本发明针对一种形成半导体器件的方法。该方法包括提供衬底，该衬底包括掺杂有第一类型掺杂剂的阱，该阱在第一方向上纵向延伸；在阱上方形成心轴，该心轴在第一方向上纵向延伸；在心轴的侧壁上形成间隔件；去除心轴的位于阱的第一区域之上的第一部分，其中，心轴的位于阱的第二区域之上的第二部分保留；使用阱的第一区域之上的间隔件和阱的第二区域之上的心轴作为图案化掩模来图案化衬底，从而在第一区域和第二区域上方形成鳍线；以及执行鳍切割工艺以去除鳍线的中间部分，从而在阱的第一区域之上形成第一鳍，并且在阱的第二区域之上形成第二鳍，其中沿着垂直于第一方向的第二方向，第二鳍比第一鳍宽。在一些实施例中，该方法还包括在第一鳍上方形成第一源极/漏极(S/D)部件，以及在第二鳍上方形成第二S/D部件，其中第二S/D部件具有比第一S/D部件更大的体积；以及将第二S/D部件电连接至电压。在一些实施例中，第一S/D部件掺杂有不同于第一类型掺杂剂的第二类型掺杂剂，并且其中第二S/D部件掺杂有第一类型掺杂剂。在一些实施例中，衬底在阱的第一区域之上提供有体半导体材料，并且在阱的第二区域之上提供有半导体层的堆叠件，其中该堆叠件包括在垂直方向上交替地设置的第一类型的半导体层和第二类型的半导体层。

本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不面向远离本发明的精神和范围，并且在不面向远离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：

鳍式场效应晶体管，设置在第一类型掺杂剂的掺杂区域上方，其中，所述鳍式场效应晶体管包括第一鳍结构和第一源极/漏极(S/D)部件，所述第一鳍结构具有第一宽度；以及

鳍基阱条，设置在所述第一类型掺杂剂的所述掺杂区域上方，其中，所述鳍基阱条包括第二鳍结构和第二源极/漏极部件，所述第二鳍结构具有大于所述第一宽度的第二宽度，其中，所述鳍基阱条将所述掺杂区域连接至电压。

2.根据权利要求1所述的集成电路器件，其中，所述第二宽度与所述第一宽度之间的比率在1.5：1至5：1的范围内。

3.根据权利要求1所述的集成电路器件，其及设置在所述第二鳍结构上方的第二栅极结构，使得所述第二栅极结构介于所述第一阱条的第二源极/漏极部件之间；

p型阱，设置在所述衬底中并且邻接所述n型阱，所述p型阱掺杂有p型掺杂剂；

第二晶体管，设置在所述p型阱上方，其中，所述第二晶体管具有第三鳍结构和设置在所述第三鳍结构上方的第三栅极结构，使得所述第三栅极结构介于所述第二晶体管的第三源极/漏极部件之间；以及

第二阱条，设置在所述p型阱上方，其中，所述第二阱条具有电连接至所述p型阱的第四鳍结构和设置在所述第四鳍结构上方的第四栅极结构，使得所述第四栅极结构介于所述第二阱条的第四源极/漏极部件之间，

其中，所述第二鳍结构和所述第四鳍结构的每个均比所述第一鳍结构中，所述第二鳍结构与沿着所述第一鳍结构的纵向方向的假想的延伸线重叠。

4.根据权利要求1所述的集成电路器件，其中，所述第一源极/漏极部件掺杂有第二类型掺杂剂，并且所述第二源极/漏极部件掺杂有所述第一类型掺杂剂。

5.根据权利要求4所述的集成电路器件，其中，所述第一类型掺杂剂是n型掺杂剂，并且所述第二类型掺杂剂是p型掺杂剂。

6.根据权利要求4所述的集成电路器件，其中，所述第一类型掺杂剂是p型掺杂剂，并且所述第二类型掺杂剂是n型掺杂剂。

7.根据权利要求1所述的集成电路器件，还包括：

鳍短截线，设置在所述掺杂区域上方，其中，所述鳍短截线将所述第一鳍结构的底部与所述第二鳍结构的底部连接。

8.根据权利要求7所述的集成电路器件，其中，所述鳍短截线具有靠近所述第一鳍结构的第一部分和靠近所述第二鳍结构的第二部分，并且其中，所述鳍短截线的所述第一部分具有所述第一宽度，并且所述鳍短截线的所述第二部分具有所述第二宽度。

9.一种集成电路器件，包括：

n型阱，设置在衬底中，所述n型阱掺杂有n型掺杂剂；

第一晶体管，设置在所述n型阱上方，其中，所述第一晶体管具有第一鳍结构和设置在所述第一鳍结构上方的第一栅极结构，使得所述第一栅极结构介于所述第一晶体管的第一源极/漏极(S/D)部件之间；

第一阱条，设置在所述n型阱上方，其中，所述第一阱条具有电连接至所述n型阱的第二鳍结构以宽。

10.一种形成半导体器件的方法，包括：

提供衬底，所述衬底包括掺杂有第一类型掺杂剂的阱，所述阱在第一方向上纵向延伸；

在所述阱上方形成心轴，所述心轴在所述第一方向上纵向延伸；

在所述心轴的侧壁上形成间隔件；

去除所述心轴的位于所述阱的第一区域之上的第一部分，其中，所述心轴的位于所述阱的第二区域之上的第二部分保留；

使用所述阱的所述第一区域之上的所述间隔件和所述阱的所述第二区域之上的所述心轴作为图案化掩模来图案化所述衬底，从而在所述第一区域和所述第二区域上方形成鳍线；以及

执行鳍切割工艺以去除所述鳍线的中间部分，从而在所述阱的所述第一区域之上形成第一鳍，并且在所述阱的所述第二区域之上形成第二鳍，其中，沿着垂直于所述第一方向的第二方向，所述第二鳍比所述第一鳍宽。

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