CN115206979A - 存储器组件及其制造方法 - Google Patents
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Abstract
本发明提供一种存储器组件及其制造方法，存储器组件包括：衬底、多个第一堆叠结构以及多个第二堆叠结构。衬底包括阵列区与周边区。第一堆叠结构配置在阵列区的衬底上。每一个第一堆叠结构依序包括：第一穿隧介电层、第一浮置栅极、第一栅间介电层、第一控制栅极、第一金属层、第一顶盖层以及第一停止层。第二堆叠结构配置在周边区的衬底上。每一个第二堆叠结构依序包括：第二穿隧介电层、第二浮置栅极、第二栅间介电层、第二控制栅极、第二金属层、第二顶盖层以及第二停止层。第一堆叠结构的图案密度大于第二堆叠结构的图案密度。
Description
技术领域
本发明涉及一种半导体组件及其制造方法，尤其涉及一种存储器组件及其制造方法。
背景技术
随着科技的进步，各类电子产品皆朝向轻薄短小的趋势发展。在这趋势之下，存储器组件的关键尺寸亦逐渐缩小，进而使得光刻工艺愈来愈困难。在现有光刻工艺中，缩小关键尺寸的方法为使用较大数值孔径(numerical aperture，NA)的光学组件、较短的曝光波长(例如EUV)或是使用浸润式光刻技术。然而，随着现有光刻工艺的分辨率接近理论极限，传统光刻方式已不敷使用，双重图案化(double-patterning，DP)方法已开始被用来克服光学问题，进而提升存储器组件的分辨率。
在目前图案化方法中，由于周边区与阵列区的图案密度不同，使得蚀刻工艺会面临负载效应(loading effect)的影响，进而导致阵列区的存储器单元因蚀刻不足而产生电路短路或是栅极短路的现象。
发明内容
本发明提供一种存储器组件的制造方法，包括：提供衬底，其中衬底包括阵列区与周边区；在衬底上依序形成堆叠层、控制结构、硬掩膜层以及掩膜图案，其中控制结构至少包括第一停止层、第一氧化物层、第二停止层以及第二氧化物层；在周边区的掩膜图案中形成光刻胶层；以光刻胶层与掩膜图案为掩膜，移除阵列区中部分硬掩膜层、部分第二氧化物层以及部分第二停止层，进而在阵列区中形成多个第一开口；在移除光刻胶层之后，移除周边区中的部分硬掩膜层，以在周边区中形成至少一第二开口；进行第一蚀刻工艺，移除部分控制结构，以将多个第一开口与第二开口延伸至控制结构中，进而形成多个第三开口与至少一第四开口，其中第四开口的底面高于多个第三开口的底面；以及进行第二蚀刻工艺，移除部分堆叠层，以将多个第三开口与第四开口延伸至堆叠层中，进而形成多个第五开口与至少一第六开口。
本发明提供一种存储器组件，包括：衬底、多个第一堆叠结构以及多个第二堆叠结构。衬底包括阵列区与周边区。第一堆叠结构配置在阵列区的衬底上。每一个第一堆叠结构依序包括：第一穿隧介电层、第一浮置栅极、第一栅间介电层、第一控制栅极、第一金属层、第一顶盖层以及第一停止层。第二堆叠结构配置在周边区的衬底上。每一个第二堆叠结构依序包括：第二穿隧介电层、第二浮置栅极、第二栅间介电层、第二控制栅极、第二金属层、第二顶盖层以及第二停止层。
本发明提供一种图案化的方法，包括：在目标层上依序形成控制结构、硬掩膜层以及掩膜图案，其中控制结构包括彼此堆叠的多个停止层与多个氧化物层；在硬掩膜层上的掩膜图案中形成光刻胶层；以光刻胶层与掩膜图案为掩膜，移除部分硬掩膜层以及部分控制结构，进而形成多个第一开口；移除光刻胶层及其下方的硬掩膜层，以形成至少一第二开口，其中第二开口的底面高于多个第一开口的底面；以及进行一或多道蚀刻工艺，以将多个第一开口与第二开口延伸至控制结构与目标层中，进而将目标层与控制结构分隔成多个堆叠结构。
本发明实施例可将控制结构形成在目标层与硬掩膜层之间。此控制结构包括彼此堆叠的多个停止层与多个氧化物层，由此控制阵列区与周边区的蚀刻速率，以有效地减少蚀刻工艺的负载效应，且避免了阵列区中相邻的浮置栅极因蚀刻不完全所导致浮置栅极间未被完全隔离而衍生的短路问题。在此情况下，阵列区与周边区中的目标层同时被图案化，进而在阵列区与周边区中形成不同图案密度的多个堆叠结构。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1H是本发明一实施例的存储器组件的制造方法的剖面示意图；
图2是本发明另一实施例的控制结构的剖面示意图；
图3是本发明其他实施例的控制结构的剖面示意图；
图4是本发明一实施例的图案化的方法的流程图。
具体实施方式
图1A至图1H是本发明一实施例的存储器组件的制造流程的剖面示意图。图2是本发明另一实施例的控制结构的剖面示意图。图3是本发明其他实施例的控制结构的剖面示意图。
请参照图1A，本发明一实施例提供一种存储器组件的制造方法，其步骤如下。首先，提供衬底100。衬底100可包括阵列区R1与周边区R2。在本实施例中，阵列区R1可以是具有一或多个存储器单元的存储器阵列区，而周边区R2可以是具有一或多个选择栅极的周边电路区。
接着，在衬底100上形成堆叠层110(亦可称为目标层)。具体来说，如图1A所示，堆叠层110由下往上依序包括穿隧介电层102、浮置栅极104、栅间介电层106、控制栅极108、金属层112以及顶盖层114。
在一实施例中，穿隧介电层102的材料可例如是氧化硅。在一实施例中，浮置栅极104的材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合。在一实施例中，栅间介电层106可例如是由氮化物/氧化物/氮化物/氧化物/氮化物(Nitride/Oxide/Nitride/Oxide/Nitride,NONON)所构成的复合层，但本发明并不限于此，此复合层可为三层、五层或更多层；。在一实施例中，控制栅极108的材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合。在一实施例中，金属层112的材料可例如是W、Co、Ni或其组合。在一实施例中，顶盖层114的材料可包括介电材料，例如是氮化硅、氮氧化硅或其组合。
然后，在堆叠层110上形成控制结构120。具体来说，如图1A所示，控制结构120由下往上依序包括第一停止层122、第一氧化物层124、第二停止层126以及第二氧化物层128。在一实施例中，第一停止层122与第二停止层126可具有相同的介电材料，例如是氮化硅、氮氧化硅或其组合。在一实施例中，第一氧化物层124与第二氧化物层128可具有相同材料，例如是氧化硅。在本实施例中，第一停止层122及第二停止层126的材料与第一氧化物层124及第二氧化物层128的材料不同。举例来说，第一停止层122及第二停止层126可以是氮化硅层，而第一氧化物层124及第二氧化物层128可以是氧化硅层。在替代实施例中，第一停止层122及第二停止层126与第一氧化物层124及第二氧化物层128可具有不同蚀刻选择性的介电材料。另外，第一氧化物层124的厚度可大于第二氧化物层128的厚度，且第一停止层122的厚度可大于第二停止层126的厚度。但本发明不以此为限。
虽然图1A所示出的控制结构120包括两个停止层与两个氧化物层，但本发明不以此为限。在一实施例中，控制结构120可包括彼此堆叠的多个停止层与多个氧化物层。具体来说，如图2所示，控制结构220可包括彼此堆叠的三个停止层222与三个氧化物层224。在其他实施例中，如图3所示，控制结构320可包括彼此堆叠的四个停止层322与四个氧化物层324。换言之，停止层与氧化物层的数量可依需求来调整，本发明不以此为限。在一实施例中，控制结构120的厚度T1可实质上大于或小于或等于控制结构220的厚度T2；且控制结构220的厚度T2可实质上大于或小于或等于控制结构320的厚度T3。但本发明不以此为限。另外，如图2与图3所示，停止层222、322可具有相同厚度；而氧化物层224、324亦可具有相同厚度。但本发明不以此为限，在其他实施例中，停止层222、322可具有不同厚度；而氧化物层224、324亦可具有不同厚度。
请回头参照图1A，在形成控制结构120之后，在控制结构120上形成硬掩膜堆叠130。具体来说，如图1A所示，硬掩膜堆叠130由下往上依序包括硬掩膜层132、碳化物层134以及抗反射层136。在一实施例中，硬掩膜层132的材料可例如是多晶硅。在一实施例中，碳化物层134的材料可例如是旋涂碳(spin-on-carbon，SoC)。在一实施例中，抗反射层136的材料可例如是氮氧化硅。
之后，在硬掩膜堆叠130上形成光刻胶图案138。在一实施例中。
请参照图1B，进行自对准双重图案化(Self-Aligning Double Patterning，SADP)工艺，以在硬掩膜层140上形成掩膜图案140。详细地说，利用光刻胶图案138图案化抗反射层136与碳化物层134。接着，在图案化反射层136的侧壁与图案化碳化物层134的侧壁上先沉积掩膜层,并回蚀停在抗反射层136或碳化物层134上以形成掩膜图案140，其中掩膜图案140是以间隙壁的形式形成上述的侧壁上。然后，移除图案化的反射层136与图案化的碳化物层134。在替代实施例中，亦可进行自对准四重图案化(Self-Aligning QuadruplePatterning，SAQP)工艺，以在硬掩膜层140上形成图案密度更高的掩膜图案140。
请参照图1C，在周边区R2的掩膜图案140中形成光刻胶层142。
请参照图1C与图1D，以光刻胶层142与掩膜图案140为掩膜，移除阵列区R1中的部分硬掩膜层132、部分第二氧化物层128以及部分第二停止层126，进而在阵列区R1中形成多个第一开口10。接着，移除光刻胶层142，以暴露出周边区R2的硬掩膜层132。
请参照图1E，在衬底100上依序形成介电层144、抗反射层146以及光刻胶图案148。光刻胶图案148具有至少一开口11，以对应周边区R2的硬掩膜层132。
请参照图1E与图1F，以光刻胶图案148为掩膜，移除周边区R2中的部分抗反射层146、部分介电层144以及部分硬掩膜层132，以在周边区R2中形成至少一第二开口12。接着，移除剩余的介电层144、抗反射层146以及光刻胶图案148。在移除后，会有部分介电层144a配置在周边区R2的掩膜图案140旁边，以环绕第二开口12，如图1F所示。
值得注意的是，第二开口12停在周边区R2的控制结构120上，且暴露出周边区R2的第二氧化物层128的顶面。第一开口10则是暴露出阵列区R1的第一氧化物层124的顶面。也就是说，第一开口10的底面可低于第二开口12的底面，如图1F所示。在一实施例中，第一开口10的宽度10w可小于第二开口12的宽度12w。
请参照图1F与图1G，进行第一蚀刻工艺，移除部分控制结构120，以将第一开口10与第二开口12延伸至控制结构120中，进而形成多个第三开口20与至少一第四开口22。在进行第一蚀刻工艺之后，如图1G所示，第四开口22停在周边区R2的第一停止层122上(或暴露出周边区R2的第一停止层122的顶面)，而第三开口20则是停在阵列区R1的堆叠层110上(或暴露出阵列区R1的堆叠层110的顶面)。也就是说，第三开口20的底面可低于第四开口22的底面。
值得注意的是，由于周边区R2的开口密度大于阵列区R1的开口密度，因此，周边区R2控制结构120的移除速率会大于阵列区R1控制结构120的移除速率。在此情况下，本实施例可通过至少两个停止层122、126来调整阵列区R1与周边区R2中的控制结构120的移除速率，以避免第四开口22的深度深于第三开口20的深度。
请参照图1G与图1H，进行第二蚀刻工艺，移除部分堆叠层110，以将第三开口20与第四开口22延伸至堆叠层110中，进而形成多个第五开口30与至少一第六开口32。在进行第二蚀刻工艺之后，如图1H所示，第五开口30与第六开口32皆停在穿隧介电层102上(或暴露出穿隧介电层102的顶面)，以将堆叠层110分隔成多个第一堆叠结构210与多个第二堆叠结构310。
值得注意的是，本实施例可通过控制结构120中的至少两个停止层122、126来调整阵列区R1与周边区R2中的堆叠层110的移除速率，使得第五开口30与第六开口32可同时停在穿隧介电层102上。换言之，通过具有至少两个停止层的控制结构120，本实施例可有效地减少蚀刻工艺的负载效应，且避免了阵列区R1中的浮置栅极104在蚀刻不完全的情况下，第五开口30两侧的浮置栅极104a未被完全隔离情况下所衍生的各浮置栅极短路问题。在此情况下，如图1H所示，第五开口30的底面与第六开口32的底面可视为齐平。
如图1H所示，第一堆叠结构210配置在阵列区R1的衬底100上。具体来说，每一个第一堆叠结构210可依序包括：穿隧介电层102a、浮置栅极104a、栅间介电层106a、控制栅极108a、金属层112a、顶盖层114a、停止层122a以及氧化物层124a。另外，第二堆叠结构310配置在周边区R2的衬底100上。每一个第二堆叠结构310依序包括：穿隧介电层102b、浮置栅极104b、栅间介电层106b、控制栅极108b、金属层112b、顶盖层114b、停止层122b以及氧化物层124b。穿隧介电层102a与穿隧介电层102b相连，以形成连续的穿隧介电结构102。
在本实施例中，第一堆叠结构210的图案密度大于第二堆叠结构310的图案密度。在此情况下，每一个第一堆叠结构210的宽度W1可小于第二堆叠结构310的宽度W2。换言之，每一个第一堆叠结构210的高宽比(aspect ratio)可大于每一个第二堆叠结构310的高宽比。由于第一堆叠结构210具有较高的高宽比，因此，每一个第一堆叠结构210具有下宽上窄的形状，且每一个第五开口30则是具有下窄上宽的形状。相似地，每一个第二堆叠结构310也可具有下宽上窄的形状，而第六开口32则是具有下窄上宽的形状。此外，第五开口30的宽度30w可小于第六开口32的宽度32w。
在本实施例中，第一堆叠结构210可以是具有快闪存储器(Flash memory)的存储单元；而第二堆叠结构310可以是具有选择栅极(select gate)的控制单元。
虽然上述实施例是以快闪存储器与选择栅极为例来说明一系列的图案化的步骤，但本发明不以此为限。在其他实施例中，此图案化的步骤亦可用以形成接触窗、动态随机存取存储器(DRAM)的有源区(AA)或类似的目标层/膜。
图4示出本发明一实施例的图案化方法的流程图400，在步骤402处，在目标层上依序形成控制结构、硬掩膜层以及掩膜图案。在一实施例中，上述的目标层包括单层结构、双层结构或是多层结构。控制结构包括彼此堆叠的多个停止层与多个氧化物层。图1A至图1B示出对应于步骤402的剖面示意图。
在步骤404处，在硬掩膜层上的掩膜图案中形成光刻胶层。图1C示出对应于步骤404的剖面示意图。
在步骤406处，以光刻胶层与掩膜图案为掩膜，移除部分硬掩膜层以及部分控制结构，进而形成多个第一开口。图1D示出对应于步骤406的剖面示意图。
在步骤408处，移除光刻胶层及其下方的硬掩膜层，以形成至少一第二开口。在一实施例中，第二开口的底面高于第一开口的底面，且第一开口的宽度小于所述第二开口的宽度。图1E至图1F示出对应于步骤408的剖面示意图。
在步骤410处，进行一或多道蚀刻工艺，以将第一开口与第二开口延伸至控制结构与目标层中，进而将目标层与控制结构分隔成多个堆叠结构。图1G至图1H示出对应于步骤410的剖面示意图。
综上所述，本发明实施例可将控制结构形成在目标层与硬掩膜层之间。此控制结构可包括彼此堆叠的多个停止层与多个氧化物层，由此控制阵列区与周边区的蚀刻速率，以有效地减少蚀刻工艺的负载效应，且避免了阵列区中的浮置栅极未被切断所导致的栅极短路问题。在此情况下，阵列区与周边区中的目标层可被同时图案化，进而在阵列区与周边区中形成不同图案密度的多个堆叠结构。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (10)
1.一种存储器组件的制造方法，包括：
提供衬底，其中所述衬底包括阵列区与周边区；
在所述衬底上依序形成堆叠层、控制结构、硬掩膜层以及掩膜图案，其中所述控制结构至少包括第一停止层、第一氧化物层、第二停止层以及第二氧化物层；
在所述周边区的所述掩膜图案中形成光刻胶层；
以所述光刻胶层与所述掩膜图案为掩膜，移除所述阵列区中的部分所述硬掩膜层、部分所述第二氧化物层以及部分所述第二停止层，进而在所述阵列区中形成多个第一开口；
在移除所述光刻胶层之后，移除所述周边区中的部分所述硬掩膜层，以在所述周边区中形成至少一第二开口；
进行第一蚀刻工艺，移除部分所述控制结构，以将所述多个第一开口与所述第二开口延伸至所述控制结构中，进而形成多个第三开口与至少一第四开口，其中所述第四开口的底面高于所述多个第三开口的底面；以及
进行第二蚀刻工艺，移除部分所述堆叠层，以将所述多个第三开口与所述第四开口延伸至所述堆叠层中，进而形成多个第五开口与至少一第六开口。
2.根据权利要求1所述的存储器组件的制造方法，其中所述多个第一开口暴露出所述阵列区的所述第一氧化物层的顶面，而所述第二开口暴露出所述周边区的所述第二氧化物层的顶面。
3.根据权利要求1所述的存储器组件的制造方法，其中所述多个第三开口暴露出所述阵列区的所述堆叠层的顶面，而所述第四开口暴露出所述周边区的所述第一停止层的顶面。
4.根据权利要求1所述的存储器组件的制造方法，其中所述第一停止层及所述第二停止层的材料与所述第一氧化物层及所述第二氧化物层的材料不同。
5.根据权利要求1所述的存储器组件的制造方法，其中所述多个第五开口的宽度小于所述第六开口的宽度。
6.一种存储器组件，包括：
衬底，包括阵列区与周边区；
多个第一堆叠结构，配置在所述阵列区的所述衬底上，其中每一个第一堆叠结构依序包括：第一穿隧介电层、第一浮置栅极、第一栅间介电层、第一控制栅极、第一金属层、第一顶盖层以及第一停止层；以及
多个第二堆叠结构，配置在所述周边区的所述衬底上，其中每一个第二堆叠结构依序包括：第二穿隧介电层、第二浮置栅极、第二栅间介电层、第二控制栅极、第二金属层、第二顶盖层以及第二停止层。
7.根据权利要求6所述的存储器组件，其中所述多个第一堆叠结构的图案密度大于所述多个第二堆叠结构的图案密度。
8.根据权利要求6所述的存储器组件，其中所述多个第二堆叠结构包括选择栅极。
9.根据权利要求6所述的存储器组件，其中所述第一穿隧介电层与所述第二穿隧介电层相连，以形成连续的穿隧介电结构。
10.一种图案化的方法，包括：
在目标层上依序形成控制结构、硬掩膜层以及掩膜图案，其中所述控制结构包括彼此堆叠的多个停止层与多个氧化物层；
在所述硬掩膜层上的所述掩膜图案中形成光刻胶层；
以所述光刻胶层与所述掩膜图案为掩膜，移除部分所述硬掩膜层以及部分所述控制结构，进而形成多个第一开口；
移除所述光刻胶层及其下方的所述硬掩膜层，以形成至少一第二开口，其中所述第二开口的底面高于所述多个第一开口的底面；以及
进行一或多道蚀刻工艺，以将所述多个第一开口与所述第二开口延伸至所述控制结构与所述目标层中，进而将所述目标层与所述控制结构分隔成多个堆叠结构。
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