CN117393499A - 一种半导体结构的制作方法及其结构 - Google Patents

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构的制作方法及其结构，其中，半导体结构的制作方法包括：提供衬底，衬底包括阵列区及外围区；形成绝缘层，绝缘层位于阵列区的衬底表面；形成导电层，导电层位于绝缘层的顶面及外围区的衬底顶面；形成保护层，保护层覆盖导电层的顶面，位于阵列区的保护层的厚度小于位于外围区的保护层的厚度，且位于阵列区的保护层的顶面与位于外围区的保护层的顶面齐平；在同一步中图形化保护层、导电层及绝缘层，以在阵列区形成位线，在外围区形成栅极。可以在同一步形成阵列区的位线及外围区的栅极。

Description

一种半导体结构的制作方法及其结构
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构的制作方法及其结构。
背景技术
一般情况下，会将半导体结构按照不同功能划分为不同区域，例如，将半导体结构划分为核心区、外围区、阵列区等。
核心区，是用于形成核心电路的区域，一般包括核心PMOS管、核心NMOS管以及控制相应晶体管的相应电路；外围区，是用于形成外围电路的区域，一般包括外围PMOS管、外围NMOS管以及控制相应晶体管的相应电路；阵列区，是用于形成存储阵列的区域，一般包括字线、位线以及存储电容。
然而目前在形成半导体结构的时候通常是先形成外围区的结构，然后再形成阵列区的结构。
发明内容
本公开实施例提供一种半导体结构的制作方法，至少可以在同一步形成阵列区的位线及外围区的栅极。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制作方法，包括提供衬底，所述衬底包括阵列区及外围区；形成绝缘层，所述绝缘层位于所述阵列区的所述衬底表面；形成导电层，所述导电层位于所述绝缘层的顶面及所述外围区的所述衬底顶面；形成保护层，所述保护层覆盖所述导电层的顶面，位于所述阵列区的所述保护层的厚度小于位于所述外围区的所述保护层的厚度，且位于所述阵列区的所述保护层的顶面与位于所述外围区的所述保护层的顶面齐平；在同一步中图形化所述保护层及所述导电层，以在所述阵列区形成位线，在所述外围区形成栅极。
在一些实施例中，在所述外围区和所述阵列区形成的所述导电层的厚度相同，且位于所述阵列区的所述导电层的顶面高于位于所述外围区的所述导电层的顶面。
在一些实施例中，位于所述外围区的所述保护层与位于所述阵列区的所述保护层的厚度差为3～40nm。
在一些实施例中，图形化所述保护层及所述导电层的步骤包括：形成第一硬掩膜层，所述第一硬掩膜层位于所述保护层的顶面；形成第一中间层，所述第一中间层位于所述第一硬掩膜层的顶面；形成第一掩膜图案，所述第一掩膜图案位于所述第一中间层的顶面，且位于所述阵列区的所述第一掩膜图案与位于所述外围区的所述第一掩膜图案不同；以所述第一掩膜图案为掩膜，图形化所述保护层及所述导电层。
在一些实施例中，形成所述第一掩膜图案的方法包括：形成第二掩膜图案，所述第二掩膜图案位于所述第一中间层的表面；形成初始掩膜层，所述初始掩膜层覆盖所述第二掩膜图案的侧壁及顶面，且所述初始掩膜层还覆盖所述第二掩膜图案露出的所述第一中间层的表面；刻蚀所述初始掩膜层，保留所述第二掩膜图案侧壁上的所述初始掩膜层，以作为所述第一掩膜图案。
在一些实施例中，图形化所述初始掩膜层前还包括：形成第三硬掩膜层，所述第三硬掩膜层覆盖所述初始掩膜层的表面；去除位于所述外围区的所述第三硬掩膜层，沉积所述初始掩膜层材料，增加位于所述外围区的所述初始掩膜层的厚度。
在一些实施例中，形成所述第二掩膜图案的方法包括：形成第二硬掩膜层，所述第二硬掩膜层覆盖所述第一中间层顶面；形成第二中间层，所述第二中间层覆盖所述第二硬掩膜层的顶面；刻蚀所述第二硬掩膜层和所述第二中间层，形成所述第二掩膜图案。
在一些实施例中，刻蚀所述第二硬掩膜层和所述第二中间层，包括：形成第一图形层，所述第一图形层位于所述第二中间层的表面，且位于所述阵列区的所述第一图形层的图案与位于所述外围区的所述第一图形层的图案不同；以所述第一图形层为掩膜图形化所述第二硬掩膜层及所述第二中间层，直至暴露所述第一中间层的表面，剩余所述第二硬掩膜层和所述第二中间层构成所述第二掩膜图案。
在一些实施例中，形成所述绝缘层的方法包括：依次在所述衬底表面形成第一绝缘层、衬垫层和第二绝缘层，去除部分所述第一绝缘层、部分所述衬垫层和全部所述第二绝缘层，保留位于所述阵列区的所述第一绝缘层和所述衬垫层。
在一些实施例中，去除位于所述第二绝缘层及位于所述外围区的所述衬垫层及所述第一绝缘层的方法包括：形成第二图形层，所述第二图形层覆盖所述阵列区的所述第二绝缘层的表面；去除位于所述外围区的所述第二绝缘层及所述衬垫层；去除所述第二图形层；在同一步中去除位于所述阵列区的所述第二绝缘层及位于外围区的所述第一绝缘层。
在一些实施例中，形成的所述衬垫层及所述第一绝缘层的总厚度为3～40nm。
在一些实施例中，位于所述外围区的所述保护层的厚度为第一厚度，位于所述阵列区的所述保护层的厚度为第二厚度，所述第一厚度与所述第二厚度的差值，等于所述衬垫层及所述第一绝缘层的总厚度。
在一些实施例中，形成所述导电层之前还包括：形成栅介质层，所述栅介质层位于所述外围区的所述衬底表面。
在一些实施例中，形成所述栅介质层的方法包括：氧化所述外围区的所述衬底，或者采用原子层沉积的方式形成所述栅介质层，且所述栅介质层的厚度为1～3nm。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，可以采用上述权利要求形成。
本公开实施例提供的技术方案至少具有以下优点：在形成导电层后形成顶面齐平的保护层，通过形成阵列区的保护层的厚度小于外围区的保护层，从而可以在后续刻蚀的过程使得阵列区的保护层完全刻蚀，外围区的保护层还保留部分，从而在开始刻蚀阵列区的导电层的时候，外围区仍然在刻蚀保护层，以形成外围区及阵列区的刻蚀选择比不同，通过控制刻蚀过程可以在同一步中形成阵列区的位线及外围区的栅极，从而降低整个半导体结构的制作方法的工艺时长。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图11为本公开一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
目前在形成半导体结构的时候通常是先在外围区形成栅极，然后再形成阵列区的位线，然而通过这种方式需要分别沉积掩膜，并分别曝光刻蚀，如此一来形成的工艺步骤多，且工艺时长高，生产成本高。
本公开实施提供一种半导体的制作方法，通过在阵列区及外围区形成的高度不同的保护层，通过形成阵列区的保护层的厚度低于外围区的保护层的厚度，从而使得后续在形成位线及栅极的过程中，阵列区的保护层刻蚀完成后，外围区仍存在部分保护层，以形成刻蚀选择比的不同，通过控制刻蚀的过程，可以控制在形成栅极的同时形成位线，从而可以减少整个工艺的工艺步骤及工艺时长。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
参考图1，图1为本公开一实施例提供的半导体结构的俯视图。
具体的，参考图1，提供衬底100，衬底100包括阵列区101及外围区102；其中阵列区101的结构包括：有源区110，有源区110间隔设置在衬底100上；位线120，位线120沿AA方向间隔排布在衬底100上，且位线120沿垂直于AA方向延伸；字线130，字线130沿垂直于AA方向间隔排布于衬底100上，且字线沿AA方向延伸；外围区102的结构并未在图1中进行示意。
参考图2及图3，图2为沿图1中AA方向及BB方向的剖视图，需要说明的是，沿AA方向的剖视图是阵列区101结构的剖视图，沿BB方向的剖视图是外围区102结构的剖视图；
图3为在图2的基础上进行的工艺步骤。形成绝缘层140，绝缘层140位于阵列区101的衬底100表面。
具体的，参考图2，在一些实施例中，形成绝缘层140的方法包括：依次在衬底100表面形成第一绝缘层141、衬垫层142和第二绝缘层143。第一绝缘层141覆盖外围区102的有源区110的侧壁及顶面，第一绝缘层141还填充阵列区101内相邻有源区110的间隙，在第一绝缘层141的表面依次形成衬垫层142及第二绝缘层143。第一绝缘层141可以用于隔离阵列区101内的存储单元，避免存储单元之间的距离过近而相互影响，导致相邻的存储单元相互导通，从而导致半导体结构的性能下降；衬垫层142用于隔离电路区(图中未示意)内的电路结构，避免出现电路结构之间相互连通的情况，从而防止因电路结构连通后的数据紊乱对半导体结构性能造成影响；第二绝缘层143可以用于填充半导体结构，从而使得半导体结构的形貌较好，且第二绝缘层143可以将相邻有源区110之间进行隔离，从而形成一个个分立的有源区110。
在一些实施例中，第一绝缘层141和第二绝缘层143的材料可以相同，可以为氧化硅；衬垫层142的材料可以是氮化硅或者氮氧化硅等。通过形成第一绝缘层141、衬垫层142及第二绝缘层143可以形成ONO(Oxide-Nitride-Oxide)结构，即氧化层-氮化层-氧化层结构，通过形成ONO结构可以提供较高的相对介电常数、高的击穿电场及低的漏电特征等。
参考图3，去除部分第一绝缘层141、部分衬垫层142和全部第二绝缘层143，保留位于阵列区101的第一绝缘层141和衬垫层142。
在一些实施例中，去除位于第二绝缘层143及位于外围区102的衬垫层142及第一绝缘层141的方法包括：形成第二图形层(图中未示出)，第二图形层覆盖阵列区101的第二绝缘层143的表面；去除位于外围区102的第二绝缘层143及衬垫层142；去除第二图形层；在同一步中去除位于阵列区101的第二绝缘层143及位于外围区102的第一绝缘层141。
通过形成覆盖阵列区101的第二图形层，可以避免在去除外围区102的第二绝缘层143及衬垫层142的过程中去除位于阵列区101的第二绝缘层143及衬垫层142，然后再去除第二图形层，在同一步中去除阵列区101的第二绝缘层143及位于外围区102的第一绝缘层141，可以减少半导体结构的制作方法的工艺步骤。
可以理解的是，可以通过刻蚀的方式去除外围区102的第二绝缘层143及衬垫层142，且衬垫层142可以作为刻蚀第二绝缘层143的刻蚀停止层，第一绝缘层141可以作为刻蚀衬垫层142的刻蚀停止层。
在一些实施例中，形成的衬垫层142及第一绝缘层141的总厚度为3～40nm，例如是5nm、15nm或25nm等。当衬垫层142及第一绝缘层141的总厚度小于3nm，后续在形成保护层的的时候，厚度差异太小，同时形成阵列区101的位线及外围区102的栅极的难度较大；当衬垫层142及第一绝缘层141的总厚度大于40nm时，后续在形成保护层的厚度差的时候，厚度差异太大，可能导致阵列区101的位线已经形成，外围区102的栅极还未完成形成，随着刻蚀的不断进行，可能导致部分有源区110受到损伤。在另一些实施例中形成的衬垫层142及第一绝缘层141的总厚度也可以是其他尺寸，可以根据实际情况进行调整。
参考图4及图5，形成第二掩膜图案150，第二掩膜图案150位于第一中间层160的表面。第二掩膜图案150为后续图形化形成栅极及位线提供工艺基础。
参考图4，形成导电层170，导电层170位于绝缘层140的顶面及外围区102的衬底100顶面。
在一些实施例中，形成导电层170之前还包括刻蚀去除部分绝缘层140及部分有源区110，从而为后续形成位线接触结构提供工艺基础，形成导电层170的过程中，导电层170填充满刻蚀绝缘层140及有源区110形成的凹陷。
在一些实施例中，导电层170可以包括：第一导电层171、扩散阻挡层172及第二导电层173，第一导电层171位于绝缘层140的顶面，且第一导电层171填充满刻蚀绝缘层140及有源区110形成的凹陷，扩散阻挡层172覆盖第一导电层171的顶面，第二导电层173覆盖扩散阻挡层172的顶面。通过设置第一导电层171可以避免后续在传递电信号的过程中避免从半导体材料直接传递到金属材料，避免电信号传递过程中出现异常，通过设置第一导电层171可以起到过渡作用，从而可以提高半导体结构的可靠性；通过设置扩散阻挡层172可以避免第二导电层173的金属材料的金属离子扩散至第一导电层171及衬底100中，从而导致第一导电层171及衬底100被污染。
在一些实施例中，第一导电层171的材料可以是半导体材料，例如多晶硅；扩散阻挡层172的材料可以是氮化钛；第二导电层173的材料可以是金属材料，例如钨金属。
在一些实施例中，在外围区102和阵列区101形成的导电层170的厚度相同，且位于阵列区101的导电层170的顶面高于位于外围区102的导电层170的顶面。可以理解的是，外围区102和阵列区101在形成导电层170的过程中是同时沉积导电层170的材料，因此，在相同时间内，相同的沉积速率的情况下，形成的导电层170的厚度相同，且由于阵列区101的导电层170沉积在绝缘层140的表面，在外围区102和阵列区101的导电层170的厚度相同的情况下，位于阵列区101的导电层170的顶面高于位于外围区102的导电层170的顶面。通过设置外围区102和阵列区101形成的导电层170的厚度相同可以便于控制后续的刻蚀工艺，控制后续在同一步中形成位线及栅极。
在一些实施例中，形成导电层170之前还包括：形成栅介质层230，栅介质层230位于外围区102的衬底100表面。通过形成栅介质层230可以避免后续形成栅极与基底直接接触导致半导体结构异常。
在一些实施例中，形成栅介质层230的方法包括：氧化外围区102的衬底100，或者采用原子层沉积的方式形成栅介质层230，且栅介质层230的厚度为1～3nm。通过原子层沉积的方式可以较好的控制形成的栅介质层230的厚度，且形成栅介质层230的均匀性较好，通过氧化的方式形成栅介质层230致密度较高，性能较好。可以理解的是，当栅介质层230的厚度小于1nm时，可能会出现漏电或者击穿的问题；当栅介质层230的厚度大于3nm时，可能导致开启电压增加。在另一些实施例中形成的栅介质层的厚度也可以是其他尺寸，可以根据实际情况进行调整。
在一些实施例中，还包括：保护层180，保护层180覆盖导电层170的顶面，位于阵列区101的保护层180的厚度小于位于外围区102的保护层180的厚度，且位于阵列区101的保护层180的顶面与位于外围区102的保护层180的顶面齐平。
在一些实施例中，形成保护层180的方式还包括：形成初始保护层，在相同时间内，相同的沉积速率的情况下，位于阵列区101的初始保护层与位于外围区102的初始保护层的厚度相同，且位于阵列区101的初始保护层的顶面高度高于位于外围区102的顶面高度；采用化学机械研磨的方式去除部分初始保护层，以使位于阵列区101的保护层180的厚度小于位于外围区102的保护层180的厚度，且位于阵列区101的保护层180的顶面与位于外围区102的保护层180的顶面齐平。通过形成位于阵列区101的保护层180的厚度小于位于外围区102的保护层180的厚度，可以为后续在同一步中形成位线及栅极提供工艺基础，通过形成厚度不同的保护层180可以使后续刻蚀的过程中阵列区101的保护层180刻蚀完成后，外围区102仍存在部分保护层，从而补偿在阵列区101形成位线接触结构的时长，从而使得在形成外围区102栅极的同时，形成阵列区101的位线结构及位线接触结构。
换句话说，在形成导电层170的过程中，为形成位线接触结构，还刻蚀部分绝缘层140及部分衬底100，故在形成第一导电层171的过程中，部分第一导电层171还填充满刻蚀绝缘层140及部分衬底100形成的凹槽，这部分填充凹槽的第一导电层171可以用于形成位线接触结构，因此，在形成第一导电层171的过程中，阵列区101中位于衬底100表面的第一导电层171的厚度大于外围区中的第一导电层171的厚度，位于绝缘层140表面的第一导电层171的厚度等于外围区中的第一导电层171的厚度。后续在刻蚀形成位线的过程中，阵列区101中刻蚀第一导电层171所需的时长较高，因此，通过在外围区102设置厚度较厚的保护层180，从而通过刻蚀选择比的不同控制在同一步中形成位线及栅极。
在一些实施例中，位于外围区102的保护层180与位于阵列区101的保护层180的厚度差为3～40nm。可以理解的是，当外围区102的保护层180与位于阵列区101的保护层180的厚度差小于3nm时，用于控制刻蚀选择比不同的保护层180的厚度太薄，由于外围区102与阵列区101的结构差异，可能导致外围区102的栅极已经形成完成，而阵列区101的导电层170未完全刻蚀，为了完成阵列区101的刻蚀处理，可能导致外围区102的结构受损；当外围区102的保护层180与位于阵列区101的保护层180的厚度差大于40nm时，可能出现阵列区101的位线已经完成刻蚀，外围区102的导电层170未完全刻蚀，为完成外围区102的刻蚀处理，可能导致阵列区101的结构受损。在另一些实施例中形成的外围区102的保护层180与位于阵列区101的保护层180的厚度差也可以是其他尺寸，可以根据实际情况进行调整。
在一些实施例中，位于外围区102的保护层180的厚度为第一厚度，位于阵列区101的保护层180的厚度为第二厚度，第一厚度与第二厚度的差值，等于衬垫层142及第一绝缘层141的总厚度，通过设置第一厚度与第二厚度的差值等于衬垫层142及第一绝缘层141的总厚度可以使形成的阵列区101的保护层180的顶面与外围区102的保护层180的顶面齐平，从而可以使得后续在刻蚀的过程中阵列区101的保护层180刻蚀完成后，外围区102仍存在部分保护层，进而控制外围区102与阵列区101刻蚀选择比，使得在同一步尽可能的同时形成阵列区的位线及外围区的栅极。
在一些实施例中，形成保护层180后还包括：形成第一硬掩膜层190，第一硬掩膜层190位于保护层180的顶面；形成第一中间层160，第一中间层160位于第一硬掩膜层190的顶面。
在一些实施例中，还包括：形成第二硬掩膜层200，第二硬掩膜层200覆盖第一中间层160顶面；形成第二中间层210，第二中间层210覆盖第二硬掩膜层200的顶面。通过形成第二硬掩膜层200及第二中间层210为形成第二掩膜图案提供工艺基础。
在一些实施例中，第二硬掩膜层200与第一硬掩膜层190的材料相同，都可以是旋涂硬掩膜材料，第二中间层210与第一中间层160的材料相同，都可以是氮氧化硅。
在一些实施例中，还包括：形成第一图形层220，第一图形层220位于第二中间层210的表面，且位于阵列区101的第一图形层220的图案与位于外围区102的第一图形层220的图案不同。通过形成第一图形层220可以为后续形成第二掩膜图案提供工艺基础。
参考图5，刻蚀第二硬掩膜层200和第二中间层210，形成第二掩膜图案150。通过形成第二掩膜图案150为后续形成第一掩膜图案提供工艺基础。
在一些实施例中，刻蚀第二硬掩膜层200和第二中间层210，包括：以第一图形层220为掩膜图形化第二硬掩膜层200及第二中间层210，直至暴露第一中间层160的表面，剩余第二硬掩膜层200和第二中间层210构成第二掩膜图案150。通过掩膜刻蚀第二硬掩膜层200及第二中间层210可以使形成的第二掩膜图案150更精确。
参考图6至图11，在同一步中图形化保护层180及导电层170，以在阵列区101形成位线290，在外围区102形成栅极240。
具体的，参考图6至图9，图形化保护层180、导电层170及绝缘层140的步骤包括：形成第一掩膜图案250，第一掩膜图案250位于第一中间层160的顶面，且位于阵列区101的第一掩膜图案250与位于外围区102的第一掩膜图案250不同。通过形成不同第一掩膜图案250为后续形成位线及栅极提供掩膜图案。
参考图6，形成初始掩膜层260，初始掩膜层260覆盖第二掩膜图案150的侧壁及顶面，且初始掩膜层260还覆盖第二掩膜图案150露出的第一中间层160的表面。通过形成初始掩膜层260为后续形成第一掩膜图案提供工艺基础。
在一些实施例中，形成初始掩膜层260之后还包括：形成第三硬掩膜层270，第三硬掩膜层270覆盖初始掩膜层260的表面，通过形成第三硬掩膜层270可以在后续形成外围区102所需的第一掩膜图案提供工艺基础。
在一些实施例中，形成初始掩膜层260之后还包括：在阵列区101的第三硬掩膜层270的表面形成第三图形层280，通过形成第三硬掩膜层270可以用于作为后续刻蚀外围区102第三硬掩膜层270的掩膜。
参考图7，以第三图形层280为掩膜刻蚀位于外围区102的第三硬掩膜层270，去除位于外围区102的第三硬掩膜层270，以暴露外围区102的初始掩膜层260的表面，通过刻蚀外围区102的第三硬掩膜层270保留阵列区101的第三硬掩膜层270可以在后续沉积初始掩膜层材料的过程中不会增加阵列区101的膜层厚度，可以理解的是，初始掩膜层260作为后续形成第一掩膜图案的基础，初始掩膜层260的厚度即第一掩膜图案的宽度，阵列区101所需形成的位线的宽度与外围区102所需形成的栅极的宽度不同，故需要增加外围区102的初始掩膜层260的厚度，并不需要增加阵列区101的初始掩膜层260的厚度，故通过在阵列区101上形成第三硬掩膜层270，避免增加外围区102的初始掩膜层260的厚度的同时影响阵列区101的初始掩膜层260的厚度。
在一些实施例中，掩膜刻蚀位于外围区102的第三硬掩膜层270，以暴露外围区102的初始掩膜层260的表面，掩膜刻蚀位于外围区102的第三硬掩膜层270之前还包括去除第三图形层280。
参考图8，沉积初始掩膜层260材料，增加位于外围区102的初始掩膜层260的厚度。通过增加外围区102的初始掩膜层260的厚度为后续形成外围区102的第一掩膜图案提供工艺基础。
在一些实施例中，在增加位于外围区102的初始掩膜层260的厚度时还在阵列区101的第三硬掩膜层270的顶面形成有初始掩膜层260。
参考图9，刻蚀初始掩膜层260，保留第二掩膜图案150侧壁上的初始掩膜层260，以作为第一掩膜图案250，通过形成第一掩膜图案250为后续形成位线及栅极提供工艺基础。
在一些实施例中，形成第一掩膜图案250之后还包括：去除阵列区101的第三硬掩膜层270的顶面的初始掩膜层260及第三硬掩膜层270。
参考图10及图11，以第一掩膜图案250为掩膜，图形化保护层180及导电层170。
参考图10，在刻蚀保护层180的过程中，阵列区101的保护层180完全刻蚀，然而外围区102还保留有部分厚度的保护层180，从而当阵列区101刻蚀导电层170的时候，外围区102仍在刻蚀保护层180，由此形成了外围区102和阵列区101的刻蚀选择比的差异，且由于阵列区101还需要刻蚀用于形成位线接触结构的部分导电层170，如此可以通过控制保护层180的厚度差异，及刻蚀选择比的差异以实现外围区的栅极和阵列区的位线的同时形成。
参考图11，形成位线290及栅极240。
在一些实施例中，形成栅极240的过程中还包括刻蚀栅介质层230；在另一些实施例中，也可以不刻蚀栅介质层230。
本公开实施例通过，在形成导电层170后形成顶面齐平的保护层180，通过形成阵列区101的保护层180的厚度小于外围区102的保护层180，从而在刻蚀阵列区101的导电层170的过程中，仍然在刻蚀外围区102的保护层180，以形成外围区102及阵列区101的刻蚀选择比不同，通过控制刻蚀过程可以在同一步中形成阵列区101的位线290及外围区102的栅极240，从而可以减少整个半导体结构制作方法的工艺步骤，进而减少整个半导体结构的工艺时长。
本公开另一实施例还提供一种半导体结构，可以采用上述部分或者全部步骤形成。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区及外围区；
形成绝缘层，所述绝缘层位于所述阵列区的所述衬底表面；
形成导电层，所述导电层位于所述绝缘层的顶面及所述外围区的所述衬底顶面；
形成保护层，所述保护层覆盖所述导电层的顶面，位于所述阵列区的所述保护层的厚度小于位于所述外围区的所述保护层的厚度，且位于所述阵列区的所述保护层的顶面与位于所述外围区的所述保护层的顶面齐平；
在同一步中图形化所述保护层及所述导电层，以在所述阵列区形成位线，在所述外围区形成栅极。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述外围区和所述阵列区形成的所述导电层的厚度相同，且位于所述阵列区的所述导电层的顶面高于位于所述外围区的所述导电层的顶面。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，位于所述外围区的所述保护层与位于所述阵列区的所述保护层的厚度差为3～40nm。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，图形化所述保护层及所述导电层的步骤包括：
形成第一硬掩膜层，所述第一硬掩膜层位于所述保护层的顶面；
形成第一中间层，所述第一中间层位于所述第一硬掩膜层的顶面；
形成第一掩膜图案，所述第一掩膜图案位于所述第一中间层的顶面，且位于所述阵列区的所述第一掩膜图案与位于所述外围区的所述第一掩膜图案不同；
以所述第一掩膜图案为掩膜，图形化所述保护层及所述导电层。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，形成所述第一掩膜图案的方法包括：
形成第二掩膜图案，所述第二掩膜图案位于所述第一中间层的表面；
形成初始掩膜层，所述初始掩膜层覆盖所述第二掩膜图案的侧壁及顶面，且所述初始掩膜层还覆盖所述第二掩膜图案露出的所述第一中间层的表面；
刻蚀所述初始掩膜层，保留所述第二掩膜图案侧壁上的所述初始掩膜层，以作为所述第一掩膜图案。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，图形化所述初始掩膜层前还包括：形成第三硬掩膜层，所述第三硬掩膜层覆盖所述初始掩膜层的表面；去除位于所述外围区的所述第三硬掩膜层，沉积所述初始掩膜层材料，增加位于所述外围区的所述初始掩膜层的厚度。
7.根据权利要求5所述的半导体结构的制作方法，其特征在于，形成所述第二掩膜图案的方法包括：形成第二硬掩膜层，所述第二硬掩膜层覆盖所述第一中间层顶面；
形成第二中间层，所述第二中间层覆盖所述第二硬掩膜层的顶面；
刻蚀所述第二硬掩膜层和所述第二中间层，形成所述第二掩膜图案。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，刻蚀所述第二硬掩膜层和所述第二中间层，包括：
形成第一图形层，所述第一图形层位于所述第二中间层的表面，且位于所述阵列区的所述第一图形层的图案与位于所述外围区的所述第一图形层的图案不同；
以所述第一图形层为掩膜图形化所述第二硬掩膜层及所述第二中间层，直至暴露所述第一中间层的表面，剩余所述第二硬掩膜层和所述第二中间层构成所述第二掩膜图案。
9.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述绝缘层的方法包括：依次在所述衬底表面形成第一绝缘层、衬垫层和第二绝缘层，去除部分所述第一绝缘层、部分所述衬垫层和全部所述第二绝缘层，保留位于所述阵列区的所述第一绝缘层和所述衬垫层。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，去除位于所述第二绝缘层及位于所述外围区的所述衬垫层及所述第一绝缘层的方法包括：形成第二图形层，所述第二图形层覆盖所述阵列区的所述第二绝缘层的表面；
去除位于所述外围区的所述第二绝缘层及所述衬垫层；
去除所述第二图形层；
在同一步中去除位于所述阵列区的所述第二绝缘层及位于外围区的所述第一绝缘层。
11.根据权利要求9所述的半导体结构的制作方法，其特征在于，形成的所述衬垫层及所述第一绝缘层的总厚度为3～40nm。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，位于所述外围区的所述保护层的厚度为第一厚度，位于所述阵列区的所述保护层的厚度为第二厚度，所述第一厚度与所述第二厚度的差值，等于所述衬垫层及所述第一绝缘层的总厚度。
13.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述导电层之前还包括：形成栅介质层，所述栅介质层位于所述外围区的所述衬底表面。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，形成所述栅介质层的方法包括：氧化所述外围区的所述衬底，或者采用原子层沉积的方式形成所述栅介质层，且所述栅介质层的厚度为1～3nm。
15.一种半导体结构，其特征在于，所述半导体结构采用如上述权利要求1～14任一项所述的制作方法形成。
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