TWI765643B - 記憶體元件及其製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 230000005641 tunneling Effects 0.000 claims abstract description 11
- 230000002093 peripheral effect Effects 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 199
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- MFHHXXRRFHXQJZ-UHFFFAOYSA-N NONON Chemical compound NONON MFHHXXRRFHXQJZ-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000671 immersion lithography Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical class 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
一種記憶體元件，包括：基底、多個第一堆疊結構以及多個第二堆疊結構。基底包括陣列區與周邊區。第一堆疊結構配置在陣列區的基底上。每一個第一堆疊結構依序包括：第一穿隧介電層、第一浮置閘極、第一閘間介電層、第一控制閘極、第一金屬層、第一頂蓋層以及第一停止層。第二堆疊結構配置在周邊區的基底上。每一個第二堆疊結構依序包括：第二穿隧介電層、第二浮置閘極、第二閘間介電層、第二控制閘極、第二金屬層、第二頂蓋層以及第二停止層。第一堆疊結構的圖案密度大於第二堆疊結構的圖案密度。
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。
隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展。在這趨勢之下，記憶體元件的關鍵尺寸亦逐漸縮小，進而使得微影製程愈來愈困難。在習知微影製程中，縮小關鍵尺寸的方法為使用較大數值孔徑（numerical aperture，NA）的光學元件、較短的曝光波長（例如EUV）或是使用浸潤式微影技術。隨著習知微影製程的解析度接近理論極限，傳統微影方式已不敷使用，雙重圖案化（double-patterning，DP）方法已開始被用來來克服光學問題，進而提升記憶體元件的解析度。
然而，在目前的圖案化方法中，由於周邊區與陣列區的圖案密度不同，使得蝕刻製程會面臨負載效應（loading effect）的影響，進而導致陣列區的記憶體單元因蝕刻不足而產生電路短路或是閘極短路的現象。
本發明提供一種記憶體元件的製造方法，包括：提供基底，其中基底包括陣列區與周邊區；在基底上依序形成堆疊層、控制結構、硬罩幕層以及罩幕圖案，其中控制結構至少包括第一停止層、第一氧化物層、第二停止層以及第二氧化物層；在周邊區的罩幕圖案中形成光阻層；以光阻層與罩幕圖案為罩幕，移除陣列區中部分硬罩幕層、部分第二氧化物層以及部分第二停止層，進而在陣列區中形成多個第一開口；在移除光阻層之後，移除周邊區中的部分硬罩幕層，以在周邊區中形成至少一第二開口；進行第一蝕刻製程，移除部分控制結構，以將多個第一開口與第二開口延伸至控制結構中，進而形成多個第三開口與至少一第四開口，其中第四開口的底面高於多個第三開口的底面；以及進行第二蝕刻製程，移除部分堆疊層，以將多個第三開口與第四開口延伸至堆疊層中，進而形成多個第五開口與至少一第六開口。
本發明提供一種記憶體元件，包括：基底、多個第一堆疊結構以及多個第二堆疊結構。基底包括陣列區與周邊區。第一堆疊結構配置在陣列區的基底上。每一個第一堆疊結構依序包括：第一穿隧介電層、第一浮置閘極、第一閘間介電層、第一控制閘極、第一金屬層、第一頂蓋層以及第一停止層。第二堆疊結構配置在周邊區的基底上。每一個第二堆疊結構依序包括：第二穿隧介電層、第二浮置閘極、第二閘間介電層、第二控制閘極、第二金屬層、第二頂蓋層以及第二停止層。
本發明提供一種圖案化的方法，包括：在目標層上依序形成控制結構、硬罩幕層以及罩幕圖案，其中控制結構包括彼此堆疊的多個停止層與多個氧化物層；在硬罩幕層上的罩幕圖案中形成光阻層；以光阻層與罩幕圖案為罩幕，移除部分硬罩幕層以及部分控制結構，進而形成多個第一開口；移除光阻層及其下方的硬罩幕層，以形成至少一第二開口，其中第二開口的底面高於多個第一開口的底面；以及進行一或多道蝕刻製程，以將多個第一開口與第二開口延伸至控制結構與目標層中，進而將目標層與控制結構分隔成多個堆疊結構。
本發明實施例可將控制結構形成在目標層與硬罩幕層之間。此控制結構包括彼此堆疊的多個停止層與多個氧化物層，由此控制陣列區與周邊區的蝕刻速率，以有效地減少蝕刻製程的負載效應，且避免了陣列區中相鄰的浮置閘極因蝕刻不完全所導致浮置閘極間未被完全隔離而衍生的短路問題。在此情況下，陣列區與周邊區中的目標層同時被圖案化，進而在陣列區與周邊區中形成不同圖案密度的多個堆疊結構。
圖1A至圖1H是本發明一實施例的記憶體元件的製造流程的剖面示意圖。圖2是本發明另一實施例的控制結構的剖面示意圖。圖3是本發明其他實施例的控制結構的剖面示意圖。
請參照圖1A，本發明一實施例提供一種記憶體元件的製造方法，其步驟如下。首先，提供基底100。基底100可包括陣列區R1與周邊區R2。在本實施例中，陣列區R1可以是具有一或多個記憶體單元的記憶體陣列區，而周邊區R2可以是具有一或多個選擇閘極的周邊電路區。
接著，在基底100上形成堆疊層110（亦可稱為目標層）。具體來說，如圖1A所示，堆疊層110由下往上依序包括穿隧介電層102、浮置閘極104、閘間介電層106、控制閘極108、金屬層112以及頂蓋層114。
在一實施例中，穿隧介電層102的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法等。在一實施例中，浮置閘極104的材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合。在一實施例中，閘間介電層106可例如是由氮化物/氧化物/氮化物/氧化物/氮化物（Nitride/Oxide/Nitride/Oxide/Nitride, NONON）所構成的複合層，但本發明並不限於此，此複合層可為三層、五層或更多層。在一實施例中，控制閘極108的材料可包括導體材料，例如是摻雜多晶矽、非摻雜多晶矽或其組合。在一實施例中，金屬層112的材料可例如是W、Co、Ni或其組合。在一實施例中，頂蓋層114的材料可包括介電材料，例如是氮化矽、氮氧化矽或其組合。
然後，在堆疊層110上形成控制結構120。具體來說，如圖1A所示，控制結構120由下往上依序包括第一停止層122、第一氧化物層124、第二停止層126以及第二氧化物層128。在一實施例中，第一停止層122與第二停止層126可具有相同的介電材料，例如是氮化矽、氮氧化矽或其組合。在一實施例中，第一氧化物層124與第二氧化物層128可具有相同材料，例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法等。在本實施例中，第一停止層122及第二停止層126的材料與第一氧化物層124及第二氧化物層128的材料不同。舉例來說，第一停止層122及第二停止層126可以是氮化矽層，而第一氧化物層124及第二氧化物層128可以是氧化矽層。在替代實施例中，第一停止層122及第二停止層126與第一氧化物層124及第二氧化物層128可具有不同蝕刻選擇性的介電材料。另外，第一氧化物層124的厚度可大於第二氧化物層128的厚度，且第一停止層122的厚度可大於第二停止層126的厚度。但本發明不以此為限。
雖然圖1A所繪示的控制結構120包括兩個停止層與兩個氧化物層，但本發明不以此為限。在一實施例中，控制結構120可包括彼此堆疊的多個停止層與多個氧化物層。具體來說，如圖2所示，控制結構220可包括彼此堆疊的三個停止層222與三個氧化物層224。在其他實施例中，如圖3所示，控制結構320可包括彼此堆疊的四個停止層322與四個氧化物層324。換言之，停止層與氧化物層的數量可依需求來調整，本發明不以此為限。在一實施例中，控制結構120的厚度T1可實質上大於或小於或等於控制結構220的厚度T2；且控制結構220的厚度T2可實質上大於或小於或等於控制結構320的厚度T3。但本發明不以此為限。另外，如圖2與圖3所示，停止層222、322可具有相同厚度；而氧化物層224、324亦可具有相同厚度。但本發明不以此為限，在其他實施例中，停止層222、322可具有不同厚度；而氧化物層224、324亦可具有不同厚度。
請回頭參照圖1A，在形成控制結構120之後，在控制結構120上形成硬罩幕堆疊130。具體來說，如圖1A所示，硬罩幕堆疊130由下往上依序包括硬罩幕層132、碳化物層134以及抗反射層136。在一實施例中，硬罩幕層132的材料可例如是多晶矽。在一實施例中，碳化物層134的材料可例如是旋塗碳（spin-on-carbon，SoC）。在一實施例中，抗反射層136的材料可例如是氮氧化矽。
之後，在硬罩幕堆疊130上形成光阻圖案138。在一實施例中。
請參照圖1B，進行自對準雙重圖案化（Self-Aligning Double Patterning，SADP）製程，以在硬罩幕層140上形成罩幕圖案140。詳細地說，利用光阻圖案138圖案化抗反射層136與碳化物層134。接著，在圖案化反射層136的側壁與圖案化碳化物層134的側壁上先沉積罩幕層, 並回蝕停在抗反射層136或碳化物層134上以形成罩幕圖案140，其中罩幕圖案140是以間隙壁的形式形成上述的側壁上。然後，移除圖案化的反射層136與圖案化的碳化物層134。在替代實施例中，亦可進行自對準四重圖案化（Self-Aligning Quadruple Patterning，SAQP）製程，以在硬罩幕層140上形成圖案密度更高的罩幕圖案140。
請參照圖1C，在周邊區R2的罩幕圖案140中形成光阻層142。
請參照圖1C與圖1D，以光阻層142與罩幕圖案140為罩幕，移除陣列區R1中的部分硬罩幕層132、部分第二氧化物層128以及部分第二停止層126，進而在陣列區R1中形成多個第一開口10。接著，移除光阻層142，以暴露出周邊區R2的硬罩幕層132。
請參照圖1E，在基底100上依序形成介電層144、抗反射層146以及光阻圖案148。光阻圖案148具有至少一開口11，以對應周邊區R2的硬罩幕層132。
請參照圖1E與圖1F，以光阻圖案148為罩幕，移除周邊區R2中的部分抗反射層146、部分介電層144以及部分硬罩幕層132，以在周邊區R2中形成至少一第二開口12。接著，移除剩餘的介電層144、抗反射層146以及光阻圖案148。在移除後，會有部分介電層144a配置在周邊區R2的罩幕圖案140旁邊，以環繞第二開口12，如圖1F所示。
值得注意的是，第二開口12停在周邊區R2的控制結構120上，且暴露出周邊區R2的第二氧化物層128的頂面。第一開口10則是暴露出陣列區R1的第一氧化物層124的頂面。也就是說，第一開口10的底面可低於第二開口12的底面，如圖1F所示。在一實施例中，第一開口10的寬度10w可小於第二開口12的寬度12w。
請參照圖1F與圖1G，進行第一蝕刻製程，移除部分控制結構120，以將第一開口10與第二開口12延伸至控制結構120中，進而形成多個第三開口20與至少一第四開口22。在進行第一蝕刻製程之後，如圖1G所示，第四開口22停在周邊區R2的第一停止層122上（或暴露出周邊區R2的第一停止層122的頂面），而第三開口20則是停在陣列區R1的堆疊層110上（或暴露出陣列區R1的堆疊層110的頂面）。也就是說，第三開口20的底面可低於第四開口22的底面。
值得注意的是，由於周邊區R2的開口密度大於陣列區R1的開口密度，因此，周邊區R2控制結構120的移除速率會大於陣列區R1控制結構120的移除速率。在此情況下，本實施例可透過至少兩個停止層122、126來調整陣列區R1與周邊區R2中的控制結構120的移除速率，以避免第四開口22的深度深於第三開口20的深度。
請參照圖1G與圖1H，進行第二蝕刻製程，移除部分堆疊層110，以將第三開口20與第四開口22延伸至堆疊層110中，進而形成多個第五開口30與至少一第六開口32。在進行第二蝕刻製程之後，如圖1H所示，第五開口30與第六開口32皆停在穿隧介電層102上（或暴露出穿隧介電層102的頂面），以將堆疊層110分隔成多個第一堆疊結構210與多個第二堆疊結構310。
值得注意的是，本實施例可通過控制結構120中的至少兩個停止層122、126來調整陣列區R1與周邊區R2中的堆疊層110的移除速率，使得第五開口30與第六開口32可同時停在穿隧介電層102上。換言之，透過具有至少兩個停止層的控制結構120，本實施例可有效地減少蝕刻製程的負載效應，且避免了陣列區R1中的浮置閘極104在蝕刻不完全的情況下，第五開口30兩側的浮置閘極104a未被完全隔離情況下所衍生的各浮置閘極短路問題。在此情況下，如圖1H所示，第五開口30的底面與第六開口32的底面可視為齊平。
如圖1H所示，第一堆疊結構210配置在陣列區R1的基底100上。具體來說，每一個第一堆疊結構210可依序包括：穿隧介電層102a、浮置閘極104a、閘間介電層106a、控制閘極108a、金屬層112a、頂蓋層114a、停止層122a以及氧化物層124a。另外，第二堆疊結構310配置在周邊區R2的基底100上。每一個第二堆疊結構310依序包括：穿隧介電層102b、浮置閘極104b、閘間介電層106b、控制閘極108b、金屬層112b、頂蓋層114b、停止層122b以及氧化物層124b。穿隧介電層102a與穿隧介電層102b相連，以形成連續的穿隧介電結構102。
在本實施例中，第一堆疊結構210的圖案密度大於第二堆疊結構310的圖案密度。在此情況下，每一個第一堆疊結構210的寬度W1可小於第二堆疊結構310的寬度W2。換言之，每一個第一堆疊結構210的高寬比（aspect ratio）d可大於每一個第二堆疊結構310的高寬比。由於第一堆疊結構210具有較高的高寬比，因此，每一個第一堆疊結構210具有下寬上窄的形狀，且每一個第五開口30則是具有下窄上寬的形狀。相似地，每一個第二堆疊結構310也可具有下寬上窄的形狀，而第六開口32則是具有下窄上寬的形狀。此外，第五開口30的寬度30w可小於第六開口32的寬度32w。
在本實施例中，第一堆疊結構210可以是具有快閃記憶體（Flash memory）的儲存單元；而第二堆疊結構310可以是具有選擇閘極（select gate）的控制單元。
雖然上述實施例是以快閃記憶體與選擇閘極為例來說明一系列的圖案化的步驟，但本發明不以此為限。在其他實施例中，此圖案化的步驟亦可用以形成接觸窗、動態隨機存取記憶體（DRAM）的主動區（AA）或類似的目標層/膜。
圖4繪示出本發明一實施例的圖案化方法的流程圖400
，在步驟402處，在目標層上依序形成控制結構、硬罩幕層以及罩幕圖案。在一實施例中，上述的目標層包括單層結構、雙層結構或是多層結構。控制結構包括彼此堆疊的多個停止層與多個氧化物層。圖1A至圖1B繪示出對應於步驟402的剖面示意圖。
在步驟404處，在硬罩幕層上的罩幕圖案中形成光阻層。圖1C繪示出對應於步驟404的剖面示意圖。
在步驟406處，以光阻層與罩幕圖案為罩幕，移除部分硬罩幕層以及部分控制結構，進而形成多個第一開口。圖1D繪示出對應於步驟406的剖面示意圖。
在步驟408處，移除光阻層及其下方的硬罩幕層，以形成至少一第二開口。在一實施例中，第二開口的底面高於第一開口的底面，且第一開口的寬度小於所述第二開口的寬度。圖1E至圖1F繪示出對應於步驟408的剖面示意圖。
在步驟410處，進行一或多道蝕刻製程，以將第一開口與第二開口延伸至控制結構與目標層中，進而將目標層與控制結構分隔成多個堆疊結構。圖1G至圖1H繪示出對應於步驟410的剖面示意圖。
綜上所述，本發明實施例可將控制結構形成在目標層與硬罩幕層之間。此控制結構可包括彼此堆疊的多個停止層與多個氧化物層，由此控制陣列區與周邊區的蝕刻速率，以有效地減少蝕刻製程的負載效應，且避免了陣列區中的浮置閘極未被切斷所導致的閘極短路問題。在此情況下，陣列區與周邊區中的目標層可被同時圖案化，進而在陣列區與周邊區中形成不同圖案密度的多個堆疊結構。
10:第一開口
10w、12w、30w、32w:寬度
11:開口
12:第二開口
20:第三開口
22:第四開口
30:第五開口
32:第六開口
100:基底
102、102a、102b:穿隧介電層
104、104a、104b:浮置閘極
106、106a、106b:閘間介電層
108、108a、108b:控制閘極
110:堆疊層
112、112a、112b:金屬層
114、114a、114b:頂蓋層
120、220、320:控制結構
122:第一停止層
122a、122b、222、322:停止層
124:第一氧化物層
124a、124b、224、324:氧化物層
126:第二停止層
128:第二氧化物層
130:硬罩幕堆疊
132:硬罩幕層
134:碳化物層
136、146:抗反射層
138、148:光阻圖案
140:罩幕圖案
142:光阻層
144:介電層
210:第一堆疊結構
310:第二堆疊結構
400:流程圖
402、404、406、408、410:步驟
T1、T2、T3:厚度
R1:陣列區
R2:周邊區
W1、W2:寬度
圖1A至圖1H是本發明一實施例的記憶體元件的製造方法的剖面示意圖。
圖2是本發明另一實施例的控制結構的剖面示意圖。
圖3是本發明其他實施例的控制結構的剖面示意圖。
圖4是本發明一實施例的圖案化的方法的流程圖。
400:流程圖
402、404、406、408、410:步驟
Claims (10)
- 一種記憶體元件的製造方法，包括：提供基底，其中所述基底包括陣列區與周邊區；在所述基底上依序形成堆疊層、控制結構、硬罩幕層以及罩幕圖案，其中所述控制結構至少包括第一停止層、第一氧化物層、第二停止層以及第二氧化物層；在所述周邊區的所述罩幕圖案中形成光阻層；以所述光阻層與所述罩幕圖案為罩幕，移除所述陣列區中的部分所述硬罩幕層、部分所述第二氧化物層以及部分所述第二停止層，進而在所述陣列區中形成多個第一開口；在移除所述光阻層之後，移除所述周邊區中的部分所述硬罩幕層，以在所述周邊區中形成至少一第二開口；進行第一蝕刻製程，移除部分所述控制結構，以將所述多個第一開口與所述第二開口延伸至所述控制結構中，進而形成多個第三開口與至少一第四開口，其中所述第四開口的底面高於所述多個第三開口的底面；以及進行第二蝕刻製程，移除部分所述堆疊層，以將所述多個第三開口與所述第四開口延伸至所述堆疊層中，進而形成多個第五開口與至少一第六開口。
- 如請求項1所述的記憶體元件的製造方法，其中所述多個第一開口暴露出所述陣列區的所述第一氧化物層的頂面，而所述第二開口暴露出所述周邊區的所述第二氧化物層的頂面。
- 如請求項1所述的記憶體元件的製造方法，其中所述多個第三開口暴露出所述陣列區的所述堆疊層的頂面，而所述第四開口暴露出所述周邊區的所述第一停止層的頂面。
- 如請求項1所述的記憶體元件的製造方法，其中所述第一停止層及所述第二停止層的材料與所述第一氧化物層及所述第二氧化物層的材料不同。
- 如請求項1所述的記憶體元件的製造方法，其中所述多個第五開口的寬度小於所述第六開口的寬度。
- 一種記憶體元件，包括：基底，包括陣列區與周邊區；多個第一堆疊結構，配置在所述陣列區的所述基底上，其中每一個第一堆疊結構依序包括：第一穿隧介電層、第一浮置閘極、第一閘間介電層、第一控制閘極、第一金屬層、第一頂蓋層以及第一停止層，其中相鄰兩個第一堆疊結構的第一停止層彼此物理分隔而不相連；以及多個第二堆疊結構，配置在所述周邊區的所述基底上，其中每一個第二堆疊結構依序包括：第二穿隧介電層、第二浮置閘極、第二閘間介電層、第二控制閘極、第二金屬層、第二頂蓋層以及第二停止層。
- 如請求項6所述的記憶體元件，其中所述多個第一堆疊結構的圖案密度大於所述多個第二堆疊結構的圖案密度。
- 如請求項6所述的記憶體元件，其中所述多個第二堆疊結構包括選擇閘極。
- 如請求項6所述的記憶體元件，其中所述第一穿隧介電層與所述第二穿隧介電層相連，以形成連續的穿隧介電結構。
- 一種圖案化的方法，包括：在目標層上依序形成控制結構、硬罩幕層以及罩幕圖案，其中所述控制結構包括彼此堆疊的多個停止層與多個氧化物層；在所述硬罩幕層上的所述罩幕圖案中形成光阻層；以所述光阻層與所述罩幕圖案為罩幕，移除部分所述硬罩幕層以及部分所述控制結構，進而形成多個第一開口；移除所述光阻層及其下方的所述硬罩幕層，以形成至少一第二開口，其中所述第二開口的底面高於所述多個第一開口的底面；以及進行一或多道蝕刻製程，以將所述多個第一開口與所述第二開口延伸至所述控制結構與所述目標層中，進而將所述目標層與所述控制結構分隔成多個堆疊結構。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110112456A TWI765643B (zh) | 2021-04-06 | 2021-04-06 | 記憶體元件及其製造方法 |
| US17/412,291 US11631685B2 (en) | 2021-04-06 | 2021-08-26 | Memory device and method of manufacturing the same |
| US18/178,527 US11968830B2 (en) | 2021-04-06 | 2023-03-05 | Method of manufacturing memory device and patterning method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110112456A TWI765643B (zh) | 2021-04-06 | 2021-04-06 | 記憶體元件及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI765643B true TWI765643B (zh) | 2022-05-21 |
| TW202240786A TW202240786A (zh) | 2022-10-16 |
Family
ID=82594365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110112456A TWI765643B (zh) | 2021-04-06 | 2021-04-06 | 記憶體元件及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US11631685B2 (zh) |
| TW (1) | TWI765643B (zh) |
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| CN115206979A (zh) * | 2021-04-14 | 2022-10-18 | 华邦电子股份有限公司 | 存储器组件及其制造方法 |
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- 2021-04-06 TW TW110112456A patent/TWI765643B/zh active
- 2021-08-26 US US17/412,291 patent/US11631685B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US11968830B2 (en) | 2024-04-23 |
| US20220320126A1 (en) | 2022-10-06 |
| US11631685B2 (en) | 2023-04-18 |
| TW202240786A (zh) | 2022-10-16 |
| US20230209823A1 (en) | 2023-06-29 |
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