TWI541886B - 形成具有經改良平坦化均勻性之半導體裝置與結構之方法及其所得結構與半導體裝置 - Google Patents

形成具有經改良平坦化均勻性之半導體裝置與結構之方法及其所得結構與半導體裝置 Download PDF

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Description

形成具有經改良平坦化均勻性之半導體裝置與結構之方法及其所得結構與半導體裝置 [優先權主張]
本申請案主張於2013年9月26日申請之「METHODS OF FORMING SEMICONDUCTOR DEVICES AND STRUCTURES WITH IMPROVED PLANARIZATION UNIFORMITY,AND RESULTING STRUCTURES AND SEMICONDUCTOR DEVICES.」之美國專利申請案第14/038,164號之申請日期之權利。
本發明之實施例係關於形成具有經改良平坦化均勻性之包含周邊區域及陣列區域之半導體裝置之方法，以及藉由此等方法形成之半導體裝置及結構。
許多半導體裝置包含具有相對較大周邊特徵(例如，控制電路)之周邊區域及具有相對較小陣列特徵(例如，記憶體單元)之陣列區域。在此等半導體裝置之製造期間，通常諸如藉由執行呈一化學機械平坦化(CMP)操作之形式之一研磨平坦化操作而同時平坦化周邊區域及陣列區域。舉例而言，在形成一相變記憶體(PCM)裝置中，在陣列區域中形成陣列特徵，此後自周邊區域移除用於形成陣列特徵之材料(例 如，單元材料)。在周邊區域中形成一填充物材料，且透過一單一CMP操作平坦化周邊區域及陣列區域兩者以為形成一些周邊特徵作準備。
歸因於在CMP操作之前周邊區域中之填充物材料之厚度之非均勻性、陣列區域及周邊區域之厚度之非均勻性，存在CMP操作移除陣列區域中之太多材料或太少材料之一顯著風險。舉例而言，移除陣列區域中之太多材料可損害陣列特徵，從而導致記憶體單元材料之污染，且引起效能故障。另外，移除陣列區域中之太多材料可導致陣列特徵之間之非所要電短路，其亦引起效能故障。類似缺陷及故障可係移除陣列區域中之太少材料之一結果。因此，期望改良在半導體裝置製造中之平坦化均勻性。
100‧‧‧半導體裝置結構
102‧‧‧周邊區域
104‧‧‧陣列區域
104X‧‧‧x陣列
104Y‧‧‧y陣列
110‧‧‧周邊電路
112‧‧‧電晶體
114‧‧‧閘
116‧‧‧閘極接觸材料
118‧‧‧源極接觸材料
120‧‧‧汲極接觸材料
122‧‧‧作用區域
124‧‧‧半導體基板
126‧‧‧作用區域隔離材料
128‧‧‧介電材料
130‧‧‧下導電接觸件
132‧‧‧上導電材料
134‧‧‧導電黏著材料
136‧‧‧陣列作用區域
138‧‧‧第一摻雜部分
140‧‧‧第二摻雜部分
142‧‧‧第三摻雜部分
144‧‧‧加熱元件
146‧‧‧加熱元件隔離材料
147‧‧‧氧化物材料
148‧‧‧氮化物材料
150‧‧‧記憶體單元材料
152‧‧‧單元接觸材料
154‧‧‧導電單元黏著材料/單元黏著材料
156‧‧‧第一填充物材料
158‧‧‧蝕刻停止材料
160‧‧‧化學機械平坦化(CMP)停止材料
162‧‧‧第一陣列溝渠
164‧‧‧第一間隔物材料
166‧‧‧第二填充物材料
168‧‧‧周邊導電接觸件
170‧‧‧接觸孔
172‧‧‧導電墊材料
174‧‧‧第二陣列溝渠
176‧‧‧周邊溝渠
178‧‧‧導電墊
182‧‧‧導電線
184‧‧‧記憶體單元
186‧‧‧串
188‧‧‧第二間隔物材料
190‧‧‧第三填充物材料
192‧‧‧阻擋材料
194‧‧‧上接觸件隔離材料
196‧‧‧上接觸件開口
198‧‧‧上導電接觸件/上周邊導電接觸件
200‧‧‧上導電接觸件/上陣列導電接觸件
202‧‧‧記憶體串接觸件
250‧‧‧半導體裝置
圖1繪示根據本發明之一實施例之包含一周邊區域及一陣列區域之一半導體裝置之一平面視圖。
圖2A至圖16C繪示根據本發明之一實施例之形成一半導體裝置之一方法。
圖2A至圖2C繪示根據本發明之一實施例之一半導體裝置結構之橫截面視圖，包含半導體裝置結構之一周邊區域之一橫截面視圖(圖2A)、透過線B-B在一第一方向(即，x方向)上獲取之半導體裝置結構之一陣列區域之一橫截面視圖(圖2B)及透過線C-C在正交於該第一方向之一第二方向(即，y方向)上獲取之陣列區域之一橫截面視圖(圖2C)。圖3A至圖16C之各者亦繪示類似對應橫截面視圖。
圖3A至圖3C繪示在導電接觸件上方已形成加熱元件之後圖2A至圖2C之半導體裝置結構之橫截面視圖。
圖4A至圖4C繪示在結構上方已形成記憶體單元材料及單元接觸材料之後圖3A至圖3C之半導體裝置結構之橫截面視圖。
圖5A至圖5C繪示在已自周邊區域移除記憶體單元材料、單元接觸材料及加熱元件隔離材料之後圖4A至圖4C之半導體裝置結構之橫截面視圖。
圖6A至圖6C繪示在結構上方已形成一第一填充物材料之後圖5A至圖5C之半導體裝置結構之橫截面視圖。
圖7A至圖7C繪示在已自周邊區域及陣列區域移除填充物材料之部分之後圖6A至圖6C之半導體裝置結構之橫截面視圖。
圖8A至圖8C繪示在已自陣列區域移除一化學機械平坦化(CMP)停止材料之後圖7A至圖7C之半導體裝置結構之橫截面視圖。
圖9A至圖9C繪示在已選擇性移除材料以形成在x方向上延伸之第一陣列溝渠之後圖8A至圖8C之半導體裝置結構之橫截面視圖。
圖10A至圖10C繪示在第一陣列溝渠中已形成一第二間隔物材料及一第二填充物材料之後圖9A至圖9C之半導體裝置結構之橫截面視圖。
圖11A至圖11C繪示在已形成周邊導電接觸件之後圖10A至圖10C之半導體裝置結構之橫截面視圖。
圖12A至圖12C繪示在結構上方已形成一導電墊材料之後圖11A至圖11C之半導體裝置結構之橫截面視圖。
圖13A至圖13C繪示在已選擇性移除材料以形成在y方向上延伸之第二陣列溝渠及周邊溝渠之後圖12A至圖12C之半導體裝置結構之橫截面視圖。
圖14A至圖14C繪示在第二陣列溝渠及周邊溝渠中已形成一第二間隔物材料及一第三填充物材料之後圖13A至圖13C之半導體裝置結構之橫截面視圖。
圖15A至圖15C繪示在結構上方已形成一阻擋材料及一上接觸件隔離材料之後圖14A至圖14C之半導體裝置結構之橫截面視圖。
圖16A至圖16C繪示在已形成上導電接觸件之後圖15A至圖15C之半導體裝置結構之橫截面視圖。
以下描述提供諸如材料類型、處理技術及處理條件之具體細節以提供對本發明之實施例之一全面描述。然而，一般技術者將瞭解，可在不採用此等具體細節之情況下或在採用本發明中未詳細描述之額外技術及程序之情況下實踐本發明之實施例。實際上，可結合工業中所採用之習知製造技術實踐本發明之實施例。
在以下詳細描述中，參考形成本發明之一部分且其中藉由圖解展示其中可實踐本發明之特定例示性實施例之隨附圖式。足夠詳細描述此等實施例以使一般技術者能夠實踐本發明。然而，可利用其他實施例，且可做出結構、材料及程序之改變而不脫離本發明之範疇。本文中呈現之圖解並不意謂任何特定方法、系統、裝置或結構之實際視圖，而僅係經採用以描述本發明之實施例之理想化表示。本文中呈現之圖式不必按比例繪製。為了方便讀者，多種圖式中之類似結構或組件可保留相同或類似編號，然而，編號之類似性並不意謂該等結構或組件在大小、組合物、組態或任何其他性質方面必須相同。
除非另外指定，否則可藉由包含(但不限於)以下各者之任何適合技術形成本文中描述之材料：旋塗、毯覆式塗佈、化學氣相沈積(CVD)、電漿增強型CVD、原子層沈積(ALD)、電漿增強型ALD或物理氣相沈積(PVD)。取決於待形成之特定材料及結構，可藉由一般技術者選擇用於沈積、生長或以其他方式形成材料之技術。雖然本文中描述且繪示之材料可形成為層，但材料不限於此且可以其他三維組態形成。
如本文中所使用，關於一給定參數、性質或條件之術語「實質上」意謂且包含至一般技術者將瞭解給定參數、性質或條件滿足一小 變異度(諸如在可接受之製造容限內)之一程度。藉由實例，取決於實質上滿足之特定參數、性質或條件，可至少90%滿足、至少95%滿足或甚至至少99%滿足參數、性質或條件。
如本文中所使用，片語「半導體裝置結構」意謂且包含用於形成一半導體裝置且可或可不以其最終形式存在於半導體裝置中之一結構、裝置或系統。舉例而言，一半導體裝置結構可係在形成一半導體裝置或系統中所存在之一中間結構或包括一半導體裝置或系統之至少一部分之一最終結構。「半導體裝置結構」涵蓋用於記憶體、邏輯、太陽能電池、發光二極體(LED)、處理器、成像裝置或可或可不包含一或多個半導體材料之其他裝置及系統之結構。
如本文中所使用，諸如「第一」、「第二」、「在...上方」、「在...下方」、「在...上」、「下伏」、「上」、「下」等之任何關係術語係用於清楚及方便地理解本發明及隨附圖式且並不意味或取決於任何特定偏好、定向或順序，除非內容脈絡另有清楚指示。
如本文中所使用，片語「耦合至」係指元件彼此操作地連接，諸如透過一直接歐姆連接或透過一非直接連接(例如，經由另一元件)電連接。
揭示半導體裝置(例如，電阻性隨機存取記憶體(RRAM)裝置、相變記憶體(PCM)裝置、導電橋接記憶體裝置、磁阻性隨機存取記憶體(MRAM)裝置、NAND快閃記憶體裝置、動態隨機存取記憶體(DRAM)裝置)及包含一陣列區域(其具有相對緊密堆積且較小之特徵)及一周邊區域(其包含相對較不緊密堆積且較大之特徵)之結構以及形成此等裝置及結構之方法。本發明之半導體裝置可包含周邊接觸件上方之導電墊。導電墊可提供用於對準一上接觸件之大於周邊接觸件本身之一表面積。另外，導電墊可藉由減小在平坦化操作期間移除太少或太多材料之潛勢而在半導體裝置之製造期間改良半導體裝置結構之平坦化。
本發明之方法可包含在完全界定陣列區域中之記憶體單元之前自周邊區域上方移除一記憶體單元材料。可在周邊區域中形成周邊接觸件，且可在周邊接觸件上方及陣列區域中之記憶體單元上方形成一導電墊材料。可由周邊區域中之導電墊材料形成導電墊，且在形成導電墊之後平坦化結構。導電墊可提供用於平坦化操作之經改良控制之一足夠表面積。另外，導電墊可具有相對大於周邊接觸件之一上表面積以用於經改良之容限及經增加之電接觸區域。
雖然本文中藉由實例描述之半導體裝置及結構可具體參考PCM裝置，但本發明並未如此受限制且可應用至其他半導體及記憶體裝置。舉例而言，本發明之實施例可實施於RRAM裝置、MRAM裝置、導電橋接記憶體裝置、NAND快閃記憶體裝置、DRAM裝置或可得益於經改良之平坦化及本發明中描述之替代結構之任何半導體裝置或系統中。
圖1繪示包含一周邊區域102及一陣列區域104之一半導體裝置結構100之一平面視圖。半導體裝置結構100可係同時形成於一半導體基板上之複數個晶片(例如，晶粒)之一單一晶片(例如，一晶粒)。
周邊區域102可鄰近陣列區域104。在一些實施例中，當在圖1之透視圖中觀看時，周邊區域102可鄰近陣列區域104且在陣列區域104下方。然而，在其他實施例中，周邊區域102可在陣列區域104之左邊、右邊或上方。在進一步實施例中，周邊區域102可定位於陣列區域104之一個以上側(即，兩側、三側或全部四側)上。因此，本發明之半導體裝置結構100不限於圖1中展示之特定例示性佈局。
為了此描述之目的，可將一第一方向定義為當從圖1之角度觀看時之左至右方向。第一方向在本文中亦可指定為x方向，如圖1中所展示。可將一第二方向定義為當從圖1之角度觀看時之上下方向。第二方向可正交於第一方向。第二方向在本文中亦可指定為y方向，如圖1 中所展示。如在考量以下描述之後將明白，在從圖1之角度來看周邊區域102未定位於陣列區域104下方之實施例中，x方向及y方向可定義為不同於圖1中展示之方向之兩個正交方向。因此，為了方便描述例示性實施例，在本文中使用x方向及y方向，但本發明之第一方向及第二方向不限於圖1中展示之特定方向。
周邊區域102可包含用於操作(例如，選擇、寫入、擦除、讀取、程式化等)陣列區域104之陣列特徵(例如，記憶體單元)之周邊元件及特徵(例如，電路)。與陣列區域104之陣列特徵相比，周邊區域102之周邊元件可更大及/或更寬間隔(即，可具有一更大間距)。周邊元件可耦合至各自陣列特徵以實現其之操作。
圖2A至圖16C繪示根據本發明之形成一半導體裝置結構(使用一PCM裝置作為半導體裝置結構之一實例)之一方法之一實施例。然而，如上文提及，本發明之方法可應用至其他類型之半導體裝置及結構，諸如RRAM裝置、MRAM裝置、導電橋接記憶體裝置、NAND快閃記憶體裝置及DRAM裝置。
圖2A至圖2C繪示根據本發明之一半導體裝置結構100之橫截面視圖，包含半導體裝置結構100之一周邊區域102之一橫截面視圖(圖2A)、透過線B-B在一第一方向(即，x方向)上獲取之半導體裝置結構100之一陣列區域104之一橫截面視圖(圖2B)及透過線C-C在正交於該第一方向之一第二方向(即，y方向)上獲取之陣列區域104之一橫截面視圖(圖2C)。在x方向上獲取之陣列區域104之橫截面視圖在本文中稱為「x陣列104X」，且在y方向上獲取之陣列區域104之橫截面視圖在本文中稱為「y陣列104Y」。x陣列104X及y陣列104Y亦統稱為陣列區域104。圖3A至圖16C之各者繪示類似於圖2A至圖2C之對應視圖之橫截面視圖。
周邊區域102包含用於待構建於陣列區域104中之記憶體單元之 操作之周邊電路110。周邊電路110可包含(例如)複數個電晶體112(為了簡單起見在圖2A中僅展示其等之一者)，其等之各者可包含一閘極114、一閘極接觸材料116、一源極接觸材料118、一汲極接觸材料120及包含(例如)一半導體基板124之摻雜(例如，n摻雜、p摻雜)區域之一作用區域122。閘極114可由諸如一多晶矽材料之一導電材料形成。閘極接觸材料116、源極接觸材料118及汲極接觸材料120之各者可由諸如一金屬材料、一金屬氮化物材料或一金屬矽化物材料之一或多個導電材料形成。一作用區域隔離材料126可安置於鄰近電晶體112之作用區域122之間。一介電材料128可安置成鄰近閘極114且在閘極114上方以使閘極114與鄰近電晶體112之閘極114電隔離，且對電晶體112提供結構支撐。可藉由一般技術者熟知之習知程序完成圖2A中展示之周邊電路110之形成。因此，在本發明中未提供圖2A中展示之周邊電路110之形成之細節。
圖2B及圖2C中展示之陣列區域104可包含下導電接觸件130，其等諸如用於讀取、寫入及擦除待形成於下導電接觸件130上方且耦合至下導電接觸件130之個別記憶體單元。另外，下導電接觸件130之一或多者可提供用於電存取待形成之一記憶體單元串之一電接觸區域。下導電接觸件130可包含具有足夠導電性以傳輸一電信號且施加一適當電壓以操作待形成之記憶體單元之一個、兩個或兩個以上導電材料。藉由非限制性實例，下導電接觸件130可包含諸如一金屬材料(例如，銅、鎢)之一上導電材料132及諸如一金屬矽化物材料(例如，矽化銅、矽化鎢、矽化鈦)之一導電黏著材料134以用於上導電材料132與一下伏摻雜半導體材料(例如，矽材料)之間之經改良黏著性。當然，在本發明中包含下導電接觸件130之其他組態，包含缺乏導電黏著材料134之組態。下導電接觸件130可藉由介電材料128或藉由不同於周邊區域102中之介電材料128之另一介電材料彼此電隔離。
下導電接觸件130可耦合至藉由半導體基板124之摻雜部分138、140界定之陣列作用區域136。舉例而言，陣列作用區域136之各者可包含一第一摻雜部分138及一第二摻雜部分140。第一摻雜部分138及第二摻雜部分140可具有植入於其中之離子(例如，磷離子、硼離子、砷離子、鎵離子)以使電子或電洞能夠回應於一適當施加電壓而在至少一方向上流動通過第一摻雜部分138及第二摻雜部分140，如半導體製造之技術中已知。藉由實例，第一摻雜部分138可係一摻雜p型半導體材料且第二摻雜部分140可係一摻雜n型半導體材料。下伏於第二摻雜部分140之半導體基板124之部分可經摻雜或未經摻雜，使得下伏於第二摻雜部分140之半導體材料124不導電。一第三摻雜部分142可定位於下導電接觸件130之至少一者(代替第一摻雜部分138)下方，諸如在用於電存取待形成之一記憶體單元串而非用於操作一特定記憶體單元之下導電接觸件130之至少一者下方。舉例而言，第三摻雜部分142可係一摻雜n型半導體材料。各作用區域136之第一摻雜部分138與第二摻雜部分140之間之一介面及第三摻雜部分142與第二摻雜部分140之間之一介面可界定一二極體，電洞或電子可跨該二極體在一方向上而非一相反方向上流動以選擇且操作待形成之某些記憶體單元。
陣列區域104之作用區域136可藉由作用區域隔離材料126(其可係相同於或不同於周邊區域102之作用區域隔離材料126之材料)彼此電隔離。
可藉由一般技術者熟知之習知程序完成圖2B及圖2C中展示之陣列區域104之元件之形成。因此，在本發明中未提供圖2B及圖2C中展示之陣列區域104及其元件之形成之細節。在一些實施例中，下導電接觸件130及作用區域136可藉由所謂的「間距加倍」技術形成以形成具有小於藉由習知光微影技術可能形成之一大小及橫向間隔(例如，間距)之下導電接觸件130。舉例而言，可以小於周邊區域102中之電 晶體112之一間距之一間距形成陣列區域104之下導電接觸件130。
圖3A至圖3C繪示在至少一些下導電接觸件130上方已形成加熱元件144之後圖2A至圖2C之半導體裝置結構100之橫截面視圖。加熱元件144可形成於待耦合至待形成之各自記憶體單元之下導電接觸件130上方，如下文中將解釋。加熱元件144可用於改變待形成之記憶體單元之一相變材料之至少一部分之一相位。例如，加熱元件144可由諸如鈦矽氮化物及/或氮化鈦之一習知加熱材料形成。加熱元件144可藉由一加熱元件隔離材料146彼此電隔離。加熱元件隔離材料146可係一單一材料或一個以上材料，諸如氧化物材料147(例如，氧化矽)及氮化物材料148(例如，氮化矽)。氧化物材料147可相同於或不同於分離下導電接觸件130之介電材料128。加熱元件隔離材料146可形成於陣列區域104及周邊區域102兩者中。為了形成圖3A至圖3C中展示之結構，可藉由(例如)一化學機械平坦化(CMP)操作移除形成加熱元件144及加熱元件隔離材料146之過量材料。
如圖3B中所示，下導電接觸件130之至少一者可缺乏其上方之一加熱元件144。舉例而言，加熱元件144可不形成於圖3B之中心中繪示之兩個下導電接觸件130上方。圖3B之中心中之兩個下導電接觸件130可用於提供對耦合至在x方向上延伸之一特定第二摻雜部分140之一記憶體單元串之電存取，而非用於透過加熱元件144耦合至個別記憶體單元。
圖4A至圖4C繪示在結構上方已形成一記憶體單元材料150及一單元接觸材料152之後圖3A至圖3C之半導體裝置結構之橫截面視圖。在一些實施例中，一導電單元黏著材料154可視情況形成於記憶體單元材料150與單元接觸材料152之間。記憶體單元材料150可形成於加熱元件144上方並耦合至加熱元件144，且可形成於加熱元件隔離材料146上方。記憶體單元材料150可係一PCM單元材料，諸如鍺銻碲 (GeSbTe、「GST」)。單元接觸材料152可係或包含任何導電材料，諸如銅、鎢或氮化鎢。單元黏著材料154可係提供記憶體單元材料150與單元接觸材料152之間之一經改良化學結合之一導電材料，諸如氮化鈦。記憶體單元材料150、單元接觸材料152及導電單元黏著材料154(若存在)可形成於周邊區域102及陣列區域104兩者上方。
圖5A至圖5C繪示在諸如藉由習知光微影及化學(例如，濕式化學或乾式化學)蝕刻操作已自周邊區域102移除記憶體單元材料150、單元接觸材料152及單元黏著材料154之後圖4A至圖4C之半導體裝置結構之橫截面視圖。化學蝕刻操作可經客製化以自周邊區域102移除至少實質上全部記憶體單元材料150、單元接觸材料152及單元黏著材料154。視情況，亦可自周邊區域102移除加熱元件隔離材料146之一部分或全部(例如，氮化物材料148之一部分)以確保移除至少實質上全部上覆材料。
圖6A至圖6C繪示在結構上方已形成一第一填充物材料156之後圖5A至圖5C之半導體裝置結構之橫截面視圖。第一填充物材料156可係諸如氧化矽、氧化鋁、氮氧化物材料等之一介電材料使得待經形成穿過周邊區域102中之第一填充物材料156之一部分(如下文中將解釋)之周邊導電接觸件可藉由第一填充物材料156彼此電隔離。在形成第一填充物材料156之前，可於陣列區域104中之單元接觸材料152上方(及周邊區域102中之介電材料128及加熱元件隔離材料146之任何剩餘部分上方)形成一蝕刻停止材料158且可於蝕刻停止材料158上方形成一CMP停止材料160。第一填充物材料156可形成於CMP停止材料160上方。由於待形成於周邊區域102中之周邊導電接觸件亦可延伸穿過蝕刻停止材料158及CMP停止材料160，所以蝕刻停止材料158及CMP停止材料160亦可由介電材料形成以維持待形成之周邊導電接觸件之電隔離。舉例而言，蝕刻停止材料158可係氧化物材料(例如，氧化矽、 氧化鋁)且CMP停止材料160可係一介電氮化物材料(例如，氮化矽)。
圖7A至圖7C繪示在自周邊區域102及陣列區域104已移除第一填充物材料156之部分之後圖6A至圖6C之半導體裝置結構之橫截面視圖。舉例而言，結構可經受一CMP操作以自陣列區域104移除至少實質上全部第一填充物材料156，而第一填充物材料156之一部分可保留於周邊區域102中，如圖7A至圖7C中所示。CMP停止材料160可提供CMP操作之一停止用於CMP操作進行之深度之簡化控制。舉例而言，CMP操作可經客製化以在一CMP墊及漿液已自CMP停止材料160上方移除材料之後減慢或停止而不實質上移除CMP停止材料160之部分，如CMP操作之技術中已知。在CMP操作之後，周邊區域102及陣列區域104兩者之上表面可係至少實質上共面。
圖8A至圖8C繪示在自陣列區域102已移除CMP停止材料160之後圖7A至圖7C之半導體裝置結構之橫截面視圖。CMP停止材料160可藉由(例如)一材料移除操作而移除，該材料移除操作選擇性地移除CMP停止材料160而不實質上移除陣列區域104之蝕刻停止材料158之部分及/或保持周邊區域102之第一填充物材料156之部分。藉由實例且非限制，經執行以自陣列區域102移除CMP停止材料160之材料移除操作可係一化學蝕刻操作，諸如一乾式蝕刻操作或一濕式蝕刻操作，如半導體製造之技術中已知。
圖9A至圖9C繪示在已選擇性地移除材料以形成在x方向上延伸之第一陣列溝渠162之後圖8A至圖8C之半導體裝置結構之橫截面視圖。特定言之，可移除蝕刻停止材料158、單元接觸材料152、單元黏著材料154(若存在)、記憶體單元材料150、加熱元件隔離材料146及加熱元件144之部分以形成第一陣列溝渠162。第一陣列溝渠162可藉由習知光微影技術(諸如藉由在未經移除之陣列區域104之部分上方形成一遮罩材料且圖案化該遮罩材料以在待移除之陣列區域104之部分上方 之遮罩材料中形成開口)形成。可透過遮罩材料中之開口執行一各向異性材料移除(例如，乾式蝕刻)操作以移除足夠材料以形成第一陣列溝渠162。如圖9B及圖9C中所示，第一陣列溝渠162可在y陣列104Y中往頁面內外延伸且在x陣列104X中左右延伸。因此，第一陣列溝渠162可在x方向上延伸。
在一些實施例中，視情況，可使用所謂的「間距加倍」技術形成第一陣列溝渠162以依小於僅藉由習知光微影技術可能形成之一間距(即，大小及間隔)形成第一陣列溝渠162。在半導體製造之技術中已知「間距加倍」技術且因此在本發明中未詳細描述。簡而言之，「間距加倍」操作可包含使用習知光微影形成且圖案化一遮罩材料之特徵(例如，線)，此後可在經圖案化之遮罩材料之側壁上形成一間隔物材料。可移除遮罩材料而保留間隔物材料，從而針對最初由習知光微影形成之每一特徵形成兩個特徵(由剩餘間隔物材料界定)。剩餘間隔物材料可用作用於在陣列區域104中以小於僅藉由習知光微影技術可能將形成之一間距形成元件(例如，柱及溝渠)之一遮罩。當然，在一些實施例中且取決於陣列區域104中之特徵之所要間距，可不採用「間距加倍」技術，且可僅採用習知光微影技術以形成第一陣列溝渠162。
第一陣列溝渠162之形成可部分(但非完全)界定待由剩餘單元接觸材料152、記憶體單元材料150及加熱元件144形成之記憶體單元。如下文中將詳細解釋，可在陣列區域104中形成額外特徵之後完成藉由移除單元接觸材料152及記憶體單元材料150之額外部分完全界定記憶體單元。
在移除材料以形成第一陣列溝渠162之後，可在界定第一陣列溝渠162之側壁上形成一第一間隔物材料164。第一間隔物材料164可係一介電材料，舉例而言，諸如氮化物(例如，氮化矽)材料。第一間隔 物材料164可藉由在半導體裝置結構上方保形地沈積第一間隔物材料164而形成第一間隔物材料164，使得第一間隔物材料164覆蓋陣列區域104中之蝕刻停止材料158之上表面、周邊區域102中之第一填充物材料156之上表面、界定第一陣列溝渠162之單元接觸材料152、單元黏著材料154、記憶體單元材料150及加熱元件隔離材料146之側壁以及分離下導電接觸件130且界定第一陣列溝渠162之一底部之介電材料128之上表面。接著，可藉由執行一各向異性材料移除(例如，乾式蝕刻)操作而自水平表面(例如，蝕刻停止材料158之上表面、第一填充物材料156之上表面、介電材料128之上表面)移除第一間隔物材料164之部分。在各向異性材料移除操作之後，第一間隔物材料164可至少實質上僅保留於界定第一陣列溝渠162之側壁上，如圖9C中所示。
圖10A至圖10C繪示在第一陣列溝渠162中已形成一第二填充物材料166之後圖9A至圖9C之半導體裝置結構之橫截面視圖。第二填充物材料166可係諸如氧化物材料(例如，氧化矽、氧化鋁)或氮化物材料(例如，氮化矽)之一介電材料。藉由實例且非限制，在一些實施例中，第二填充物材料166可係與蝕刻停止材料158相同之材料。在第二填充物材料166形成於第一陣列溝渠162中之後，圖10A至圖10C中展示之半導體裝置結構可經平坦化以移除過量第二填充物材料166且提供具有一實質上平面上表面之半導體裝置結構。在CMP操作之後，周邊區域102及陣列區域104兩者之上表面可係至少實質上共面。平坦化可藉由(例如)一CMP操作或一化學蝕刻操作執行。
圖11A至圖11C繪示在已形成周邊導電接觸件168之後圖10A至圖10C之半導體裝置結構之橫截面視圖。可透過一遮罩自周邊區域102選擇性地移除材料以形成穿過第一填充物材料156、CMP停止材料160、蝕刻停止材料158、加熱元件隔離材料146及介電材料128之接觸孔170。可藉由執行一各向異性蝕刻(例如，乾式蝕刻)操作而移除材 料，該各向異性蝕刻操作可經客製化以移除所要材料而不實質上移除閘極接觸材料116、源極接觸材料118及汲極接觸材料120之部分。舉例而言，閘極接觸材料116、源極接觸材料118及汲極接觸材料120之各者可由諸如矽化鈷之一導電材料形成。可選擇用於形成接觸孔170之一蝕刻化學以與第一填充物材料156、CMP停止材料160、蝕刻停止材料158、加熱元件隔離材料146及介電材料128之部分反應且移除該等部分，而不實質上與閘極接觸材料116、源極接觸材料118及汲極接觸材料120之導電材料反應或移除該導電材料。因此，閘極接觸材料116、源極接觸材料118及汲極接觸材料120之導電材料可透過接觸孔170曝露。
在形成接觸孔170之後，一導電材料(例如，一金屬、一金屬矽化物、一金屬氮化物)可形成於接觸孔170內以形成可電耦合至各自閘極接觸材料116、源極接觸材料118及汲極接觸材料120之周邊導電接觸件168。藉由實例且非限制，用於形成周邊導電接觸件168之導電材料可包含鈦、鎢、銅、氮化鈦、氮化鎢及矽化銅之一或多者。在一實施例中，周邊導電接觸件168可由鎢材料形成。周邊導電接觸件168之導電材料可至少實質上完全填充接觸孔170。
周邊導電接觸件168之形成可使過量導電材料留在第一填充物材料156及蝕刻停止材料158上方(見圖10A至圖10C)。諸如藉由一CMP操作移除過量導電材料以及第一填充物材料156之至少一部分及陣列區域104中之至少實質上全部蝕刻停止材料158。CMP操作可曝露陣列區域104中之單元接觸材料152。CMP操作亦可移除形成周邊導電接觸件168之間之一電短路之導電材料以使周邊導電接觸件168彼此電隔離。因此，周邊導電接觸件168之上曝露表面可至少實質上與單元接觸材料152之上曝露表面共面。
圖12A至圖12C繪示在結構上方已形成一導電墊材料172之後圖 11A至圖11C之半導體裝置結構之橫截面視圖。導電墊材料172可經形成且電耦合至周邊區域102中之周邊導電接觸件168及陣列區域104中之單元接觸材料152。藉由非限制性實例，導電墊材料172可係或包含銅、矽化銅、鎢、氮化鎢、鈦及氮化鈦之一或多者。
替代地，在一些實施例中，可改變上文關於圖10A至圖12C描述之至少一些操作之順序。藉由實例，在一些實施例中，圖10A至圖10C中展示之半導體裝置結構可經受一CMP操作以移除陣列區域104中之蝕刻停止材料158及(視情況)周邊區域102中之第一填充物材料156之一部分以曝露陣列區域104中之單元接觸材料152。接著，可藉由在周邊區域中形成接觸孔170且使用導電材料填充接觸孔170以形成周邊導電接觸件168而形成圖12A至圖12C中展示之半導體裝置結構。過量導電材料可保留於結構上方(包含周邊區域102及陣列區域104中)以形成導電墊材料172而不以上文關於圖11A至圖11C描述之方式移除過量導電材料。可使用此等替代實施例以減少製造時間、成本及/或材料，然而可在其他實施例中使用上文關於圖10A至圖12C最初描述之程序，諸如用於經改良之程序控制。
圖13A至圖13C繪示在已選擇性地移除材料以形成在y方向上延伸之第二陣列溝渠174及周邊溝渠176之後圖12A至圖12C之半導體裝置結構之橫截面視圖。導電墊178可彼此隔離且由周邊區域102中之周邊溝渠176界定。導電線182可彼此隔離且由陣列區域104中之第二陣列溝渠174界定。第二陣列溝渠174之形成可完成陣列區域104中之記憶體單元184之一界定。
習知光微影、「間距加倍」技術或其等之一組合可用於形成第二陣列溝渠174。為了形成第二陣列溝渠174，可(藉由例如一各向異性乾式蝕刻操作)透過一遮罩選擇性地移除導電墊材料172、單元接觸材料152、單元黏著材料154及記憶體單元材料150之部分。在一些實施 例中，亦可移除第一陣列溝渠162中之第一間隔物材料164及第二填充物材料166之部分，其等之剩餘部分展示在圖13C之y陣列104Y中。在其他實施例中，在第二陣列溝渠174之形成期間可不移除第一間隔物材料164及第二填充物材料166之一者或兩者。因此，在此等實施例中，用於形成第二陣列溝渠174之材料移除操作可經客製化以選擇性地移除導電墊材料172、單元接觸材料152、單元黏著材料154及記憶體單元材料150之部分而不移除第一間隔物材料164及第二填充物材料166之部分。
為了控制第二陣列溝渠174之一深度，用於形成第二陣列溝渠174之材料移除操作可經客製化而不實質上移除加熱元件隔離材料146之部分或材料移除操作可經計時以在如所需般至少實質上移除材料之後停止在所要深度處。在其中材料移除操作經客製化而不實質上移除加熱元件隔離材料146之部分之實施例中，加熱元件隔離材料146可用作一蝕刻停止材料。
如圖13B中所示，第二陣列溝渠174之至少一者可具有不同於其他第二陣列溝渠174之大小。舉例而言，在圖13B中之x陣列之視圖中，中心第二陣列溝渠174可相對較大(例如，在x方向上)以容納待形成且耦合至兩個中心下導電接觸件130之一或多個導電存取接觸件，以電存取記憶體單元184之一串186，如下文中將解釋。
在形成第二陣列溝渠174之後，陣列區域104中之導電墊材料172之剩餘部分可界定用於選擇及操作某些記憶體單元184之導電線182(例如，數位線、位元線)。導電線182可在y方向上延伸且耦合至單元接觸材料152之多個剩餘部分，如圖13B及圖13C中所示。
第一陣列溝渠162及第二陣列溝渠174可在至少實質上正交方向上(例如，分別在x方向及y方向上)延伸且可界定記憶體單元184(例如，PCM單元)之一陣列。陣列之各個記憶體單元184可包含記憶體單 元材料150之一部分、一加熱元件144及單元接觸材料152之一部分。在一些實施例中，各記憶體單元184亦可包含單元黏著材料154之一部分。
記憶體單元184之各者可耦合至一各自下導電接觸件130及一各自導電線182。記憶體單元184之一特定串186可由在x方向上對準且透過接觸件130、第一摻雜部分138及第二摻雜部分140彼此耦合之記憶體單元184界定。舉例而言，圖13B之x陣列104X中展示之四個記憶體單元184可係一單一串186之至少一部分。歸因於存在形成於第一摻雜部分138與第二摻雜部分140之間之介面處之二極體，可抑制一電信號在一特定串186之記憶體單元184之間傳遞。串186之各者可在一第一方向(例如，x方向)上延伸且導電線182之各者可在一第二正交方向(例如，y方向)上延伸。因此，可藉由在一特定記憶體單元184處相交(自半導體裝置結構之一平面視圖之透視圖，即，自圖13A至圖13C之頁面之一頂部朝向頁面之一底部)之一特定導電線182與一特定串186之間施加一適當電壓而選擇且操作(例如，寫入至、自其讀取、擦除)該特定記憶體單元184。
導電墊178可由在形成周邊溝渠176之後保留於周邊區域102中之導電墊材料172界定。導電墊材料172之部分及(視情況)第一填充物材料156之部分可透過一遮罩(藉由例如一光微影及各向異性蝕刻操作)而選擇性地移除以形成周邊溝渠176及導電墊178。導電墊178可具有相對大於各自周邊導電接觸件168之一上表面積之一曝露上表面積。因此，導電墊178可提供用於與待形成之各自上周邊接觸件耦合及經改良之平坦化控制之一相對較大區域，如下文中將解釋。
為了控制周邊溝渠176之一深度，用於形成周邊溝渠176之材料移除操作可經客製化而不實質上移除CMP停止材料160之部分，或材料移除操作可經計時以在如所需般至少實質上移除材料之後停止在所 要深度處。在其中材料移除操作經客製化而不實質上移除CMP停止材料160之部分之實施例中，CMP停止材料160可用作一蝕刻停止材料。
用於形成周邊區域102中之周邊溝渠176之材料移除操作可係用於形成陣列區域104中之第二陣列溝渠174之相同材料移除操作。因此，在一些實施例中，可同時形成周邊溝渠176及第二陣列溝渠174。在其他實施例中，用於形成周邊溝渠176之材料移除操作可係在不同於用於形成第二陣列溝渠174之一時間執行之一不同材料移除操作。
圖14A至圖14C繪示在第二陣列溝渠174及周邊溝渠176中已形成一第二間隔物材料188及一第三填充物材料190之後圖13A至圖13C之半導體裝置結構之橫截面視圖。第二間隔物材料188可保形地形成(例如，沈積)於周邊溝渠176內(例如，沿著界定周邊溝渠176之表面，諸如導電墊178及第一填充物材料156之側壁及CMP停止材料160之曝露表面)、導電墊178之上表面上方、第二陣列溝渠174內(例如，沿著界定第二陣列溝渠174之表面，諸如導電線182、單元接觸材料152、單元黏著材料154、記憶體單元材料150、第二填充物材料166及第一間隔物材料164之側壁及加熱元件隔離材料146之曝露表面)及導電線182之上表面上方。藉由實例且非限制，第二間隔物材料188可係與形成於第一陣列溝渠162中之第一間隔物材料164(見圖9C)相同或類似之材料，諸如一介電材料(例如，氮化物材料、氮化矽材料)。
第三填充物材料190接著可形成於第二間隔物材料188上方以至少實質上填充周邊溝渠176及第二陣列溝渠174。第三填充物材料190可係一介電材料，諸如氧化物(例如，氧化矽)或氮化物(例如，氮化矽)材料。第三填充物材料190之材料可係與第二填充物材料166相同或類似之材料，或第三填充物材料190可不同於第二填充物材料166。
在形成第三填充物材料190之後，過量第三填充物材料190亦可至少部分覆蓋導電墊178上方及導電線182上方之第二間隔物材料 188。可自導電墊178上方及導電線182上方之第二間隔物材料188移除此過量第三填充物材料190，如圖14A至圖14C中所示。舉例而言，可執行一平坦化操作(例如，一CMP操作)以移除過量第三填充物材料190，從而使第三填充物材料190僅留在周邊溝渠176及第二陣列溝渠190內。
在一些實施例中，經採用以移除過量第三填充物材料190之平坦化操作可利用第二間隔物材料188之上表面作為一停止材料，如圖14A至圖14C中所示。在其他實施例中，平坦化操作可利用導電墊178及導電線182之上表面作為一停止材料。在任一情況中，相較於缺乏導電墊178之習知方法(例如，在完全經界定記憶體單元184上方執行平坦化時)，與第二間隔物材料188之上表面積相關聯之導電墊178及導電線182之上表面積提供一足夠大平坦化(例如，CMP)停止材料以實現經改良之平坦化均勻性。此經改良之平坦化均勻性可減小或甚至消除過平坦化(over planarization)或平坦化不足(under planarization)及所得故障之發生。
圖15A至圖15C繪示在結構上方已形成一阻擋材料192及一上接觸件隔離材料194之後圖14A至圖14C之半導體裝置結構之橫截面視圖。阻擋材料192可係或包含(例如)氮化物(例如，氮化矽)材料、碳化物材料、另一低k材料或其等之一組合。可存在阻擋材料192以保護阻擋材料192下方之特徵及材料(例如，記憶體單元184)免受原本可歸因於來自待形成之上導電接觸件之材料(例如，離子)之遷移而發生之污染。阻擋材料192可形成於第三填充物材料190上方及導電墊178及導電線182上方以及(視情況)第二間隔物材料188上方(若在上文關於圖14A至圖14C描述之平坦化之後存在於導電墊178及導電線182上方)。上接觸件隔離材料194可形成於阻擋材料192上方且可係一介電材料，舉例而言，諸如氧化物材料(例如，氧化矽材料)。
圖16A至圖16C繪示在已形成上導電接觸件198、200之後圖15A至圖15C之半導體裝置結構之橫截面視圖。圖16A至圖16C之半導體裝置結構可係一完整半導體裝置250之一部分。
為了形成上導電接觸件(包含上周邊導電接觸件198及上陣列導電接觸件200)，可形成穿過上接觸件隔離材料194、阻擋材料192及第二間隔物材料188(若存在於導電墊178及/或導電線182上方)而至導電墊178及導電線182之上接觸件開口196。可藉由透過一遮罩選擇性地移除上接觸件隔離材料194、阻擋材料192及第二間隔物材料188(若存在)之部分(諸如藉由執行一各向異性蝕刻操作)而形成上接觸件開口196。相較於上接觸件隔離材料194、阻擋材料192及第二間隔物材料188，導電墊178及導電線182之材料可提供蝕刻選擇性使得導電墊178及導電線182可用作用於經改良之蝕刻控制之一蝕刻停止材料。此外，導電墊178可提供相對大於周邊導電接觸件168單獨所提供之一上表面積，此可簡化容限及上接觸件開口196與下伏特徵之對準。另外，導電墊178之經增加表面積可提供用於上周邊導電接觸件198與導電墊178之間之充分歐姆接觸之經增加接觸區域。
上接觸件開口196可至少部分填充有一導電材料(例如，銅、鎢、鈦)以形成上導電接觸件198、200。如圖16A至圖16C中所示，上導電接觸件198、200可呈線(如陣列區域104中展示之上陣列導電接觸件200)、插塞(如周邊區域102中展示之上周邊導電接觸件198)或線及插塞兩者之形式。上陣列導電接觸件200可連同導電線182一起用作數位線(例如，位元線)。上周邊導電接觸件198可用作用於操作諸如電晶體112之周邊特徵之接觸件。另外或替代地，至少一些上周邊導電接觸件198可操作地連接至陣列特徵(例如，記憶體單元184)以操作陣列特徵(例如，傳輸一電信號至陣列特徵或自陣列特徵接收一電信號)。
在一些實施例中，一或多個記憶體串接觸件202可以類似於上導 電接觸件198、200之一方式形成且耦合至記憶體單元184之一或多個串186。當然，如一般技術者將瞭解，可執行額外操作以形成一或多個記憶體串接觸件202，諸如在上接觸件隔離材料194及上導電接觸件198、200上方形成另一介電填充物材料且形成穿過另一介電填充物材料之一或多個接觸件開口。藉由實例且非限制，如圖16B中所示，一單一記憶體串接觸件202可經形成且耦合至x陣列104X之中心中展示之兩個下導電接觸件130。替代地，兩個分離記憶體串接觸件202可經形成且分別耦合至兩個中心下導電接觸件130。
因此，在本發明之一些實施例中，形成一半導體裝置之方法可包含在一半導體裝置結構之一周邊區域及一陣列區域中形成一記憶體單元材料。可自周邊區域移除記憶體單元材料。在自周邊區域移除記憶體單元材料之後，可自陣列區域移除記憶體單元材料之部分以界定陣列區域中之記憶體單元。
在額外實施例中，本發明包含形成一半導體裝置結構之方法。根據此等方法，可形成一導電墊材料，將該導電墊材料耦合至半導體裝置結構之一周邊區域中之周邊導電接觸件及半導體裝置結構之一陣列區域中之一記憶體單元材料。可選擇性地移除導電墊材料之部分以界定周邊區域中之導電墊且界定陣列區域中之導電線。可在導電墊及導電線上方形成一間隔物材料，且可使用導電墊材料及導電線以及間隔物材料之至少一者作為一平坦化停止材料而平坦化半導體裝置結構。
本發明之進一步實施例包含形成一相變記憶體裝置之方法，該方法包含在一陣列區域中形成一相變記憶體單元材料。可形成第一陣列溝渠且該等第一陣列溝渠可在一第一方向上延伸穿過相變記憶體單元材料以部分界定陣列區域中之相變記憶體單元。在形成第一陣列溝渠之後，可形成周邊導電接觸件且將其等耦合至一周邊電晶體之各自 部分。在形成周邊導電接觸件之後，可形成第二陣列溝渠且該等第二陣列溝渠可在不同於第一方向之一第二方向上延伸穿過相變記憶體單元材料以完全界定陣列區域中之相變記憶體單元。
如圖16A至圖16C中所示，本發明之半導體裝置250可包含周邊區域102及陣列區域104。周邊區域102可包含經組態以控制及/或操作陣列區域104中之特徵之周邊特徵，諸如一或多個電晶體112。另外，周邊區域102可包含分別耦合至閘極接觸材料116、源極接觸材料118及汲極接觸材料120之周邊導電接觸件168。周邊導電接觸件168可延伸穿過介電材料128、加熱元件隔離材料146(例如，氮化物材料148)、蝕刻停止材料158、CMP停止材料160及第一填充物材料156之一或多者。可具有比各自周邊導電接觸件168之一上表面積大之一上表面積之導電墊178可耦合至周邊導電接觸件168。導電墊178可定位於第一填充物材料156上方，藉由周邊溝渠176界定且彼此隔離並與周邊溝渠176內之第二間隔物材料188及第三填充物材料190隔離。上周邊導電接觸件198可耦合至導電墊178且可藉由阻擋材料192及上接觸件隔離材料194彼此隔離。
在陣列區域104中，記憶體單元184(例如，相變記憶體單元)可包含各自加熱元件144、耦合至加熱元件144之記憶體單元材料150(例如，相變記憶體單元材料)及耦合至記憶體單元材料150之單元黏著材料154及/或單元接觸材料152。可包含氧化物材料147及氮化物材料148之一者或兩者之加熱元件隔離材料146可使加熱元件144彼此電隔離。記憶體單元184之各者可耦合至下導電接觸件130之一各自者。記憶體單元184之串186可藉由透過第一摻雜部分138耦合至一共同第二摻雜部分140且在一第一方向(例如，x方向)上對準之記憶體單元184界定。第三摻雜部分142亦可耦合至串186及各自下導電接觸件130以諸如藉由使用透過各自下導電接觸件130耦合至第三摻雜部分142之一 或多個記憶體串接觸件202而選擇且存取該串186。導電線182(例如，數位線、位元線)可透過各自單元接觸材料152耦合至在一第二方向(例如，y方向)上對準之記憶體單元184。導電線182可至少實質上與導電墊178共面，且可由與導電墊178相同之導電材料形成。記憶體單元184可藉由可在x方向上延伸之第一陣列溝渠162內之第一間隔物材料164及第二填充物材料166以及可在y方向上延伸之第二陣列溝渠174內之第二間隔物材料188及第三填充物材料190彼此隔離。上陣列導電接觸件200可耦合至導電線182且可藉由第二間隔物材料188、阻擋材料192及上接觸件隔離材料194而彼此隔離。
因此，本發明之實施例包含半導體裝置結構，該等半導體裝置結構包含一周邊區域及一陣列區域。該周邊區域可包含：周邊導電接觸件，其等耦合至至少一電晶體；導電墊，其等包括一導電材料，該等導電墊耦合至各自周邊導電接觸件，該等導電墊之各者具有比耦合至其之一周邊導電接觸件之一上表面積大之一上表面積；及周邊溝渠，其等使該等導電墊分離。該陣列區域可包含一記憶體單元陣列及各耦合至該記憶體單元陣列之記憶體單元之導電線，該等導電線包括與該周邊區域中之該等導電墊相同之導電材料。
本發明之額外實施例包含相變記憶體裝置。根據此等實施例之相變記憶體裝置可包含相變記憶體單元，該等相變記憶體單元包括在一第一方向上藉由第一溝渠且在一第二方向上藉由第二溝渠彼此電隔離之相變記憶體單元材料。導電線可耦合至在第二方向上對準之相變記憶體單元。周邊導電墊可耦合至周邊導電接觸件，周邊導電墊與導電線共面。
本發明之實施例可實現半導體裝置結構(諸如具有一陣列區域(其具有相對緊密堆積之特徵)及周邊區域(其等具有相對較不緊密堆積之特徵)之半導體裝置結構)之經改良平坦化均勻性。舉例而言，形成於 周邊區域中之導電墊及形成於陣列區域中之導電線可提供用作一CMP停止材料之一材料之一相對較大表面積。經改良平坦化均勻性可減小或甚至消除歸因於在製造習知結構中過平坦化或平坦化不足之故障。相較於包含直接耦合至下導電接觸件之上導電接觸件而無相對較大導電墊之習知結構，導電墊亦可提供用於待耦合至其之上導電接觸件之一相對較大表面積。
在上文中描述且在隨附圖式中繪示之本發明之實施例不限制本發明之範疇，此係因為此等實施例僅係本發明之實施例之實例。本發明係由隨附申請專利範圍及其合法等效物界定。任何等效實施例處於本發明之範疇內。實際上，一般技術者自該描述將顯而易見除本文中展示且描述之修改之外之本發明之多種修改(諸如所描述元件之替代有用組合)。此等修改及實施例亦落於隨附申請專利範圍及其合法等效物之範疇內。
104X‧‧‧x陣列
130‧‧‧下導電接觸件
142‧‧‧第三摻雜部分
144‧‧‧加熱元件
147‧‧‧氧化物材料
148‧‧‧氮化物材料
174‧‧‧第二陣列溝渠
184‧‧‧記憶體單元
188‧‧‧第二間隔物材料
192‧‧‧阻擋材料
194‧‧‧上接觸件隔離材料
196‧‧‧上接觸件開口
200‧‧‧上導電接觸件/上陣列導電接觸件
202‧‧‧記憶體串接觸件
250‧‧‧半導體裝置

Claims (40)

  1. 一種形成一半導體裝置之方法，其包括：在一半導體裝置結構之一周邊區域及一陣列區域中形成一記憶體單元材料；自該周邊區域移除該記憶體單元材料；及在自該周邊區域移除該記憶體單元材料之後：自該陣列區域選擇性地移除該記憶體單元材料之部分以界定該陣列區域中之個別記憶體單元；在該周邊區域中形成一介電填充物材料；及平坦化該周邊區域中之該介電填充物材料。
  2. 如請求項1之方法，其中形成一記憶體單元材料包括：形成一相變記憶體單元材料。
  3. 如請求項1之方法，其進一步包括：在該周邊區域中形成穿過該介電填充物材料之接觸孔；及以一導電材料填充該接觸孔以形成周邊導電接觸件。
  4. 如請求項3之方法，其進一步包括在該周邊導電接觸件上方形成耦合至該周邊導電接觸件之導電墊，該等導電墊之每一者具有一上表面積，該上表面積相對大於與該等導電墊之一耦合之一周邊導電接觸件之一上表面積。
  5. 如請求項1之方法，其中自該陣列區域選擇性地移除該記憶體單元材料之部分以界定個別記憶體單元包括：形成在一第一方向上延伸之第一陣列溝渠；及形成在正交於該第一方向之一第二方向上延伸之第二陣列溝渠。
  6. 如請求項5之方法，其進一步包括在形成該等第一陣列溝渠之後 且在形成該等第二陣列溝渠之前在該周邊區域中形成周邊接觸件。
  7. 一種形成一半導體裝置結構之方法，其包括：形成耦合至一半導體裝置結構之一周邊區域中之數個周邊導電接觸件及該半導體裝置結構之一陣列區域中之一記憶體單元材料之一導電墊材料；選擇性地移除該導電墊材料之部分以界定該周邊區域中之導電墊及該陣列區域中之導電線；在該等導電墊及該等導電線上方形成一間隔物材料；及使用該導電墊材料及導電線以及該間隔物材料之至少一者作為一平坦化停止材料而平坦化該半導體裝置結構。
  8. 如請求項7之方法，其中形成耦合至一記憶體單元材料之一導電墊材料包括：透過一單元接觸材料及一單元黏著材料之至少一者將該導電墊材料耦合至該記憶體單元材料。
  9. 如請求項7之方法，其進一步包括在該間隔物材料上方形成一填充物材料，其中平坦化該半導體裝置結構包括移除該等導電墊及導電線上方之該填充物材料之部分。
  10. 如請求項7之方法，其中選擇性地移除該導電墊材料之部分包括形成溝渠，進一步包括使用該間隔物材料及一填充物材料之至少一者填充該等溝渠。
  11. 如請求項10之方法，其中使用該間隔物材料及一填充物材料之至少一者填充該等溝渠包括：使用氮化物間隔物材料及氧化物填充物材料之至少一者填充該等溝渠。
  12. 如請求項7之方法，其進一步包括在形成該導電墊材料前形成第一陣列溝渠，該等第一陣列溝渠在一第一方向延伸穿過且分離該記憶體單元材料之部分。
  13. 如請求項12之方法，其進一步包括在形成該導電墊材料後形成第二陣列溝渠，該等第二陣列溝渠在一第二方向延伸穿過且分離該記憶體單元材料之部分。
  14. 如請求項7之方法，其進一步包括形成分別耦合至該等導電墊及該等導電線之上導電接觸件。
  15. 一種形成一相變記憶體裝置之方法，其包括：在一陣列區域中形成一相變記憶體單元材料；形成第一陣列溝渠，該等第一陣列溝渠在一第一方向延伸穿過該相變記憶體單元材料以在該陣列區域中部分界定該相變記憶體單元；在形成該等第一陣列溝渠後，形成耦合至一周邊電晶體之各自部分之周邊導電接觸件；及在形成該等周邊導電接觸件後，形成第二陣列溝渠，該等第二陣列溝渠在不同於該第一方向之一第二方向延伸穿過該相變記憶體單元材料以在該陣列區域中完全界定該相變記憶體單元。
  16. 如請求項15之方法，其進一步包括在該等完全界定之相變記憶體單元上方執行一化學機械平坦化(CMP)操作。
  17. 如請求項16之方法，其進一步包括形成耦合至該等周邊導電接觸件之導電墊及形成耦合至該等相變記憶體單元之導電線，其中在該等完全界定之相變記憶體單元上方執行一CMP操作包括使用該等導電墊及該等導電線之至少一者做為一CMP停止。
  18. 如請求項15之方法，其進一步包括以配置於該等第一陣列溝渠及該等第二陣列溝渠中之一氮化物材料及一氧化物材料之至少一者將鄰近之相變記憶體單元互相電隔離。
  19. 一種形成一半導體裝置之方法，其包括： 在一半導體裝置結構之一周邊區域及一陣列區域中形成一記憶體單元材料；自該周邊區域移除該記憶體單元材料；及在自該周邊區域移除該記憶體單元材料之後，自該陣列區域選擇性地移除該記憶體單元材料之部分以界定該陣列區域中之個別記憶體單元，其中自該陣列區域選擇性地移除該記憶體單元材料之部分以界定個別記憶體單元包括：形成在一第一方向延伸之第一陣列溝渠；及形成在正交於該第一方向之一第二方向上延伸之第二陣列溝渠。
  20. 如請求項19之方法，其進一步包括在形成該等第一陣列溝渠後及在形成該等第二陣列溝渠前，在該周邊區域內形成周邊接觸件。
  21. 一種半導體裝置結構，其包括：周邊區域，其包括：周邊導電接觸件，該等周邊導電接觸件耦合至至少一電晶體；導電墊，該等導電墊包括一導電材料，該等導電墊耦合至各自周邊導電接觸件，該等導電墊之每一者具有一上表面積，該上表面積大於與該等導電墊之一耦合之一周邊導電接觸件之一上表面積；及周邊溝渠，該等周邊溝渠分離該等導電墊；及一陣列區域，其包括：一記憶體單元陣列；及導電線，該等導電線之每一者耦合至該記憶體單元陣列之記憶體單元，該等導電線包括與該周邊區域中之該等導電墊 相同之導電材料。
  22. 如請求項21之半導體裝置結構，其進一步包括該等周邊溝渠內之一介電間隔物材料或一介電填充物材料之至少一者。
  23. 如請求項21之半導體裝置結構，其進一步包括分別耦合至該等導電墊之上周邊導電接觸件及耦合至該等導電線之上陣列導電接觸件。
  24. 如請求項23之半導體裝置結構，其中該等上周邊導電接觸件及該等上陣列導電接觸件包括一銅材料，且其中該等導電墊及該等導電線包括一鎢材料。
  25. 如請求項22之半導體裝置結構，其中該介電間隔物材料包括一氮化物材料且該介電填充物材料包括一氧化物材料。
  26. 如請求項22之半導體裝置結構，其進一步包括陣列溝渠內之該介電間隔物材料，該等陣列溝渠內之該介電間隔物材料分離該陣列區域內之該等導電線。
  27. 如請求項26之半導體裝置結構，其進一步包括該等導電線之上表面上方之該介電間隔物材料。
  28. 如請求項21之半導體裝置結構，其中該等導電線及該等導電墊之導電材料選自由銅、矽化銅、鎢、氮化鎢、鈦及氮化鈦所組成的群組。
  29. 如請求項21之半導體裝置結構，其進一步包括一單元黏著材料，該單元黏著材料將該等導電線耦合至該記憶體單元陣列之記憶體單元。
  30. 如請求項21之半導體裝置結構，其中該等導電墊之上表面與該等導電線之上表面實質上共面。
  31. 如請求項21之半導體裝置結構，其中該記憶體單元陣列包括一相變記憶體單元陣列。
  32. 一種相變記憶體裝置，其包括：相變記憶體單元，該等相變記憶體單元包括在一第一方向上藉由第一溝渠且在一第二方向上藉由第二溝渠彼此電隔離之相變記憶體單元材料；導電線，該等導電線耦合至在該第二方向上對準之相變記憶體單元；及周邊導電墊，該等周邊導電墊耦合至周邊導電接觸件，該等周邊導電墊具有與該等導電線之上表面共面之上表面。
  33. 如請求項32之相變記憶體裝置，其中該等周邊導電墊之每一者具有一上表面積，該上表面積大於耦合至該周邊導電墊之該周邊導電接觸件之一上表面積。
  34. 如請求項32之相變記憶體裝置，其進一步包括周邊溝渠，該等周邊溝渠將該等周邊導電墊相互分離。
  35. 如請求項34之相變記憶體裝置，其中使用一氮化物材料及一氧化物材料填充該等周邊溝渠。
  36. 如請求項34之相變記憶體裝置，其中使用一介電間隔物材料及一介電填充物材料填充該等周邊溝渠。
  37. 如請求項36之相變記憶體裝置，其中沿定義該等周邊溝渠之表面及該等周邊導電墊之上表面上方形成該介電間隔物材料。
  38. 如請求項32之相變記憶體裝置，其中該第一方向與該第二方向至少實質上互向正交。
  39. 如請求項32之相變記憶體裝置，其中該等導電線具有一間距，該間距小於該等周邊導電墊之一間距。
  40. 如請求項32之相變記憶體裝置，其中該等導電線及該等周邊導電墊之每一者包含相同導電材料。
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