CN105580114B - 形成具有经改善的平坦化均匀性的半导体装置与结构的方法及所得的结构与半导体装置 - Google Patents

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Abstract

本发明揭示例如相变存储器装置的半导体装置及结构，其包含耦合到外围区域中的外围导电接触件的外围导电垫。阵列区域可包含耦合到导电线的存储器单元。形成此类半导体装置及结构的方法包含从外围区域移除存储器单元材料且此后从所述阵列区域选择性地移除所述存储器单元材料的部分以界定所述阵列区域中的个别存储器单元。额外方法包含使用外围导电垫及/或所述外围导电垫上方的间隔物材料作为平坦化停止材料而平坦化所述结构。又进一步方法包含部分界定所述阵列区域中的存储器单元，此后形成外围导电接触件，且此后完全界定所述存储器单元。

Description

形成具有经改善的平坦化均匀性的半导体装置与结构的方法 及所得的结构与半导体装置
优先权主张
本申请案主张2013年9月26日申请的“形成具有经改善平坦化均匀性的半导体装置与结构的方法及其所得结构与半导体装置(METHODS OF FORMING SEMICONDUCTORDEVICES AND STRUCTURES WITH IMPROVED PLANARIZATION UNIFORMITY,AND RESULTINGSTRUCTURES AND SEMICONDUCTOR DEVICES)”的第14/038,164号美国专利申请案的申请日期的权益。
技术领域
本发明的实施例涉及形成具有经改善平坦化均匀性的包含外围区域及阵列区域的半导体装置的方法，以及通过此类方法形成的半导体装置及结构。
背景技术
许多半导体装置包含具有相对较大的外围特征(例如，控制电路)的外围区域及具有相对较小的阵列特征(例如，存储器单元)的阵列区域。在此类半导体装置的制造期间，通常例如通过执行呈化学机械平坦化(CMP)操作的形式的研磨平坦化操作而同时平坦化外围区域及阵列区域两者。例如，在形成相变存储器(PCM)装置中，在阵列区域中形成阵列特征，此后从外围区域移除用于形成阵列特征的材料(例如，单元材料)。在外围区域中形成填充物材料，且通过单一CMP操作平坦化外围区域及阵列区域两者以为形成一些外围特征作准备。
归因于在CMP操作之前外围区域中的填充物材料的厚度的非均匀性、阵列区域及外围区域的厚度的非均匀性，存在CMP操作移除阵列区域中的太多材料或太少材料的显著风险。例如，移除阵列区域中的太多材料可损害阵列特征，从而导致存储器单元材料的污染，且引起性能故障。另外，移除阵列区域中的太多材料可导致阵列特征之间的非所需电短路，其也引起性能故障。类似缺陷及故障可为移除阵列区域中的太少材料的结果。因此，期望改善在半导体装置制造中的平坦化均匀性。
附图说明
图1说明根据本发明的实施例的包含外围区域及阵列区域的半导体装置的平面视图。
图2A到16C说明根据本发明的实施例的形成半导体装置的方法。
图2A到2C说明根据本发明的实施例的半导体装置结构的横截面视图，包含半导体装置结构的外围区域的横截面视图(图2A)、通过线B-B在第一方向(即，x方向)上获取的半导体装置结构的阵列区域的横截面视图(图2B)及通过线C-C在正交于所述第一方向的第二方向(即，y方向)上获取的阵列区域的横截面视图(图2C)。图3A到16C中的每一者也说明类似的对应横截面视图。
图3A到3C说明在导电接触件上方已形成加热元件之后图2A到2C的半导体装置结构的横截面视图。
图4A到4C说明在结构上方已形成存储器单元材料及单元接触材料之后图3A到3C的半导体装置结构的横截面视图。
图5A到5C说明在已从外围区域移除存储器单元材料、单元接触材料及加热元件隔离材料之后图4A到4C的半导体装置结构的横截面视图。
图6A到6C说明在结构上方已形成第一填充物材料之后图5A到5C的半导体装置结构的横截面视图。
图7A到7C说明在已从外围区域及阵列区域移除填充物材料的部分之后图6A到6C的半导体装置结构的横截面视图。
图8A到8C说明在已从阵列区域移除化学机械平坦化(CMP)停止材料之后图7A到7C的半导体装置结构的横截面视图。
图9A到9C说明在已选择性地移除材料以形成在x方向上延伸的第一阵列沟槽之后图8A到8C的半导体装置结构的横截面视图。
图10A到10C说明在第一阵列沟槽中已形成第二间隔物材料及第二填充物材料之后图9A到9C的半导体装置结构的横截面视图。
图11A到11C说明在已形成外围导电接触件之后图10A到10C的半导体装置结构的横截面视图。
图12A到12C说明在结构上方已形成导电垫材料之后图11A到11C的半导体装置结构的横截面视图。
图13A到13C说明在已选择性地移除材料以形成在y方向上延伸的第二阵列沟槽且形成外围沟槽之后图12A到12C的半导体装置结构的横截面视图。
图14A到14C说明在第二阵列沟槽及外围沟槽中已形成第二间隔物材料及第三填充物材料之后图13A到13C的半导体装置结构的横截面视图。
图15A到15C说明在结构上方已形成阻挡材料及上接触件隔离材料之后图14A到14C的半导体装置结构的横截面视图。
图16A到16C说明在已形成上导电接触件之后图15A到15C的半导体装置结构的横截面视图。
具体实施方式
以下描述提供例如材料类型、处理技术及处理条件的具体细节以提供对本发明的实施例的全面描述。然而，所属领域一般技术人员将了解，可在不采用此类具体细节的情况下或在采用本发明中未详细描述的额外技术及过程的情况下实践本发明的实施例。实际上，可结合业界所采用的常规制造技术实践本发明的实施例。
在以下详细描述中，参考形成本发明的部分且其中通过说明展示其中可实践本发明的特定实例实施例的附图。足够详细描述此类实施例以使所属领域一般技术人员能够实践本发明。然而，可利用其它实施例，且可做出结构、材料及过程的改变而不脱离本发明的范围。本文中呈现的说明并不打算是任何特定方法、系统、装置或结构的实际视图，而仅仅是经采用以描述本发明的实施例的理想化表示。本文中呈现的图式不必按比例绘制。为了方便读者，各种图式中的类似结构或组件可保留相同或类似编号，然而，编号的类似性并不意味着所述结构或组件在大小、组合物、配置或任何其它性质方面必须相同。
除非另外指定，否则可通过包含(但不限于)以下各项的任何适合技术形成本文中描述的材料：旋涂、毯覆式涂布、化学气相沉积(CVD)、等离子体增强型CVD、原子层沉积(ALD)、等离子体增强型ALD或物理气相沉积(PVD)。取决于待形成的特定材料及结构，可通过所属领域一般技术人员选择用于沉积、生长或以其它方式形成材料的技术。虽然本文中描述且说明的材料可形成为层，但是材料不限于此且可以其它三维配置形成。
如本文中所使用，关于给定参数、性质或条件的术语“大体上”是指且包含所属领域一般技术人员将了解给定参数、性质或条件满足小变化度(例如在可接受的制造容限内)的程度。通过实例，取决于大体上满足的特定参数、性质或条件，可至少90％满足、至少95％满足或甚至至少99％满足参数、性质或条件。
如本文中所使用，词组“半导体装置结构”是指且包含用于形成半导体装置且可以或可不以其最终形式存在于半导体装置中的结构、装置或系统。例如，半导体装置结构可为在形成半导体装置或系统中所存在的中间结构或包括半导体装置或系统的至少部分的最终结构。“半导体装置结构”涵盖用于存储器、逻辑、太阳能电池、发光二极管(LED)、处理器、成像装置及可包含或可不包含一或多种半导体材料的其它装置及系统的结构。
如本文中所使用，例如“第一”、“第二”、“在…上方”、“在…下方”、“在…上”、“下伏”、“上”、“下”等的任何关系术语是用于清楚及方便地理解本发明及附图且并不意味或取决于任何特定偏好、定向或顺序，除非上下文另有清楚指示。
如本文中所使用，词组“耦合到”是指元件彼此操作地连接，例如通过直接欧姆连接或通过间接连接(例如，经由另一元件)电连接。
揭示半导体装置(例如，电阻性随机存取存储器(RRAM)装置、相变存储器(PCM)装置、导电桥接存储器装置、磁阻性随机存取存储器(MRAM)装置、NAND快闪存储器装置、动态随机存取存储器(DRAM)装置)及包含阵列区域(其具有相对紧密堆积且较小的特征)及外围区域(其包含相对较不紧密堆积且较大的特征)的结构以及形成此类装置及结构的方法。本发明的半导体装置可包含外围接触件上方的导电垫。导电垫可提供用于对准上接触件的大于外围接触件本身的表面积。另外，导电垫可通过减小在平坦化操作期间移除太少或太多材料的可能性而在半导体装置的制造期间改善半导体装置结构的平坦化。
本发明的方法可包含在完全界定阵列区域中的存储器单元之前从外围区域上方移除存储器单元材料。可在外围区域中形成外围接触件，且可在外围接触件上方及阵列区域中的存储器单元上方形成导电垫材料。可由外围区域中的导电垫材料形成导电垫，且可在形成导电垫之后平坦化结构。导电垫可提供用于平坦化操作的经改善控制的足够表面积。另外，导电垫可具有相对大于外围接触件的上表面积以用于经改善的容限及经增加的电接触区域。
虽然本文中通过实例描述的半导体装置及结构可具体参考PCM装置，但是本发明并未如此受限制且可应用于其它半导体及存储器装置。例如，本发明的实施例可实施于RRAM装置、MRAM装置、导电桥接存储器装置、NAND快闪存储器装置、DRAM装置或可得益于经改善的平坦化及本发明中描述的替代结构的任何半导体装置或系统中。
图1说明包含外围区域102及阵列区域104的半导体装置结构100的平面视图。半导体装置结构100可为同时形成于半导体衬底上的多个芯片(例如，裸片)中的单一芯片(例如，裸片)。
外围区域102可邻近阵列区域104。在一些实施例中，当以图1的角度观看时，外围区域102可邻近阵列区域104且在阵列区域104下方。然而，在其它实施例中，外围区域102可在阵列区域104的左边、右边或上方。在进一步实施例中，外围区域102可定位于阵列区域104的一个以上侧(即，两侧、三侧或全部四侧)上。因此，本发明的半导体装置结构100不限于图1中展示的特定实例布局。
为了此描述的目的，可将第一方向定义为当以图1的角度观看时的左到右方向。第一方向在本文中还可指定为x方向，如图1中所展示。可将第二方向定义为当以图1的角度观看时的上下方向。第二方向可正交于第一方向。第二方向在本文中还可指定为y方向，如图1中所展示。如在考虑以下描述之后将明白，在从图1的角度来看外围区域102未定位于阵列区域104下方的实施例中，x方向及y方向可定义为不同于图1中展示的方向的两个正交方向。因此，为了方便描述实例实施例，在本文中使用x方向及y方向，但是本发明的第一方向及第二方向不限于图1中展示的特定方向。
外围区域102可包含用于操作(例如，选择、写入、擦除、读取、编程等)阵列区域104的阵列特征(例如，存储器单元)的外围元件及特征(例如，电路)。与阵列区域104的阵列特征相比，外围区域102的外围元件可更大及/或更宽地间隔(即，可具有更大间距)。外围元件可耦合到相应阵列特征以实现其操作。
图2A到16C说明根据本发明的形成半导体装置结构(使用PCM装置作为半导体装置结构的实例)的方法的实施例。然而，如上文提及，本发明的方法可应用于其它类型的半导体装置及结构，例如RRAM装置、MRAM装置、导电桥接存储器装置、NAND快闪存储器装置及DRAM装置。
图2A到2C说明根据本发明的半导体装置结构100的横截面视图，包含半导体装置结构100的外围区域102的横截面视图(图2A)、通过线B-B在第一方向(即，x方向)上获取的半导体装置结构100的阵列区域104的横截面视图(图2B)及通过线C-C在正交于所述第一方向的第二方向(即，y方向)上获取的阵列区域104的横截面视图(图2C)。在x方向上获取的阵列区域104的横截面视图在本文中称为“x阵列104X”，且在y方向上获取的阵列区域104的横截面视图在本文中称为“y阵列104Y”。x阵列104X及y阵列104Y又统称为阵列区域104。图3A到16C中的每一者说明类似于图2A到2C的对应视图的横截面视图。
外围区域102包含用于待构建于阵列区域104中的存储器单元的操作的外围电路110。外围电路110可包含(例如)多个晶体管112(为了简单起见在图2A中只展示其中的一者)，其中的每一者可包含栅极114、栅极接触材料116、源极接触材料118、漏极接触材料120及包含(例如)半导体衬底124的掺杂(例如，n掺杂、p掺杂)区域的作用区域122。栅极114可由例如多晶硅材料的导电材料形成。栅极接触材料116、源极接触材料118及漏极接触材料120中的每一者可由例如金属材料、金属氮化物材料或金属硅化物材料的一或多种导电材料形成。作用区域隔离材料126可安置于邻近晶体管112的作用区域122之间。电介质材料128可安置成邻近栅极114且在栅极114上方以使栅极114与邻近晶体管112的栅极114电隔离，且对晶体管112提供结构支撑。可通过所属领域一般技术人员熟悉的常规工艺完成图2A中展示的程度。因此，在本发明中未提供外围电路110形成到图2A中展示的程度的细节。
图2B及2C中展示的阵列区域104可包含下导电接触件130，其例如用于读取、写入及擦除待形成于下导电接触件130上方且耦合到下导电接触件130的个别存储器单元。另外，下导电接触件130中的一或多者可提供用于电存取待形成的存储器单元串的电接触区域。下导电接触件130可包含具有足够导电性以传输电信号且施加适当电压以操作待形成的存储器单元的一种、两种或两种以上导电材料。通过非限制性实例，下导电接触件130可包含例如金属材料(例如，铜、钨)的上导电材料132及例如金属硅化物材料(例如，硅化铜、硅化钨、硅化钛)的导电粘附材料134以用于上导电材料132与下伏掺杂半导体材料(例如，硅材料)之间的经改善粘附性。当然，在本发明中包含下导电接触件130的其它配置，包含缺乏导电粘附材料134的配置。下导电接触件130可通过电介质材料128或通过不同于外围区域102中的电介质材料128的另一电介质材料彼此电隔离。
下导电接触件130可耦合到通过半导体衬底124的掺杂部分138、140界定的阵列作用区域136。例如，阵列作用区域136可各自包含第一掺杂部分138及第二掺杂部分140。第一掺杂部分138及第二掺杂部分140可具有植入于其中的离子(例如，磷离子、硼离子、砷离子、镓离子)以使电子或空穴能够响应于适当施加电压而在至少一个方向上流动通过第一掺杂部分138及第二掺杂部分140，如半导体制造的技术中已知。通过实例，第一掺杂部分138可为掺杂p型半导体材料且第二掺杂部分140可为掺杂n型半导体材料。下伏于第二掺杂部分140的半导体衬底124的部分可经掺杂或未经掺杂，使得下伏于第二掺杂部分140的半导体材料124不导电。第三掺杂部分142可定位于下导电接触件130中的至少一者(代替第一掺杂部分138)下方，例如在用于电存取待形成的存储器单元串而非用于操作特定存储器单元的下导电接触件130中的至少一者下方。例如，第三掺杂部分142可为掺杂n型半导体材料。每一作用区域136的第一掺杂部分138与第二掺杂部分140之间的界面及第三掺杂部分142与第二掺杂部分140之间的界面可界定二极管，空穴或电子可跨所述二极管在一个方向上而非相反方向上流动以选择且操作待形成的某些存储器单元。
阵列区域104的作用区域136可通过作用区域隔离材料126(其可为相同于或不同于外围区域102的作用区域隔离材料126的材料)彼此电隔离。
可通过所属领域一般技术人员熟悉的常规工艺完成图2B及2C中展示的阵列区域104的元件的形成。因此，在本发明中未提供阵列区域104及其元件形成到图2B及2C中展示的程度的细节。在一些实施例中，下导电接触件130及作用区域136可通过所谓的“间距加倍”技术形成以形成具有小于通过常规光刻技术可能形成的大小及横向间隔(例如，间距)的下导电接触件130。例如，可以小于外围区域102中的晶体管112的间距的间距形成阵列区域104的下导电接触件130。
图3A到3C说明在至少一些下导电接触件130上方已形成加热元件144之后图2A到2C的半导体装置结构100的横截面视图。加热元件144可形成于待耦合到待形成的相应存储器单元的下导电接触件130上方，如下文中将解释。加热元件144可用于改变待形成的存储器单元的相变材料的至少部分的相位。例如，加热元件144可由例如钛硅氮化物及/或氮化钛的常规加热材料形成。加热元件144可通过加热元件隔离材料146彼此电隔离。加热元件隔离材料146可为单一材料或一种以上材料，例如氧化物材料147(例如，氧化硅)及氮化物材料148(例如，氮化硅)。氧化物材料147可相同于或不同于分离下导电接触件130的电介质材料128。加热元件隔离材料146可形成于阵列区域104及外围区域102两者中。为了形成图3A到3C中展示的结构，可通过(例如)化学机械平坦化(CMP)操作移除形成加热元件144及加热元件隔离材料146的过量材料。
如图3B中所示，下导电接触件130中的至少一者可缺乏其上方的加热元件144。例如，加热元件144可不形成于图3B的中心中说明的两个下导电接触件130上方。图3B的中心中的两个下导电接触件130可用于提供对耦合到在x方向上延伸的特定第二掺杂部分140的存储器单元串的电存取，而非用于通过加热元件144耦合到个别存储器单元。
图4A到4C说明在结构上方已形成存储器单元材料150及单元接触材料152之后图3A到3C的半导体装置结构的横截面视图。在一些实施例中，导电单元粘附材料154可任选地形成于存储器单元材料150与单元接触材料152之间。存储器单元材料150可形成于加热元件144上方并耦合到加热元件144，以及可形成于加热元件隔离材料146上方。存储器单元材料150可为PCM单元材料，例如锗锑碲(GeSbTe、“GST”)。单元接触材料152可为或包含任何导电材料，例如铜、钨或氮化钨。单元粘附材料154可为提供存储器单元材料150与单元接触材料152之间的经改善化学结合的导电材料，例如氮化钛。存储器单元材料150、单元接触材料152及导电单元粘附材料154(如果存在)可形成于外围区域102及阵列区域104两者上方。
图5A到5C说明在例如通过常规光刻及化学(例如，湿式化学或干式化学)蚀刻操作已从外围区域102移除存储器单元材料150、单元接触材料152及单元粘附材料154之后图4A到4C的半导体装置结构的横截面视图。化学蚀刻操作可经裁定以从外围区域102移除至少大体上全部存储器单元材料150、单元接触材料152及单元粘附材料154。任选地，还可从外围区域102移除加热元件隔离材料146的部分或全部(例如，氮化物材料148的部分)以确保移除至少大体上全部上覆材料。
图6A到6C说明在结构上方已形成第一填充物材料156之后图5A到5C的半导体装置结构的横截面视图。第一填充物材料156可为例如氧化硅、氧化铝、氮氧化物材料等的电介质材料，使得待穿过外围区域102中的第一填充物材料156的部分(如下文中将解释)形成的外围导电接触件可通过第一填充物材料156彼此电隔离。在形成第一填充物材料156之前，可于阵列区域104中的单元接触材料152上方(及外围区域102中的电介质材料128及加热元件隔离材料146的任何剩余部分上方)形成蚀刻停止材料158且可于蚀刻停止材料158上方形成CMP停止材料160。第一填充物材料156可形成于CMP停止材料160上方。由于待形成于外围区域102中的外围导电接触件还可延伸穿过蚀刻停止材料158及CMP停止材料160，所以蚀刻停止材料158及CMP停止材料160还可由电介质材料形成以维持待形成的外围导电接触件的电隔离。例如，蚀刻停止材料158可为氧化物材料(例如，氧化硅、氧化铝)且CMP停止材料160可为电介质氮化物材料(例如，氮化硅)。
图7A到7C说明在从外围区域102及阵列区域104已移除第一填充物材料156的部分之后图6A到6C的半导体装置结构的横截面视图。例如，结构可经受CMP操作以从阵列区域104移除至少大体上全部第一填充物材料156，而第一填充物材料156的部分可保留于外围区域102中，如图7A到7C中所示。CMP停止材料160可提供CMP操作的停止以用于对CMP操作进行的深度的简化控制。例如，CMP操作可经裁定以在CMP垫及浆液已从CMP停止材料160上方移除材料之后减慢或停止而不大体上移除CMP停止材料160的部分，如CMP操作的技术中已知。在CMP操作之后，外围区域102及阵列区域104两者的上表面可至少大体上共面。
图8A到8C说明在从阵列区域102已移除CMP停止材料160之后图7A到7C的半导体装置结构的横截面视图。可通过(例如)材料移除操作而移除CMP停止材料160，所述材料移除操作选择性地移除CMP停止材料160而不大体上移除阵列区域104的蚀刻停止材料158的部分及/或保持外围区域102的第一填充物材料156的部分。通过实例且非限制，经执行以从阵列区域102移除CMP停止材料160的材料移除操作可为化学蚀刻操作，例如干式蚀刻操作或湿式蚀刻操作，如半导体制造的技术中已知。
图9A到9C说明在已选择性地移除材料以形成在x方向上延伸的第一阵列沟槽162之后图8A到8C的半导体装置结构的横截面视图。特定地说，可移除蚀刻停止材料158、单元接触材料152、单元粘附材料154(如果存在)、存储器单元材料150、加热元件隔离材料146及加热元件144的部分以形成第一阵列沟槽162。可通过常规光刻技术(例如通过在未经移除的阵列区域104的部分上方形成掩模材料且图案化所述掩模材料以在待移除的阵列区域104的部分上方的掩模材料中形成开口)形成第一阵列沟槽162。可通过掩模材料中的开口执行各向异性材料移除(例如，干式蚀刻)操作以移除足够材料而形成第一阵列沟槽162。如图9B及9C中所示，第一阵列沟槽162可在y阵列104Y中往页面内外延伸且在x阵列104X中左右延伸。因此，第一阵列沟槽162可在x方向上延伸。
在一些实施例中，任选地，可使用所谓的“间距加倍”技术形成第一阵列沟槽162以依小于仅仅通过常规光刻技术可能形成的间距(即，大小及间隔)形成第一阵列沟槽162。在半导体制造的技术中已知“间距加倍”技术且因此在本发明中未详细描述。简而言之，“间距加倍”操作可包含使用常规光刻形成且图案化掩模材料的特征(例如，线)，此后可在经图案化的掩模材料的侧壁上形成间隔物材料。可移除掩模材料而保留间隔物材料，从而针对最初由常规光刻形成的每一个特征形成两个特征(由剩余间隔物材料界定)。剩余间隔物材料可用作用于在阵列区域104中以小于仅仅通过常规光刻技术可能将形成的间距形成元件(例如，柱及沟槽)的掩模。当然，在一些实施例中且取决于阵列区域104中的特征的所需间距，可不采用“间距加倍”技术，且可仅仅采用常规光刻技术以形成第一阵列沟槽162。
第一阵列沟槽162的形成可部分(但非完全)界定待由剩余单元接触材料152、存储器单元材料150及加热元件144形成的存储器单元。如下文中将详细解释，可在外围区域102中形成额外特征之后完成通过移除单元接触材料152及存储器单元材料150的额外部分而完全界定存储器单元。
在移除材料以形成第一阵列沟槽162之后，可在界定第一阵列沟槽162的侧壁上形成第一间隔物材料164。第一间隔物材料164可为电介质材料，例如氮化物(例如，氮化硅)材料。可通过在半导体装置结构上方保形地沉积第一间隔物材料164而形成第一间隔物材料164，使得第一间隔物材料164覆盖阵列区域104中的蚀刻停止材料158的上表面、外围区域102中的第一填充物材料156的上表面、界定第一阵列沟槽162的单元接触材料152、单元粘附材料154、存储器单元材料150及加热元件隔离材料146的侧壁以及分离下导电接触件130且界定第一阵列沟槽162的底部的电介质材料128的上表面。接着，可通过执行各向异性材料移除(例如，干式蚀刻)操作而从水平表面(例如，蚀刻停止材料158的上表面、第一填充物材料156的上表面、电介质材料128的上表面)移除第一间隔物材料164的部分。在各向异性材料移除操作之后，第一间隔物材料164可至少大体上只保留于界定第一阵列沟槽162的侧壁上，如图9C中所示。
图10A到10C说明在第一阵列沟槽162中已形成第二填充物材料166之后图9A到9C的半导体装置结构的横截面视图。第二填充物材料166可为例如氧化物(例如，氧化硅、氧化铝)材料或氮化物(例如，氮化硅)材料的电介质材料。通过实例且非限制，在一些实施例中，第二填充物材料166可为与蚀刻停止材料158相同的材料。在第二填充物材料166形成于第一阵列沟槽162中之后，图10A到10C中展示的半导体装置结构可经平坦化以移除过量的第二填充物材料166且提供具有大体上平面上表面的半导体装置结构。在CMP操作之后，外围区域102及阵列区域104两者的上表面可为至少大体上共面。平坦化可通过(例如)CMP操作或化学蚀刻操作执行。
图11A到11C说明在已形成外围导电接触件168之后图10A到10C的半导体装置结构的横截面视图。可通过掩模从外围区域102选择性地移除材料以形成穿过第一填充物材料156、CMP停止材料160、蚀刻停止材料158、加热元件隔离材料146及电介质材料128的接触孔170。可通过执行各向异性蚀刻(例如，干式蚀刻)操作而移除材料，所述各向异性蚀刻操作可经裁定以移除所需材料而不大体上移除栅极接触材料116、源极接触材料118及漏极接触材料120的部分。例如，栅极接触材料116、源极接触材料118及漏极接触材料120中的每一者可由例如硅化钴的导电材料形成。可选择用于形成接触孔170的蚀刻化学物以与第一填充物材料156、CMP停止材料160、蚀刻停止材料158、加热元件隔离材料146及电介质材料128的部分反应且移除所述部分，而不大体上与栅极接触材料116、源极接触材料118及漏极接触材料120的导电材料反应或移除所述导电材料。因此，栅极接触材料116、源极接触材料118及漏极接触材料120的导电材料可通过接触孔170暴露。
在形成接触孔170之后，导电材料(例如，金属、金属硅化物、金属氮化物)可形成于接触孔170内以形成可电耦合到相应栅极接触材料116、源极接触材料118及漏极接触材料120的外围导电接触件168。通过实例且非限制，用于形成外围导电接触件168的导电材料可包含钛、钨、铜、氮化钛、氮化钨及硅化铜中的一或多者。在一个实施例中，外围导电接触件168可由钨材料形成。外围导电接触件168的导电材料可至少大体上完全填充接触孔170。
外围导电接触件168的形成可使过量导电材料留在第一填充物材料156及蚀刻停止材料158上方(见图10A到10C)。例如通过CMP操作移除过量导电材料以及第一填充物材料156的至少部分及阵列区域104中的至少大体上全部蚀刻停止材料158。CMP操作可暴露阵列区域104中的单元接触材料152。CMP操作还可移除形成外围导电接触件168之间的电短路的导电材料以使外围导电接触件168彼此电隔离。因此，外围导电接触件168的上暴露表面可至少大体上与单元接触材料152的上暴露表面共面。
图12A到12C说明在结构上方已形成导电垫材料172之后图11A到11C的半导体装置结构的横截面视图。导电垫材料172可经形成且电耦合到外围区域102中的外围导电接触件168及阵列区域104中的单元接触材料152。通过非限制性实例，导电垫材料172可为或包含铜、硅化铜、钨、氮化钨、钛及氮化钛中的一或多者。
替代地，在一些实施例中，可改变上文关于图10A到12C描述的至少一些操作的顺序。通过实例，在一些实施例中，图10A到10C中展示的半导体装置结构可经受CMP操作以移除阵列区域104中的蚀刻停止材料158及(任选地)外围区域102中的第一填充物材料156的部分以暴露阵列区域104中的单元接触材料152。接着，可通过在外围区域中形成接触孔170且使用导电材料填充接触孔170以形成外围导电接触件168而形成图12A到12C中展示的半导体装置结构。过量导电材料可保留于结构上方(包含外围区域102及阵列区域104中)以形成导电垫材料172而不以上文关于图11A到11C描述的方式移除过量导电材料。可使用此类替代实施例以减少制造时间、成本及/或材料，然而可在其它实施例中使用上文关于图10A到12C最初描述的过程，例如用于经改善的过程控制。
图13A到13C说明在已选择性地移除材料以形成在y方向上延伸的第二阵列沟槽174及外围沟槽176之后图12A到12C的半导体装置结构的横截面视图。导电垫178可彼此隔离且由外围区域102中的外围沟槽176界定。导电线182可彼此隔离且由阵列区域104中的第二阵列沟槽174界定。第二阵列沟槽174的形成可完成阵列区域104中的存储器单元184的界定。
常规光刻、“间距加倍”技术或其组合可用于形成第二阵列沟槽174。为了形成第二阵列沟槽174，可(通过例如各向异性干式蚀刻操作)通过掩模选择性地移除导电垫材料172、单元接触材料152、单元粘附材料154及存储器单元材料150的部分。在一些实施例中，还可移除第一阵列沟槽162中的第一间隔物材料164及第二填充物材料166的部分，其剩余部分展示在图13C的y阵列104Y中。在其它实施例中，在第二阵列沟槽174的形成期间可不移除第一间隔物材料164及第二填充物材料166中的一者或两者。因此，在此类实施例中，用于形成第二阵列沟槽174的材料移除操作可经裁定以选择性地移除导电垫材料172、单元接触材料152、单元粘附材料154及存储器单元材料150的部分而不移除第一间隔物材料164及第二填充物材料166的部分。
为了控制第二阵列沟槽174的深度，用于形成第二阵列沟槽174的材料移除操作可经裁定而不大体上移除加热元件隔离材料146的部分或材料移除操作可经计时以按需在至少大体上移除材料之后停止在所需深度处。在其中材料移除操作经裁定而不大体上移除加热元件隔离材料146的部分的实施例中，加热元件隔离材料146可用作蚀刻停止材料。
如图13B中所示，第二阵列沟槽174中的至少一者可具有不同于其它第二阵列沟槽174的大小。例如，在图13B中的x阵列的视图中，中心第二阵列沟槽174可相对较大(例如，在x方向上)以容纳待形成且耦合到两个中心下导电接触件130的一或多个导电存取接触件，以电存取存储器单元184的串186，如下文中将解释。
在形成第二阵列沟槽174之后，阵列区域104中的导电垫材料172的剩余部分可界定用于选择及操作某些存储器单元184的导电线182(例如，数字线、位线)。导电线182可在y方向上延伸且耦合到单元接触材料152的多个剩余部分，如图13B及13C中所示。
第一阵列沟槽162及第二阵列沟槽174可在至少大体上正交方向上(例如，分别在x方向及y方向上)延伸且可界定存储器单元184(例如，PCM单元)的阵列。阵列的每一存储器单元184可包含存储器单元材料150的部分、加热元件144及单元接触材料152的部分。在一些实施例中，每一存储器单元184还可包含单元粘附材料154的部分。
存储器单元184中的每一者可耦合到相应下导电接触件130及相应导电线182。存储器单元184的特定串186可由在x方向上对准且通过接触件130、第一掺杂部分138及第二掺杂部分140彼此耦合的存储器单元184界定。例如，图13B的x阵列104X中展示的四个存储器单元184可为单一串186的至少部分。归因于存在形成于第一掺杂部分138与第二掺杂部分140之间的界面处的二极管，可抑制电信号在特定串186的存储器单元184之间传递。串186中的每一者可在第一方向(例如，x方向)上延伸且导电线182中的每一者可在第二正交方向(例如，y方向)上延伸。因此，可通过在特定存储器单元184处相交(从半导体装置结构的平面视图的角度，即，从图13A到13C的页面的顶部朝向页面的底部)的特定导电线182与特定串186之间施加适当电压而选择且操作(例如，写入到、从其读取、擦除)所述特定存储器单元184。
导电垫178可由在形成外围沟槽176之后保留于外围区域102中的导电垫材料172界定。导电垫材料172的部分及(任选地)第一填充物材料156的部分可通过掩模(通过例如光刻及各向异性蚀刻操作)而被选择性地移除以形成外围沟槽176及导电垫178。导电垫178可具有比相应外围导电接触件168的上表面积相对大的暴露上表面积。因此，导电垫178可提供用于与待形成的相应上外围接触件耦合且用于经改善的平坦化控制的相对较大区域，如下文中将解释。
为了控制外围沟槽176的深度，用于形成外围沟槽176的材料移除操作可经裁定而不大体上移除CMP停止材料160的部分，或材料移除操作可经计时以按需在至少大体上移除材料之后停止在所需深度处。在其中材料移除操作经裁定而不大体上移除CMP停止材料160的部分的实施例中，CMP停止材料160可用作蚀刻停止材料。
用于形成外围区域102中的外围沟槽176的材料移除操作可为用于形成阵列区域104中的第二阵列沟槽174的相同材料移除操作。因此，在一些实施例中，可同时形成外围沟槽176及第二阵列沟槽174。在其它实施例中，用于形成外围沟槽176的材料移除操作可为在不同于用于形成第二阵列沟槽174的时间执行的不同材料移除操作。
图14A到14C说明在第二阵列沟槽174及外围沟槽176中已形成第二间隔物材料188及第三填充物材料190之后图13A到13C的半导体装置结构的横截面视图。第二间隔物材料188可保形地形成(例如，沉积)于外围沟槽176内(例如，沿着界定外围沟槽176的表面，例如导电垫178及第一填充物材料156的侧壁及CMP停止材料160的暴露表面)、导电垫178的上表面上方、第二阵列沟槽174内(例如，沿着界定第二阵列沟槽174的表面，例如导电线182、单元接触材料152、单元粘附材料154、存储器单元材料150、第二填充物材料166及第一间隔物材料164的侧壁及加热元件隔离材料146的暴露表面)及导电线182的上表面上方。通过实例且非限制，第二间隔物材料188可为与形成于第一阵列沟槽162中的第一间隔物材料164(见图9C)相同或类似的材料，例如电介质材料(例如，氮化物材料、氮化硅材料)。
第三填充物材料190接着可形成于第二间隔物材料188上方以至少大体上填充外围沟槽176及第二阵列沟槽174。第三填充物材料190可为电介质材料，例如氧化物(例如，氧化硅)或氮化物(例如，氮化硅)材料。第三填充物材料190的材料可为与第二填充物材料166相同或类似的材料，或第三填充物材料190可不同于第二填充物材料166。
在形成第三填充物材料190之后，过量第三填充物材料190还可至少部分覆盖导电垫178上方及导电线182上方的第二间隔物材料188。可从导电垫178上方及导电线182上方的第二间隔物材料188移除此过量第三填充物材料190，如图14A到14C中所示。例如，可执行平坦化操作(例如，CMP操作)以移除过量第三填充物材料190，从而使第三填充物材料190仅留在外围沟槽176及第二阵列沟槽190内。
在一些实施例中，经采用以移除过量第三填充物材料190的平坦化操作可利用第二间隔物材料188的上表面作为停止材料，如图14A到14C中所示。在其它实施例中，平坦化操作可利用导电垫178及导电线182的上表面作为停止材料。在任一情况中，相较于缺乏导电垫178的常规方法(例如，在完全界定的存储器单元184上方执行平坦化时)，与第二间隔物材料188的上表面积相关联的导电垫178及导电线182的上表面积提供足够大的平坦化(例如，CMP)停止材料以实现经改善的平坦化均匀性。此经改善的平坦化均匀性可减小或甚至消除过度平坦化(over-planarization)或平坦化不足(under-planarization)及所得故障的发生。
图15A到15C说明在结构上方已形成阻挡材料192及上接触件隔离材料194之后图14A到14C的半导体装置结构的横截面视图。阻挡材料192可为或包含(例如)氮化物(例如，氮化硅)材料、碳化物材料、另一低k材料或其组合。可存在阻挡材料192以保护阻挡材料192下方的特征及材料(例如，存储器单元184)免受原本可归因于来自待形成的上导电接触件的材料(例如，离子)的迁移而发生的污染。阻挡材料192可形成于第三填充物材料190上方及导电垫178及导电线182上方以及(任选地)第二间隔物材料188上方(如果在上文关于图14A到14C描述的平坦化之后存在于导电垫178及导电线182上方)。上接触件隔离材料194可形成于阻挡材料192上方且可为电介质材料，例如氧化物材料(例如，氧化硅材料)。
图16A到16C说明在已形成上导电接触件198、200之后图15A到15C的半导体装置结构的横截面视图。图16A到16C的半导体装置结构可为完整半导体装置250的部分。
为了形成上导电接触件(包含上外围导电接触件198及上阵列导电接触件200)，可形成穿过上接触件隔离材料194、阻挡材料192及第二间隔物材料188(如果存在于导电垫178及/或导电线182上方)而到导电垫178及导电线182的上接触件开口196。可通过穿过掩模选择性地移除上接触件隔离材料194、阻挡材料192及第二间隔物材料188(如果存在)的部分(例如通过执行各向异性蚀刻操作)而形成上接触件开口196。相较于上接触件隔离材料194、阻挡材料192及第二间隔物材料188，导电垫178及导电线182的材料可提供蚀刻选择性，使得导电垫178及导电线182可用作用于经改善的蚀刻控制的蚀刻停止材料。此外，导电垫178可提供相对大于外围导电接触件168单独所提供的上表面积，此可简化容限及上接触件开口196与下伏特征的对准。另外，导电垫178的经增加表面积可提供用于上外围导电接触件198与导电垫178之间的充分欧姆接触的经增加接触区域。
上接触件开口196可至少部分填充有导电材料(例如，铜、钨、钛)以形成上导电接触件198、200。如图16A到16C中所示，上导电接触件198、200可呈线(如阵列区域104中展示的上阵列导电接触件200)、插塞(如外围区域102中展示的上外围导电接触件198)或线及插塞两者的形式。上阵列导电接触件200可连同导电线182一起用作数字线(例如，位线)。上外围导电接触件198可用作用于操作例如晶体管112的外围特征的接触件。另外或替代地，至少一些上外围导电接触件198可操作地连接到阵列特征(例如，存储器单元184)以操作阵列特征(例如，传输电信号到阵列特征或从阵列特征接收电信号)。
在一些实施例中，一或多个存储器串接触件202可以类似于上导电接触件198、200的方式形成且耦合到存储器单元184的一或多个串186。当然，如所属领域一般技术人员将了解，可执行额外操作以形成一或多个存储器串接触件202，例如在上接触件隔离材料194及上导电接触件198、200上方形成另一电介质填充物材料且形成穿过所述另一电介质填充物材料的一或多个接触件开口。通过实例且非限制，如图16B中所示，单一存储器串接触件202可经形成且耦合到x阵列104X的中心中展示的两个下导电接触件130。替代地，两个单独的存储器串接触件202可经形成且分别耦合到两个中心下导电接触件130。
因此，在本发明的一些实施例中，形成半导体装置的方法可包含在半导体装置结构的外围区域及阵列区域中形成存储器单元材料。可从外围区域移除存储器单元材料。在从外围区域移除存储器单元材料之后，可从阵列区域移除存储器单元材料的部分以界定阵列区域中的个别存储器单元。
在额外实施例中，本发明包含形成半导体装置结构的方法。根据此类方法，可形成导电垫材料，将所述导电垫材料耦合到半导体装置结构的外围区域中的外围导电接触件，且耦合到半导体装置结构的阵列区域中的存储器单元材料。可选择性地移除导电垫材料的部分以界定外围区域中的导电垫且界定阵列区域中的导电线。可在导电垫及导电线上方形成间隔物材料，且可使用导电垫材料及导电线以及间隔物材料中的至少一者作为平坦化停止材料而平坦化半导体装置结构。
本发明的进一步实施例包含形成相变存储器装置的方法，所述方法包含在阵列区域中形成相变存储器单元材料。可形成第一阵列沟槽且所述第一阵列沟槽可在第一方向上延伸穿过相变存储器单元材料以部分界定阵列区域中的相变存储器单元。在形成第一阵列沟槽之后，可形成外围导电接触件且将其耦合到外围晶体管的相应部分。在形成外围导电接触件之后，可形成第二阵列沟槽且所述第二阵列沟槽可在不同于第一方向的第二方向上延伸穿过相变存储器单元材料以完全界定阵列区域中的相变存储器单元。
如图16A到16C中所示，本发明的半导体装置250可包含外围区域102及阵列区域104。外围区域102可包含经配置以控制及/或操作阵列区域104中的特征的外围特征，例如一或多个晶体管112。另外，外围区域102可包含分别耦合到栅极接触材料116、源极接触材料118及漏极接触材料120的外围导电接触件168。外围导电接触件168可延伸穿过电介质材料128、加热元件隔离材料146(例如，氮化物材料148)、蚀刻停止材料158、CMP停止材料160及第一填充物材料156中的一或多者。可具有比相应外围导电接触件168的上表面积大的上表面积的导电垫178可耦合到外围导电接触件168。导电垫178可定位于第一填充物材料156上方，通过外围沟槽176界定且彼此隔离并与外围沟槽176内的第二间隔物材料188及第三填充物材料190隔离。上外围导电接触件198可耦合到导电垫178且可通过阻挡材料192及上接触件隔离材料194彼此隔离。
在阵列区域104中，存储器单元184(例如，相变存储器单元)可包含相应加热元件144、耦合到加热元件144的存储器单元材料150(例如，相变存储器单元材料)及耦合到存储器单元材料150的单元粘附材料154及/或单元接触材料152。可包含氧化物材料147及氮化物材料148中的一者或两者的加热元件隔离材料146可使加热元件144彼此电隔离。存储器单元184中的每一者可耦合到下导电接触件130的相应者。存储器单元184的串186可由穿过第一掺杂部分138耦合到共同第二掺杂部分140且在第一方向(例如，x方向)上对准的存储器单元184界定。第三掺杂部分142还可耦合到串186及相应下导电接触件130以例如通过使用通过相应下导电接触件130耦合到第三掺杂部分142的一或多个存储器串接触件202而选择且存取所述串186。导电线182(例如，数字线、位线)可通过相应单元接触材料152耦合到在第二方向(例如，y方向)上对准的存储器单元184。导电线182可至少大体上与导电垫178共面，且可由与导电垫178相同的导电材料形成。存储器单元184可通过可在x方向上延伸的第一阵列沟槽162内的第一间隔物材料164及第二填充物材料166以及可在y方向上延伸的第二阵列沟槽174内的第二间隔物材料188及第三填充物材料190彼此隔离。上阵列导电接触件200可耦合到导电线182且可通过第二间隔物材料188、阻挡材料192及上接触件隔离材料194而彼此隔离。
因此，本发明的实施例包含半导体装置结构，所述半导体装置结构包含外围区域及阵列区域。所述外围区域可包含：外围导电接触件，其耦合到至少一个晶体管；导电垫，其包括导电材料，所述导电垫耦合到相应外围导电接触件，所述导电垫各自具有比与其耦合的外围导电接触件的上表面积大的上表面积；及外围沟槽，其使所述导电垫分离。所述阵列区域可包含存储器单元阵列及各自耦合到所述存储器单元阵列的存储器单元的导电线，所述导电线包括与所述外围区域中的所述导电垫相同的导电材料。
本发明的额外实施例包含相变存储器装置。根据此类实施例的相变存储器装置可包含相变存储器单元，所述相变存储器单元包括在第一方向上通过第一沟槽且在第二方向上通过第二沟槽彼此电隔离的相变存储器单元材料。导电线可耦合到在第二方向上对准的相变存储器单元。外围导电垫可耦合到外围导电接触件，外围导电垫与导电线共面。
本发明的实施例可实现半导体装置结构(例如具有阵列区域(其具有相对紧密堆积的特征)及外围区域(其具有相对较不紧密堆积的特征)的半导体装置结构)的经改善平坦化均匀性。例如，形成于外围区域中的导电垫及形成于阵列区域中的导电线可提供用作CMP停止材料的材料的相对较大表面积。经改善的平坦化均匀性可减小或甚至消除归因于在制造常规结构中过度平坦化或平坦化不足的故障。相较于包含直接耦合到下导电接触件的上导电接触件而无相对较大导电垫的常规结构，导电垫还可提供用于待耦合到其的上导电接触件的相对较大表面积。
在上文中描述且在附图中说明的本发明的实施例不限制本发明的范围，这是因为此类实施例仅仅是本发明的实施例的实例。本发明是由随附权利要求书及其合法等效物界定。任何等效实施例处于本发明的范围内。实际上，所属领域一般技术人员从所述描述将显而易见除本文中展示且描述的修改之外的本发明的各种修改(例如所描述元件的替代有用组合)。此类修改及实施例还属于随附权利要求书及其合法等效物的范围内。

Claims (18)

1.一种形成半导体装置的方法，其包括：
在半导体装置结构的外围区域中及阵列区域中形成存储器单元材料；
从所述外围区域移除所述存储器单元材料；及
在从所述外围区域移除所述存储器单元材料之后：
从所述阵列区域选择性地移除所述存储器单元材料的部分以界定所述阵列区域中的个别存储器单元，其包含：
形成在第一方向上延伸的第一阵列沟槽；及
形成在不同于所述第一方向的第二方向上延伸的第二阵列沟槽；
在所述外围区域中形成电介质填充物材料；及
平坦化所述外围区域中的所述电介质填充物材料。
2.根据权利要求1所述的方法，其中形成存储器单元材料包括形成相变存储器单元材料。
3.根据权利要求1所述的方法，其进一步包括：
在所述外围区域中形成穿过所述电介质填充物材料的接触孔；及
使用导电材料填充所述接触孔以形成外围导电接触件。
4.根据权利要求3所述的方法，其进一步包括在所述外围导电接触件上形成导电垫，所述导电垫耦合到所述外围导电接触件，所述导电垫各自具有比耦合到其的外围导电接触件的上表面积相对大的上表面积。
5.根据权利要求1所述的方法，其中所述第二方向与所述第一方向正交。
6.根据权利要求5所述的方法，其进一步包括在形成所述第一阵列沟槽之后且在形成所述第二阵列沟槽之前在所述外围区域中形成外围接触件。
7.一种形成半导体装置结构的方法，其包括：
在半导体装置结构的外围区域中及阵列区域中形成存储器单元材料；
从所述外围区域移除所述存储器单元材料；
在从所述外围区域移除所述存储器单元材料之后，从所述阵列区域选择性地移除所述存储器单元材料的部分以界定所述阵列区域中的个别存储器单元，其包含：
形成在第一方向上延伸的第一阵列沟槽；及
形成在不同于所述第一方向的第二方向上延伸的第二阵列沟槽；
形成耦合到所述半导体装置结构的所述外围区域中的外围导电接触件且耦合到所述半导体装置结构的所述阵列区域中的所述存储器单元材料的导电垫材料；
选择性地移除所述导电垫材料的部分以界定所述外围区域中的导电垫且界定所述阵列区域中的导电线；
在所述导电垫及所述导电线上方形成间隔物材料；及
使用所述导电垫材料及导电线以及所述间隔物材料中的至少一者作为平坦化停止材料而平坦化所述半导体装置结构。
8.根据权利要求7所述的方法，其中形成耦合到存储器单元材料的导电垫材料包括通过单元接触材料及单元粘附材料中的至少一者将所述导电垫材料耦合到所述存储器单元材料。
9.根据权利要求7所述的方法，其进一步包括在所述间隔物材料上方形成填充物材料，其中平坦化所述半导体装置结构包括移除所述导电垫及导电线上方的所述填充物材料的部分。
10.根据权利要求7所述的方法，其中选择性地移除所述导电垫材料的部分包括形成沟槽，且所述方法进一步包括使用所述间隔物材料及填充物材料中的至少一者填充所述沟槽。
11.根据权利要求10所述的方法，其中使用所述间隔物材料及填充物材料中的至少一者填充所述沟槽包括使用氮化物间隔物材料及氧化物填充物材料中的至少一者填充所述沟槽。
12.根据权利要求7所述的方法，其中形成在第一方向上延伸的第一阵列沟槽包含在形成所述导电垫材料之前形成所述第一阵列沟槽。
13.根据权利要求12所述的方法，其中形成在不同于所述第一方向的第二方向上延伸的第二阵列沟槽包含在形成所述导电垫材料之后形成所述第二阵列沟槽。
14.根据权利要求7所述的方法，其进一步包括形成分别耦合到所述导电垫及所述导电线的上导电接触件。
15.一种形成相变存储器装置的方法，其包括：
在半导体装置结构的外围区域中及阵列区域中形成相变存储器单元材料；
从所述外围区域移除所述相变存储器单元材料；
在从所述外围区域移除所述相变存储器单元材料之后，在所述外围区域中形成电介质填充物材料；
平坦化所述外围区域中的所述电介质填充物材料；及
在平坦化所述外围区域中的所述电介质填充物材料之后，从所述阵列区域选择性地移除所述相变存储器单元材料的部分以界定所述阵列区域中的个别存储器单元，其中从所述阵列区域选择性地移除所述相变存储器单元材料的部分以界定个别存储器单元包含：
形成在第一方向上延伸穿过所述相变存储器单元材料的第一阵列沟槽，以部分地界定所述阵列区域中的相变存储器单元；
在形成所述第一阵列沟槽之后，形成耦合到外围晶体管的各个部分的外围导电接触件；及
在形成所述外围导电接触件之后，形成在不同于所述第一方向的第二方向上延伸穿过所述相变存储器单元材料的第二阵列沟槽，以完全界定所述阵列区域中的所述相变存储器单元。
16.根据权利要求15所述的方法，其进一步包含在完全界定的相变存储器单元上执行化学机械化平坦CMP操作。
17.根据权利要求16所述的方法，其进一步包含形成耦合到所述外围导电接触件的导电垫，以及形成耦合到所述相变存储器单元的导电线，其中在所述完全界定的相变存储器单元上执行CMP操作包含使用所述导电垫和所述导电线中的至少一者作为CMP停止。
18.根据权利要求15所述的方法，其进一步包含使用安置在所述第一阵列沟槽和所述第二阵列沟槽内的氮化物材料和氧化物材料中的至少一者使邻近的相变存储器单元彼此电隔离。
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