CN109075190A - 阵列内穿存储器级通孔结构及其制备方法 - Google Patents

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Abstract

本发明公开了一种半导体结构，所述半导体结构包括存储器级组件，所述存储器级组件定位在基板上方并且包括至少一个交替堆叠和垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构。所述至少一个交替堆叠中的每一者包括相应绝缘层和相应导电层的交替层，并且在所述至少一个交替堆叠中的所述导电层中的每一者包括相应的开口，由此使得定位在所述开口中的相应间隔物电介质部分的外围接触所述相应导电层的侧壁。至少一个穿存储器级通孔结构垂直延伸穿过所述间隔物电介质部分和所述绝缘层中的每一者。

Description

阵列内穿存储器级通孔结构及其制备方法
相关申请
本申请要求于2016年6月8日提交的美国非临时申请序列号15/176,674的优先权，其全部内容以引用方式并入本文中。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及三维非易失性存储器器件诸如垂直NAND串和其他三维器件及其制备方法。
背景技术
最近，已经提出使用有时称为Bit Cost Scalable(BiCS)(位成本可缩放)架构的三维(3D)堆叠存储器堆叠结构的超高密度存储器器件。例如，3DNAND堆叠存储器器件可以由交替的绝缘材料和间隔物电介质层堆叠的阵列形成，所述绝缘材料和间隔物电介质层形成为导电层或者用导电层代替。存储器开口穿过交替堆叠形成，并且填充有存储器堆叠结构，存储器堆叠结构中的每一者包括垂直存储器元件堆叠和垂直半导体沟道。包括交替堆叠和存储器堆叠结构的存储器级组件在基板上方形成。导电层可以用作3DNAND堆叠存储器器件的字线，并且覆盖存储器堆叠结构阵列的位线可以连接到垂直半导体沟道的漏极侧端。
随着三维存储器器件缩小到更小的器件尺寸，外围器件的器件面积可占据总芯片面积的很大一部分。因此，期望一种提供各种外围器件诸如字线驱动电路而不显著增加总芯片尺寸的方法。此外，存储器堆叠结构阵列中的有效功率分配网络可以提高三维存储器器件的性能。还期望一种增强功率分配而不过度增加半导体芯片的占用面积的方法。
发明内容
根据本公开的一个方面，提供了一种半导体结构，这种半导体结构包括：存储器级组件，其位于基板上方并且包括垂直延伸穿过该至少一个交替堆叠的至少一个交替堆叠和存储器堆叠结构，其中该至少一个交替堆叠中的每一者包括相应绝缘层和相应导电层的交替层，并且在该至少一个交替堆叠中的导电层中的每一者包括相应的开口，由此使得位于开口中的相应间隔物部分的外围接触相应导电层的侧壁；以及至少一个穿存储器电介质级通孔结构，其垂直延伸穿过间隔物电介质部分和绝缘层中的每一者。
根据本公开的另一方面，提供了一种形成半导体结构的方法。垂直延伸穿过该至少一个交替堆叠的至少一个交替堆叠和存储器堆叠结构在基板上方形成。所述至少一个交替堆叠中的每一者包括相应绝缘层和相应牺牲材料层的交替层，该牺牲材料层包括具有与相应绝缘层不同成分的电介质材料。横向凹部通过根据绝缘层选择性地移除牺牲材料层的部分来形成。在该至少一个交替堆叠内的牺牲材料层的保留部分构成间隔物电介质部分。至少一个穿存储器级通孔结构穿过在该至少一个交堆叠内的间隔物电介质部分中的每一者和绝缘层中的每一者形成。在一个实施方案中，该至少一个穿存储器级通孔结构从包括存储器级组件的最顶面的第一水平平面至少垂直延伸到包括存储器级组件的最底面的第二水平平面。
附图说明
图1是根据本公开的实施方案的示例性结构的垂直剖视图，这是在半导体基板上形成半导体器件、至少一个下级电介质层和下级金属互连结构之后的结构。
图2A是根据本公开的实施方案的示例性结构的垂直剖视图，这是在形成平面半导体材料层、第一绝缘层和第一间隔物层的第一层级交替堆叠、第一层级存储器电介质开口和第一层级支撑开口以及第一层级牺牲开口填充部分之后的结构。
图2B是沿着图2A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图2A的垂直剖视图的平面。
图3是根据本公开的实施方案的示例性结构的垂直剖视图，这是在形成第二绝缘层和第二间隔物电介质层的第二层级交替堆叠、第二层级存储器开口和第二层级支撑开口并且移除第一层级牺牲开口填充部分之后的结构。
图4A是根据本公开的实施方案的在形成存储器堆叠结构、支撑柱结构和接触级电介质层之后的示例性结构的垂直剖视图。
图4B是沿着图4A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图4A的垂直剖视图的平面。
图4C是沿着图4A中的水平面C—C’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图4A的垂直剖视图的平面。
图5A是根据本公开的实施方案的在形成接触沟槽之后的示例性结构的垂直剖视图。
图5B是沿着图5A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图5A的垂直剖视图的平面。
图5C是沿着图5A中的水平面C—C’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图5A的垂直剖视图的平面。
图6A是根据本公开的实施方案的通过移除间隔物电介质层形成凹部之后的示例性结构的垂直剖视图。
图6B是沿着图6A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图6A的垂直剖视图的平面。
图6C是沿着图6A中的水平面C—C’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图6A的垂直剖视图的平面。
图7A是根据本公开的实施方案的在背面凹部中形成导电层之后的示例性结构的垂直剖视图。
图7B是沿着图7A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图7A的垂直剖视图的平面。
图7C是沿着图7A中的水平面C—C’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图7A的垂直剖视图的平面。
图8A是根据本公开的实施方案的在形成绝缘间隔物和背面接触结构之后的示例性结构的垂直剖视图。
图8B是沿着图8A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图8A的垂直剖视图的平面。
图8C是沿着图8A中的水平面C—C’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图8A的垂直剖视图的平面。
图9A是根据本公开的实施方案的在形成穿存储器级通孔腔体之后的示例性结构的垂直剖视图。
图9B是沿着图9A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图9A的垂直剖视图的平面。
图9C是沿着图9A中的水平面C—C’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图9A的垂直剖视图的平面。
图10A是根据本公开的实施方案的在形成穿存储器级通孔结构之后的示例性结构的垂直剖视图。
图10B是沿着图10A中的水平面B—B’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图10A的垂直剖视图的平面。
图10C是沿着图10A中的水平面C—C’截取的示例性结构的水平剖视图。之字形垂直平面A—A’对应于图10A的垂直剖视图的平面。
图11A是根据本公开的实施方案的在形成上级线结构之后的示例性结构的垂直剖视图。
图11B是图11A的示例性结构的另一区域的垂直剖视图。
图12是在单个穿存储器级通孔区域内采用多个穿存储器级通孔结构的示例性结构的另选实施方案的水平剖视图。
图13A是根据本公开的实施方案的示例性结构的修改的垂直剖视图。
图13B是沿着图13A中的水平面B—B’截取的示例性结构的修改的水平剖视图。之字形垂直平面A—A’对应于图13A的垂直剖视图的平面。
图14A是根据本公开的实施方案的在形成横向延伸的接触通孔结构之后的示例性结构的修改的垂直剖视图。
图14B是沿着图14A中的水平面B—B’截取的示例性结构的修改的水平剖视图。之字形垂直平面A—A’对应于图14A的垂直剖视图的平面。
图14C是沿着图14A中的水平面C—C’截取的示例性结构的修改的水平剖视图。之字形垂直平面A—A’对应于图14A的垂直剖视图的平面。
图14D是沿着图14A中的水平面D—D’截取的示例性结构的修改的水平剖视图。之字形垂直平面A—A’对应于图14A的垂直剖视图的平面。
图15A是根据本公开的实施方案的在形成漏极选择互连结构之后的示例性结构的修改的垂直剖视图。
图15B是图15A的示例性结构的修改的透视平面图。之字形垂直平面A—A’对应于图15A的垂直剖视图的平面。
具体实施方式
如上所述，本公开涉及三维非易失性存储器器件诸如垂直NAND串和其他三维器件及其制备方法，其各个方面在下面描述。本公开的实施方案可用于形成各种半导体器件诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。
诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且在本公开的说明书和权利要求书中可以采用不同的序数。如本文所用，位于第二元件“上”的第一元件可以位于第二元件表面的外侧或第二元件的内侧。如本文所用，如果第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接位于”第二元件上。如本文所用，“过程中”结构或“瞬态”结构是指随后被修改的结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可以在整个下方结构或上方结构上延伸，或者可以具有小于下方结构或上方结构范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其具有小于连续结构厚度的厚度。例如，层可以位于连续结构的顶面和底面之间或所在位置的任何一对水平平面之间。层可以沿水平、垂直和/或沿着锥形表面延伸。基板可以是层，可以在其中包括一个或多个层，并且/或者可以在其上、其之上和/或下面具有一个或多个层。
如本文所用，“存储器级”或“存储器阵列级”是指对应于第一水平面(即平行于基板顶面的平面)和第二水平面之间的通用区域的等级，其中该第一水平面包括存储器元件阵列的最顶面，该第二水平面包括存储器元件阵列的最底面。如本文所用，“穿存储器级”元件是指垂直延伸穿过存储器层级的元件。
如本文所用，“半导体材料”是指导电率为从1.0×10-6S/cm至1.0×105S/cm范围内的材料，并且在用电掺杂剂适当掺杂时，能够产生导电率为在1.0S/cm至1.0×105S/cm范围内的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指导电率为大于1.0×105S/cm的材料。如本文所用，“绝缘材料”或“电介质材料”是指导电率为小于1.0×10-6S/cm的材料。所有导电率测量均在标准条件下进行。
单片三维存储器阵列是在单个基板诸如半导体晶片上方形成多个存储器层级，而没有居间基板。术语“单片”意味着阵列的每个等级的层直接沉积在阵列的每个下级的层上。相反，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如标题为“Three Dimensional Structure Memory(三维结构存储器)”的美国专利No.5,915,167中所述，非单片堆叠存储器是通过在单独的基板上形成存储器级并垂直堆叠存储器级构建的。在粘结之前可以将基板减薄或从存储器级移除，但是由于存储器级最初在分离的基板上方形成，所以这种存储器不是真正的单片三维存储器阵列。基板可以包括在其上制造的集成电路，诸如用于存储器器件的驱动电路。
本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。单片三维NAND串位于基板上方的NAND串的单片三维阵列中。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一存储器单元上方。
参考图1，示出了根据本公开的实施方案的示例性结构。示例性结构包括半导体基板9以及在其上形成的半导体器件710。可以在半导体基板9的上部部分中形成浅沟槽隔离结构720，以在半导体器件710之间提供电隔离。半导体器件710可以包括例如场效应晶体管，场效应晶体管包括相应的源极区域742、漏极区域744、沟道区域746和栅结构750。场效应晶体管可以以CMOS配置布置。每个栅结构750可以包括例如栅电介质752、栅电极754、栅覆盖电介质758和电介质栅间隔物756。半导体器件可以包括任何半导体电路，以支持随后将要形成的存储器结构的操作，所述半导体电路通常被称为驱动电路，其也被称为外围电路。如本文所用，外围电路是指字线解码电路、字线切换电路、位线解码电路、位线感测和/或切换电路、电源供电/配电电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后将要形成的三维存储器结构的字线的字线切换器件。
在半导体器件上方形成至少一个电介质层，该电介质层在本文中称为至少一个下级电介质层760。该至少一个下级电介质层760可以包括例如可选的电介质衬垫762，诸如阻止移动离子扩散并且/或者对下部结构施加适当应力的氮化硅衬垫，采用以提供与电介质衬垫762的最顶面或栅结构750的最顶面共面的平坦表面的平坦化电介质层764，可选的平面衬垫766，以及共同用作下级金属互连结构780的矩阵的至少一个下级互连电介质层768，所述下级金属互连结构提供半导体器件和着落垫的各个节点之间的电连线，用于随后形成的穿存储器级通孔结构。下级金属互连结构780可包括各种器件接触通孔结构782(例如，与器件的相应源极和漏极节点或栅电极触点接触的源极和漏极电极)、下级金属线784、下级通孔结构786和下级最顶层金属结构788，其被配置成用作随后将形成的穿存储器级通孔结构的着落垫。半导体器件以及至少一个下级电介质层760和下级金属互连结构780的组合的区域在本文中称为下部外围器件区域700，其位于将在随后形成的存储器级组件的下面，并且包括用于存储器级组件的外围器件。下级金属互连结构780嵌入在至少一个下级电介质层760中。在一个实施方案中，下级最顶部金属结构788的最顶面可以位于包括所述至少一个下级电介质层760的最顶面的水平面处或该水平面下方。
下级金属互连结构780可以电短接到半导体器件710(例如，CMOS器件)的节点(例如，源极742、漏极744或栅电极750)，并且位于至少一个下级电介质层760的等级处。随后可以在下级金属互连结构780上直接形成穿存储器级通孔结构(图1中未示出)。在一个实施方案中，可以选择下级金属互连结构780的图案，由此使得下级最顶部金属结构788可在穿存储器级通孔区域500内提供着落垫结构，其中所述下级最顶部金属结构是位于下级金属互连结构780的最顶部的下级金属互连结构780的子集。穿存储器级通孔区域500是随后形成垂直延伸穿过存储器级组件的穿存储器级通孔结构的区域。
在一个实施方案中，穿存储器级通孔区域500可以完全被存储器阵列区域100围绕，其中随后形成存储器堆叠结构(未示出)。字线接触通孔区域(未示出)可以位于穿存储器级通孔区域500和存储器阵列区域100附近。在一个实施方案中，穿存储器级通孔区域500可以位于存储器堆叠结构的组(其被称为“块”)内，该存储器堆叠结构共享与字线相同的导电层集。
尽管这里示出了下级最顶部金属结构788的特定图案，但是应当理解，只要下级最顶部金属结构788为随后将要形成的穿存储器级通孔结构提供合适的着落垫区域，就可改变下级最顶部金属结构788的图案，以优化下部外围器件区域700中的布线。
参考图2A和图2B，可选的平面导电材料层6和平面半导体材料层10可以形成在下部外围器件区域700上方。在一个实施方案中，所述至少一个下级电介质层760的上部可以凹入存储器阵列区域100中，并且可选的平面导电材料层6和平面半导体材料层10可以形成在所述至少一个下级电介质层760的凹陷区域中。在另一个实施方案中，可选的平面导电材料层6和平面半导体材料层10可以作为平面材料层沉积在至少一个下级电介质层760上方，并且可选的平面导电材料层6和平面半导体材料层10的一部分可以从穿存储器级通孔区域500移除。穿存储器级通孔区域500内的可选平面导电材料层6和平面半导体材料层10中的开口可以填充电介质材料(诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃)，所述电介质材料可以添加到并且结合到至少一个下级电介质层760中。
可选的平面导电材料层6包括导电材料诸如金属、金属半导体合金(诸如金属硅化物)或重掺杂的半导体材料。可选的平面导电材料层6例如可包括厚度为在3nm至100nm范围内的钨层，但是也可以采用更小和更大的厚度。可以在平面导电材料层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。层6可以用作完成的器件中的特殊源线。或者，层6可以包括蚀刻停止层，并且可以包括任何合适的导电、半导体或绝缘层。
可以在至少一个下级电介质层760上方形成平面半导体材料层10。平面半导体材料层10包括半导体材料，其可包括至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料以及/或者本领域已知的其他半导体材料。在一个实施方案中，平面半导体材料层10可包括多晶半导体材料(诸如多晶硅)，或者在随后的处理步骤(诸如退火步骤)中被转换成多晶半导体材料的非晶半导体材料(诸如非晶硅)。平面半导体材料层10可以直接形成在半导体基板9(例如，硅晶片)上的半导体器件的子集上。如本文所用，如果第一元件位于包括第二元件的最顶面的水平面上方，并且第一元件的区域和第二元件的区域在平面图中具有区域重叠(即沿着垂直于基板9的顶面的垂直平面或方向)，则第一元件“直接位于”第二元件的上方。在一个实施方案中，平面半导体材料层10或其部分可以掺杂有电掺杂剂，其可以是p型掺杂剂或n型掺杂剂。平面半导体材料层10中掺杂剂的导电类型在本文中称为第一导电类型。可在平面半导体材料层10的顶面上形成电介质垫层52。
随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一层级交替堆叠。第一层级交替堆栈的等级在本文中称为第一层级等级，并且随后紧接着第一层级等级上方形成的交替堆叠的等级在本文中被称为第二层级等级等。
第一层级交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物电介质层。在一个实施方案中，第一间隔物电介质层可以是随后被导电层替换的牺牲材料层。在一个实施方案中，第一牺牲材料层可以包括具有与第一绝缘层132不同的成分的电介质材料。例如，第一绝缘层132可以包括氧化硅，第一牺牲材料层可以包括氮化硅。
在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在平面半导体材料层10上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在随后的处理步骤中被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。非交替多个的端部元件的第一元件的每个实例在两侧与第二元件的两个实例邻接，并且非交替多个的端部元件的第二元件的每个实例在两个端部上与第一元件的两个实例邻接。第一元件可以具有与其相同的厚度或者可以具有不同的厚度。第二元件可以具有与其相同的厚度或者可以具有不同的厚度。该交替多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在所述交替的多个内以周期性重复的单元。
第一层级交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，其中第二材料不同于第一材料。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂或不掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高介电常数(高k)介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐的介电金属氧化物以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料是可根据第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则是根据第二材料“选择性地”移除第一材料。第一材料的移除速率与第二材料的移除速率之比在本文中被称为第一材料相对于第二材料的移除过程的“选择性”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如垂直NAND器件的控制栅电极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。
在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)法沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。例如，通过CVD法或原子层沉积(ALD)法，可以形成第一牺牲材料层142的第二材料。
第一绝缘层132和第一牺牲材料层142的厚度可以为在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以采用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142的对的重复次数可以为在2到1,024的范围内，并且通常为在8到256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，第一层级交替堆叠(132,142)中的每个第一牺牲材料层142可以具有均匀的厚度，该厚度在每个相应的第一牺牲材料层142内基本上不变。
随后在堆叠(132,142)上形成第一绝缘覆盖层170。第一绝缘覆盖层170包括电介质材料，该电介质材料可以是可以用于第一绝缘层132的任何电介质材料。在一个实施方案中，第一绝缘覆盖层170包括与第一绝缘层132相同的电介质材料。绝缘覆盖层170的厚度可以为在20nm至300nm的范围内，但是也可以采用更小和更大的厚度。
在一个实施方案中，可以穿过阶梯区域内的第一绝缘覆盖层170形成开口，该阶梯区域是随后形成台阶形平台的区域。在阶梯区域内，第一层级交替堆叠(132,142)可以被图案化以在每个字线接触通孔区域(未示出)中形成第一台阶形表面。每个字线接触通孔区域可以包括形成第一台阶形表面的相应第一台阶形区域，以及随后将在第二层级结构(随后将在第一层级结构上方形成)和/或附加层结构中形成附加台阶形表面的第二台阶形区域。例如，可以通过下述方法形成第一台阶形表面：在穿过第一绝缘覆盖层170的开口区域内形成其中具有开口的掩模层，通过转印掩模层中开口的图案蚀刻穿过最顶部第一牺牲材料层和最顶部绝缘层的腔体，并且通过蚀刻直接位于蚀刻区域内的蚀刻腔体的底面下方的每对第一绝缘层132和第一牺牲材料层142来迭代地扩展蚀刻区域和垂直地使腔体凹陷。可沉积电介质材料以填充第一台阶形腔体以形成第一层级后向台阶形电介质材料部分(未示出)。如本文所用，“后向台阶形”元件是指具有台阶形表面和水平横截面积的元件，该水平横截面积作为距离元件所在基板的顶面的垂直距离的函数单调增加。第一层级交替堆叠(132,142)和第一层级后向台阶形电介质材料部分共同构成第一层级结构，该第一层级结构是随后被修改的过程中结构。
可选地，可以在第一层级结构(132,142,170)上方沉积层级间电介质层180。层级间电介质层180包括电介质材料诸如氧化硅。层级间电介质层180的厚度可以为在30nm至300nm的范围内，但是也可以采用更小和更大的厚度。
可以通过可选的层级间电介质层180和第一层级结构(132,142,170)形成开口。开口可以包括形成在存储器阵列区域100中的第一层级存储器开口，以及形成在穿存储器级通孔区域500中的第一层级支撑开口。第一层级存储器开口延伸到平面半导体材料层10的顶面。第一层级支撑开口可以延伸到至少一个下级电介质层760上并且可选地延伸到至少一个下级电介质层中。
第一层级存储器开口可以形成在存储器阵列区域100中随后将形成包括存储器元件的垂直堆叠的存储器堆叠结构的位置处，并且第一层级支撑开口可以形成在穿存储器级通孔区域500中。例如，可以在层级间电介质层180上方形成包括至少光致抗蚀剂层的光刻材料堆叠(未示出)，并且可以使光刻材料堆叠光刻图案化，以在光刻材料堆叠内形成开口。可以通过下述方法转印光刻材料堆叠中的图案：采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻穿过层级间电介质层180、第一绝缘覆盖层170，并且穿过整个第一层级交替堆叠(132,142)。蚀刻层级间电介质层180、第一绝缘覆盖层170和位于图案化光刻材料堆叠中的开口下方的第一层级交替堆叠(132,142)的部分，以形成第一层级存储器开口和第一层级支撑开口。换句话讲，转印图案化光刻材料堆叠中的图案穿过第一绝缘覆盖层170和第一层级交替堆叠(132,142)形成第一层级存储器开口和第一层级支撑开口。
在一个实施方案中，用于蚀刻穿过第一层级交替堆叠(132,142)的材料的各向异性蚀刻工艺的化学反应可以交替，以优化第一层级交替堆叠(132,142)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。第一层级存储器开口的侧壁可以是基本上垂直的或者可以是锥形的。随后，可以随后例如通过灰化移除图案化的光刻材料堆叠。
可选地，在层级间电介质层180的等级处的第一层级存储器开口的部分可以通过各向同性蚀刻加以横向扩展。例如，如果层级间电介质层180包括具有比第一绝缘层132(可包括未掺杂的硅酸盐玻璃)更大的蚀刻速率的电介质材料(诸如硼硅酸盐玻璃)，则各向同性蚀刻(诸如采用HF的湿蚀刻)可用于在层级间电介质层180的等级处扩展第一层级存储器开口的横向尺寸。在这种情况下，可以采用位于层级间电介质层180等级处的第一层级存储器开口和第一层级支撑开口的加宽部分，从而为随后将穿过第二层级交替堆叠(在形成第二层级存储器开口之前形成在层级间电介质层上方)形成的第二层级存储器开口和第二通孔开口提供更大的着落垫。
牺牲填充材料可以沉积在第一层级存储器开口和第一层级支撑开口中的每一者中。牺牲填充材料层包括牺牲材料，随后可以根据第一绝缘体层132和第一牺牲材料层142的材料选择性地移除该牺牲材料。在一个实施方案中，牺牲填充材料层可包括半导体材料诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V化合物半导体材料或其组合。可选地，在沉积牺牲填充材料层之前，可以采用薄蚀刻停止层(诸如厚度为在1nm至3nm范围内的氧化硅层)。牺牲填充材料层可以通过非共形沉积或共形沉积方法形成。在一个实施方案中，牺牲填充材料层可包括随后可通过灰化移除的非晶硅或含碳材料(诸如无定形碳或类金刚石碳)。可以从层级间电介质层180上方移除沉积的牺牲材料的部分。例如，牺牲填充材料层可以采用平坦化工艺凹陷到层级间电介质层180的顶面。平坦化工艺可包括凹陷蚀刻、化学机械平坦化(CMP)或其组合。层级间电介质层180的顶面可以用作蚀刻停止层或平坦化停止层。第一层级存储器开口中的牺牲材料的每个保留部分构成牺牲存储器开口填充部分31。第一层级支撑开口中的牺牲材料的每个保留部分构成牺牲通孔填充部分131。牺牲存储器开口填充部分31和牺牲通孔填充部分131的顶面可以与层级间电介质层180的顶面共面。牺牲存储器开口填充部分31和/或牺牲通孔填充部分131可在其中包括或不包括腔体。
如下面将更详细地描述的，图2B示出了存储器块101，其包括沿着第一水平方向延伸并且沿着垂直于第一水平方向的第二水平方向彼此相邻的第一指状件F1和第二指状件F2。每个指状件(F1,F2)可以分成一对带，诸如一对第一带S1和第二带S2或者一对第三带S3和第四带S4。
参考图3，可在第一层级结构(132,142,170,31,131)上方形成第二层级结构。第二层级结构可包括绝缘层和间隔物电介质层的附加的交替堆叠，其可以是牺牲材料层。例如，可以随后在第一交替堆叠(132,142)的顶面上形成材料层的第二交替堆叠(232,242)。第二堆叠(232,242)包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是第二间隔物电介质层，该间隔物电介质层在每个垂直相邻的第二绝缘层232对之间提供垂直间隔。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二牺牲材料层242可以包括具有与第二绝缘层232不同的成分的电介质材料。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是可根据第二绝缘层232的第三材料选择性地移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第二牺牲材料层242的第四材料，导电电极可以用作例如垂直NAND器件的控制栅电极。
在一个实施方案中，每个第二绝缘层232可包括第二绝缘材料，并且每个第二牺牲材料层242可包括第二牺牲材料。在这种情况下，第二堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。例如，可通过化学气相沉积(CVD)法沉积第二绝缘层232的第三材料。例如，通过CVD法或原子层沉积(ALD)法，可形成第二牺牲材料层242的第四材料。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是可根据第二绝缘层232的第三材料选择性地移除的牺牲材料。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可与第一绝缘材料相同，第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可为在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可采用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以为在2至1,024的范围内，并且通常为在8至256的范围内，但是也可采用更多的重复次数。在一个实施方案中，第二堆叠(232,242)中的每个第二牺牲材料层242可具有均匀的厚度，该厚度在每个相应的第二牺牲材料层242内基本上不变。
第二台阶形区域中的第二台阶形表面(未示出)可形成在穿存储器级通孔区域中和字线接触通孔区域中，所述穿存储器级通孔区域中和字线接触通孔区域采用与用于形成第一台阶形区域中的第一台阶形表面的处理步骤相同的处理步骤集，并适当调整至少一个掩蔽层的图案。第二层级后向台阶形电介质材料部分(未示出)可形成在穿存储器级通孔区域500和字线接触通孔区域中的第二台阶形表面上方。
第二绝缘覆盖层270可随后形成在第二交替堆叠(232,242)上方。第二绝缘覆盖层270包括与第二牺牲材料层242的材料不同的电介质材料。在一个实施方案中，第二绝缘覆盖层270可包括氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包括氮化硅。
一般而言，至少一个绝缘层(132,232)的交替堆叠和间隔物电介质层(诸如牺牲材料层(142,242))可形成在平面半导体材料层10上方，并且至少一个后向台阶形电介质材料部分(如图11B中所示的165、265)可形成在至少一个交替堆叠(132,142,232,242)上的阶梯区域上方。
第二层级存储器开口和第二层级支撑开口可穿过第二层级结构(232,242,270)形成。第二层级存储器开口形成在覆盖牺牲存储器开口填充部分31的区域中。第二层级支撑开口形成在覆盖牺牲通孔填充部分131的区域中。例如，光致抗蚀剂层(未示出)可施加在第二层级结构(232,242,270)上方，并且可光刻图案化以形成与牺牲存储器开口填充部分31的图案相同的图案(即，第一层级存储器开口的图案)和牺牲通孔填充部分131的图案(即，第一层级支撑开口的图案)。用于使第一层级存储器开口和第一层级支撑开口图案化的光刻掩模可用于使第二层级存储器开口和第二层级支撑开口图案化。可执行各向异性蚀刻以将光刻图案化的光致抗蚀剂层的图案转移通过第二层级结构(232,242,270)。在一个实施方案中，用于蚀刻穿过第二层级交替堆叠(232,242)的材料的各向异性蚀刻工艺的化学过程可交替以优化第二层级交替堆叠中的交替材料层的蚀刻(232,242)。各向异性蚀刻可以是例如一系列反应离子蚀刻。例如，可在各向异性蚀刻工艺之后通过灰化移除图案化的光刻材料堆叠。
下层牺牲存储器开口填充部分31的顶面可以物理地暴露在每个第二层级存储器开口的底部处。下层牺牲通孔填充部分131的顶面可以物理地暴露在每个第二层级支撑开口的底部处。在牺牲存储器开口填充部分31和牺牲通孔填充部分131的顶面被物理暴露之后，可以执行蚀刻工艺，其根据第二层级交替堆叠(232,242)和第一层级交替堆叠(132,142)的材料选择性地移除牺牲存储器开口填充部分31和牺牲通孔填充部分131的牺牲材料。
在移除牺牲存储器开口填充部分31和牺牲通孔填充部分131时，每一对垂直相邻的第二层级存储器开口和第一层级存储器开口形成层级间存储器开口49，并且每对垂直相邻的第二层级支撑开口和第一层级支撑开口形成层级间支撑开口149。每个层级间存储器开口49是存储器开口，其包括延伸穿过在存储器阵列区域100中的第一层级交替堆叠(132,142)和第二层级交替堆叠(232,242)的连续腔体。每个层级间支撑开口149是通孔腔体，其包括连续腔体，该连续腔体延伸穿过在穿存储器级通孔区域500中的第一层级交替堆叠(132,142)和第二层级交替堆叠(232,242)。平面半导体材料层10的顶面可以物理地暴露在每个层级间存储器开口49的底部处和暴露在每个层级间支撑开口149的底部处。
参考图4A至图4C，通过选择性半导体沉积工艺，可以可选地在每个存储器开口49的底部处形成基座通道部分11。选择性半导体沉积仅从半导体表面(即平面半导体材料层10的物理暴露表面)生长半导体材料，并且抑制半导体材料从绝缘体表面生长。在选择性半导体沉积工艺期间，反应物(诸如硅烷、二氯硅烷、三氯硅烷、乙硅烷等)可以与蚀刻剂(诸如氯化氢)同时或交替地流入沉积腔室中。因为半导体材料在半导体表面上以比在绝缘体表面上更大的沉积速率沉积，所以可以通过设置在半导体表面上的半导体材料的沉积速率和在绝缘体表面上的半导体材料的沉积速率之间的蚀刻速率来实现选择性生长。在一个实施方案中，基座通道部分11的顶面可以延伸横跨源极选择级的等级，其中可以随后形成源极选择级导电层。
存储器堆叠结构55和支撑柱结构155可以同时(即，并发地)分别形成在层级间存储器开口49的保留体积中和层级间支撑开口149中。存储器堆叠结构55形成在存储器阵列区域100中，并且支撑柱结构155可以形成在穿存储器级通孔区域500中。存储器堆叠结构55和支撑柱结构155中的每一者包括材料层的集，该集包括存储器膜50和垂直半导体层60。在例示性示例中，每个存储器堆叠结构55和每个支撑柱结构155可包括存储器膜50、垂直半导体层60和可选电介质体核62。在一个实施方案中，每个存储器膜50可以包括阻挡电介质层51、存储器材料层54和遂穿电介质层56，如插图所示。在一个实施方案中，每个垂直半导体层60可包括第一半导体沟道601和第二半导体沟道602。
阻挡电介质层51包括阻挡电介质层材料诸如氧化硅、介电金属氧化物(诸如氧化铝)或其组合。或者，可以在该处理步骤期间省略阻挡电介质层51，而是穿过横向凹陷部形成阻挡电介质层，如下面将更详细描述的。在一个实施方案中，存储器材料层54可以是电荷捕集材料包括介电电荷捕集材料，其可以是例如氮化硅。
存储器材料层54可以形成为均匀组分的单个存储器材料层或者可以包括多个存储器材料层的堆叠。多个存储器材料层(如采用)可包括多个间隔开的浮栅材料层，其包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或者金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)以及/或者半导体材料(例如，包括至少一种元件半导体材料或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，存储器材料层54可以包括绝缘电荷捕集材料诸如一个或多个氮化硅片段。或者，存储器材料层54可包括导电纳米粒子诸如金属纳米粒子，其可以是例如钌纳米粒子。存储器材料层54可以例如通过化学气相沉积(CVD)法、原子层沉积(ALD)法、物理气相沉积(PVD)法或用于在其中储存电荷的任何合适的沉积技术形成。存储器材料层54的厚度可以为在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。存储器材料层54的每个部分位于间隔物材料层的等级处，其可以是牺牲材料层(142,242)的等级。
遂穿电介质层56包括通过其可以在合适的电偏压条件下执行电荷隧穿的电介质材料。取决于待形成的单片三维NAND串存储器器件的操作模式，可以通过热载流子注入或通过Fowler-Nordheim隧穿感应电荷转移来执行电荷隧穿。隧穿电介质层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，隧穿电介质层56可以包括第一氧化硅层、氧氮化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。隧穿电介质层56的厚度可以为在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
可以通过共形沉积方法诸如低压化学气相沉积(LPCVD)法在存储器膜50上方沉积第一半导体沟道层。第一半导体沟道层的厚度可以为在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。可以各向异性地蚀刻第一半导体沟道层和存储器膜50以移除其水平部分。可以从每个存储器开口的底部移除每个存储器膜50的水平底部。第一半导体沟道层的每个保留部分构成第一半导体沟道601。第一半导体沟道可包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或者本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道601可包括非晶硅或多晶硅。
第二半导体沟道层可以沉积在第一半导体沟道601(即第一半导体沟道层的保留垂直部分)上以及外延沟道部分11(或基板半导体层10，在不存在外延沟道部分11的情况下)的顶面上。第二半导体沟道层包括半导体材料，其可以是可用于第一半导体沟道层的任何半导体材料。第一半导体沟道层和第二半导体沟道层可具有第一导电类型(即与基板半导体层10相同的导电类型)的掺杂，或者可以基本上是本征的，即具有不超过1.0×1017/cm3的掺杂剂浓度。在一个实施方案中，第二半导体沟道层可包括非晶硅或多晶硅。第二半导体沟道层的厚度可以为在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。
电介质材料可以沉积在由第二半导体沟道层包围的腔体中，并且随后凹陷至第二绝缘覆盖层270的顶面以下。存储器开口中的电介质材料的每个保留部分构成电介质体核62。可以在电介质体核62上方的凹陷区域内沉积具有第二导电类型(与第一导电类型相反)的掺杂半导体材料。在层级间存储器开口的上部中沉积的掺杂半导体材料的每个部分构成漏极区域63。在层级间支撑开口的上部中沉积的掺杂半导体材料部分的每个部分构成虚设漏极区域463。
漏极区域63和虚设漏极区域463的掺杂半导体材料可以是例如掺杂多晶硅。可以例如通过化学机械平坦化(CMP)或凹陷蚀刻从第二绝缘层覆盖层270的顶面上方移除沉积的半导体材料的多余部分，以形成漏极区域63。第二半导体沟道层的每个保留部分构成第二半导体沟道602。存储器开口内部的第一半导体沟道601和第二半导体沟道602的组合构成垂直半导体层(例如，垂直半导体沟道60)。
存储器堆叠结构55中的每一者包括存储器膜50和垂直半导体层60，该垂直半导体沟道邻接平面半导体材料层10内的相应水平沟道。存储器堆叠结构55中的每个存储器膜50可以包括接触层级间存储器开口侧壁的阻挡电介质层51、位于阻挡电介质层51的内侧壁上的多个电荷储存区域(在牺牲材料层(142,242)的每个等级处体现为存储器材料层54的部分)、以及位于多个电荷储存区域内部的隧穿电介质层56。
第一层级结构(132,142,170)、第二层级结构(232,242,270)、层级间电介质层180、存储器堆叠结构55和支撑柱结构155共同构成存储器级组件。存储器级组件形成在平面半导体材料层10上方，由此使得平面半导体材料层10包括电连接到存储器堆叠结构55内的垂直半导体沟道60的水平半导体沟道。
可选地，可以穿过第二层级交替堆叠(232,242)的上部中的层子集形成漏极选择级浅沟槽隔离结构72。该漏极选择级浅沟槽隔离结构72沿着第一长度方向hd1延伸穿过至少一个交替堆叠(132,142,232,242)的上部中的层子集。由漏极选择级浅沟槽隔离结构72切割的第二牺牲材料层242对应于随后形成的漏极选择级导电层(例如，漏极选择栅电极)的等级。漏极选择级浅沟槽隔离结构72沿着第一水平方向hd1将存储器堆叠结构55的块分成多个子块。漏极选择级浅沟槽隔离结构72包括电介质材料诸如氧化硅。
在一个实施方案中，示例性结构可以包括多个块101，由此使得每个块101包括包封一个或多个穿存储器级通孔区域500的存储器阵列区域100。可以布置存储器堆叠结构55和支撑柱结构155，由此使得存储器堆叠结构55位于存储器阵列区域100中并且支撑柱结构155位于一个或多个穿存储器级通孔区域500中。每个块101包括第一指状件F1和第二指状件F2，该指状件沿着第一水平方向延伸并且沿着垂直于第一水平方向hd1的第二水平方向hd2彼此相邻。每个指状件(F1,F2)可以包括漏极选择级浅沟槽隔离结构72，该结构沿着第一水平方向hd1横向延伸并且将相应的指状件(F1或F2)分成一对带，诸如一对第一带S1和第二带S2或者一对第三带S3和第四带S4。在一个实施方案中，穿存储器堆叠通孔区域500可以沿着第二水平方向hd2由一对漏极选择级浅沟槽隔离结构72横向界定，并且可以位于沿着第一水平方向hd1由穿存储器级通孔区域500横向间隔开的两组存储器堆叠结构55之间。另一个漏极选择级浅沟槽隔离结构72沿着第一水平方向hd1划分区域500，如图4B所示。
可以在存储器级组件上方形成接触级介电层280。接触级电介质层280形成在接触级处，随后通过该接触级形成各种接触通孔结构到漏极区域63，并且形成在随后的处理步骤中代替牺牲材料层(142,242)的各种导电层。
参考图5A至图5C，随后穿过接触级电介质层280和存储器级组件形成接触沟槽79。每个接触沟槽79是接触沟槽，其中随后形成接触通孔结构。每个接触沟槽79在存储器堆叠结构55的“背面”处(即，在从存储器堆叠结构55的位置横向偏移的位置处)提供穿过至少一个交替堆叠(132,142,232,242)的开口。接触沟槽79沿着第一水平方向hd1延伸。例如，沿着第一水平方向hd1的每个接触沟槽79的长度可以比沿着第二水平方向hd2的对应接触沟槽79的宽度大因数10。
例如，可以在接触级电介质层280上方施加光致抗蚀剂层并使其光刻图案化，以形成沿着第一水平方向hd1延伸的细长开口。在图案化的光致抗蚀剂层中的开口的第一子集落在块之间的边界上(对应于与第一带S1和第四带S4毗邻的接触沟槽79的区域)。在图案化的光致抗蚀剂层中的开口的第二子集可以邻接沿着第二水平方向hd2延伸的每个穿存储器级通孔区域500的侧面。在一个实施方案中，每个穿存储器级通孔区域500可以位于光致抗蚀剂层中的一对开口之间(对应于与所示穿存储器级通孔区域500相邻的接触沟槽79的区域)。在区域500中的光致抗蚀剂层中没有形成开口。执行各向异性蚀刻以将图案化的光致抗蚀剂层中的图案穿过接触级电介质层280和存储器级组件转印到平面半导体材料层10的顶面。随后可以例如通过灰化移除光致抗蚀剂层。
接触沟槽79沿着第一水平方向hd1延伸，因此沿着第一水平方向hd1伸长。接触沟槽79穿过存储器级组件形成，沿着第一水平方向hd1横向延伸，并将存储器级组件(其通常包括至少一个交替堆叠(132,142,232,242))横向分成沿着第二水平方向hd2重复的多个横向间隔开的块101。
每个块101包括在接触沟槽79的第一子集中的相邻对的接触沟槽79之间的存储器阵列区域的相应部分，其形成在光致抗蚀剂层中的开口的第一子集的区域内。每个块101、每个指状件(F1,F2)和每个条带(S1,S2,S3,S4)可以沿着长度方向延伸，该长度方向是第一水平方向hd1。每个块可以包括存储器阵列区域100的相应部分、位于存储器阵列区域100的相应部分的一个纵向端部上并且包括字线接触通孔区域的阶梯区域(未示出)以及位于存储器阵列区域100的相应部分的另一个纵向端部上的另一个阶梯区域。区域100包括穿存储器级通孔区域500。在一个实施方案中，字线接触通孔区域沿着连续块的放置可以在两个相对侧之间交替。
可以在每个块101内提供接触沟槽79的第二子集。接触沟槽79的第二子集形成在光致抗蚀剂层中的开口的第二子集的区域内。接触沟槽79的第二子集可以沿着第一水平方向hd1延伸，并且可以定位成适当地将每个块分成多个子块，即指状件(F1,F2)，并且可以邻接在区域500中的相应漏极选择级浅沟槽隔离结构72。换句话说，接触沟槽79的第二子集不延伸穿过区域500，并且来自第二集的接触沟槽79的部分通过漏极选择级浅沟槽隔离结构72在区域500中的第一水平方向hd1连接，如图5B所示。如果采用漏极选择级浅沟槽隔离结构72，则漏极选择级浅沟槽隔离结构72可沿着第一水平方向hd1延伸，以在区域500内、在每个子块(即，指状件)内或在每个块内的第二层级交替堆叠(232,242)的上部中划分层的子集。可以采用各种设计优化来将块划分为子块或从属单元。
参考图6A至图6C，通过提供蚀刻剂形成横向凹陷部(143,243)，该蚀刻剂通过接触沟槽79根据绝缘层(132,232)的材料选择性地蚀刻牺牲材料层(142,242)的材料。具体地讲，可例如采用各向同性蚀刻工艺将蚀刻剂引入接触沟槽79中该蚀刻剂根据第一绝缘层和第二绝缘层(132,232)材料的第一牺牲材料层和第二牺牲材料层(142,242)材料、第一绝缘覆盖层和第二绝缘覆盖层(170,270)以及存储器膜50的最外层材料进行选择性蚀刻。蚀刻工艺的持续时间被限制成使得牺牲材料层(142,242)的移除被限制在距接触沟槽79的侧壁的预定横向距离处。
第一横向凹陷部143在从其中移除第一牺牲材料层142的体积中形成。第二横向凹陷部243在从其中移除第二牺牲材料层242的体积中形成。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包括氮化硅，并且第一绝缘层和第二绝缘层(132,232)的材料可以是氧化硅。在另一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包括半导体材料诸如锗或硅锗合金，并且第一绝缘层和第二绝缘层(132,232)的材料可选自氧化硅和氮化硅。
各向同性蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以蒸汽相引入接触沟槽79中的气相(干法)蚀刻工艺。例如，如果第一牺牲材料层和第二牺牲材料层(142,242)包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽中的湿法蚀刻工艺，磷酸根据氧化硅、硅和本领域中采用的各种其他材料选择性地蚀刻氮化硅。在牺牲材料层(142,242)包括半导体材料的情况下，可以采用湿法蚀刻工艺(其可以采用湿法蚀刻剂诸如KOH溶液)或干法蚀刻工艺(其可以包括气相HCl)。
第一横向凹陷部和第二横向凹陷部(143,243)中的每一者可以是横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，第一横向凹陷部和第二横向凹陷部(143,243)中的每一者的横向尺寸可大于相应横向凹陷部(143,243)的高度。多个第一横向凹陷部143可在从其中移除第一牺牲材料层142材料的体积中形成。多个第二横向凹陷部243可在从其中移除第二牺牲材料层242材料的体积中形成。第一横向凹陷部和第二横向凹陷部(143,243)中的每一者可基本上平行于基板10的顶面延伸。横向凹陷部(143,243)可由下方的绝缘层(132或232)的顶面和覆盖的绝缘层(132或232)的底面竖直地界定。在一个实施方案中，第一横向凹陷部和第二横向凹陷部(143,243)中的每一者可始终具有均匀的高度。
在距接触沟槽79的侧壁横向蚀刻距离内，根据绝缘层(132,232)选择性地移除牺牲材料层(142,242)的部分，以形成第一横向凹陷部和第二横向凹陷部(143,243)。在至少一个交替堆叠内(例如，在没有沟槽79的区域500中)牺牲材料层(142,242)的保留部分构成间隔物电介质部分(142’,242’)。间隔物电介质部分(142’,242’)包括作为第一牺牲材料层142的保留部分的第一间隔物电介质部分142’和作为第二牺牲材料层242的保留部分的第二间隔物电介质部分242’。
在一个实施方案中，间隔物电介质部分(142’,242’)中的每一者可以具有一对凹面侧壁742，该凹面侧壁与第一对接触沟槽79的最近侧侧壁基本上等距，该第一对接触沟槽邻接相应的穿存储器堆叠通孔区域500(诸如将第二带S2和第三带S3分开的接触沟槽)。如本文所用，如果第一元件和第二元件之间的距离变化为在5％以内，则第一元件与第二元件“基本上等距”。间隔物电介质部分(142’,242’)的侧壁和接触沟槽79的相应最近侧侧壁之间的横向距离变化可归因于支撑柱结构155的存在，该支撑柱结构防止沿着与支撑柱结构155相交的直线蚀刻牺牲材料层(142,242)。凹面侧壁742和接触沟槽79的相应最近侧侧壁之间的平均距离在本文中称为第一蚀刻距离ED1。
间隔物电介质部分(142’,242’)的第一子集位于与漏极选择级浅沟槽隔离结构72的等级不同的等级处，如图6C所示。作为第二间隔物电介质部分242’的子集的间隔物电介质部分的第二子集位于漏极选择级浅沟槽隔离结构72的等级处，如图6B所示。
间隔物电介质部分(142’,242’)的第一子集具有各自的基本上平行的直侧壁842对，其与第二对接触沟槽79的最近侧侧壁基本上等距，该第二对接触沟槽与穿存储器堆叠通孔区域500(诸如邻接第一带S1或第四带S4的接触沟槽79)横向间隔开。因此，在不存在漏极选择级浅沟槽隔离结构72的等级处，间隔物电介质部分(142’,242’)的所有侧壁可以与接触沟槽79的最近侧侧壁基本上等距，该距离为第二蚀刻距离ED2，其与第一蚀刻距离ED1基本上相同，如图6C所示。如本文所用，如果第二距离与第一距离相差不超过5％，则第二距离与第一距离基本上相同。
在漏极选择级浅沟槽隔离结构72的等级处，第二横向凹陷部243的横向范围由漏极选择级浅沟槽隔离结构72的侧壁界定，并且不进一步延伸超过该侧壁。间隔物电介质部分242’的第二子集可具有各自的平行直侧壁942对，其接触沿着第一水平方向hd1延伸的漏极选择级浅沟槽隔离结构72的侧壁，如图6B所示。在这种情况下，在存在漏极选择级浅沟槽隔离结构72的等级处，平行直侧壁942可以与接触沟槽79的相应的最近侧壁横向间隔开小于第二蚀刻距离ED2的距离。
在一个实施方案中，在移除第一牺牲材料层和第二牺牲材料层(142,242)的部分之后，每个基座通道部分11的侧壁表面可以在每个最底部的第一横向凹陷部143处物理地暴露。此外，平面半导体材料层10的顶面可以在每个接触沟槽79的底部处物理地暴露。通过对基座通道部分11的物理暴露的外围部分进行氧化，可以在每个基座通道部分11周围形成环形电介质间隔物(未示出)。此外，可以在形成环形电介质间隔物的同时，从平面半导体材料层10的每个物理暴露表面部分形成半导体氧化物部分(未示出)。
参考图7A至图7C，背面阻挡电介质层(未示出)可以可选地沉积在横向凹陷部(143,243)和接触沟槽79中以及接触级电介质层280上方。背面阻挡电介质层可以沉积在存储器堆叠结构55的外表面的物理暴露部分上。背面阻挡电介质层包括电介质材料，诸如介电金属氧化物、氧化硅或者其组合。如果采用，则可以通过保形沉积工艺诸如原子层沉积法或化学气相沉积法来形成背面阻挡电介质层。背面阻挡电介质层的厚度可以为在1nm至60nm的范围内，但是也可以采用更小和更大的厚度。
至少一种导电材料可被沉积在多个横向凹陷部(143,243)中、在接触沟槽79的侧壁上以及接触级电介质层280上方。至少一种导电材料可包括至少一种金属材料，即包括至少一种金属元素的导电材料。
多个第一导电层146可以形成在多个第一横向凹陷部143中，多个第二导电层246可以形成在多个第二横向凹陷部243中，并且连续金属材料层(未示出)可以形成在每个接触沟槽79的侧壁上和接触级电介质层280上方。因此，第一牺牲材料层和第二牺牲材料层(142,242)的部分可分别用第一导电材料层和第二导电材料层(146,246)替换。具体地讲，第一牺牲材料层142的每个移除部分可以用背面阻挡电介质层和第一导电层146的一部分代替，并且第二牺牲材料层242的每个移除部分可以用背面阻挡电介质层和第二导电层246的一部分代替。背面腔体存在于每个接触沟槽79的未填充连续金属材料层46L的部分中。
金属材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)法、原子层沉积(ALD)法、化学镀法、电镀法或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属-半导体合金诸如金属硅化物、其合金及其组合或堆叠。可沉积在横向凹陷部(143,243)中的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施方案中，金属材料可包括金属诸如钨和/或金属氮化物。在一个实施方案中，用于填充横向凹陷部(143,243)的金属材料可以是氮化钛层和钨填充材料的组合。在一个实施方案中，金属材料可通过化学气相沉积法或原子层沉积法来沉积。
可以从接触沟槽79内部移除残余导电材料。具体地讲，连续金属材料层的沉积金属材料可以从每个接触沟槽79的侧壁和从接触级电介质层280的上方回蚀刻，例如，通过各向同性蚀刻。第一横向凹陷部143中的沉积金属材料的每个保留部分构成第一导电层146。第二横向凹陷部243中的沉积金属材料的每个保留部分构成第二导电层246。每个导电层(146,246)可以是导电线结构。
位于漏极选择级浅沟槽隔离结构72的层级的第二导电层246的子集构成漏极选择栅电极。一个或多个最底部的第一导电层146的子集(例如，位于可选的基座通道部分11或环形电介质间隔物的每个层级)构成源极选择栅电极。位于漏极选择栅电极和源极选择栅电极之间的导电层(146,246)的子集可用作位于相同层级的控制栅极和字线的组合。每个导电层(146,246)内的控制栅电极是用于包括存储器堆叠结构55的垂直存储器器件的控制栅电极。
导电层(146,246)通过沉积导电材料形成在横向凹陷部(143,242)中。包括该至少一个初始交替堆叠(132,142,232,242)的绝缘层(132,232)和相应导电层(146,246)的交替层的至少一个修改交替堆叠(132,146,232,246)围绕间隔物电介质部分(142’,242’)形成。该间隔物电介质部分(142’,242’)形成在被存储器堆叠结构55包围的穿存储器级通孔区域500内。
每个存储器堆叠结构55包括位于导电层(146,246)的每个等级处的垂直堆叠的存储器元件。导电层(146,246)的子集可包括用于存储器元件的字线。在一个实施方案中，下部外围器件区域700中的半导体器件可包括字线开关器件，该字线开关器件被配置为控制到相应字线的偏置电压。存储器级组件位于半导体基板9上方。存储器级组件包括至少一个交替堆叠(132,146,232,246)和垂直延伸通过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。至少一个交替堆叠(132,146,232,246)中的每一者包括相应的绝缘层(132或232)和相应的导电层(146或246)的交替层。至少一个交替堆叠(132,146,232,246)可包括阶梯区域，该阶梯区域包括梯级，在该梯级中，每个下方的导电层(146,246)沿着第一水平方向hd1比存储器级组件内的任何覆盖的导电层(146,246)延伸得更远(例如，如下文将描述的图11B所示)。
参考图8A至图8C，可以将具有与平面半导体材料层10的第一导电类型相反的第二导电类型的掺杂剂注入到基板半导体层10的表面部分中，以在每个接触沟槽79的底表面下方形成源极区域61。
包括电介质材料的绝缘间隔物74可在每个接触沟槽79的外围形成。共形绝缘材料层可以沉积在接触沟槽79中，并且可以各向异性地蚀刻以形成绝缘间隔物74。绝缘间隔物74包括绝缘材料，诸如氧化硅、氮化硅和/或电介质金属氧化物。沿第一水平方向hd1横向延伸的腔体存在于每个绝缘间隔物74内。由于在各向异性蚀刻期间的并行蚀刻移除了沉积的共形绝缘材料的水平部分的竖直部分，接触级电介质层280可以变薄。
可以在每个接触沟槽79的保留体积中形成背面接触通孔结构，例如，通过沉积至少一种导电材料并通过平坦化工艺(诸如化学机械平坦化或凹陷蚀刻)从包括接触层电介质层280的顶面的水平面上方移除所沉积的至少一种导电材料的多余部分。背面接触通孔结构在所有横向方向上电绝缘，并且沿第一水平方向hd1横向伸长。因此，背面接触通孔结构在本文中被称为横向伸长的接触通孔结构76。如本文所用，如果结构沿第一水平方向的最大横向尺寸大于结构沿横向于第一水平方向的第二水平方向的最大横向尺寸大至少因数5，则结构是“横向伸长的”。
可选地，每个横向伸长的接触通孔结构76可包括多个背面接触通孔部分，诸如下部背面接触通孔部分和上部背面接触通孔部分。在例示性示例中，下部背面接触通孔部分可包括掺杂半导体材料(诸如掺杂多晶硅)，并且可通过沉积掺杂半导体材料层以填充接触沟槽79并从接触沟槽79的上部部分移除所沉积的掺杂半导体材料来形成。上部背面接触通孔部分可包括至少一种金属材料(诸如TiN衬垫和W填充材料的组合)，并且可以通过在下部背面接触部分上方沉积至少一种金属材料，并从包括接触级电介质层280的顶面的水平面上方移除至少一种金属材料的多余部分来形成。接触级电介质层280可在平坦化工艺的后部分期间变薄和被移除，其可采用化学机械平坦化(CMP)、凹陷蚀刻或它们的组合。每个横向伸长的接触通孔结构76(例如，源极电极或局部互连)可以通过存储器级组件形成并且形成在相应的源极区域61上。每个横向伸长的接触通孔结构76的顶面可位于包括存储器堆叠结构55的顶面的水平面上方。
参考图9A至图9C，至少一个穿存储器级通孔腔体579可以通过间隔物电介质部分(142’,242’)和绝缘层(132,232)的交替堆叠形成在每个穿存储器级通孔区域500中。例如，通过在接触级电介质层280上方施加光致抗蚀剂层(未示出)，光刻图案化光致抗蚀剂层以在每个穿存储器级通孔区域500上方形成至少一个开口，并且各向异性地蚀刻接触级电介质层280和位于光刻胶层中的开口之下的存储器级组件的部分，可以形成穿存储器级通孔腔体579。
穿存储器级通孔腔体579可延伸穿过整个存储器级组件、平面半导体材料层10中的开口和可选的平面导电材料层6并且进入至少一个下级电介质材料层760。在一个实施方案中，下级金属互连结构780的最顶面可以物理地暴露在穿存储器级通孔腔体579中。在一个实施方案中，穿存储器级通孔腔体579可包括延伸穿过存储器级组件的基本垂直侧壁和至少一个下级电介质材料层760的上部部分。如本文所用，如果侧壁垂直或偏离垂直平面小于5度的角度，则侧壁是“基本上垂直的”。
参考图10A至图10C，至少一种导电材料沉积在每个穿存储器级通孔腔体579中，并且该至少一种导电材料的多余部分被从接触级电介质层280上方移除。该至少一种导电材料的保留部分构成接触下方的下级金属互连结构780(诸如下级最顶部金属结构788)的穿存储器级通孔结构576。该至少一个穿存储器级通孔结构576中的每一者可通过穿存储器级通孔区域500中的该至少一个交替堆叠(132,142’,232,242’)内的间隔物电介质部分(142’,242’)中的每一者和绝缘层(132,232)中的每一者形成。该至少一个穿存储器级通孔结构576中的每一者至少从包括存储器级组件的最顶面的第一水平平面垂直延伸到包括存储器级组件的最底面的第二水平平面。该至少一个穿存储器级通孔结构576的每个侧壁通过间隔物电介质部分(142’,242’)的区域与导电层(146,246)横向间隔开。因此，结构576不使导电层(146,246)电短路，因为结构576被电介质(即，电绝缘)层(132,142’,232,242’)包围。
虽然本公开描述了其中穿存储器级通孔结构576和横向伸长的接触通孔结构76按顺序形成的实施方案，但是本文明确地设想了其中穿存储器级通孔结构576和横向伸长的接触通孔结构76同时形成的实施方案，例如通过在沉积穿存储器级通孔结构576和横向伸长的接触通孔结构76的导电材料之前采用光刻方法和各向异性蚀刻的组合来图案化穿存储器级通孔腔体579。
参考图11A和图11B，可以通过接触级电介质层280和存储器级组件中的存储器器件的各个节点上和下级金属互连结构780上的下方电介质材料形成各种接触通孔结构。例如，字线接触通孔结构86可以通过接触级电介质层280和至少一个后向台阶形电介质材料部分(165，265)形成，如图11B所示。与第二导电层246接触的字线接触通孔结构86的子集延伸穿过第二层级后向台阶形电介质材料部分265，并且不延伸穿过第一层级后向台阶形电介质材料部分165。与第一导电层146接触的字线接触通孔结构86的另一子集延伸穿过第二层级后向台阶形电介质材料部分265，并且延伸穿过第一层级后向台阶形电介质材料部分165。与漏极区域63接触的漏极接触通孔结构88可以延伸穿过接触级电介质层280和第二绝缘覆盖层270。可以采用相应的一组图案化工艺和填充工艺来形成每个通孔结构(576,86,88)。另选地，可以采用一组共同的图案化工艺和填充工艺来形成两种或更多种类型的通孔结构(576,86,88)，前提条件是其中的各向异性蚀刻工艺可以控制同时形成的每种类型的腔体的目标高度水平的腔体的竖直范围。在一个实施方案中，字线接触通孔结构86可以通过每个阶梯区域中的该至少一个后向台阶形电介质材料部分(165,265)形成。
可以在接触级电介质层280上方形成线级电介质层110。可以在线级电介质层110中形成各种金属互连结构(103,106,107,108)。金属互连结构(103,106,107,108)可包括形成在相应的穿存储器级通孔结构576上的上级金属线结构108、沿着第二水平方向hd2并垂直于第一水平方向hd1延伸的位线103、接触字线接触通孔结构86的字线连接线106，和在第二水平方向hd2上延伸并且提供用于偏置源极区域61通过横向伸长的接触通孔结构76的导电路径的源极线结构107。在一个实施方案中，上级金属互连结构108可包括接触穿存储器级通孔结构576的源极分流线或电源带。源极分流线可为平行于位线103并且在该位线之间延伸的分流线。电源带可以是将驱动电路连接到外部电源的任何导电线。
参考图12，在图10C的水平横截面视图下以水平横截面视图示出了示例性结构的另选实施方案。在该实施方案中，代替单个结构576，可在间隔物电介质部分(142’,242’)和电绝缘层(132,232)的单个交替堆叠内形成多个穿存储器级通孔结构576。
图13A和图13B示出了示例性结构的另一另选实施方案。图13A和图13B所示的结构可以从图2A和图2B的示例性结构导出，通过执行图3的处理步骤以用于形成第二层级交替堆叠(232,242)和通过在形成漏极选择级电介质材料部分275之后的处理步骤处在穿存储器级通孔区域500内形成台阶形表面。垂直台阶(ST1,ST2)的数量可比随后将形成的漏极选择栅电极的总数量少一。第一垂直台阶ST1的位置在图13B中示出为虚线形状。虽然采用其中随后形成的垂直台阶(诸如第二垂直台阶ST2)嵌套在预先存在的垂直台阶(诸如第一垂直台阶ST1)内的实施方案来描述本公开，但是可采用垂直台阶的任何配置，前提条件是处于漏极选择栅电极的等级下的牺牲材料层242中的每一个在沿着第一水平方向hd1被横向间隔开的穿存储器级通孔区域500的两个外围区域上设置有台阶形表面。这些台阶不延伸到位于漏极选择栅电极之下的字线(146,246)和源极选择栅电极(146)。
虽然本公开针对其中采用多个层级的漏极选择栅电极和至少一个垂直台阶(ST1,ST2)的实施方案进行了描述，但是明确设想了其中针对漏极选择栅电极仅采用单一层级的实施方案。在这种情况下，漏极选择级浅沟槽隔离结构72可仅延伸穿过第二导电层246之间的最顶层，并且不需要形成至少一个垂直台阶(ST1,ST2)。另外，虽然采用其中采用多于一个层结构的实施方案来描述本公开，但是本文明确设想了其中采用仅单一层结构的实施方案。
参考图14A至图14D，可执行图3的保留处理步骤和附加的处理步骤图4A至图8C来形成绝缘间隔物74和横向延伸的接触通孔结构76。支撑柱结构155中的至少一个可以通过漏极选择级电介质材料部分275形成。在该处理步骤中，由于存在第二间隔物电介质部分242’、漏极选择级浅沟槽隔离结构72和在穿存储器级通孔区域500内或在其周围的漏极选择级电介质材料部分275的存在，位于漏极选择级浅沟槽隔离结构72的等级处的导电层(即，第二导电层246的子集)可在第一水平方向hd1上在结构上被划分为多个物理上分开的部分。
在一个实施方案中，如图11B所示的台阶形字线接触通孔区域200在第二水平方向hd2上沿着连续块101的放置可在区域100的两个相对侧(例如，图中所示的左侧和右侧)之间交替。在该实施方案中，区域500中的漏极选择级浅沟槽隔离结构72和漏极选择级电介质材料部分275在位于同一带内并且被穿存储器级通孔区域500分离的存储器阵列区域100的多个部分之间打断漏极选择栅电极246的电连续性，产生漏极选择栅电极的横向分开的部分。因此，可通过提供电接触位于漏极选择栅电极的等级处的第二导电层246的相应的物理上分开的部分的金属互连结构来恢复位于同一等级处的每个第二导电层246的横向分开的部分之间电连接。此类金属互连结构在本文中称为漏极选择互连结构。
参考图15A和图15B，示出了漏极选择互连结构(92,102,112,122)的示例。可与在线级电介质层110和在结构275中形成各种接触通孔结构(88,86)和/或形成金属互连结构(108,103,106,107)同时形成漏极选择互连结构(92,102,112,122)的各种部件(诸如选择级接触通孔结构92和漏极选择第一线结构102)。漏极选择互连结构(92,102,112,122)的附加部件(112,122)诸如第一通孔级通孔结构112和第二线级线结构122可形成在位线103的等级上方并且可嵌入在相应的层级间电介质(ILD)层诸如第一通孔级电介质层120和第二线级电介质层130中。在另选的实施方案中，互连结构108可以位于第一通孔级电介质层120中和/或第二线级电介质层130中，而第二线级线结构122可形成在线级电介质层110中和/或互连结构108下方的结构275中。
本公开的实施方案的示例性结构包括半导体结构，其包括：存储器级组件，该存储器级组件定位在基板9上方并包括至少一个交替堆叠(132,146,232,246)和垂直延伸穿过该至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55，其中该至少一个交替堆叠(132,146,232,246)中的每一者包括相应绝缘层(132或232)和相应导电层(146或246)的交替层，并且该至少一个交替堆叠(132,146,232,246)中的导电层(146,246)中的每一者包括相应的开口，由此使得定位在开口中的相应间隔物电介质部分(142’或242’)的外围接触相应导电层(146或246)的侧壁。该半导体结构还包括至少一个穿存储器级通孔结构576，其垂直延伸穿过间隔物电介质部分(142’,242’)和绝缘层(132,232)中的每一者并且至少从包括存储器级组件的最顶面的第一水平面HP1(参见图11A和图11B)延伸到包括存储器级组件的最底面的第二水平面HP2(参见图11A和图11B)。
在一个实施方案中，存储器堆叠结构55中的每一者穿过导电层(146,246)并且不穿过间隔物电介质部分(142’,242’)中的任一者。在一个实施方案中，该至少一个穿存储器级通孔结构576延伸穿过相应绝缘层(132,232)和间隔物电介质部分(142’,242’)的至少一个交替堆叠。
在一个实施方案中，存储器堆叠结构55通过支撑柱区域(即，穿存储器级通孔区域500的包括支撑柱结构155的区域)与该至少一个穿存储器级通孔结构576横向间隔开，该支撑柱区域横向围绕间隔物电介质部分(142’,242’)并且包括多个支撑柱结构155。在一个实施方案中，支撑柱结构155中的每一者和存储器堆叠结构55中的每一者包括一组材料层，该材料层包括存储器膜50和垂直半导体层60。
在一个实施方案中，半导体结构还可包括多个横向伸长的接触通孔结构76(例如，邻接第一带S1和第四带S4的所述多个横向伸长的接触通孔结构76)，其垂直延伸穿过存储器级组件、沿着第一水平方向hd1横向延伸并且将该至少一个交替堆叠横向划分为多个横向间隔开的块。间隔物电介质部分(142’,242’)可位于一对横向伸长的接触通孔结构76之间。在一个实施方案中，存储器堆叠结构55包括存储器堆叠结构的第一子集551和存储器堆叠结构的第二子集552(参见图10)，该第一子集和第二子集定位在该对横向伸长的接触通孔结构76之间并且沿着第一水平方向hd1彼此间隔开。间隔物电介质部分(142’,242’)可定位在存储器堆叠结构的第一子集551和存储器堆叠结构的第二子集552之间。
一对漏极选择级浅沟槽隔离结构72可沿着第一纵向方向hd1延伸，并且连同电绝缘(即，电介质)层(232,242’)的堆叠，其将漏极选择级导电层246划分为三个物理上分开的部分。定位在与该对漏极选择级浅沟槽隔离结构72相同级的间隔物电介质部分242’可接触该对漏极选择级浅沟槽隔离结构72的侧壁。在一个实施方案中，位于间隔物电介质部分242’之下的附加间隔物电介质部分(142’,242’)可沿着垂直于第一水平方向hd1的第二水平方向hd2具有比定位在与漏极选择级浅沟槽隔离结构72相同级的间隔物电介质部分242’更小的横向范围。
在一个实施方案中，间隔物电介质部分(142’,242’)中的每一者可具有一对凹面侧壁742和一对基本上平行的直侧壁(842或942)。该对凹面侧壁742可面向第一水平方向hd1。该对基本上平行的直侧壁(842或942)可平行于第一水平方向hd1。如本文所用，如果侧壁的所有表面法线相对于水平方向处于小于45度的角度，则侧壁面向水平方向。
在一个实施方案中，一对接触沟槽79(诸如将第二带S2与第三带S3划分开的接触沟槽)可包括一对横向伸长的接触通孔结构76、垂直延伸穿过存储器级组件、沿着第一水平方向hd1横向延伸并且沿着第一水平方向hd1基本上彼此共线。间隔物电介质部分(142’,242’)可位于定位在相应沟槽79中的该对横向伸长的接触通孔结构76之间。在一个实施方案中，间隔物电介质部分(142’,242’)中的每一者可具有一对凹面侧壁742，该对凹面侧壁沿着第一水平方向hd1与该对接触沟槽79的最近侧侧壁基本上等距。
在一个实施方案中，下级金属互连结构电接触至少部分地定位在存储器级组件下方的驱动电路的半导体器件的至少一个节点。该至少一个穿存储器级通孔结构576接触位于存储器级组件之下的下级金属互连结构780的顶面和位于存储器级组件之上的上级金属互连结构108的底面。
在一个实施方案中，导电层(146,246)之中的最顶部的两层或更多层246是漏极选择栅电极，并且该漏极选择栅电极中的每一者在物理上被电介质材料部分275(并且取决于部分275的延伸可选地被间隔物电介质部分242’)围绕该至少一个穿存储器级通孔结构576划分为多个部分。包括台阶ST1、ST2的台阶区域定位在电介质材料部分275下面。在该台阶区域中，下方漏极选择电极246比定位在下方漏极选择电极上方的上方漏极选择电极246延伸得更靠近该至少一个穿存储器级通孔结构，如图15A所示。半导体结构还包括漏极选择互连结构(92,102,112,122)，该漏极选择互连结构在台阶区域中电接触漏极选择栅电极246(即，其电接触暴露在台阶ST1和ST2处的电极246)并且在由电介质材料部分275分离的相应层级处电连接漏极选择栅电极246的多个部分。
示例性结构中及其修改中的每一者可包括三维存储器结构。存储器堆叠结构55可包括垂直NAND器件的存储器元件。导电层(146,246)可包括或可电连接到垂直NAND器件的相应字线。半导体基板9可包括硅基板。垂直NAND器件可包括硅基板上方的单片三维NAND串阵列。单片三维NAND串阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串阵列的第二器件级中的另一个存储器单元上方。硅基板可包括集成电路，该集成电路包括用于垂直NAND器件的字线驱动电路和位线驱动电路中的至少一者。单片三维NAND串阵列可包括：多个半导体沟道，其中多个半导体沟道道(11,60)中的每一个的至少一个端部部分(诸如，垂直半导体层60)基本垂直于半导体基板9的顶面延伸；多个电荷储存元件(如体现为位于每个字线层级处的存储器材料层54的部分)，每个电荷储存元件邻近多个半导体沟道(11,60)中的相应一个定位；以及多个控制栅电极(如体现为导电层(146,246)的子集，其具有基本平行于半导体基板9的顶面(例如，沿着第一水平方向hd1)延伸的条形状)，多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域普通技术人员将想到，可对所公开的实施方案进行各种修改并且这些修改旨在落入本公开的范围内。在采用特定结构和/或构造的实施方案在本公开中示出的情况下，应当理解本公开可用功能上等同的任何其他兼容结构和/或构造来实践，只要这些替代未被明确禁止或未在其他方面对本领域普通技术人员来说是不可能的。本文引用的所有出版物、专利申请和专利均全文以引用方式并入本文。

Claims (27)

1.一种半导体结构，包括：
存储器级组件，所述存储器级组件定位在基板上方并且包括至少一个交替堆叠和垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构，其中所述至少一个交替堆叠中的每一者包括相应的绝缘层和相应的导电层的交替层，并且在所述至少一个交替堆叠中的所述导电层中的每一者包括相应的开口，由此使得定位在所述开口中的相应的间隔物电介质部分的外围接触所述相应导电层的侧壁；和
至少一个穿存储器级通孔结构，所述至少一个穿存储器级通孔结构垂直延伸穿过所述间隔物电介质部分和所述绝缘层中的每一者。
2.根据权利要求1所述的半导体结构，其中：
所述存储器堆叠结构中的每一者穿过导电层，并且不穿过所述间隔物电介质部分中的任何一者；并且
所述至少一个穿存储器级通孔结构至少从包含所述存储器级组件的最顶面的第一水平平面垂直延伸到包含所述存储器级组件的最底面的第二水平平面。
3.根据权利要求1所述的半导体结构，其中所述至少一个穿存储器级通孔结构延伸穿过所述相应绝缘层和所述间隔物电介质部分的至少一个交替堆叠。
4.根据权利要求1所述的半导体结构，其中所述存储器堆叠结构由支撑柱区域与所述至少一个穿存储器级通孔结构横向间隔开，所述支撑柱区域横向围绕所述间隔物电介质部分并且包含多个支撑柱结构。
5.根据权利要求4所述的半导体结构，其中：
所述支撑柱结构中的每一者和所述存储器堆叠结构中的每一者包括相同的材料层的集，所述相同材料层的集包含存储器膜和垂直半导体层；
至少一个最顶部导电层包括漏极选择栅电极；
至少一个最底部导电层包括源极选择栅电极；并且
定位在所述至少一个最顶部导电层和所述至少一个最底部导电层之间的所述导电层包括用于三维NAND存储器器件的控制栅电极。
6.根据权利要求1所述的半导体结构，还包括多个横向伸长的接触通孔结构，所述多个横向伸长的接触通孔结构垂直延伸穿过所述存储器级组件、沿着第一水平方向横向延伸并且将所述至少一个交替堆叠横向划分为多个横向间隔开的块，其中所述间隔物电介质部分定位在一对横向伸长的接触通孔结构之间。
7.根据权利要求6所述的半导体结构，其中所述存储器堆叠结构包括存储器堆叠结构的第一子集和存储器堆叠结构的第二子集，所述存储器堆叠结构的第一子集和所述存储器堆叠结构的第二子集定位在所述一对横向伸长的接触通孔结构之间并且沿着所述第一水平方向彼此间隔开，其中所述间隔物电介质部分定位在所述存储器堆叠结构的第一子集和所述存储器堆叠结构的第二子集之间。
8.根据权利要求6所述的半导体结构，还包括一对漏极选择级浅沟槽隔离结构，所述一对漏极选择级浅沟槽隔离结构沿着所述第一纵向方向延伸，并且连同所述相应的绝缘层和所述间隔物电介质部分的至少一个交替堆叠将漏极选择级导电层划分为三个物理上分开的部分，其中定位在与所述一对漏极选择级浅沟槽隔离结构相同级处的间隔物电介质部分接触所述一对漏极选择级浅沟槽隔离结构的侧壁。
9.根据权利要求8所述的半导体结构，其中位于所述间隔物电介质部分之下的附加间隔物电介质部分沿着垂直于所述第一水平方向的第二水平方向具有比所述间隔物电介质部分更小的横向范围。
10.根据权利要求6所述的半导体结构，其中：
所述间隔物电介质部分中的每一者具有一对凹面侧壁和一对基本上平行的直侧壁；
所述一对凹面侧壁面向所述第一水平方向；并且
所述一对基本上平行的直侧壁平行于所述第一水平方向。
11.根据权利要求1所述的半导体结构，还包括一对接触沟槽，所述一对接触沟槽包含一对横向伸长的接触通孔结构，其中所述一对接触沟槽垂直延伸穿过所述存储器级组件，沿着第一水平方向横向延伸并且沿着所述第一水平方向基本上彼此共线，其中所述间隔物电介质部分沿着所述第一水平方向定位在所述接触沟槽中的所述一对横向伸长的接触通孔结构之间。
12.根据权利要求11所述的半导体结构，其中：
所述间隔物电介质部分中的每一者具有一对凹面侧壁，所述一对凹面侧壁与所述一对接触沟槽的最近侧侧壁基本上等距。
13.根据权利要求1所述的半导体结构，其中：
用于所述存储器级组件的驱动电路的半导体器件至少部分地定位在所述存储器级组件下方；
下级金属互连结构电接触所述半导体器件的至少一个节点；并且
所述至少一个穿存储器级通孔结构接触位于所述存储器级组件之下的所述下级金属互连结构的顶面和位于所述存储器级组件之上的上级金属互连结构的底面。
14.根据权利要求1所述的半导体结构，其中：
所述导电层之中的最顶部的两层或更多层包括漏极选择栅电极；
所述漏极选择栅电极中的每一者被电介质材料部分围绕所述至少一个穿存储器级通孔结构物理上划分为多个部分；并且
第一漏极选择电极在其中的台阶形区域比定位在所述第一漏极选择电极上方的第二漏极选择电极延伸得更靠近所述至少一个穿存储器级通孔结构。
15.根据权利要求14所述的半导体结构，还包括漏极选择互连结构，所述漏极选择互连结构在所述台阶形区域中电接触所述漏极选择栅电极，并且电连接相应的级处的所述漏极选择栅电极的由所述电介质材料部分分离的多个部分。
16.根据权利要求1所述的半导体结构，其中：
所述存储器堆叠结构包括垂直NAND器件的存储器元件；
所述导电层包括所述垂直NAND器件的相应字线或者电连接到所述垂直NAND器件的相应字线；
所述基板包括硅基板；
所述垂直NAND器件包括在所述硅基板上方的单片三维NAND串阵列；
所述单片三维NAND串阵列的第一器件级中的至少一个存储器单元定位在所述单片三维NAND串阵列的第二器件级中的另一存储器单元上方；
所述硅基板含有集成电路，所述集成电路包括用于所述垂直NAND器件的字线驱动电路和位线驱动电路中的至少一者；并且
所述单片三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一者的至少一个端部基本上垂直于所述半导体基板的顶面延伸；
多个电荷储存元件，每个电荷储存元件位于所述多个半导体沟道中的相应的一者附近；和
多个控制栅电极，所述多个控制栅电极具有基本上平行于所述半导体基板的所述顶面延伸的条形状，所述多个控制栅电极至少包括第一控制栅电极和第二控制栅电极，所述第一控制栅电极位于所述第一器件级中，所述第二控制栅电极位于所述第二器件级中。
17.一种形成半导体结构的方法，包括：
在基板上方形成至少一个交替堆叠，其中所述至少一个交替堆叠中的每一者包含相应的绝缘层和相应的牺牲材料层的交替层，所述牺牲材料层包含具有与所述相应的绝缘层不同成分的电介质材料；
形成垂直延伸穿过所述至少一个交替堆叠的存储器堆叠结构；
通过对所述绝缘层有选择性地横向地移除所述牺牲材料层的部分来形成横向凹陷部，其中所述牺牲材料层在所述至少一个交替堆叠内的保留部分构成间隔物电介质部分；以及
穿过在所述至少一个交替堆叠内的所述间隔物电介质部分中的每一者和所述绝缘层中的每一者形成至少一个穿存储器级通孔结构。
18.根据权利要求17所述的方法，还包括通过在所述横向凹陷部中沉积导电材料来在其中形成导电层，以形成包括与所述相应的导电层交替的所述绝缘层的至少一个修改交替堆叠。
19.根据权利要求18所述的方法，其中：
所述至少一个穿存储器级通孔结构至少从包含所述存储器级组件的最顶面的第一水平平面垂直延伸到包含所述存储器级组件的最底面的第二水平平面；并且
所述至少一个穿存储器级通孔结构的每个侧壁由所述间隔物电介质部分的区域与所述导电层横向间隔开。
20.根据权利要求18所述的方法，其中所述间隔物电介质部分形成在被所述存储器堆叠结构横向包围的穿存储器级通孔区域内。
21.根据权利要求20所述的方法，还包括与形成所述存储器堆叠结构同时在所述穿存储器级通孔区域内形成支撑柱结构，其中所述存储器堆叠结构和所述支撑柱结构中的每一者包括相同的材料层的集，所述相同的材料层的集包含存储器膜和垂直半导体层。
22.根据权利要求18所述的方法，还包括形成接触沟槽，所述接触沟槽沿着第一水平方向延伸并且穿过所述至少一个交替堆叠，其中通过提供蚀刻剂来形成所述横向凹陷部，所述蚀刻剂对所述绝缘层的材料有选择性地穿过所述接触沟槽蚀刻所述牺牲材料层的材料。
23.根据权利要求22所述的方法，其中：
所述间隔物电介质部分中的每一者具有一对凹面侧壁，所述一对凹面侧壁与第一对接触沟槽的最近侧侧壁基本上等距；并且
所述间隔物电介质部分的第一子集具有相应对的基本上平行的直侧壁，所述对的基本上平行的直侧壁与第二对接触沟槽的最近侧侧壁基本上等距。
24.根据权利要求23所述的方法，还包括形成漏极选择级浅沟槽隔离结构，所述漏极选择级浅沟槽隔离结构沿着所述第一纵向方向延伸穿过所述至少一个交替堆叠的上部中的层的子集，其中所述横向凹陷部中的一者的横向范围被所述漏极选择级浅沟槽隔离结构的侧壁界定并且不比所述漏极选择级浅沟槽隔离结构的侧壁行进得更远。
25.根据权利要求18所述的方法，还包括：
将所述导电层之中的包括至少一个漏极选择栅电极的至少一个最顶层图案化，以将所述至少一个漏极选择栅电极划分为多个部分并且形成台阶形区域；
在围绕所述至少一个穿存储器级通孔结构的所述台阶形区域中和在所述至少一个漏极选择栅电极的所述多个部分之间形成电介质材料部分；以及
形成至少一个漏极选择互连结构，所述至少一个漏极选择互连结构在所述台阶形区域中电接触所述至少一个漏极选择栅电极，并且电连接所述至少一个漏极选择栅电极的由所述电介质材料部分分离的多个部分。
26.根据权利要求17所述的方法，还包括：
至少部分地在所述交替堆叠下方形成驱动电路的半导体器件；
形成下级金属互连结构，所述下级金属互连结构电接触所述交替堆叠下方的所述半导体器件的至少一个节点，其中所述至少一个穿存储器级通孔结构形成在所述下级金属互连结构上；以及
在所述至少一个穿存储器级通孔结构上和在所述间隔物电介质部分上方形成上级金属互连结构。
27.根据权利要求17所述的方法，其中：
所述存储器堆叠结构包括垂直NAND器件的存储器元件；
所述导电层包括所述垂直NAND器件的相应字线或电连接到所述垂直NAND器件的相应字线；
所述基板包括硅基板；
所述垂直NAND器件包括在所述硅基板上方的单片三维NAND串阵列；
所述单片三维NAND串阵列的第一器件级中的至少一个存储器单元定位在所述单片三维NAND串阵列的第二器件级中的另一存储器单元上方；
所述硅基板含有集成电路，所述集成电路包括用于所述垂直NAND器件的字线驱动电路和位线驱动电路中的至少一者；并且
所述单片三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一者的至少一个端部基本上垂直于所述半导体基板的顶面延伸；
多个电荷储存元件，每个电荷储存元件位于所述多个半导体沟道中的相应一者附近；和
多个控制栅电极，所述多个控制栅电极具有基本上平行于所述半导体基板的所述顶面延伸的条形状，所述多个控制栅电极至少包括第一控制栅电极和第二控制栅电极，所述第一控制栅电极位于所述第一器件级中，所述第二控制栅电极位于所述第二器件级中。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801922A (zh) * 2019-01-31 2019-05-24 长江存储科技有限责任公司 一种形成三维存储器的方法及三维存储器
TWI707453B (zh) * 2019-05-17 2020-10-11 大陸商長江存儲科技有限責任公司 三維記憶裝置、用於操作三維記憶裝置上的緩衝單元的系統以及用於操作三維記憶裝置上的數據緩衝器的方法
CN112259543A (zh) * 2020-10-13 2021-01-22 长江存储科技有限责任公司 一种三维存储器件及其制造方法
WO2021022401A1 (en) * 2019-08-02 2021-02-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN113228278A (zh) * 2019-03-27 2021-08-06 桑迪士克科技有限责任公司 包含位于横向起伏的沟槽中的眼形接触通孔结构的三维存储器器件及其制造方法
TWI759786B (zh) * 2019-09-03 2022-04-01 日商鎧俠股份有限公司 半導體記憶裝置及半導體記憶裝置之製造方法

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180010368A (ko) * 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
US10014309B2 (en) * 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
CN110140204B (zh) * 2016-09-21 2023-04-04 铠侠股份有限公司 半导体装置及其制造方法
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
JP2018157103A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置
US9953992B1 (en) 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
KR102472376B1 (ko) * 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
US10446566B2 (en) * 2017-12-15 2019-10-15 Micron Technology, Inc. Integrated assemblies having anchoring structures proximate stacked memory cells
US10546870B2 (en) * 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10971507B2 (en) 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10903230B2 (en) 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10600802B2 (en) * 2018-03-07 2020-03-24 Sandisk Technologies Llc Multi-tier memory device with rounded top part of joint structure and methods of making the same
US10490569B2 (en) * 2018-03-08 2019-11-26 Sandisk Technologies Llc Three-dimensional memory device and method of making the same using concurrent formation of memory openings and contact openings
KR102612406B1 (ko) * 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
KR102528754B1 (ko) * 2018-04-19 2023-05-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치 및 그 형성 방법
CN109075169A (zh) 2018-05-03 2018-12-21 长江存储科技有限责任公司 用于三维存储器件的贯穿阵列触点(tac)
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
KR102422689B1 (ko) * 2018-06-27 2022-07-18 샌디스크 테크놀로지스 엘엘씨 다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US10475804B1 (en) * 2018-06-27 2019-11-12 Sandisk Technologies Llc Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
US10600800B2 (en) 2018-06-27 2020-03-24 Sandisk Technologies Llc Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
KR102635182B1 (ko) 2018-07-12 2024-02-08 삼성전자주식회사 반도체 메모리 장치
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
US11121146B2 (en) 2018-10-15 2021-09-14 Micron Technology, Inc. Forming terminations in stacked memory arrays
US11515325B2 (en) 2018-11-28 2022-11-29 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR20200064256A (ko) 2018-11-28 2020-06-08 삼성전자주식회사 3차원 반도체 메모리 소자
WO2020142989A1 (en) 2019-01-10 2020-07-16 Yangtze Memory Technologies Co., Ltd. Structures and methods for reducing stress in three-dimensional memory device
US10840260B2 (en) 2019-01-18 2020-11-17 Sandisk Technologies Llc Through-array conductive via structures for a three-dimensional memory device and methods of making the same
JP2020141094A (ja) * 2019-03-01 2020-09-03 キオクシア株式会社 半導体記憶装置
KR102666312B1 (ko) 2019-05-20 2024-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102668092B1 (ko) 2019-05-31 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20240064757A (ko) * 2019-06-17 2024-05-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿에 지지 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
JP7279202B2 (ja) 2019-06-17 2023-05-22 長江存儲科技有限責任公司 ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
US10879264B1 (en) 2019-06-18 2020-12-29 Sandisk Technologies Llc Three-dimensional memory device containing through-array contact via structures between dielectric barrier walls and methods of making the same
US10872857B1 (en) 2019-06-18 2020-12-22 Sandisk Technologies Llc Three-dimensional memory device containing through-array contact via structures between dielectric barrier walls and methods of making the same
KR102614510B1 (ko) * 2019-06-18 2023-12-19 샌디스크 테크놀로지스 엘엘씨 유전체 배리어 벽들 사이의 스루-어레이 접촉 비아 구조물을 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
KR20210013790A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 메모리 장치
KR20210022797A (ko) 2019-08-20 2021-03-04 삼성전자주식회사 반도체 장치
US11450601B2 (en) * 2019-09-18 2022-09-20 Micron Technology, Inc. Assemblies comprising memory cells and select gates
JP2021048302A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210045538A (ko) 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
US11282827B2 (en) 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
KR20210083545A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
KR20210086098A (ko) * 2019-12-31 2021-07-08 삼성전자주식회사 집적회로 소자
US11282783B2 (en) 2020-01-07 2022-03-22 Sandisk Technologies Llc Three-dimensional memory device with via structures surrounded by perforated dielectric moat structure and methods of making the same
US11756877B2 (en) 2020-01-07 2023-09-12 Sandisk Technologies Llc Three-dimensional memory device with via structures surrounded by perforated dielectric moat structure and methods of making the same
KR20210089358A (ko) * 2020-01-08 2021-07-16 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210108016A (ko) * 2020-02-25 2021-09-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP2021150296A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150408A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
US11367736B2 (en) 2020-05-22 2022-06-21 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11342245B2 (en) 2020-05-22 2022-05-24 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11355506B2 (en) 2020-05-22 2022-06-07 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
CN114730763A (zh) * 2020-06-05 2022-07-08 桑迪士克科技有限责任公司 包括贯穿存储器层级通孔结构的三维存储器器件及其制造方法
US11515317B2 (en) * 2020-06-05 2022-11-29 Sandisk Technologies Llc Three-dimensional memory device including through-memory-level via structures and methods of making the same
US11398488B2 (en) 2020-06-05 2022-07-26 Sandisk Technologies Llc Three-dimensional memory device including through-memory-level via structures and methods of making the same
US11404427B2 (en) 2020-06-12 2022-08-02 Sandisk Technologies Llc Three-dimensional memory device including multi-tier moat isolation structures and methods of making the same
KR20220017027A (ko) * 2020-08-03 2022-02-11 삼성전자주식회사 반도체 장치
WO2022052049A1 (en) * 2020-09-11 2022-03-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof
US11322440B2 (en) 2020-09-30 2022-05-03 Sandisk Technologies Llc Three-dimensional memory device with dielectric wall support structures and method of forming the same
US11963354B2 (en) 2020-09-30 2024-04-16 Sandisk Technologies Llc Three-dimensional memory device with dielectric or semiconductor wall support structures and method of forming the same
US11393836B2 (en) 2020-11-18 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same
US11889684B2 (en) 2020-11-18 2024-01-30 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same
US11393757B2 (en) * 2020-11-19 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device containing oxidation-resistant contact structures and methods of making the same
US11844222B2 (en) 2021-01-12 2023-12-12 Sandisk Technologies Llc Three-dimensional memory device with backside support pillar structures and methods of forming the same
KR20220108627A (ko) * 2021-01-27 2022-08-03 삼성전자주식회사 열전 소자를 구비한 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법
JP2022143850A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体装置
US12010835B2 (en) * 2021-04-27 2024-06-11 Sandisk Technologies Llc Three-dimensional memory device with a conductive drain-select-level spacer and methods for forming the same
US11688689B2 (en) 2021-05-06 2023-06-27 Micron Technology, Inc. Electronic devices including stair step structures, and related memory devices, systems, and methods
US11812598B2 (en) 2021-06-23 2023-11-07 Sandisk Technologies Llc Memory device including laterally perforated support pillar structures surrounding contact via structures and methods for forming the same
US12009306B2 (en) 2021-07-15 2024-06-11 Sandisk Technologies Llc Three-dimensional memory device containing a capped isolation trench fill structure and methods of making the same
WO2024118177A1 (en) * 2022-11-29 2024-06-06 Sandisk Technologies Llc Stairless three-dimensional memory device and method of making thereof by forming replacement word lines through memory openings

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120061744A1 (en) * 2010-09-10 2012-03-15 Sung-Min Hwang Three dimensional semiconductor memory devices
US20150372005A1 (en) * 2014-06-23 2015-12-24 Gukhyon Yon Three-dimensional semiconductor memory device and method of fabricating the same
US20160027730A1 (en) * 2014-07-28 2016-01-28 SK Hynix Inc. Interconnection structure, semiconductor device, and method of manufacturing the same
CN109075175A (zh) * 2016-06-07 2018-12-21 桑迪士克科技有限责任公司 三维存储装置中的阶梯区域之间的直通存储级通孔结构及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
CN102948015B (zh) 2010-06-18 2016-03-09 株式会社村田制作所 通信终端设备及天线装置
US20120006174A1 (en) * 2010-07-12 2012-01-12 Owens Corning Intellectual Capital, Llc Rotary cutting apparatus and method
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
JP6129756B2 (ja) * 2014-01-24 2017-05-17 株式会社東芝 半導体装置及びその製造方法
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
TW201543116A (zh) * 2014-03-28 2015-11-16 Fujifilm Corp 液晶面板、液晶顯示裝置、偏光板及偏光板保護膜
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9236392B1 (en) 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9666594B2 (en) 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
US9449981B2 (en) 2014-10-21 2016-09-20 Sandisk Technologies Llc Three dimensional NAND string memory devices and methods of fabrication thereof
US9356034B1 (en) 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120061744A1 (en) * 2010-09-10 2012-03-15 Sung-Min Hwang Three dimensional semiconductor memory devices
US20150372005A1 (en) * 2014-06-23 2015-12-24 Gukhyon Yon Three-dimensional semiconductor memory device and method of fabricating the same
US20160027730A1 (en) * 2014-07-28 2016-01-28 SK Hynix Inc. Interconnection structure, semiconductor device, and method of manufacturing the same
CN109075175A (zh) * 2016-06-07 2018-12-21 桑迪士克科技有限责任公司 三维存储装置中的阶梯区域之间的直通存储级通孔结构及其制备方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801922A (zh) * 2019-01-31 2019-05-24 长江存储科技有限责任公司 一种形成三维存储器的方法及三维存储器
CN109801922B (zh) * 2019-01-31 2020-10-20 长江存储科技有限责任公司 一种形成三维存储器的方法及三维存储器
CN113228278A (zh) * 2019-03-27 2021-08-06 桑迪士克科技有限责任公司 包含位于横向起伏的沟槽中的眼形接触通孔结构的三维存储器器件及其制造方法
TWI707453B (zh) * 2019-05-17 2020-10-11 大陸商長江存儲科技有限責任公司 三維記憶裝置、用於操作三維記憶裝置上的緩衝單元的系統以及用於操作三維記憶裝置上的數據緩衝器的方法
US11221793B2 (en) 2019-05-17 2022-01-11 Yangtze Memory Technologies Co., Ltd. Data buffering operation of three-dimensional memory device with static random-access memory
US11922058B2 (en) 2019-05-17 2024-03-05 Yangtze Memory Technologies Co., Ltd. Data buffering operation of three-dimensional memory device with static random-access memory
WO2021022401A1 (en) * 2019-08-02 2021-02-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US11342352B2 (en) 2019-08-02 2022-05-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
TWI759786B (zh) * 2019-09-03 2022-04-01 日商鎧俠股份有限公司 半導體記憶裝置及半導體記憶裝置之製造方法
US11737261B2 (en) 2019-09-03 2023-08-22 Kioxia Corporation Semiconductor storage device having a contact isolated from a conductor layer by oxidized portions and method for manufacturing the same
CN112259543A (zh) * 2020-10-13 2021-01-22 长江存储科技有限责任公司 一种三维存储器件及其制造方法

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