KR101941803B1 - 허니콤 셀 구조 3차원 비휘발성 메모리 디바이스 - Google Patents

허니콤 셀 구조 3차원 비휘발성 메모리 디바이스 Download PDF

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료이찌 혼마
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샌디스크 테크놀로지스 엘엘씨
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Abstract

모놀리식 3차원 메모리 디바이스는 기판 위에 위치하고 6각형 격자에 배열된 복수의 메모리 스택 구조물을 포함한다. 6각형 격자 구조물은 6각형들에 의해 정의되되, 6각형들 각각은 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 가지며, 메모리 스택 구조물들은 6각형 격자의 꼭지점들에 위치하며, 각각의 메모리 스택 구조물은 수직으로 이격된 메모리 요소들 및 수직 반도체 채널을 포함한다. 소스 컨택트 비아 구조물들은 제2 수평 방향을 따라 연장되는 일차원 어레이를 형성하는 6각형들의 서브세트의 각각의 중심에 위치하며, 각각의 소스 컨택트 비아 구조물은, 기판 위의, 또는 기판 내부의, 각각의 소스 영역과 전기적으로 단락된다.

Description

허니콤 셀 구조 3차원 비휘발성 메모리 디바이스{HONEYCOMB CELL STRUCTURE THREE-DIMENSIONAL NON-VOLATILE MEMORY DEVICE}
관련 출원의 상호참조
본 출원은, 참조로 그 전체 내용이 본 명세서에 포함되는, 2015년 3월 17일 출원된 미국 정규 출원 제14/660,023호의 우선권 혜택을 주장한다.
분야
본 개시내용은 대체로 반도체 디바이스 분야에 관한 것이며, 구체적으로는, 수직 NAND 스트링 및 기타의 3차원 디바이스 등의 3차원 메모리 구조물 및 그 형성 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링은, T. Endoh 등에 의한 논문, "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36에 개시되어 있다.
본 개시내용의 한 양태에 따르면, 기판 상에 위치한 교대하는 복수의 절연체 층들 및 전기 도전 층들의 스택; 기판 위에 6각형 격자의 6각형들의 꼭지점들에 위치한 복수의 메모리 스택 구조물들; 및 6각형들의 제1 서브세트의 각각의 중심에 위치한 복수의 더미 메모리 스택 구조물들을 포함하는, 모놀리식 3차원 메모리 디바이스가 제공된다. 메모리 스택 구조물 및 더미 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함한다. 전기 도전 층들은 복수의 메모리 스택 구조물들의 외측 측벽들과 접촉한다. 복수의 더미 메모리 스택 구조물들의 외측 측벽들은 유전체 재료 부분들의 수직으로 이격된 스택에 의해 전기 도전 층으로부터 측방향으로 이격된다.
본 개시내용의 또 다른 양태에 따르면, 기판 위에 위치하며 6각형 격자에 배열된 복수의 메모리 스택 구조물들을 포함하는 모놀리식 3차원 메모리 디바이스가 제공된다. 6각형 격자 구조물은 6각형들에 의해 정의되되, 상기 6각형들 각각은 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 갖는다. 메모리 스택 구조물들은 6각형 격자의 꼭지점들에 위치한다. 각각의 메모리 스택 구조물은 수직으로 이격된 메모리 요소들 및 수직 반도체 채널을 포함한다. 소스 컨택트 비아 구조물들은 제2 수평 방향을 따라 연장되는 일차원 어레이를 형성하는 6각형들의 서브세트의 각각의 중심에 위치하며, 각각의 소스 컨택트 비아 구조물은, 기판 위의, 또는 기판 내부의, 각각의 소스 영역과 전기적으로 단락된다.
본 개시내용의 역시 또 다른 양태에 따르면, 3차원 메모리 구조물을 제조하는 방법이 제공된다. 유전체 재료를 포함하는 제1 재료 층들 및 제2 재료 층들을 포함하는 교대 층들의 스택이 기판 위에 형성된다. 메모리 개구들 및 더미 메모리 개구들은 스택을 통과한다.
메모리 개구들은 6각형 격자의 6각형들의 꼭지점들에 형성된다. 수직 반도체 채널을 포함하는 메모리 스택 구조물은 각각의 메모리 개구에 및 각각의 더미 메모리 개구에 형성된다. 배면 오목부(backside recess)는 제1 재료 층들에 대해 선택적인 제2 재료 층들을 제거함으로써 형성된다. 더미 메모리 개구들을 측방향으로 둘러싸는 유전체 재료 부분은 각각의 제2 재료 층의 인접한 나머지 부분에 의해 형성된다. 전기 도전 층들은 유전체 재료 부분의 배면 오목부들 내에 및 유전체 재료 부분의 측벽들 위에 형성된다.
도 1a 내지 도 10b와 도 12a 내지 도 25b에서, 접미사 "a"를 갖는 각각의 수직 단면도에 대한 지그재그 수직 평면은 동일한 도면 번호 및 접미사 "b"를 갖는 대응 도면에서 평면 A-A'로서 도시되고, 접미사 "b"를 갖는 각각의 전체 또는 부분 수평 단면도에 대한 수평 단면 평면은 동일한 도면 번호 및 접미사 "a"를 갖는 대응하는 도면에서 평면 B-B'로서 도시된다.
도 1a는 본 개시내용의 제1 실시예에 따른 메모리 개구 및 더미 메모리 개구의 형성 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 1b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 1a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 2a는 본 개시내용의 제1 실시예에 따른 메모리 스택 구조물 및 더미 메모리 스택 구조물을 메모리 개구 및 더미 메모리 개구에 각각 형성한 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 2b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 2a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 3a는 본 개시내용의 제1 실시예에 따른 패터닝된 리소그래피 재료 스택의 형성 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 3a의 제1 예시적인 구조물의 개략적인 평면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른 제1 타입의 배면 컨택트 개구 및 제2 타입의 배면 컨택트 개구의 형성 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 4a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 5a는 본 개시내용의 제1 실시예에 따른 배면 오목부 및 유전체 재료 부분의 형성 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 5b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 5a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 6a는 본 개시내용의 제1 실시예에 따른 전기 도전 층들 및 인접하는 도전성 재료 층을 형성한 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 6b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 6a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 7a는 본 개시내용의 제1 실시예에 따른 인접한 도전성 재료 층을 제거한 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 7b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 7a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 8a는 본 개시내용의 제1 실시예에 따른 컨포멀 유전체 재료 층 및 비-컨포멀 하드 마스크 층의 형성 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 8b는, 본 개시내용의 제1 실시예에 따른, 도 8a의 제1 예시적인 구조물의 B-B' 평면을 따른 개략적인 수평 단면도가 도 8a의 제1 예시적인 구조물의 반투명 평면도와 병치되어 있는 합성도이다. 6각형 격자 구조물은 합성도에 병치되어 있다.
도 9a는, 본 개시내용의 제1 실시예에 따른, 컨포멀 유전체 재료 층의 바닥 부분(bottom portion)을 제거하는 이방성 에칭 및 비-컨포멀 하드 마스크 층의 제거 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 9b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 9a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 10a는 본 개시내용의 제1 실시예에 따른 제1 타입의 컨택트 비아 구조물 및 제2 타입의 컨택트 비아 구조물의 형성 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 10b는 본 개시내용의 제1 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 10a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 11a는 본 개시내용의 제1 실시예에 따른 다양한 금속 상호접속 구조물의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11b는 본 개시내용의 제1 실시예에 따른 도 11a의 제1 예시적인 구조물의 개략적인 수평 단면도이다.
도 11c는 본 개시내용의 제1 실시예에 따른 다양한 금속 상호접속 구조물에 대한 배선 개략도와 도 11b의 수평 단면도의 병치이다.
도 11d는 본 개시내용의 제1 실시예에 따른 도 11c의 배선 개략도의 일부의 확대도이다.
도 12a는 본 개시내용의 제2 실시예에 따른 패터닝된 리소그래피 재료 스택의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 12b는 본 개시내용의 제2 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 12a의 제2 예시적인 구조물의 개략적인 평면도이다.
도 13a는 본 개시내용의 제2 실시예에 따른 배면 컨택트 개구 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 13b는 본 개시내용의 제2 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 13a의 제2 예시적인 구조물의 개략적인 수평 단면도이다.
도 14a는 본 개시내용의 제2 실시예에 따른 배면 오목부 및 유전체 재료 부분의 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 14b는 본 개시내용의 제2 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 14a의 제2 예시적인 구조물의 개략적인 수평 단면도이다.
도 15a는 본 개시내용의 제2 실시예에 따른 전기 도전 층들 및 인접하는 도전성 재료 층의 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 15b는 본 개시내용의 제2 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 15a의 제2 예시적인 구조물의 개략적인 수평 단면도이다.
도 16a는 본 개시내용의 제2 실시예에 따른 인접한 도전성 재료 층을 제거한 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 16b는 본 개시내용의 제2 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 16a의 제2 예시적인 구조물의 개략적인 수평 단면도이다.
도 17a는 본 개시내용의 제2 실시예에 따른 컨포멀 유전체 재료 층의 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 17b는, 본 개시내용의 제2 실시예에 따른, 도 17a의 제2 예시적인 구조물의 B-B' 평면을 따른 개략적인 수평 단면도가 도 17a의 제2 예시적인 구조물의 반투명 평면도와 병치되어 있는 합성도이다. 6각형 격자 구조물은 합성도에 병치되어 있다.
도 18a는 본 개시내용의 제2 실시예에 따른 갭 충진 재료 층 및 포토레지스트 층의 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 18b는, 본 개시내용의 제2 실시예에 따른, 도 18a의 제2 예시적인 구조물의 B-B' 평면을 따른 개략적인 수평 단면도가 도 18a의 제2 예시적인 구조물의 반투명 평면도와 병치되어 있는 합성도이다. 6각형 격자 구조물은 합성도에 병치되어 있다.
도 19a는 본 개시내용의 제2 실시예에 따른 포토레지스트 층 및 갭 충진 재료 층을 패터닝한 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 19b는, 본 개시내용의 제2 실시예에 따른, 도 19a의 제2 예시적인 구조물의 B-B' 평면을 따른 개략적인 수평 단면도가 도 19a의 제2 예시적인 구조물의 반투명 평면도와 병치되어 있는 합성도이다. 6각형 격자 구조물은 합성도에 병치되어 있다.
도 20a는 본 개시내용의 제2 실시예에 따른 더미 메모리 스택 구조물들의 세트 위에 라인 트렌치를 패터닝한 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 20b는, 본 개시내용의 제2 실시예에 따른, 도 20a의 제2 예시적인 구조물의 B-B' 평면을 따른 개략적인 수평 단면도가 도 20a의 제2 예시적인 구조물의 반투명 평면도와 병치되어 있는 합성도이다. 6각형 격자 구조물은 합성도에 병치되어 있다.
도 21a는 본 개시내용의 제2 실시예에 따른 더미 메모리 스택 구조물을 제거한 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 21b는, 본 개시내용의 제2 실시예에 따른, 도 21a의 제2 예시적인 구조물의 B-B' 평면을 따른 개략적인 수평 단면도가 도 21a의 제2 예시적인 구조물의 반투명 평면도와 병치되어 있는 합성도이다. 6각형 격자 구조물은 합성도에 병치되어 있다.
도 22a는 본 개시내용의 제2 실시예에 따른 갭 충진 재료 층의 제거 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 22b는 본 개시내용의 제2 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 22a의 제2 예시적인 구조물의 개략적인 수평 단면도이다.
도 23a는 본 개시내용의 제2 실시예에 따른 컨포멀 유전체 재료 층 및 비-컨포멀 하드 마스크 층의 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 23b는, 본 개시내용의 제2 실시예에 따른, 도 23a의 제2 예시적인 구조물의 B-B' 평면을 따른 개략적인 수평 단면도가 도 23a의 제2 예시적인 구조물의 반투명 평면도와 병치되어 있는 합성도이다. 6각형 격자 구조물은 합성도에 병치되어 있다.
도 24a는 본 개시내용의 제2 실시예에 따른 비-컨포멀 하드 마스크 층의 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 24b는 본 개시내용의 제2 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 24a의 제2 예시적인 구조물의 개략적인 수평 단면도이다.
도 25a는 본 개시내용의 제2 실시예에 따른 제2 타입의 컨택트 비아 구조물 및 제2 타입의 컨택트 비아 구조물의 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 25b는 본 개시내용의 제2 실시예에 따른 병치 6각형 격자 구조물을 갖는 도 25a의 제2 예시적인 구조물의 개략적인 수평 단면도이다.
도 26a는 본 개시내용의 제2 실시예에 따른 다양한 금속 상호접속 구조물의 형성 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 26b는 본 개시내용의 제2 실시예에 따른 도 26a의 제2 예시적인 구조물의 개략적인 수평 단면도이다.
도 26c는 본 개시내용의 제2 실시예에 따른 다양한 금속 상호접속 구조물에 대한 배선 개략도와 도 26b의 수평 단면도의 병치이다.
도 26d는 본 개시내용의 제2 실시예에 따른 도 26c의 배선 개략도의 일부의 확대도이다.
도 27은 본 개시내용의 한 실시예에 따른 메모리 스택 구조물 및 제1 타입의 컨택트 비아 구조물을 포함하는 6각형 격자 구조물의 예시적인 구성이다.
도 28a는 본 개시내용의 한 실시예에 따른 유전체 재료 부분을 포함하는 6각형 격자 구조물의 제1 예시적인 구성이다.
도 28b는 본 개시내용의 한 실시예에 따른 유전체 재료 부분을 포함하는 6각형 격자 구조물의 제2 예시적인 구성이다.
도 29a는 본 개시내용의 한 실시예에 따른 제2 타입의 컨택트 비아 구조물을 포함하는 6각형 격자 구조물의 제1 예시적인 구성이다.
도 29b는 본 개시내용의 한 실시예에 따른 제2 타입의 컨택트 비아 구조물을 포함하는 6각형 격자 구조물의 제2 예시적인 구성이다.
도 29c는 본 개시내용의 한 실시예에 따른 제2 타입의 컨택트 비아 구조물을 포함하는 6각형 격자 구조물의 제3 예시적인 구성이다.
전술된 바와 같이, 본 개시내용은 수직 NAND 스트링 및 기타의 3차원 디바이스 등의 3차원 메모리 구조물, 및 그 형성 방법에 관한 것으로, 그 다양한 양태들이 이하에서 설명된다. 본 개시내용의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하는데 이용될 수 있고, 그 비제한적인 예들은, 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스 등의 반도체 디바이스들을 포함한다. 도면은 축척비율에 따라 그려진 것은 아니다. 요소의 단일 인스턴스가 예시되어 있는 경우에, 요소의 복제판이 존재하지 않는다는 것이 명시적으로 설명되거나 기타의 방식으로 명확하게 표시되지 않는 한, 그 요소의 복수의 인스턴스가 복제될 수 있다. "제1", "제2", 및 "제3" 등의 서수는 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시내용의 상세한 설명 및 청구항들에 걸쳐 채용될 수 있다.
여기서 사용될 때, 제2 요소 "상에" 위치한 제1 요소는, 제2 요소의 표면의 외측 상에 또는 제2 요소의 내측 상에 위치할 수 있다. 여기서 사용될 때, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다.
모놀리식 3차원 메모리 어레이는, 반도체 웨이퍼 등의 단일의 기판 위에, 아무런 중간 기판도 없이, 복수의 메모리 레벨이 형성되어 있는 것이다. 용어 "모놀리식"은, 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별개로 형성된 다음 함께 팩키징되어 비모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리는, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 설명된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 구성된다. 기판은 본딩 전에 박막화(thin)되거나 메모리 레벨들로부터 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 이러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스는, 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 여기서 설명된 다양한 실시예를 채용하여 제작될 수 있다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스를 포함하는 디바이스 구조물을 제조하는데 이용될 수 있는, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물이 도시되어 있다. 예시적인 구조물은 반도체 기판일 수 있는 기판을 포함한다. 기판은 반도체 재료 층(10)을 포함할 수 있다. 반도체 재료 층(10)은, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 공지된 다른 반도체 재료를 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층의 최상부 표면일 수 있는 주 표면을 가질 수 있다.
주 표면은 반도체 표면일 수 있다. 한 실시예에서, 주 표면은 단결정 반도체 표면일 수 있다.
여기서 사용될 때, "반도체 재료"란 1.0 × 10-6 S/cm 내지 1.0 × 105 S/cm 범위의 전기 전도도를 갖는 재료를 말하며, 전기 도펀트에 의한 적절한 도핑시에 1.0 S/cm 내지 1.0 × 105 S/cm 범위의 전기 저항률을 갖는 도핑 재료를 생성할 수 있다. 여기서 사용될 때, "전기 도펀트"란, 대역 구조 내의 가전 대역(valence band)에 홀을 추가하는 p-타입의 도펀트, 또는 대역 구조 내의 전도 대역에 전자를 추가하는 n-타입의 도펀트를 말한다. 여기서 사용될 때, "도전성 재료"란, 1.0 × 105 S/cm보다 큰 전기 전도도를 갖는 재료를 말한다. 여기서 사용될 때, "절연체 재료" 또는 "유전체 재료"란, 1.0 × 10-6 S/cm 미만의 전기 전도도를 갖는 재료를 말한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다. 선택사항으로서, 적어도 하나의 도핑된 웰(명시적으로 도시되지 않음)이 기판 반도체 층 내에 형성될 수 있다.
주변 회로를 위한 적어도 하나의 반도체 디바이스(미도시)는 기판 반도체 층의 일부 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는, 예를 들어, 전계 효과 트랜지스터를 포함할 수 있다. 선택사항으로서, 유전체 패드 층(12)은 반도체 재료 층(10) 상에 또는 그 위에 형성될 수 있다.
예를 들어, (절연체 층(32)일 수 있는) 교대하는 복수의 제1 재료 층들과 (희생 재료 층(42)일 수 있는) 제2 재료 층들의 스택이, 유전체 패드 층(12)의 상부 표면 상에 있을 수 있는, 기판의 상부 표면 위에 형성된다. 여기서 사용될 때, 교대하는 복수의 제1 요소들 및 제2 요소들이란, 제1 요소의 인스턴스들 및 제2 요소의 인스턴스들이 교대하는 구조물을 말한다. 교대하는 복수의 종단 요소가 아닌 제1 요소들의 각각의 인스턴스는 양측 상의 제2 요소들의 2개의 인스턴스에 의해 인접해 있고, 교대하는 복수의 종단 요소가 아닌 제2 요소들의 각각의 인스턴스는 양쪽 끝에 있는 제1 요소들의 2개의 인스턴스에 의해 인접해 있다. 제1 요소들은 그들 사이에서 동일한 두께를 가질 수 있거나, 상이한 두께를 가질 수 있다. 제2 요소들은 그들 사이에서 동일한 두께를 가질 수 있거나, 상이한 두께를 가질 수 있다. 교대하는 복수의 제1 재료 층들 및 제2 재료 층들은, 제1 재료 층의 인스턴스에서 또는 제2 재료 층의 인스턴스에서 시작할 수 있고, 제1 재료 층의 인스턴스 또는 제2 재료 층의 인스턴스에서 끝날 수 있다. 한 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교대하는 복수 내에서 주기성을 갖고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와는 상이한 제2 재료를 포함한다. 한 실시예에서, 각각의 제1 재료 층은 절연체 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이 경우, 스택은 교대하는 복수의 절연체 층(32) 및 희생 재료 층(42)을 포함할 수 있다.
교대하는 복수의 스택은, 교대 스택(32, 42)이라고 언급된다. 한 실시예에서, 교대 스택(32, 42)은, 제1 재료로 구성된 절연체 층(32), 및 절연체 층(32)의 재료와는 상이한 제2 재료로 구성된 희생 재료 층(42)을 포함할 수 있다. 절연체 층(32)의 제1 재료는 적어도 하나의 전기 절연 재료일 수 있다. 따라서, 각각의 절연체 층(32)은 전기 절연 재료 층일 수 있다. 절연체 층(32)을 위해 채용될 수 있는 전기 절연 재료는, (도핑되거나 언도핑된 규산염 유리를 포함하는) 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유기 규산염 유리(OSG), 스핀-온 유전체 재료, 흔히 높은 유전 상수(하이-k) 유전체 산화물이라 알려진 유전체 금속 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등) 및 그 규산염, 유전체 금속 산질화물 및 그 규산염, 및 유기 절연 재료를 포함하지만, 이것으로 제한되지 않는다. 한 실시예에서, 절연체 층(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층(42)의 제2 재료는 절연체 층(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 여기서 사용될 때, 제거 프로세스가 제2 재료의 제거 속도의 적어도 2배의 속도로 제1 재료를 제거한다면, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거 속도에 대한 제1 재료의 제거 속도의 비율은, 여기서는 제2 재료에 관한 제1 재료에 대한 제거 프로세스의 "선택도"라고 지칭된다.
희생 재료 층(42)은 유전체 재료, 즉, 전기 절연 재료를 포함한다. 희생 재료 층(42)의 제2 재료의 부분들은, 후속해서, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극으로서 기능할 수 있는 전기 도전성 전극으로 대체될 수 있다. 제2 재료의 비제한적인 예는 실리콘 질화물을 포함한다.
한 실시예에서, 절연체 층(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층은 실리콘 질화물을 포함할 수 있다. 절연체 층(32)의 제1 재료는, 예를 들어, 화학적 증착(CVD)에 의해 퇴적될 수 있다. 예를 들어, 절연체 층(32)에 대해 실리콘 산화물이 채용된다면, 테트라에틸 오르토실리케이트(TEOS)가 CVD 프로세스의 전구체 재료로서 채용될 수 있다. 희생 재료 층(42)의 제2 재료는, 예를 들어, CVD에 의해 형성될 수 있다.
절연체 층(32) 및 희생 재료 층(42)의 두께는 20 nm 내지 50 nm 범위일 수 있지만, 각각의 절연체 층(32) 및 각각의 희생 재료 층(42)에 대하여 더 작은 두께 및 더 큰 두께가 채용될 수 있다. (후속하여 형성될 제어 게이트 전극의 수에 대응하는) 절연체 층(32)과 희생 재료 층(42)의 쌍의 반복 횟수는, 2 내지 1,024의 범위, 전형적으로는 8 내지 256 범위일 수 있지만, 더 많은 횟수의 반복도 역시 채용될 수 있다. 스택 내의 상부 및 하부 게이트 전극은 선택 게이트 전극으로서 기능할 수 있다. 한 실시예에서, 교대 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각각의 해당 희생 재료 층(42) 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
적어도 하나의 절연 캡 층(70, 71, 72)은 교대 스택(32, 42) 위에 형성될 수 있다. 적어도 하나의 절연 캡 층(70, 71, 72) 각각은 희생 재료 층(42)의 재료와는 상이한 유전체 재료를 포함한다. 한 실시예에서, 적어도 하나의 절연 캡 층(70, 71, 72)은 전술된 바와 같이 절연체 층(32)에 대해 채용될 수 있는 유전체 재료를 포함할 수 있다. 적어도 하나의 절연 캡 층(70, 71, 72)은 각각의 절연체 층(32)보다 큰 두께를 가질 수 있다. 적어도 하나의 절연 캡 층(70, 71, 72)은, 예를 들어, 화학적 증착에 의해 퇴적될 수 있다. 한 실시예에서, 적어도 하나의 절연 캡 층(70, 71, 72)은 실리콘 산화물 층일 수 있다.
후속해서, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(미도시)이 적어도 하나의 절연 캡 층(70,71,72) 및 교대 스택(32, 42) 위에 형성될 수 있고, 리소그래피적으로 패터닝되어 그 안에 개구를 형성할 수 있다.
리소그래피 스택 내의 개구는, 제1 개구 및 제2 개구를 포함한다.
리소그래피 스택 내의 제1 개구는 6각형 어레이로 배열된다. 구체적으로는, 6각형 격자의 6각형들의 꼭지점에서 제1 개구가 있다. 여기서 사용될 때, 6각형 격자는, 동일한 형상의 6각형들이 3개의 상이한 방향을 따라 반복되는 2차원 격자 구조물이다. 6각형 격자 내의 각각의 6각형은 동일한 6각형 형상을 가지며, 6각형의 모든 변이 동일한 길이를 갖는 정6각형일 수 있거나, 6각형의 모든 변이 동일한 길이를 갖지는 않는 비-정6각형일 수 있다. 각각의 6각형의 인접한 변들 사이의 각도는 60도일 수 있다. 6각형 격자의 각각의 6각형은, 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 갖는다.
리소그래피 스택의 제2 개구들은, 서로 인접하고 한 방향을 따라 반복되는 6각형들의 제1 서브세트의 각각의 중심에 대응하는 위치들에 형성된다. 예를 들어, 6각형들의 제1 서브세트는 제2 수평 방향을 따라 연장되는 제1 일차원 어레이를 형성할 수 있다. 제2 개구들은, 제1 개구들 및 제2 개구들이 제1 수평 방향을 따라 교대하도록, 제2 수평 방향을 따라 연장되는 6각형들의 하나 걸러 하나의 행마다 형성될 수 있다.
리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 적어도 하나의 절연 캡 층(70, 71, 72)을 통해 및 교대 스택(32, 42) 전체를 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택의 제1 개구 아래에 놓인 적어도 하나의 절연 캡 층(70,71,72) 및 교대 스택(32, 42)의 부분들은 에칭되어 메모리 개구(49)를 형성한다. 바꾸어 말하면, 교대 스택(32, 42)을 통한 패터닝된 리소그래피 재료 스택 내의 패턴의 전사는, 교대 스택(32, 42)를 통해 연장되는 메모리 개구(49)를 형성한다. 패터닝된 리소그래피 재료 스택 내의 제2 개구 아래에 놓이는 교대 스택(32, 42)의 부분들은 에칭되어 더미 메모리 개구(149)를 형성한다.
교대 스택(32, 42)의 재료를 에칭하기 위해 채용되는 이방성 에칭 프로세스의 화학작용은, 교대 스택(32, 42) 내의 제1 및 제2 재료의 에칭을 최적화하도록 교대될 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 선택사항으로서, 유전체 패드 층(12)은 교대 스택(32, 42)과 기판 사이의 에칭 정지 층으로서 이용될 수 있다. 메모리 개구(49) 및 더미 메모리 개구(149)의 측벽은 실질적으로 수직일 수 있거나 테이퍼링(tapered)될 수 있다. 패터닝된 리소그래피 재료 스택은 후속해서 예를 들어 애싱(ashing)에 의해 제거될 수 있다.
메모리 개구(49) 및 더미 메모리 개구(149)는 유전체 패드 층(12)을 통해 형성되어, 메모리 개구(49) 및 더미 메모리 개구(149)가 교대 스택(32, 42)의 상부 표면으로부터 반도체 재료 층(10)의 상부 표면까지 연장되게 한다.
한 실시예에서, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 더미 메모리 개구(149)의 바닥에서 물리적으로 노출된 후에 반도체 재료 층(10) 내로의 오버에칭이 선택사항으로서 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전 또는 이후에 수행될 수 있다. 즉, 반도체 재료 층(10)의 오목화된 표면은, 반도체 재료 층(10)의 비오목화된 상부 표면으로부터 오목부 깊이만큼 수직으로 오프셋될 수 있다. 오목부 깊이는, 예를 들어, 1nm 내지 50nm의 범위일 수 있지만, 더 작거나 더 큰 오목부 깊이가 또한 채용될 수 있다. 오버에칭은 선택사항이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 각각의 메모리 개구(49) 및 각각의 더미 메모리 개구(149)의 하부 표면은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다. 각각의 메모리 개구(49) 및 각각의 더미 메모리 개구(149)는 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽)을 포함할 수 있다. 메모리 개구(49)의 어레이가 형성되는 영역은 여기서는 디바이스 영역이라고 지칭된다.
도 2a 및 도 2b를 참조하면, 제1 메모리 스택 구조물(55)이 각각의 메모리 개구(49)에 형성될 수 있고, 제2 메모리 스택 구조물(155)(또는 "더미 메모리 스택 구조물")이 각각의 더미 메모리 개구(149)에 형성될 수 있다. 각각의 메모리 스택 구조물(55, 155)은, 예를 들어, 메모리 필름(52, 54) 및 선택사항적인 제1 반도체 채널 부분(601)의 순차적인 퇴적, 선택사항적인 제1 반도체 재료 층(601) 및 대응하는 메모리 개구(49)(또는 대응하는 더미 메모리 개구)의 바닥에 있는 메모리 필름(52, 54)의 수평 부분들의 제거, 및 제2 반도체 재료 층(602), 선택사항적인 유전체 재료 부분(62), 및 드레인 영역(63)의 퇴적에 의해 형성될 수 있다.
각각의 메모리 필름(52, 54)은 적어도 하나의 차단 유전체 층(52) 및 메모리 재료 층(54)을 포함할 수 있다. 적어도 하나의 차단 유전체 층(52)은 컨포멀 퇴적 방법에 의해 각각의 메모리 개구(49) 및 각각의 더미 메모리 개구(149)의 측벽에 퇴적될 수 있다. 적어도 하나의 차단 유전체 층(52)은 실리콘 산화물 및/또는 유전체 금속 산화물일 수 있는 유전체 재료를 포함한다.
메모리 재료 층(54)은 전하 저장 층 및 터널링 유전체 층의 스택을 포함할 수 있다. 전하 저장 층은, 균질 조성물의 단일 전하 저장 재료 층으로서 형성될 수 있거나, 복수의 전하 저장 재료 층들의 스택을 포함할 수 있다. 대안으로서 또는 추가로, 전하 저장 층은, 하나 이상의 실리콘 질화물 세그먼트 등의, 절연 전하 트랩핑 재료를 포함할 수 있다. 대안으로서, 전하 저장 층은, 예를 들어, 루테늄 나노입자일 수 있는, 금속 나노입자 등의, 도전성 나노입자를 포함할 수 있다. 터널링 유전체 층은, 적절한 전기 바이어스 조건 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은, 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라 핫 캐리어 주입을 통해 또는 파울러-노르드하임(Fowler-Nordheim) 터널링 유도 전하 전송에 의해 수행될 수 있다. 터널링 유전체 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(알루미늄 산화물 및 하프늄 산화물 등), 유전체 금속 산질화물, 유전체 금속 규산염, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다.
선택사항적인 제1 반도체 채널 부분(601)은, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 공지된 기타의 반도체 재료 등의, 반도체 재료를 포함한다. 한 실시예에서, 제1 반도체 채널 부분(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 부분(601)은, 저압 화학적 증착(LPCVD) 등의 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제1 반도체 채널 부분(601)의 두께는 2nm 내지 10nm의 범위일 수 있지만, 더 작거나 더 큰 두께가 또한 채용될 수 있다. 캐버티는, 퇴적된 재료 층들(52, 54, 601)로 채워지지 않은 메모리 개구(49) 및 더미 메모리 개구(149)의 각각의 체적 내에 존재할 수 있다.
선택사항적 제1 반도체 채널 부분(601), 메모리 재료 층(54), 적어도 하나의 차단 유전체 층(52)은, 적어도 하나의 이방성 에칭 프로세스를 이용하여 순차적으로 이방성 에칭된다. 적어도 하나의 절연 캡 층(70, 71, 72)의 상부 표면 위에 위치한 제1 반도체 채널 부분(601), 메모리 재료 층(54) 및 적어도 하나의 차단 유전체 층(52)의 바닥 부분은 적어도 하나의 이방성 에칭 프로세스에 의해 제거될 수 있다. 또한, 각각의 메모리 개구(49) 및 각각의 더미 메모리 개구(149)의 바닥에 있는 제1 반도체 채널 부분(601), 메모리 재료 층(54), 및 적어도 하나의 차단 유전체 층(52)의 수평 부분은 제거되어 개구를 형성할 수 있고 각각의 메모리 개구(49) 및 각각의 더미 메모리 개구(149) 아래의 반도체 재료 층(10)의 표면을 물리적으로 노출시킨다.
제2 반도체 채널 부분(602)은 반도체 재료 층(10)의 각각의 반도체 표면 상에 직접 및 각각의 메모리 개구(49) 및 각각의 더미 메모리 개구(149) 내의 각각의 제1 반도체 채널 부분(601) 상에 직접 퇴적될 수 있다. 제2 반도체 채널 부분(602)은, 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 공지된 기타의 반도체 재료 등의, 반도체 재료를 포함한다. 한 실시예에서, 제2 반도체 채널 부분(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 부분(602)은, 저압 화학적 증착(LPCVD) 등의 컨포멀 퇴적 방법에 의해 형성될 수 있다.
제1 반도체 채널 부분(601) 및 제2 반도체 채널 부분(602)의 재료는 집합적으로 반도체 채널 재료라고 지칭된다. 즉, 반도체 채널 재료는 제1 반도체 채널 부분(601) 및 제2 반도체 채널 부분(602) 내의 모든 반도체 재료의 세트이다. 동일한 메모리 개구(49) 내의 또는 동일한 더미 메모리 개구(149) 내의 제1 반도체 채널 부분(601) 및 제2 반도체 채널 부분(602)은 집합적으로 수직 반도체 채널(60)을 구성한다.
유전체 코어(62)는 유전체 재료의 퇴적 및 오목화에 의해 각각의 메모리 개구(49) 및 각각의 더미 메모리 개구(149) 내에 형성될 수 있다. 유전체 코어(62)는 실리콘 산화물 또는 유기규산염 유리 등의 유전체 재료를 포함한다.
드레인 영역(63)은, 각각의 유전체 코어(62) 위에 위치한 각각의 오목화된 영역 내에 도핑된 반도체 재료를 퇴적함으로써 형성될 수 있다. 도핑된 반도체 재료는, 예를 들어, 도핑된 폴리실리콘일 수 있다. 퇴적된 반도체 재료의 과잉 부분은, 예를 들어, 화학 기계적 평탄화(CMP) 또는 오목부 에칭에 의해, 적어도 하나의 절연 캡 층(70, 71, 72)의 상부 표면으로부터 제거되어 드레인 영역(63)을 형성할 수 있다.
도 3a 및 도 3b를 참조하면, 적어도 하나의 절연 캡 층(70, 71, 72) 위에 리소그래피 재료 스택(177, 178, 179)이 인가되어 관통하는 개구를 형성한다. 예시적인 실시예에서, 리소그래피 재료 스택(177, 178, 179)은, 하부로부터 상부로, (예를 들어, Applied Materials, Inc.™의 Advanced Patterning Film™ 등의) 비정질 탄소-기반의 필름(177), 유전체 반사방지 코팅(DARC) 층(178), 및 포토레지스트 층(179)을 포함한다. 리소그래피 노광 및 현상에 의해 리소그래피 재료 스택(177, 178, 179)에 개구가 형성된다. 개구는 제1 타입의 개구 및 제2 타입의 개구를 포함한다.
제1 타입의 개구(79")는, 수평 방향을 따라 연장되는 제2 일차원 어레이를 형성하는 6각형들의 제2 서브세트의 각각의 중심에서 리소그래피 재료 스택(177, 178, 179) 내에 형성된다. 제2 일차원 어레이는, 제2 메모리 스택 구조물(155)(즉, 더미 메모리 스택 구조물)이 형성되는 제1 일차원 어레이와는 상이하다. 한 실시예에서, 제2 일차원 어레이는 제1 일차원 어레이가 연장되는 제2 수평 방향을 따라 연장되고 주기적일 수 있다.
제2 타입의 개구(29")는, 수평 방향을 따라 연장되는 제3 일차원 어레이를 형성하는 6각형들의 제3 서브세트의 각각의 중심에서 리소그래피 재료 스택(177, 178, 179) 내에 형성된다. 제3 일차원 어레이는 제1 일차원 어레이 및 제2 일차원 어레이와는 상이하다.
한 실시예에서, 제3 일차원 어레이는 제1 일차원 어레이가 연장되는 제2 수평 방향을 따라 연장되고 주기적일 수 있다. 한 실시예에서, 제3 일차원 어레이는 예를 들어 어레이 영역의 주변부에 위치할 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 하나의 절연 캡 층(70, 71, 72) 및 교대 스택(32, 42)을 통해 제1 타입의 배면 컨택트 개구(79) 및 제2 타입의 배면 컨택트 개구(29)가 형성된다. 제2 타입의 배면 컨택트 개구(29)는 도 4a에 도시되어 있지만, 도 11b 및 도 11c를 참조하여 이하에서 도시되고 설명되는 바와 같이, 이들은 개구(79)로부터 이격되어 있고 메모리 셀 어레이 엣지 영역에 위치하기 때문에, 도 4b에서는 간명화를 위해 도시되지 않는다. 제1 타입의 및 제2 타입의 배면 컨택트 개구(79, 29)는 실질적으로 원형의 수평 단면 형상, 타원형의 단면 형상, 또는 6각형의 단면 형상을 가질 수 있지만, 다른 수평 단면 형상들도 역시 채용될 수 있다. 제1 타입의 개구(79") 아래에 놓인 적어도 하나의 절연 캡 층(70, 71, 72) 및 교대 스택(32, 42)의 부분들이 에칭되어 제1 타입의 배면 컨택트 개구(79)를 형성한다. 제2 타입의 개구(29") 아래에 놓인 적어도 하나의 절연 캡 층(70, 71, 72) 및 교대 스택(32, 42)의 부분들이 에칭되어 제2 타입의 배면 컨택트 개구(29)를 형성한다.
한 실시예에서, 제1 타입의 배면 컨택트 개구(79)는 소스 컨택트 비아 구조물이 후속해서 형성되는 소스 컨택트 개구일 수 있다. 한 실시예에서, 제2 타입의 배면 컨택트 개구(29)는 웰 컨택트 비아 구조물이 후속해서 형성되는 웰 컨택트 개구일 수 있다. 한 실시예에서, 제2 타입의 배면 컨택트 개구는, 기판 반도체 층(10) 내에 도핑된 웰(예를 들어, p타입의 웰)이 존재하는 영역들에서 형성될 수 있다. 한 실시예에서, 복수의 소스 컨택트 개구는 제2 수평 방향을 따라 연장되는 제2 일차원 어레이를 형성하는 6각형들의 제2 서브세트의 각각의 중심에 형성될 수 있다. 한 실시예에서, 복수의 웰 컨택트 개구는 제2 수평 방향을 따라 연장되는 제3 일차원 어레이를 형성하는 6각형들의 제3 서브세트의 각각의 중심에 형성될 수 있다.
교대 스택(32, 42)의 재료를 에칭하기 위해 채용되는 이방성 에칭 프로세스의 화학작용은, 교대 스택(32, 42) 내의 제1 및 제2 재료의 에칭을 최적화하도록 교대될 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 선택사항으로서, 유전체 패드 층(12)은 교대 스택(32, 42)과 기판 사이의 에칭 정지 층으로서 이용될 수 있다. 제1 타입의 배면 컨택트 개구(79) 및 제2 타입의 배면 컨택트 개구(29)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패터닝된 리소그래피 재료 스택(177, 178, 179)은, 후속해서, 예를 들어, 애싱(ashing)에 의해 제거될 수 있다.
제1 타입의 배면 컨택트 개구(79) 및 제2 타입의 배면 컨택트 개구(29)는 유전체 패드 층(12)을 통해 형성되어, 제1 타입의 배면 컨택트 개구(79) 및 제2 타입의 배면 컨택트 개구(29)가 교대 스택(32, 42)의 상부 표면으로부터 반도체 재료 층(10)의 상부 표면으로 연장되게 한다.
제1 타입의 배면 컨택트 개구(79) 아래에 있는 반도체 재료 층(10) 부분 내에 제1 도전 타입의 전기 도펀트를 주입하여 소스 영역(72)을 형성하기 위해 마스크된 이온 주입 프로세스가 채용될 수 있다. 소스 영역(72)은 드레인 영역(63)과 동일한 타입의 도핑을 가질 수 있다. 소스 영역(72) 및 드레인 영역(63)은 반도체 채널(60)의 도핑과 반대되는 도전 타입의 도핑을 가질 수 있다.
제2 타입의 배면 컨택트 개구(29) 아래에 있는 반도체 재료 층(10)의 부분 내에 제2 도전 타입의 전기 도펀트를 주입하여 웰 컨택트 영역들(22)을 형성하기 위해 또 다른 마스크된 이온 주입 프로세스가 채용될 수 있다. 웰 컨택트 영역(22)은, 메모리 스택 구조물(55)의 채널 부분으로서 채용될 수 있는 반도체 재료 층(10)과 동일한 도전 타입을 가질 수 있다. 웰 컨택트 영역(22)은 반도체 채널(60)과 동일한 도전 타입의 도핑을 가질 수 있다. 웰 컨택트 영역(22)은 반도체 재료 층(10)의 선택된 부분을 전기적으로 바이어싱하기 위해 채용될 수 있다.
도 5a 및 도 5b를 참조하면, 절연체 층(32)의 제1 재료에 관해 희생 재료 층(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 제1 타입의 및 제2 타입의 배면 컨택트 개구들(79, 29) 내에 도입될 수 있다, 예를 들어 에칭 프로세스를 채용한다. 배면 오목부(43)는 희생 재료 층(42)이 제거되는 체적 내에 형성된다. 희생 재료 층(42)의 제2 재료의 제거는 절연체 층(32)의 제1 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름(52, 54)의 최외곽 층의 재료에 대해 선택적일 수 있다. 한 실시예에서, 희생 재료 층(42)은 실리콘 질화물을 포함할 수 있고, 절연체 층(32)의 재료는 실리콘 산화물 및 유전체 금속 산화물로부터 선택될 수 있다.
제1 재료 및 메모리 필름(52, 54)의 최외곽 층에 대해 선택적인 제2 재료를 제거하는 에칭 프로세스는 습식 에칭 용액을 채용하는 습식 에칭 프로세스이거나, 에칭제가 제1 타입의 및 제2 타입의 컨택트 개구들(79, 29) 내로 기상으로 도입되는 기상(건식) 에칭 프로세스일 수 있다. 예를 들어, 희생 재료 층(42)이 실리콘 질화물을 포함한다면, 에칭 프로세스는, 실리콘 산화물, 실리콘, 및 본 기술분야에서 채용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭하는 인산을 포함하는 습식 에칭 탱크 내에 예시적인 구조물이 침지되는 습식 에칭 프로세스일 수 있다.
에칭 프로세스의 지속시간은, 제2 메모리 스택 구조물(155)(즉, 더미 메모리 스택 구조물)을 측방향으로 둘러싸는 제2 재료 층(42)의 부분들이 에칭 프로세스의 끝에서 제거되지 않도록 선택된다. (제2 메모리 스택 구조물(155)이 존재하는) 더미 메모리 개구를 측방향으로 둘러싸는 유전체 재료 부분(44)은 각각의 제2 재료 층(42)의 인접한 나머지 부분에 의해 형성된다. 이웃하는 쌍의 절연체 층(32)들 사이의 각각의 레벨에 위치한 유전체 재료 부분(44)들의 수직으로 이격된 스택은 제1 예시적인 구조물 내에 형성된다. 한 실시예에서, 각각의 유전체 재료 부분(44)은, 제2 수평 방향, 즉, (더미 메모리 개구들의 대응하는 세트 내에 존재하는) 제2 메모리 스택 구조물(155) 세트의 일차원 어레이를 따르는 수평 방향을 따라 변동하는 폭을 가질 수 있다. 각각의 유전체 재료 부분(44)은 유전체 재료 부분(44)이 측방향으로 둘러싸는 제2 메모리 스택 구조물(155)의 총 개수와 동일한 개수의 구멍을 가질 수 있다.
각각의 배면 오목부(43)는 캐버티의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장하는 캐버티일 수 있다. 다시 말하면, 각각의 배면 오목부(43)의 측방향 치수는 배면 오목부(43)의 높이보다 클 수 있다. 희생 재료 층(42)의 제2 재료가 제거되는 체적 내에 복수의 배면 오목부(43)가 형성될 수 있다. 제1 메모리 스택 구조물(55) 및 제2 메모리 스택 구조물(155)이 형성되는 메모리 개구 및 더미 메모리 개구는, 여기서는, 배면 오목부(43)와는 대조적으로 정면 오목부 또는 정면 캐버티라고 지칭된다. 한 실시예에서, 제1 메모리 스택 구조물은 기판 위에 배치된 복수의 디바이스 레벨을 갖는 모놀리식 3차원 NAND 스트링의 어레이일 수 있다. 이 경우, 각각의 배면 오목부(43)는 모놀리식 3차원 NAND 스트링 어레이의 각각의 워드 라인을 수용하기 위한 공간을 정의할 수 있다.
복수의 배면 오목부(43) 각각은 기판의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 배면 오목부(43)는, 아래에 놓인 절연체 층(32)의 상부 표면 및 위에 놓인 절연체 층(32)의 하부 표면에 의해 수직으로 한정될 수 있다.
한 실시예에서, 각각의 배면 오목부(43)는 전체적으로 균일한 높이를 가질 수 있다. 각각의 유전체 재료 부분(44)은, 제2 메모리 스택 구조물(155)(즉, 더미 메모리 스택 구조물)의 외측 측벽, (절연체 층(32) 또는 적어도 하나의 절연 캡 층(70, 71, 72) 등의) 위에 놓인 유전체 재료 층의 하부 표면, 및 (또 다른 절연체 층(32) 또는 유전체 패드 층(12) 등의) 아래에 놓인 유전체 재료 층의 상부 표면을 포함한다. 메모리 스택 구조물(55)의 외측 표면은 배면 오목부(43)에 물리적으로 노출된다.
도 6a 및 도 6b를 참조하면, 메모리 스택 구조물(55)의 외측 측벽 상에 및 절연체 층(32)의 물리적으로 노출된 표면 상에, 예를 들어 컨포멀 퇴적 방법에 의해, 추가적인 차단 유전체 층(미도시)이 선택사항으로서 퇴적될 수 있다. 추가적인 차단 유전체 층(존재하는 경우)의 두께는, 배면 오목부(43)의 채워지지 않은 부분이 유전체 재료 부분(44)의 각각의 레벨에 존재하도록 선택된다. 추가적인 차단 유전체 층은 (알루미늄 산화물 등의) 유전체 금속 산화물을 포함할 수 있고, 예를 들어, 원자 층 퇴적(ALD) 프로세스에 의해 형성될 수 있다.
적어도 하나의 도전성 재료가 제1 타입의 및 제2 타입의 배면 컨택트 개구(79, 29)의 측벽 상의 및 적어도 하나의 절연 캡 층(70, 71, 72)의 상부 표면 위의, 복수의 배면 오목부(43)에서 퇴적될 수 있다. 도전성 재료는, 예를 들어, 화학적 증착(CVD), 원자층 퇴적(ALD), 무전해 도금, 전기 도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 도전성 재료는, 원소 금속, 적어도 2개의 원소 금속들의 금속간 합금, 적어도 하나의 원소 금속의 도전성 질화물, 도전성 금속 산화물, 도전성 도핑된 반도체 재료, 금속 규산염, 이들의 합금 및 이들의 조합 또는 스택 등의 도전성 금속-반도체 합금일 수 있다. 복수의 배면 오목부(43)에 퇴적될 수 있는 비제한적인 예시적인 도전성 재료들은, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈 및 탄탈 질화물을 포함한다. 한 실시예에서, 적어도 하나의 도전성 재료는, 절연체 층(32)의 수평 표면 상에 및 메모리 스택 구조물(55)의 외측 측벽 상에 및 각각의 유전체 재료 부분(44)의 인접한 외측 측벽 상에 직접 퇴적될 수 있다.
한 실시예에서, 적어도 하나의 도전성 재료는, 텅스텐 및/또는 금속 질화물 등의 금속을 포함할 수 있다. 한 실시예에서, 복수의 배면 오목부(43)를 채우기 위한 적어도 하나의 도전성 재료는, 텅스텐, 및 티타늄 질화물과 텅스텐의 조합으로부터 선택될 수 있다. 한 실시예에서, 적어도 하나의 도전성 재료는 화학적 증착에 의해 퇴적될 수 있다. 한 실시예에서, 적어도 하나의 도전성 재료는, 도전성 금속 질화물을 포함하는 제1 도전성 재료, 및 원소 금속 또는 적어도 2개의 원소 금속들의 합금을 포함하는 제2 도전성 재료를 포함할 수 있다. 이 경우에, 퇴적된 도전성 재료 층들은, 제1 도전성 재료를 포함하는 금속 라이너 및 제2 도전성 재료를 포함하는 금속 충진 재료 층을 포함할 수 있다. 한 실시예에서, 금속 라이너는 티타늄 질화물을 포함할 수 있고, 금속 충진 재료 층은 텅스텐을 포함할 수 있다.
배면 오목부(43)를 채우는 적어도 하나의 도전성 재료의 각각의 부분은 전기 도전 층(46)을 구성한다. 복수의 도전 층(46)은 복수의 배면 오목부(43)에 형성될 수 있고, 인접한 도전성 재료 층(46L)은 제1 타입의 및 제2 타입의 배면 컨택트 개구(79, 29)의 측벽 상에 및 적어도 하나의 절연 캡 층(70, 71, 72) 위에 형성될 수 있다. 따라서, 각각의 희생 재료 층(42)의 전체 미만이 전기 도전 층(46)으로 대체되고, 희생 재료 층(42)의 각각의 나머지 부분은 복수의 제2 메모리 스택 구조물(155)(즉, 더미 메모리 스택 구조물)의 측벽과 접촉하는 유전체 재료 부분(44)을 구성한다. 각각의 전기 도전 층(46)은 하나 이상의 유전체 재료 부분(44)의 배면 오목부(43) 및 측벽 위에 형성된다. 각각의 제1 타입의 배면 컨택트 개구(79) 내에 제1 타입의 캐버티(79')가 존재하고, 각각의 제2 타입의 배면 컨택트 개구(29) 내에 제2 타입의 캐버티(29')가 존재한다.
도 7a 및 도 7b를 참조하면, 인접하는 도전성 재료 층(46L)이 제거될 수 있다. 구체적으로, 인접한 도전성 재료 층(46L)의 퇴적 도전성 재료는 각각의 제1 타입의 배면 컨택트 개구(79)의 측벽으로부터, 각각의 제2 타입의 배면 컨택트 개구(29)의 측벽으로부터, 및 적어도 하나의 절연 캡 층(70, 71, 72)으로부터, 예를 들어, 등방성 에칭에 의해 에치 백(etch back)될 수 있다. 배면 오목부(43) 내의 퇴적된 도전성 재료의 각각의 나머지 부분은 전기 도전 층(46)을 구성한다. 각각의 전기 도전 층(46)은 도전성 라인 구조물일 수 있다.
각각의 전기 도전 층(46)은, 복수의 제어 게이트 전극과, 복수의 제어 게이트 전극을 전기적으로 접속, 즉, 전기적으로 단락시키는 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 도전 층(46) 내의 복수의 제어 게이트 전극은, 메모리 스택 구조물(55)을 포함하는 수직 메모리 디바이스들에 대해 동일한 레벨에 위치한 제어 게이트 전극들을 포함할 수 있다. 즉, 각각의 전기 도전 층(46)은 복수의 수직 메모리 디바이스에 대한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
도 8a 및 도 8b를 참조하면, 컨포멀 유전체 재료 층(74)은 제1 타입의 및 제2 타입의 배면 컨택트 개구(79, 29)의 측벽 상에 및 적어도 하나의 절연 캡 층(70, 71, 72) 위에 형성될 수 있다. 컨포멀 유전체 재료 층(74)은 도핑된 규산염 유리 또는 언도핑된 규산염 유리 등의 유전체 재료를 포함한다.
후속해서, 비-컨포멀 하드 마스크 층(167)은 적어도 하나의 절연 캡 층(70, 71, 72) 위에 퇴적될 수 있다. 비-컨포멀 하드 마스크 층(167)은 플라즈마-강화 화학적 증착(PECVD) 등의 비-컨포멀(non-conformal) 퇴적 프로세스를 채용하여 퇴적된다. 한 실시예에서, 비-컨포멀 하드 마스크 층(167)은 (Applied Materials, Inc.™의 Advanced Patterning Film™ 등의) 비정질 탄소계 필름일 수 있다. 퇴적 프로세스의 비-컨포멀 성질로 인해, 비-컨포멀 하드 마스크 층(167)은, 배면 컨택트 개구(79, 29)의 하부 표면에서보다 더 큰 두께를 적어도 하나의 절연 캡 층(70, 71, 72) 위에서 가진다.
도 9a 및 도 9b를 참조하면, 배면 컨택트 개구(79, 29) 아래에 놓인 컨포멀 유전체 재료 층(74)의 부분들을 에칭하기 위해 이방성 에칭이 수행될 수 있다. 소스 영역(72) 및 웰 컨택트 영역(22)의 표면은 제1 타입의 배면 컨택트 개구들(79) 및 제2 타입의 배면 컨택트 개구(29)의 바닥에서 물리적으로 노출될 수 있다. 한 실시예에서, 소스 영역(72) 및 웰 컨택트 영역(22)의 부분들은, 소스 영역(72) 및 웰 컨택트 영역(22)의 측벽 표면들이, 각각, 제1 타입의 배면 컨택트 개구(79) 및 2 타입의 배면 컨택트 개구(29)의 바닥에서 물리적으로 노출되도록 수직으로 오목화될 수 있다. 후속해서, 비-컨포멀 하드 마스크 층(167)은 예를 들어 애싱에 의해 제거될 수 있다.
컨포멀 유전체 재료 층(74)의 나머지 부분은, 제1 타입의 배면 컨택트 개구(79) 및 제2 타입의 배면 컨택트 개구(29) 내로 수직으로 연장되는 부분을 포함한 단일 연속 층 및 각각의 수직 부분에 인접한 수평 부분이다. 컨포멀 유전체 재료 층(74)의 각각의 수직으로 연장되는 부분은, 절연체 층(32)과 전기 도전 층(46)의 교대 스택(32, 46)을, 제1 타입의 배면 컨택트 개구(79) 및 제2 타입의 배면 컨택트 개구(29) 내부에 후속해서 형성될 컨택트 비아 구조물로부터 측방향으로 분리하는 절연 스페이서를 구성한다. 컨포멀 유전체 재료 층(74)은 명료성을 위해 도 9b에 도시되지 않았다.
도 10a 및 도 10b를 참조하면, 절연 스페이서(즉, 컨포멀 유전체 재료 층(74)의 수직으로 연장되는 부분)에 의해 측방향으로 둘러싸인 각각의 캐버티는 동시에 도전성 재료로 채워져 컨택트 비아 구조물(76, 26)을 형성한다. 예를 들어, 소스 컨택트 비아 구조물(76)은, (소스 컨택트 개구일 수 있는) 제1 타입의 컨택트 트렌치(79)로부터 유도된 각각의 캐버티 내에 형성될 수 있고, 웰 컨택트 비아 구조물(26)은 (웰 컨택트 개구일 수 있는) 제2 타입의 컨택트 비아 트렌치(29)로부터 유도된 각각의 캐버티 내에 형성될 수 있다. 예를 들어, 화학적 기계적 평탄화 및/또는 오목부 에칭에 의해, 퇴적된 도전성 재료의 과잉 부분이 컨포멀 유전체 재료 층(74)의 수평 부분 위로부터 제거될 수 있다.
도 11a 내지 도 11d를 참조하면, 적어도 하나의 절연 캡 층(70, 71, 72) 위에 금속 상호접속 구조물(88, 78, 28, 92M, 92N, 92P, 96, 98) 및 유전체 재료 층(미도시)이 형성되어 메모리 스택 구조물(55) 내의 드레인 영역(63), 소스 컨택트 비아 구조물(76), 및 웰 컨택트 비아 구조물(26)로의 전기 접속을 제공할 수 있다.
예를 들어, 드레인 영역(63)과 접촉하는 드레인 컨택트 비아 구조물(88), 소스 컨택트 비아 구조물(76)과 접촉하는 소스 상호접속 비아 구조물(78), 및 웰 컨택트 비아 구조물(26)과 접촉하는 웰 상호접속 비아 구조물(28)을 포함하는, 제1 비아 레벨 유전체 층(미도시) 및 다양한 제1 레벨 컨택트 비아 구조물(88, 78, 28)이 형성될 수 있다. 제1 라인 레벨 유전체 층(미도시) 및 제1 레벨 라인 구조물(92M, 92N, 92P)이 후속해서 형성될 수 있다. 제1 레벨 라인 구조물(92M, 92N, 92P)은, 드레인 컨택트 비아 구조물(88)과 접촉하는 메모리 스택 상호접속 라인 구조물(92M), 소스 상호접속 비아 구조물(78)과 접촉하는 소스 라인 구조물(92N), 및 웰 상호접속 비아 구조물(26)과 접촉하는 웰 바이어스 라인 구조물(92P)을 포함한다. 메모리 스택 상호접속 구조물(92M)은, 도 11c 및 도 11d에 나타낸 바와 같이 6각형 격자 내의 동일한 6각형의 꼭지점들에 위치한 드레인 영역(63)들 사이에 국부적인 상호접속을 제공할 수 있다.
제2 비아 레벨 유전체 층(미도시) 및 다양한 제2 레벨 컨택트 비아 구조물(96)이 형성될 수 있다. 메모리 스택 상호접속 라인 구조물(92M)에 수직 전기 접속을 제공하기 위해 제2 레벨 컨택트 비아 구조물(96)들의 제1 서브세트기 채용될 수 있다. 소스 라인 구조물(92N)로의 수직 전기 접속을 제공하기 위해 제2 레벨 컨택트 비아 구조물(96)들의 제2 서브세트가 채용될 수 있다. 웰 바이어스 라인 구조물(92P)에 수직 전기 접속을 제공하기 위해 제2 레벨 컨택트 비아 구조물(96)들의 제3 서브세트가 채용될 수 있다. (비트 라인들을 포함한) 제2 라인 레벨 유전체 층 및 제2 레벨 라인 구조물(98)은 추가 전기 접속을 제공하도록 형성될 수 있다.
전기 도전 층(46)의 각각의 핑거(146, 146E)는, 제2 수평 방향을 따라 연장되고, 임의의 금속 상호접속 구조물에 의해 접촉되지 않는 더미 메모리 스택 구조물인, 제2 메모리 스택 구조물(155)의 일차원 어레이를 측방향으로 둘러싸는 유전체 재료 부분(44)에 의해, 동일한 레벨에 위치한 전기 도전 층(46)의 이웃하는 핑거로부터 측방향으로 분리될 수 있다. 따라서, 제1 메모리 스택 구조물(55) 및 제2 메모리 스택 구조물들(155) 위에 금속 상호접속 구조물(88, 78, 28, 92M, 92N, 92P, 96, 98)의 형성시에, 메모리 개구 내의 제1 메모리 스택 구조물(55)의 각각의 드레인 영역(63)은 각각의 드레인 컨택트 비아 구조물(88)과 접촉하고 더미 메모리 개구에 위치한 각각의 제2 메모리 스택 구조물(155)은 금속 상호접속 구조물들(88, 78, 28, 92M, 92N, 92P, 96, 98) 중 어느 것과도 접촉하지 않는다. 따라서, 제2 메모리 스택 구조물(155)의 드레인 영역(63)은 금속 상호접속 구조물들(88, 78, 28, 92M, 92N, 92P, 96, 98) 중 어느 것과도 접촉하지 않는다.
제1 예시적인 구조물은 모놀리식 3차원 메모리 디바이스를 포함한다. 모놀리식 3차원 메모리 디바이스는 기판 위에 위치한 교대하는 복수의 절연체 층(32) 및 전기 도전 층(46)의 스택(32, 46); 기판 위에 6각형 격자의 6각형들의 꼭지점에 위치한 복수의 메모리 스택 구조물(55); 및 6각형들의 제1 서브세트의 각각의 중심에 위치한 복수의 더미 메모리 스택 구조물(155)을 포함한다. 메모리 스택 구조물(55) 및 더미 메모리 스택 구조물(155) 각각은 메모리 필름(52, 54) 및 수직 반도체 채널(60)을 포함한다. 전기 도전 층(46)은 복수의 메모리 스택 구조물(55)의 외측 측벽과 접촉한다. 복수의 더미 메모리 스택 구조물(155)의 외측 측벽은 유전체 재료 부분(44)의 수직으로 이격된 스택에 의해 전기 도전 층(46)으로부터 측방향으로 이격된다.
한 실시예에서, 메모리 스택 구조물(55)의 각각의 수직 반도체 채널(60)은 각각의 위에 놓인 (드레인 컨택트 비아 구조물(88) 등의) 컨택트 비아 구조물에 의해 물리적으로 및/또는 전기적으로 접촉될 수 있다. 각각의 더미 메모리 스택 구조물(155)은, 교대하는 복수의 절연체 층(32) 및 전기 도전 층(46)의 최하부 표면을 포함하는 수평면 위의 도전성 재료 부분과 접촉하지 않는다.
한 실시예에서, 6각형 격자의 각각의 6각형은, 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 갖는다. 6각형들의 제1 서브세트는 제2 수평 방향을 따라 연장되는 제1 일차원 어레이를 구성할 수 있다. 한 실시예에서, 수직으로 이격된 스택의 각각의 유전체 재료 부분(44)은 제2 수평 방향을 따라 제1 서브세트의 복수의 6각형들을 가로 질러 측방향으로 연장된다.
한 실시예에서, 각각의 전기 도전 층(46)은, 유전체 재료 부분(44)의 수직으로 이격된 스택의 각각의 유전체 재료 부분의 한 측 상에 위치하여 이와 접촉하는 제1 전기 도전성 부분; 및 유전체 재료 부분(44)의 수직으로 이격된 스택의 각각의 유전체 재료 부분의 반대 측 상에 위치하여 이와 접촉하는 제2 전기 도전성 부분을 포함한다. 제1 전기 도전성 부분과 제2 전기 도전성 부분은 서로 전기적으로 절연된다. 다시 말해, 유전체 재료 부분(44)의 수직으로 이격된 스택은 각각의 전기 도전 층(46)의 2개의 분리된 부분(예를 들어, 2개의 이웃하는 핑거(146))을 물리적으로 측방향으로 분리하고 전기적으로 격리시킨다.
한 실시예에서, 수직으로 이격된 스택의 각각의 유전체 재료 부분(44)은 복수의 더미 메모리 스택 구조물(155)의 각각의 외측 측벽과 접촉할 수 있다. 한 실시예에서, 소스 컨택트 비아 구조물(76)은 제2 수평 방향을 따라 연장되는 제2 일차원 어레이를 형성하는 6각형들의 제2 서브세트 내의 6각형들의 각각의 중심에 위치할 수 있다. 각각의 소스 컨택트 비아 구조물(76)은 기판 위에 또는 기판 내에 위치한 각각의 소스 영역(72)에 전기적으로 단락될 수 있다. 각각의 소스 영역(72)은, 반도체 재료 층(10)의 표면 부분인, 기판 내의 수평 반도체 채널과 접촉할 수 있다.
한 실시예에서, 제2 수평 방향을 따라 연장되는 제3 일차원 어레이를 형성하는 6각형들의 제3 서브세트의 각각의 중심에 웰 컨택트 비아 구조물(26)이 위치한다. 각각의 웰 컨택트 비아 구조물(26)은, 소스 영역(72)과는 반대의 도전성 타입의 도핑을 갖는 (반도체 재료 층(10) 내에 위치한) 도핑된 웰에 전기적으로 단락될 수 있다. 한 실시예에서, (드레인 전극인) 드레인 컨택트 비아 구조물(88)은 메모리 스택 구조물(55) 내의 각각의 드레인 영역(63)과 접촉할 수 있다. 소스 상호접속 비아 구조물(78)은 각각의 소스 컨택트 비아 구조물(76)과 접촉할 수 있다. 드레인 컨택트 비아 구조물(88) 및 소스 상호접속 비아 구조물들(78)의 각각의 상부 표면은, 동일한 수평면 내에 위치한 각각의 상호접속 라인 구조물(92M, 92N)의 하부 표면과 접촉할 수 있다.
한 실시예에서, 소스 컨택트 비아 구조물(76) 및 웰 컨택트 비아 구조물(26) 각각은 전기 도전 층(46) 및 절연 층(32)과 전기적으로 접촉하는 절연 스페이서(즉, 컨포멀 유전체 재료 층(74)의 수직 부분)에 의해 측방향으로 둘러싸일 수 있다. 드레인 컨택트 비아 구조물(88)은 메모리 스택 구조물(55) 내의 각각의 드레인 영역(63)과 접촉할 수 있다. 웰 상호접속 비아 구조물(28)은 각각의 웰 컨택트 비아 구조물(26)과 접촉할 수 있다. 드레인 컨택트 비아 구조물(88) 및 웰 상호접속 비아 구조물(28)의 각각의 상부 표면은 동일한 수평면 내에 위치한 각각의 상호접속 라인 구조물(92M, 92P)의 하부 표면과 접촉할 수 있다.
한 실시예에서, 웰 컨택트 구조물(26) 및 소스 컨택트 구조물(76)의 각각의 쌍은 유전체 재료 부분(44)의 적어도 하나의 수직 스택에 의해 서로 측방향으로 이격될 수 있다. 한 실시예에서, 소스 컨택트 비아 구조물(76)들 각각은 전기 도전 층(46) 및 절연 층(32)과 접촉하는 절연 스페이서(즉, 컨포멀 유전체 재료 층(74)의 수직 부분)에 의해 측방향으로 둘러싸여 있다. 웰 컨택트 비아 구조물(26)들 각각은, 유전체 재료 부분(44)들의 제2 수직 이격된 스택에 의해 측방향으로 둘러싸여 있다.
모놀리식 3차원 메모리 디바이스는, 6각형 격자로 배열되고 기판 위에 위치하는 복수의 메모리 스택 구조물(55)을 포함할 수 있다. 6각형 격자 구조물은 6각형들에 의해 정의되되, 6각형들 각각은 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 갖는다. 메모리 스택 구조물(55)은 6각형 격자의 꼭지점들에 위치한다. 각각의 제1 메모리 스택 구조물(55)은, (메모리 필름(50, 52) 내에 위치한) 수직으로 이격된 메모리 요소 및 수직 반도체 채널(60)을 포함한다. 소스 컨택트 비아 구조물(76)은, 제2 수평 방향을 따라 연장되는 일차원 어레이를 형성하는 6각형들의 제2 서브세트의 각각의 중심에 위치한다. 각각의 소스 컨택트 비아 구조물(76)은 기판 위에 또는 기판 내에 위치한 각각의 소스 영역(72)에 전기적으로 단락된다.
절연체 층(32)과 전기 도전 층(46)의 교대 스택은 기판 위에 위치한다. 복수의 메모리 스택 구조물(55)은 교대 스택(32, 46)을 통해 연장된다. 복수의 더미 메모리 스택 구조물(155)은 6각형들의 제1 서브세트의 각각의 중심에 위치한다. 메모리 스택 구조물(55) 및 더미 메모리 스택 구조물(155) 각각은 메모리 필름(52, 54) 및 수직 반도체 채널(60)을 포함한다. 더미 메모리 스택 구조물(155)의 일부는 전기 도전 층(46)의 한 쌍의 이웃하는 핑거(146)들 사이에 위치할 수 있다. 소스 컨택트 비아 구조물(76)은 전기 도전 층(46)의 핑거(146) 내에 임베딩될 수 있고, 핑거(146)가 연장되는 방향인 제2 수평 방향을 따라 위치할 수 있다. 유전체 재료 부분(44)의 수직 스택들 중 일부는 전기 도전 층(46)의 인접한 쌍들의 핑거(146)들 사이의 절연 분리자(insulating separator)로서 기능할 수 있다.
한 실시예에서, 전기 도전 층(46)은 복수의 메모리 스택 구조물(55)의 외측 측벽들과 접촉한다. 복수의 더미 메모리 스택 구조물(155)의 외측 측벽은 유전체 재료 부분(44)의 수직으로 이격된 스택에 의해 전기 도전 층(46)으로부터 측방향으로 이격된다.
각각의 소스 영역(72)은 적어도 하나의 각각의 수직 반도체 채널(60)을 포함하는 반도체 채널과 접촉한다. 한 실시예에서, 메모리 스택 구조물(55)의 각각의 수직 반도체 채널(60)은 각각의 위에 놓인 컨택트 비아 구조물, 즉, 드레인 컨택트 비아 구조물(88)에 의해 물리적으로 및/또는 전기적으로 접촉된다. 각각의 더미 메모리 스택 구조물(155)은, 교대 스택(32, 46)의 최하부 표면을 포함하는 수평면 위의 도전성 재료 부분과 접촉하지 않는다.
제2 방향을 따라 연장되는 라인을 따라 위치한 더미 메모리 스택 구조물(155)을 포함하는 6각형들의 각각의 제1 서브세트는 제2 수평 방향을 따라 연장되는 제1 일차원 어레이를 구성한다. 제2 방향을 따라 연장되는 라인을 따라 위치한 소스 컨택트 비아 구조물(76)을 포함하는 6각형들의 각각의 제2 서브세트는 제2 수평 방향을 따라 연장되는 제2 일차원 어레이를 구성한다.
웰 컨택트 비아 구조물(26)은 제2 수평 방향을 따라 연장되는 제3 일차원 어레이를 형성하는 6각형들의 각각의 제3 서브세트의 각각의 중심에 위치할 수 있다. 각각의 웰 컨택트 비아 구조물(26)은, 웰 컨택트 영역(22)을 통해, 소스 영역(72)과는 반대의 도전성 타입의 도핑을 갖는 도핑된 웰에 전기적으로 단락될 수 있다. 제2 방향을 따라 연장되는 라인을 따라 위치한 웰 컨택트 비아 구조물(26)을 포함하는 6각형들의 각각의 제3 서브세트는 제2 수평 방향을 따라 연장되는 제3 일차원 어레이를 구성한다. 한 실시예에서, 6각형들의 제3 서브세트는 어레이 디바이스의 주변 영역의 전기 도전 층(46)의 격리된 핑거(146E) 내에 위치할 수 있는 반면, 6각형들의 제1 및 제2 서브세트들은 제2 수평 방향에 수직인 제1 수평 방향을 따라 교대하는 시퀀스로 인터레이싱될 수 있다.
한 실시예에서, 모놀리식 3차원 메모리 디바이스는 수직 NAND 메모리 디바이스를 포함한다. 전기 도전 층(46)은 NAND 메모리 디바이스의 각각의 워드 라인을 포함하거나, NAND 메모리 디바이스의 각각의 워드 라인에 전기적으로 접속될 수 있다. 한 실시예에서, 기판은 실리콘 기판을 포함하고, NAND 메모리 디바이스는 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함하고, NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은, NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치한다. 실리콘 기판은 그 위에 위치된 메모리 디바이스를 위한 구동기 회로를 포함하는 집적 회로를 포함할 수 있다. 각각의 NAND 스트링은 복수의 반도체 채널 ―복수의 반도체 채널들 각각의 적어도 하나의 단부(end portion)는 반도체 기판의 상부 표면에 실질적으로 수직으로 연장됨―; 복수의 반도체 채널들 중 대응하는 채널에 인접하여 각각 위치한 복수의 전하 저장 요소들; 및 기판의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극 ―복수의 제어 게이트 전극은, 적어도, 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함― 을 포함한다.
도 12a 및 12b를 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조물은, 상이한 패턴을 갖는 패터닝된 리소그래피 재료 스택(177, 178, 179)을 형성함으로써 도 2a 및 2b의 제1 예시적인 구조물로부터 도출될 수 있다. 제2 실시예에서, 웰 컨택트 비아 구조물(26)은 (핑거(146)들의 그룹에 물리적으로 근접한) 동일한 블록 내의 최외곽 핑거(146)의 부분들에 형성될 수 있다. 패터닝되지 않은 리소그래피 재료 스택(177, 178, 179)은 도 3a 및 도 3b의 처리 단계들에서와 동일한 방식으로 적어도 하나의 절연 캡 층(70, 71, 72) 위에 형성될 수 있다. 리소그래피 재료 스택(177, 178, 179)은 제1 실시예에서 채용된 패턴과 상이한 패턴을 갖는 개구를 형성하도록 패터닝된다.
제2 실시예에서, 제1 타입의 개구(79")만이, 수평 방향을 따라 연장되는 제2 일차원 어레이를 형성하는 6각형들의 제2 서브세트의 각각의 중심에서 리소그래피 재료 스택(177, 178, 179) 내에 형성된다. 제2 일차원 어레이는, 제2 메모리 스택 구조물(155)(즉, 더미 메모리 스택 구조물)이 형성되는 제1 일차원 어레이와는 상이하다. 한 실시예에서, 제2 일차원 어레이는 제1 일차원 어레이가 연장되는 제2 수평 방향을 따라 연장되고 주기적일 수 있다. 개구는 제1 실시예의 제2 타입의 개구(29")에 대응하는 위치에 형성되지 않는다.
도 13a 및 도 13b를 참조하면, 적어도 하나의 절연 캡 층(70,71,72) 및 교대 스택(32, 42)을 통해 제1 타입의 배면 컨택트 개구(79)가 형성된다. 제1 실시예의 도 4a 및 도 4b의 처리 단계들과 동일한 처리 단계들이 채용될 수 있다. 제1 타입의 개구(79") 아래에 놓인 적어도 하나의 절연 캡 층(70, 71, 72) 및 교대 스택(32, 42)의 부분들이 에칭되어 제1 타입의 배면 컨택트 개구(79)를 형성한다. 한 실시예에서, 제1 타입의 배면 컨택트 개구(79)는 소스 컨택트 비아 구조물이 후속해서 형성되는 소스 컨택트 개구일 수 있다. 한 실시예에서, 복수의 소스 컨택트 개구는 제2 수평 방향을 따라 연장되는 제2 일차원 어레이를 형성하는 6각형들의 제2 서브세트의 각각의 중심에 형성될 수 있다. 동일한 에칭 화학작용이 제1 실시예에서와 같이 이방성 에칭 프로세스에 채용될 수 있다. 제1 타입의 배면 컨택트 개구(79)는 유전체 패드 층(12)을 통해 형성되어, 제1 타입의 배면 컨택트 개구(79)가 교대 스택(32, 42)의 상부 표면으로부터 반도체 재료 층(10)의 상부 표면까지 연장되게 한다. 주변 더미 메모리 스택 구조물(155)의 세트를 도전성 재료로 대체함으로써 웰 컨택트 비아 구조물이 제공되기 때문에, 제1 실시예에서 제공된 별개의 컨택트 개구(29)는 제2 실시예에서 형성되지 않는다.
도 14a 및 도 14b를 참조하면, 절연체 층(32)의 제1 재료에 관해 희생 재료 층(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 제1 타입의 배면 컨택트 개구(79) 내에 도입될 수 있다, 예를 들어 에칭 프로세스를 채용한다. 제1 실시예의 도 5a 및 도 5b의 처리 단계들과 동일한 처리 단계들이 채용될 수 있다. 배면 오목부(43)는 희생 재료 층(42)이 제거되는 체적 내에 형성된다. 희생 재료 층(42)의 제2 재료의 제거는 절연체 층(32)의 제1 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름(52, 54)의 최외곽 층의 재료에 대해 선택적일 수 있다. 한 실시예에서, 희생 재료 층(42)은 실리콘 질화물을 포함할 수 있고, 절연체 층(32)의 재료는 실리콘 산화물 및 유전체 금속 산화물로부터 선택될 수 있다. 동일한 화학작용이 제1 실시예에서와 같이 에칭제에 의한 등방성 에칭을 위해 채용될 수 있다.
도 15a 및 도 15b를 참조하면, 제1 실시예의 도 6a 및 도 6b의 처리 단계들과 동일한 처리 단계들을 채용하여 전기 도전 층(46) 및 인접한 도전성 재료 층(46L)이 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 제1 실시예의 도 7a 및 도 7b의 처리 단계들과 동일한 처리 단계들을 채용하여 인접한 도전성 재료 층(46L)이 제거될 수 있다.
도 17a 및 도 17b를 참조하면, 컨포멀 유전체 재료 층(74)은 제1 실시예의 도 8a 및 도 8b의 처리 단계들과 동일한 처리 단계들을 채용하여 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 갭 충진 재료 층(187) 및 포토레지스트 층(188)이 순차적으로 형성될 수 있다. (소스 컨택트 개구일 수 있는) 제1 타입의 배면 컨택트 개구들은 갭 충진 재료 층(187)으로 채워질 수 있다. 갭 충진 재료 층(187)은 제1 타입의 배면 컨택트 개구들 내의 캐버티들을 일시적으로 채우는 희생 컨포멀 재료 층이다. 갭 충진 재료 층(187)은 컨포멀 유전체 재료 층(74)의 유전체 재료와는 상이한 유전체 재료를 포함할 수 있다. 한 실시예에서, 갭 충진 재료 층(187)은 실리콘 질화물을 포함할 수 있다.
포토레지스트 층(188)은 후속해서 갭 충진 재료 층(187) 위에 형성될 수 있다. 선택사항으로서, 유전체 재료 층은 갭 충진 재료 층(197) 위에 형성될 수 있고 포토레지스트 층은 유전체 재료 층 위에 형성될 수 있다. 한 실시예에서, 유전체 재료 층은 스핀-온(spin-on) 유리 등의 자기-평탄화 재료를 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 포토레지스트 층은 제2 수평 방향을 따라 연장되는 제1 일차원 어레이로서 배열될 수 있는 더미 메모리 스택 구조물(155)의 서브세트 위에 놓인 영역에 개구를 형성하도록 리소그래픽 패터닝될 수 있다. 더미 메모리 스택 구조물(155)의 서브세트는 더미 메모리 스택 구조물(155)의 전체보다 작을 수 있다. 포토레지스트 층의 패턴은 이방성 에칭에 의해 갭 충진 재료 층(187) 내에 전사될 수 있다. 포토레지스트 층의 개구들 중 하나의 아래에 놓인 (더미 메모리 개구 내에 형성되는) 각각의 더미 메모리 스택 구조물(155)의 상부 표면은 물리적으로 노출된다.
도 20a 및 도 20b를 참조하면, 포토레지스트 층(또는 갭 충진 재료 층(187)의 위에 놓인 유전체 재료 층과 포토레지스트 층의 조합)은 예를 들어 애싱에 의해 제거될 수 있다. 패터닝된 갭 충진 재료 층(187)은, 컨포멀 유전체 재료 층(74) 및 적어도 하나의 절연 캡 층(70, 71, 72)을 이방성으로 에칭하기 위한 에칭 마스크로서 채용될 수 있다.
도 21a 및 도 21b를 참조하면, 메모리 필름(52, 54) 이외의 더미 메모리 스택 구조물(155)의 부분들은 이방성 에칭에 의해 제거될 수 있다. 한 실시예에서, 드레인 영역(63), 유전체 코어(62), 및 수직 반도체 채널(60)은, 메모리 필름들(52, 54)의 유전체 재료들 중 임의의 것에 대해 선택적인 이방성 에칭 프로세스에 의해 제거될 수 있다. 예를 들어, 드레인 영역(63), 유전체 코어(62), 및 수직 반도체 채널(60)은, 터널링 유전체의 유전체 재료, 전하 저장 층의 유전체 재료, 및/또는 적어도 하나의 차단 유전체 층(52)의 유전체 재료에 대해 선택적인 이방성 에칭 프로세스에 의해 제거될 수 있다. 따라서, 더미 메모리 개구 내의 수직 반도체 채널(60)은 제거된다. 제2 타입의 배면 컨택트 개구(29)는 더미 메모리 스택 구조물(155)의 각각의 나머지 부분 내에 형성될 수 있다.
메모리 필름(52, 54)의 수평 부분들은, 전체의 드레인 영역(63), 유전체 코어(62), 및 수직 반도체 채널(60)이 제거된 후에 이방성 에칭을 연장함으로써 웰 컨택트 비아 캐버티(29) 아래로부터 제거될 수 있다. 반도체 재료 층(10)의 표면 부분은, 각각의 제2 타입의 배면 컨택트 개구(29)의 바닥에서 반도체 재료 층(10)의 측벽을 물리적으로 노출시키도록 평행하게(collaterally) 에칭될 수 있다. 제2 타입의 배면 컨택트 개구는 웰 컨택트 비아 트렌치일 수 있다.
도 22a 및 도 22b를 참조하면, 갭 충진 재료 층(187)은, 컨포멀 유전체 재료 층(74), 적어도 하나의 절연 캡 층(70, 71, 72), 메모리 필름의 나머지 부분(52, 54), 및 반도체 재료 층(10)에 대해 선택적으로 제거된다. 예를 들어, 갭 충진 재료 층(187)이 실리콘 질화물을 포함한다면, 갭 충진 재료 층(187)을 제거하기 위해 인산을 채용하는 습식 에칭이 채용될 수 있다. 캐버티(79')를 통한 배면 컨택트가 트렌치를 통해 제1 타입의 컨택트의 각각의 채워지지 않은 체적 내에 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 비-컨포멀 하드 마스크 층(167)이 제1 실시예의 도 8a 및 도 8b의 처리 단계들과 동일한 처리 단계들을 채용하여 적어도 하나의 절연 캡 층(70, 71, 72) 위에 퇴적될 수 있다.
도 24a 및 도 24b를 참조하면, 배면 컨택트 비아 캐버티(79') 아래에 놓인 컨포멀 유전체 재료 층(74)의 부분들을 에칭하기 위해 이방성 에칭이 수행될 수 있다. 반도체 재료 층(10)의 표면은 제1 타입의 배면 컨택트 개구(79) 및 제2 타입의 배면 컨택트 개구(29)의 바닥에서 물리적으로 노출될 수 있다.
컨포멀 유전체 재료 층(74)의 나머지 부분은 제1 타입의 배면 컨택트 개구(79) 내로 수직 연장 부분과 각각의 수직 부분에 인접한 수평 부분을 포함하는 단일의 연속 층이다. 컨포멀 유전체 재료 층(74)의 각각의 수직으로 연장되는 부분은, 절연체 층(32)과 전기 도전 층(46)의 교대 스택(32, 46)을, 제1 타입의 배면 컨택트 개구(79) 내부에 후속해서 형성될 컨택트 비아 구조물로부터 측방향으로 분리하는 절연 스페이서를 구성한다.
제1 타입의 배면 컨택트 개구(79) 아래에 있는 반도체 재료 층(10) 부분 내에 제1 도전 타입의 전기 도펀트를 주입하여 소스 영역(72)을 형성하기 위해 마스크된 이온 주입 프로세스가 채용될 수 있다. 소스 영역(72)은 드레인 영역(63)과 동일한 타입의 도핑을 가질 수 있다. 소스 영역(72) 및 드레인 영역(63)은 반도체 채널(60)의 도핑과 반대되는 도전 타입의 도핑을 가질 수 있다.
제2 타입의 배면 컨택트 개구(29) 아래에 있는 반도체 재료 층(10)의 부분 내에 제2 도전 타입의 전기 도펀트를 주입하여 웰 컨택트 영역(22)을 형성하기 위해 또 다른 마스크된 이온 주입 프로세스가 채용될 수 있다. 웰 컨택트 영역(22)은, 메모리 스택 구조물(55)의 채널 부분으로서 채용될 수 있는 반도체 재료 층(10)과 동일한 도전 타입을 가질 수 있다. 웰 컨택트 영역(22)은 반도체 채널(60)과 동일한 도전 타입의 도핑을 가질 수 있다. 웰 컨택트 영역(22)은 반도체 재료 층(10)의 선택된 부분을 전기적으로 바이어싱하기 위해 채용될 수 있다.
도 25a 및 도 25b를 참조하면, 더미 메모리 개구 내의 절연 스페이서(즉, 컨포멀 유전체 재료 층(74)의 수직 연장 부분) 또는 메모리 필름(52, 54)의 나머지 부분에 의해 측방향으로 둘러싸인 각각의 캐버티는 컨택트 비아 구조물(76, 26)을 형성하기 위해 도전성 재료로 동시에 채워진다. 예를 들어, 소스 컨택트 비아 구조물(76)은, (소스 컨택트 개구일 수 있는) 제1 타입의 컨택트 트렌치(79)로부터 유도된 각각의 캐버티 내에 형성될 수 있고, 웰 컨택트 비아 구조물(26)은 (웰 컨택트 개구일 수 있는) 제2 타입의 컨택트 비아 트렌치(29)로부터 유도된 각각의 캐버티 내에 형성될 수 있다. 예를 들어, 화학적 기계적 평탄화 및/또는 오목부 에칭에 의해, 퇴적된 도전성 재료의 과잉 부분이 컨포멀 유전체 재료 층(74)의 수평 부분 위로부터 제거될 수 있다.
도 26a 내지 도 26d를 참조하면, 적어도 하나의 절연 캡 층(70, 71, 72) 위에 금속 상호접속 구조물(88, 78, 28, 91, 92M, 92N, 96, 98) 및 유전체 재료 층(미도시)이 형성되어 메모리 스택 구조물(55) 내의 드레인 영역(63), 소스 컨택트 비아 구조물(76), 및 웰 컨택트 비아 구조물(26)로의 전기 접속을 제공할 수 있다.
예를 들어, 하위 비아 레벨 유전체 층(미도시)이 컨포멀 유전체 재료 층(74) 위에 형성될 수 있다. 웰 상호접속 비아 구조물(28)은, 하위 비아 레벨 유전체 층을 통해 및 컨택트 웰 컨택트 비아 구조물(26) 상에 직접 형성될 수 있다. 하위 라인 레벨 유전체 층(미도시)은 후속해서 구조물(28)을 통해 웰 상호접속부 위에 형성될 수 있다. (제1 실시예의 도 11a의 웰 바이어스 배선 구조물(92P)의 기능을 수행하지만 더 낮은 레벨에 형성되는 웰 바이어스 라인 구조물인) 웰 상호접속 라인 구조물(91)은, 제2 수평 방향을 따라 연장되는 일차원 어레이 내의 웰 상호접속 구조물(28)들의 세트의 상부 표면들 상에 형성될 수 있다.
후속해서, 상위 비아 레벨 유전체 층(미도시) 및 다양한 제1 레벨 컨택트 비아 구조물(88, 78)이 형성될 수 있다. 다양한 제1 레벨 컨택트 비아 구조물은, 드레인 영역(63)과 접촉하는 드레인 컨택트 비아 구조물(88), 및 소스 컨택트 비아 구조물(76)과 접촉하는 소스 상호접속 비아 구조물(78)을 포함할 수 있다. 제1 라인 레벨 유전체 층(미도시) 및 제1 레벨 라인 구조물(92M, 92N)이 후속해서 형성될 수 있다. 제1 레벨 라인 구조물(92M, 92N)은, 드레인 컨택트 비아 구조물(88)과 접촉하는 메모리 스택 상호접속 라인 구조물(92M), 및 소스 상호접속 구조물(78)과 접촉하는 소스 라인 구조물(92N)을 포함한다. 메모리 스택 상호접속 구조물(92M)은, 도 25c 및 도 25d에 나타낸 바와 같이 6각형 격자 내의 동일한 6각형의 꼭지점들에 위치한 드레인 영역(63)들 사이에 국부적인 상호접속을 제공할 수 있다.
제2 비아 레벨 유전체 층(미도시) 및 다양한 제2 레벨 컨택트 비아 구조물(96)이 형성될 수 있다. 메모리 스택 상호접속 라인 구조물(92M)에 수직 전기 접속을 제공하기 위해 제2 레벨 컨택트 비아 구조물(96)들의 제1 서브세트기 채용될 수 있다. 소스 라인 구조물(92N)로의 수직 전기 접속을 제공하기 위해 제2 레벨 컨택트 비아 구조물(96)들의 제2 서브세트가 채용될 수 있다. 웰 바이어스 라인 구조물(91)에 수직 전기 접속을 제공하기 위해 제2 레벨 컨택트 비아 구조물(96)들의 제3 서브세트가 채용될 수 있다. 제2 라인 레벨 유전체 층 및 제2 레벨 라인 구조물(98)은 추가 전기 접속을 제공하도록 형성될 수 있다.
전기 도전 층(46)의 각각의 핑거(146)는, 유전체 재료 부분(44)에 의해 동일한 레벨에 위치한 전기 도전 층(46)의 이웃하는 핑거로부터 측방향으로 분리될 수 있다. 유전체 재료 부분(44)은, 임의의 금속 상호접속 구조물에 의해 접촉되지 않는 더미 메모리 스택 구조물인 나머지 제2 메모리 스택 구조물(155)의 일차원 어레이를 측방향으로 둘러싸는 제1 타입일 수 있다. 대안으로서 또는 추가로, 유전체 재료 부분(44)은, 적어도 각각의 수직 반도체 채널(60)이 제거되는 제2 메모리 스택 구조물(155)의 서브세트의 메모리 필름(52, 54)의 나머지 부분들 내에 형성되는 웰 컨택트 비아 구조물(26)의 일차원 어레이를 측방향으로 둘러싸는 제2 타입일 수 있다. 각각의 유전체 재료 부분은 제2 수평 방향을 따라 연장될 수 있고, (제1 수평 방향을 따라 측정되는) 변동하는 폭을 가질 수 있다.
따라서, 제1 메모리 스택 구조물(55) 및 선택사항적인 제2 메모리 스택 구조물(155) 위에 금속 상호접속 구조물(88, 78, 28, 91, 92M, 92N, 96, 98)의 형성시에, 메모리 개구 내의 각각의 제1 메모리 스택 구조물(55)은 각각의 드레인 컨택트 비아 구조물(63)과 접촉하고, 더미 메모리 개구에 위치한 각각의 제2 메모리 스택 구조물(155)은 금속 상호접속 구조물들(88, 78, 28, 91, 92M, 92N, 96, 98) 중 어느 것과도 접촉하지 않는다.
제2 예시적인 구조물은 모놀리식 3차원 메모리 디바이스를 포함하고, 이것은 제2 메모리 스택 구조물(155)의 서브세트의 재료들의 대체를 통한 웰 컨택트 비아 구조물(26)의 형성으로 인한 변경을 제외하고 제1 예시적인 구조물의 피쳐를 포함한다.
제2 예시적인 구조물에서, 소스 컨택트 비아 구조물(76)들 각각은 전기 도전 층(46) 및 절연 층(32)과 접촉하는 절연 스페이서(즉, 컨포멀 유전체 재료 층(74)의 수직 부분)에 의해 측방향으로 둘러싸일 수 있다. 웰 컨택트 비아 구조물(26)들 각각은, 유전체 재료 부분(44)들의 제2 수직 이격된 스택에 의해 측방향으로 둘러싸일 수 있다. 한 실시예에서, 웰 컨택트 비아 구조물(26)들 각각은, 메모리 필름들(52, 54)과 동일한 조성을 갖는 유전체 스페이서인, 메모리 필름(52,54)의 나머지 부분에 의해 측방향으로 둘러싸일 수 있다.
한 실시예에서, 드레인 컨택트 비아 구조물(88)은 메모리 스택 구조물(55) 내의 각각의 드레인 영역(63)과 접촉한다. 웰 상호접속 비아 구조물(28)은, 각각의 웰 컨택트 비아 구조물(26)의 상부 표면 및 웰 상호접속 라인 구조물(91)의 하부 표면과 접촉한다. 웰 상호접속 라인 구조물(91)의 상부 표면은 드레인 컨택트 비아 구조물(88)의 상부 표면을 포함하는 수평면 아래에 위치할 수 있다. 한 실시예에서, 전기 도전 층(46)의 일부는 소스 컨택트 비아 구조물들(76)을 측방향으로 둘러싸고, 전기 도전 층(46)의 각각의 레벨에서의 제2 수직으로 이격된 유전체 부분(44)들의 이격된 스택 내의 각각의 유전체 재료 부분과 접촉한다.
도 11a, 11c, 11d, 26a, 26c 및 26d는, 아래에 놓인 가상 6각형들에 관한 금속 상호접속 구조물의 위치를 나타낸다. 각각의 메모리 스택 상호접속 라인 구조물(92M)은 유전체 재료 부분(44) 위로 연장되어 유전체 재료 부분(44)까지 걸쳐 있는 가상 6각형의 2개의 꼭지점에 위치한 2개의 메모리 스택 구조물(55)을 접속한다. 구체적으로, 각각의 메모리 스택 상호접속 라인 구조물(92M)은 유전체 재료 부분(44) 위로 대각선으로 연장되어, 6각형의 하나의 추가 꼭지점에 의해 분리되는 2개의 꼭지점 등의, 6각형들의 제1 서브세트의 가상 6각형의 2개의 인접하지 않은 꼭지점에 위치하는 2개의 메모리 스택 구조물(55)을 접속한다.
제2 수평 방향으로 연장되는 6각형들의 복수의 제1 서브세트들 중에서, 홀수 번째의 제1 서브세트 내의 메모리 스택 상호접속 라인 구조물(92M)은 각각의 제2 레벨의 컨택트 비아 구조물(96)에 의해 홀수 번째 또는 짝수 번째 비트 라인(98)에 전기적으로 접속된다. 짝수 번째의 제1 서브세트들 내의 메모리 스택 상호접속 라인 구조물(92M)은, 각각의 제2 레벨 컨택트 비아 구조물(96)에 의해 홀수 번째 또는 짝수 번째 비트 라인(98)들 중 다른 것들에 전기적으로 접속된다. 이것은, 각각의 비트 라인(98)이, 6각형들의 제1 서브세트의 각각의 6각형에서 6개의 메모리 구조물(55) 중의 유전체 재료 부분(44)의 대향 측면들 상에 위치한 2개의 메모리 스택 구조물(55)을 (예를 들어, 2개의 NAND 스트링의 드레인 영역(63)에 전류를 공급하기 위해) 활성화하는 것을 허용한다. 유전체 재료 부분(44)은 인접한 워드 라인 핑거(146)들(즉, 제어 게이트 핑거들)을 분리하기 때문에, 각각의 비트 라인은 상이한 워드 라인 핑거(146)(즉, 상이한 워드 라인/제어 게이트 스택)에 의해 제어되는 2개의 인접한 NAND 스트링들을 동시에 활성화할 수 있다. 따라서, 주어진 비트 라인(98)을 활성화함으로써, 드레인 영역(63)으로부터 상이한 워드 라인들/제어 게이트들에 의해 제어되는 2개의 상이한 NAND 스트링들의 인접한 채널(60)들 내로 전하 캐리어들(예를 들어, 전자들)이 주입된다. 그러면, 선택된 핑거(146) 내의 하나 이상의 선택된 수직 디바이스 레벨들에서의 제어 게이트들은 NAND 스트링 내의 선택된 메모리 셀을 프로그래밍(예를 들어, 기입 또는 소거)하거나 판독하도록 활성화될 수 있다.
각각의 소스 라인 구조물(92)은, 6각형들의 각각의 제2 서브세트에 걸쳐 제2 수평 방향으로 연장되어, 6각형들의 제2 서브세트 내의 각각의 6각형의 중간에 위치한 소스 컨택트 비아 구조물(76)들을 전기적으로 접속한다. 바람직하게는, 메모리 스택 상호접속 라인 구조물(92M)은, 6각형들의 제2 서브세트의 6각형들을 가로 질러 연장되지 않지만, 이러한 6각형들의 꼭지점들에 위치한 메모리 스택 구조물들과 접촉한다.
6각형 격자는 정6각형 또는 길쭉한 6각형을 채용할 수 있다. 도 27은, 정6각형의 꼭지점들에서의 메모리 스택 구조물(55)들의 배치, 및 정6각형의 중심에서의 소스 컨택트 비아 구조물(76)의 배치를 나타내는 개략도이다. 6각형 격자에서 정6각형이 채용되기 때문에, 임의의 인접한 쌍의 메모리 스택 구조물(55)들 사이의 중심 대 중심 거리는 동일하며, 예를 들어, 동일한 거리 "a"이다. 소스 컨택트 비아 구조물(76)와 임의의 메모리 스택 구조물(55) 사이의 중심 대 중심 거리도 역시 동일하며, 예를 들어, 동일한 거리 "a"이다. 도 27의 설계는 제1 및 제2 예시적인 구조물에서 채용될 수 있다.
도 28a 및 도 28b는 본 개시내용의 6각형 격자에 채용될 수 있는 제1 및 제2 예시적인 6각형을 나타낸다. 도 28a는 정6각형을 채용하는 구성을 나타내고, 도 28b는 길쭉한 6각형을 채용하는 구성을 나타낸다. 6각형은, 6개의 제1 메모리 스택 구조물(55)이 더미 메모리 스택 구조물인 제2 메모리 스택 구조물(155)을 둘러싸는 위치에 대응한다. 길쭉한 6각형의 꼭지점들 상의 4 개의 이웃한 쌍의 메모리 스택 구조물(55)에 대한 중심 대 중심 거리는 제1 치수, 예를 들어 "a"이고, 길쭉한 6각형의 꼭지점들 상의 2개의 이웃하는 쌍의 메모리 스택 구조물(55)에 대한 중심 대 중심 거리는 제2 치수일 수 있다. 예를 들어, "b"는 b가 a보다 크게 되는 것이다. 각각의 유전체 재료 부분(44)은 제2 수평 방향을 따라 두께 변동을 갖는다. 즉, 제1 수평 방향을 따른 각각의 유전체 재료 부분(44)의 외측 측벽들 사이에서 측정된 측방향 두께는, 측정 위치가 제2 수평 방향을 따라 변함에 따라 변한다. 유전체 재료 부분(44)의 최대 측방향 두께는 "w'"로 표시되고 유전체 재료 부분(44)의 최소 측방향 두께는 "w"로 표시된다.
6각형의 길쭉해짐은, 제2 재료 층의 남아있는 에칭되지 않은 부분인 각각의 유전체 재료 부분(44)이 복수의 조각으로 절단되지 않고 제2 수평 방향을 따라 연장되는 인접한 구조물로서 형성되도록 보장하기 위한 프로세스 공차를 증가시킨다. 따라서, 제1 수평 방향을 따른 6각형의 길쭉해짐은, 전기 도전 층(46)의 2개의 부분들 사이의, 예를 들어, (제1 제어 게이트 전극일 수 있는) 도 28b의 좌측에 위치한 전기 도전 층(46)의 부분과, (제2 제어 게이트 전극일 수 있는) 도 28b의 우측에 위치한 전기 도전 층(46)의 부분 사이의 전기 단락을 방지하기 위한 프로세스 허용 공차를 증가시킨다.
도 29a 내지 도 29c를 참조하면, 더미 메모리 스택 구조물(155) 대신 웰 컨택트 비아 구조물(26)이 형성되는 각각의 6각형에 대해 유사한 설계 변형이 채용될 수 있다. 도 29a의 설계는 제1 예시적인 구조물에서 채용될 수 있다. 도 29b 및 도 29c의 설계는 제2 예시적인 구조물에서 채용될 수 있다.
본 개시내용의 예시적인 구조물들은, 소스 컨택트 비아 구조물 및/또는 웰 컨택트 비아 구조물의 형성을 위한 슬릿 트렌치(slit trench)를 채용하지 않는다. 대신에, 각각의 소스 컨택트 비아 구조물(76)의 공간적 범위 및 각각의 웰 컨택트 비아 구조물(26)의 공간적 범위는 6각형 격자 내부에 측방향으로 국한됨으로써, 컴팩트한 설계 및 증가된 디바이스 밀도를 제공한다.
전술된 내용이 특정한 바람직한 실시예를 참조하고 있지만, 본 개시내용은 이것으로 제한되지 않는다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자라면, 개시된 실시예들에 대해 다양한 수정이 이루어질 수 있고 이러한 수정은 본 개시내용의 범위 내에 있다는 것을 이해할 것이다. 특정한 구조물 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있지만, 본 개시내용은, 기능적으로 동등한 기타 임의의 호환되는 구조물 및/또는 구성들에 의한 대체가 명백하게 금지되거나 본 기술분야의 통상의 기술자에게 불가능한 것으로 알려지지 않는 한, 이런 기능적으로 동등한 기타 임의의 호환되는 구조물 및/또는 구성들에 의해 실시될 수 있다는 것을 이해할 것이다. 본 출원에 인용된 모든 간행물, 특허 출원, 및 특허는 그 전체가 참조로 본 명세서에 포함된다.

Claims (40)

  1. 모놀리식 3차원 메모리 디바이스로서,
    기판 위에 위치한 교대하는 복수의 절연체 층들 및 전기 도전 층들의 스택;
    상기 기판 위에 6각형 격자의 6각형들의 꼭지점들에 위치한 복수의 메모리 스택 구조물들; 및
    상기 6각형들의 제1 서브세트의 각각의 중심에 위치한 복수의 더미 메모리 스택 구조물들
    을 포함하고,
    상기 메모리 스택 구조물 및 상기 더미 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함하고;
    상기 전기 도전 층들은 상기 복수의 메모리 스택 구조물들의 외측 측벽들과 접촉하고;
    상기 복수의 더미 메모리 스택 구조물들의 외측 측벽들은 상기 전기 도전층들의 각각의 레벨에 위치된 유전체 재료 부분들의 수직으로 이격된 스택에 의해 상기 전기 도전 층들로부터 측방향으로 이격되며 - 각각의 상기 유전체 재료 부분은 상기 6각형의 제1 서브세트의 영역을 통해 연속적으로 연장되고 상기 복수의 더미 메모리 스택 구조물들 중의 각각의 더미 메모리 스택 구조물의 최외측 측벽과 접촉하며, 상기 6각형의 격자 내의 상기 복수의 메모리 스택 구조물들의 임의의 것으로부터 측방향으로부터 이격되고 물리적으로 접촉하지 않음 -;
    상기 6각형 격자의 각각의 6각형은 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 가지며;
    상기 6각형들의 제1 서브세트는 상기 제2 수평 방향을 따라 연장되는 제1 일차원 어레이를 구성하며; 그리고
    상기 모놀리식 3차원 메모리 디바이스는:
    상기 모놀리식 3차원 메모리 디바이스가 상기 제2 수평 방향을 따라 연장되는 제2 일차원 어레이를 형성하는 6각형들의 제2 서브세트의 각각의 중심에 위치한 소스 컨택트 비아 구조물들 - 상기 각각의 소스 컨택트 비아 구조물은 상기 기판 위에 또는 상기 기판 내부에 위치한 각각의 소스 영역에 전기적으로 단락되며, 각각의 소스 영역은 상기 기판 내의 수평 반도체 채널과 접촉함 - 을 더 포함하고 , 상기 제2 수평 방향을 따라 연장되는 제3 일차원 어레이를 형성하는 6각형들의 제3 서브세트의 각각의 중심에 위치한 웰 컨택트 비아 구조물들 - 상기 각각의 웰 컨택트 비아 구조물은 상기 소스 영역들과는 반대의 도전 타입의 도핑을 갖는 도핑된 웰에 전기적으로 단락됨 -을 더 포함하는 제1 특징(feature); 및
    상기 유전체 재료 부분들의 수직으로 이격된 스택 중의 각각의 유전체 재료 부분이 상기 제1 수평 방향을 따라 측정되고 상기 제2 수평 방향에 따른 거리에 의해 변화하는 변동하는 폭을 갖는 제2 특징
    으로부터 선택된 적어도 하나의 특징을 포함하는, 모놀리식 3차원 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리 스택 구조물들의 각각의 수직 반도체 채널은 각각의 위에 놓인 컨택트 비아 구조물에 의해 전기적으로 접촉되고;
    각각의 더미 메모리 스택 구조물은 상기 교대하는 복수의 절연체 층들 및 전기 도전 층들의 최하부 표면을 포함하는 수평면 위의 도전성 재료 부분과 전기적으로 접촉하지 않는, 모놀리식 3차원 메모리 디바이스.
  3. 제1항에 있어서,
    상기 수직으로 이격된 스택의 각각의 유전체 재료 부분은 상기 제2 수평 방향을 따라 복수의 6각형들에 걸쳐 측방향으로 연장되는, 모놀리식 3차원 메모리 디바이스.
  4. 제1항에 있어서,
    상기 각각의 전기 도전 층은:
    상기 수직으로 이격된 스택의 각각의 유전체 재료 부분과 접촉하며 그 유전체 재료 부분의 한 측 상에 위치한 제1 전기 도전성 부분; 및
    상기 수직으로 이격된 스택의 상기 각각의 유전체 재료 부분과 접촉하며 그 유전체 재료 부분의 반대 측 상에 위치한 제2 전기 도전성 부분을 포함하고,
    상기 제1 전기 도전성 부분과 상기 제2 전기 도전성 부분은 서로 전기적으로 절연된, 모놀리식 3차원 메모리 디바이스.
  5. 제1항에 있어서,
    상기 수직으로 이격된 스택의 각각의 유전체 재료 부분은 상기 복수의 더미 메모리 스택 구조물들의 각각의 외측 측벽과 접촉하는, 모놀리식 3차원 메모리 디바이스.
  6. 제1항에 있어서, 상기 3차원 메모리 디바이스는 상기 제1 특징을 포함하는, 모놀리식 3차원 메모리 디바이스.
  7. 제6항에 있어서,
    상기 메모리 스택 구조물들 내의 각각의 드레인 영역과 접촉하는 드레인 컨택트 비아 구조물들; 및
    각각의 소스 컨택트 비아 구조물과 접촉하는 소스 상호접속 비아 구조물들
    을 더 포함하고, 상기 드레인 컨택트 비아 구조물들 및 소스 상호접속 비아 구조물들의 각각의 상부 표면은 동일한 수평면 내에 위치한 각각의 상호접속 라인 구조물의 하부 표면과 접촉하는, 모놀리식 3차원 메모리 디바이스.
  8. 제6항에 있어서, 상기 소스 컨택트 비아 구조물들 및 상기 웰 컨택트 비아 구조물들 각각은 상기 전기 도전 층들 및 상기 절연체 층들과 접촉하는 절연 스페이서에 의해 측방향으로 둘러싸인, 모놀리식 3차원 메모리 디바이스.
  9. 제8항에 있어서,
    상기 메모리 스택 구조물들 내의 각각의 드레인 영역과 접촉하는 드레인 컨택트 비아 구조물들; 및
    각각의 웰 컨택트 비아 구조물과 접촉하는 웰 상호접속 비아 구조물들
    을 더 포함하고, 상기 드레인 컨택트 비아 구조물들 및 웰 상호접속 비아 구조물들의 각각의 상부 표면은 동일한 수평면 내에 위치한 각각의 상호접속 라인 구조물의 하부 표면과 접촉하는, 모놀리식 3차원 메모리 디바이스.
  10. 제7항에 있어서, 웰 컨택트 구조물 및 소스 컨택트 구조물의 각각의 쌍은 상기 수직으로 이격된 스택의 상기 유전체 재료 부분과 동일한 조성을 갖는 적어도 하나의 유전체 재료 부분에 의해 서로 측방향으로 이격된, 모놀리식 3차원 메모리 디바이스.
  11. 제6항에 있어서,
    상기 소스 컨택트 비아 구조물들 각각은 상기 전기 도전 층들 및 상기 절연체 층들과 접촉하는 절연 스페이서에 의해 측방향으로 둘러싸이고;
    상기 웰 컨택트 비아 구조물들 각각은 유전체 재료 부분들의 제2 수직 이격된 스택에 의해 측방향으로 둘러싸인, 모놀리식 3차원 메모리 디바이스.
  12. 제11항에 있어서,
    상기 웰 컨택트 비아 구조물들 각각은 상기 메모리 필름들과 동일한 조성을 갖는 유전체 스페이서에 의해 측방향으로 둘러싸인, 모놀리식 3차원 메모리 디바이스.
  13. 제11항에 있어서,
    상기 메모리 스택 구조물들 내의 각각의 드레인 영역과 접촉하는 드레인 컨택트 비아 구조물들; 및
    각각의 웰 컨택트 비아 구조물의 상부 표면 및 웰 상호접속 라인 구조물의 하부 표면과 접촉하는 웰 상호접속 비아 구조물들
    을 더 포함하고,
    상기 웰 상호접속 라인 구조물의 상부 표면은 상기 드레인 컨택트 비아 구조물들의 상부 표면들을 포함하는 수평면 아래에 위치하는, 모놀리식 3차원 메모리 디바이스.
  14. 제11항에 있어서,
    상기 전기 도전 층들의 일부는 상기 소스 컨택트 비아 구조물들을 측방향으로 둘러싸고, 상기 전기 도전 층들의 각각의 레벨에서의 제2 수직으로 이격된 유전체 재료 부분들의 스택 내의 각각의 유전체 재료 부분과 접촉하는, 모놀리식 3차원 메모리 디바이스.
  15. 제1항에 있어서,
    상기 모놀리식 3차원 메모리 디바이스는 수직 NAND 메모리 디바이스를 포함하고;
    상기 전기 도전 층들은 상기 NAND 메모리 디바이스의 각각의 워드 라인을 포함하거나, 상기 NAND 메모리 디바이스의 각각의 워드 라인에 전기적으로 접속된, 모놀리식 3차원 메모리 디바이스.
  16. 제15항에 있어서,
    상기 기판은 실리콘 기판을 포함하고;
    상기 NAND 메모리 디바이스는 상기 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함하며;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하고;
    상기 실리콘 기판은 그 실리콘 기판 상에 위치된 상기 메모리 디바이스를 위한 구동기 회로를 포함하는 집적 회로를 포함하며;
    각각의 NAND 스트링은,
    복수의 반도체 채널들 ―상기 복수의 반도체 채널들 각각의 적어도 하나의 단부(end portion)는 반도체 기판의 상부 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소들 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널들 중 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 기판의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들 ―상기 복수의 제어 게이트 전극들은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함― 을 포함하는, 모놀리식 3차원 메모리 디바이스.
  17. 제1항에 있어서,
    상기 모놀리식 3차원 메모리 디바이스는 상기 제2 특징을 포함하는, 모놀리식 3차원 메모리 디바이스.
  18. 모놀리식 3차원 메모리 디바이스로서,
    기판 위에 위치하며 6각형 격자에 배열된 복수의 메모리 스택 구조물들 ―상기 6각형 격자는 6각형들에 의해 정의되고, 6각형들 각각은 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 가지고,
    상기 메모리 스택 구조물들은 상기 6각형 격자의 꼭지점들에 위치하며,
    각각의 메모리 스택 구조물은 수직으로 이격된 메모리 요소들 및 수직 반도체 채널을 포함함 ―;
    상기 제2 수평 방향을 따라 연장되는 일차원 어레이를 형성하는 6각형들의 서브세트의 각각의 중심에 위치한 소스 컨택트 비아 구조물들 ―각각의 상기 소스 컨택트 비아 구조물은, 상기 기판 위의, 또는 상기 기판 내부의, 각각의 소스 영역과 전기적으로 단락됨―;
    상기 기판 위에 위치한 절연체 층들과 전기 도전 층들의 교대 스택 - 상기 복수의 메모리 스택 구조물들은 상기 교대 스택을 통해 연장됨 -; 및
    상기 6각형들의 또 다른 서브세트의 각각의 중심에 위치된 복수의 더미 메모리 스택 구조물들 - 상기 메모리 스택 구조물 및 상기 더미 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -
    을 포함하고,
    상기 전기 도전 층들은 상기 복수의 메모리 스택 구조물들의 외측 측벽들과 접촉하고;
    상기 복수의 더미 메모리 스택 구조물들의 외측 측벽들은 유전체 재료 부분들의 수직으로 이격된 스택에 의해 상기 전기 도전 층들로부터 측방향으로 이격되고,
    상기 모놀리식 3차원 메모리 디바이스는 상기 제2 수평 방향을 따라 연장하는 제3 일차원 어레이를 형성하는 6각형의 또 다른 서브세트의 각각의 중심에 위치하는 웰 컨택트 비아 구조물들을 더 포함하고, 상기 각각의 웰 컨택트 비아 구조물은 상기 소스 영역들과는 반대의 도전 타입의 도핑을 갖는 도핑된 웰에 전기적으로 단락되는, 모놀리식 3차원 메모리 디바이스.
  19. 제18항에 있어서,
    각각의 소스 영역은 적어도 하나의 각각의 수직 반도체 채널을 또한 포함하는 반도체 채널의 수평 부분과 접촉하는, 모놀리식 3차원 메모리 디바이스.
  20. 제18항에 있어서,
    상기 메모리 스택 구조물들의 각각의 수직 반도체 채널은 각각의 위에 놓인 컨택트 비아 구조물에 의해 전기적으로 접촉되고;
    각각의 더미 메모리 스택 구조물은, 절연체 층들 및 전기 도전 층들의 상기 교대 스택의 최하부 표면을 포함하는 수평면 위의 도전성 재료 부분과 전기적으로 접촉하지 않는, 모놀리식 3차원 메모리 디바이스.
  21. 제18항에 있어서,
    상기 6각형 격자의 각각의 6각형은, 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 가지며;
    상기 6각형들의 제1 서브세트는 상기 제2 수평 방향을 따라 연장되는 제1 일차원 어레이를 구성하는, 모놀리식 3차원 메모리 디바이스.
  22. 제18항에 있어서,
    상기 메모리 스택 구조물들 내의 각각의 드레인 영역과 접촉하는 드레인 컨택트 비아 구조물들; 및
    각각의 소스 컨택트 비아 구조물과 접촉하는 소스 상호접속 비아 구조물들
    을 더 포함하고, 상기 드레인 컨택트 비아 구조물들 및 소스 상호접속 비아 구조물들의 각각의 상부 표면은 동일한 수평면 내에 위치한 각각의 상호접속 라인 구조물의 하부 표면과 접촉하는, 모놀리식 3차원 메모리 디바이스.
  23. 제18항에 있어서,
    상기 소스 컨택트 비아 구조물들 및 상기 웰 컨택트 비아 구조물들 각각은 상기 전기 도전 층들 및 상기 절연체 층들과 접촉하는 절연 스페이서에 의해 측방향으로 둘러싸인, 모놀리식 3차원 메모리 디바이스.
  24. 제18항에 있어서,
    상기 소스 컨택트 비아 구조물들 각각은 상기 전기 도전 층들 및 상기 절연체 층들과 접촉하는 절연 스페이서에 의해 측방향으로 둘러싸이고;
    상기 웰 컨택트 비아 구조물들 각각은 유전체 재료 부분들의 제2 수직 이격된 스택에 의해 측방향으로 둘러싸인, 모놀리식 3차원 메모리 디바이스.
  25. 제18항에 있어서,
    상기 모놀리식 3차원 메모리 디바이스는 수직 NAND 메모리 디바이스를 포함하고;
    상기 전기 도전 층들은 상기 NAND 메모리 디바이스의 각각의 워드 라인을 포함하거나, 상기 NAND 메모리 디바이스의 각각의 워드 라인에 전기적으로 접속되며;
    상기 기판은 실리콘 기판을 포함하고;
    상기 NAND 메모리 디바이스는 상기 실리콘 기판 위의 모놀리식 3차원 NAND 스트링들의 어레이를 포함하며;
    상기 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은 상기 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨의 또 다른 메모리 셀 위에 위치하고;
    상기 실리콘 기판은 그 실리콘 기판 상에 위치된 상기 메모리 디바이스를 위한 구동기 회로를 포함하는 집적 회로를 포함하며;
    각각의 NAND 스트링은,
    복수의 반도체 채널들 ―상기 복수의 반도체 채널들 각각의 적어도 하나의 단부(end portion)는 반도체 기판의 상부 표면에 실질적으로 수직으로 연장됨―;
    복수의 전하 저장 요소들 ―각각의 전하 저장 요소는 상기 복수의 반도체 채널들 중 각각의 반도체 채널에 인접하여 위치함―; 및
    상기 기판의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들 ―상기 복수의 제어 게이트 전극들은, 적어도, 상기 제1 디바이스 레벨에 위치한 제1 제어 게이트 전극 및 상기 제2 디바이스 레벨에 위치한 제2 제어 게이트 전극을 포함함― 을 포함하는, 모놀리식 3차원 메모리 디바이스.
  26. 제18항에 있어서,
    상기 소스 컨택트 비아 구조물들의 외측 측벽들은 상기 전기 도전 층들의 각각의 레벨에 위치한 유전체 재료 부분들의 수직으로 이격된 스택에 의해 상기 전기 도전 층들에 의해 측방향으로 이격되고, 각각의 유전체 재료 부분은 상기 6각형의 제1 서브세트의 영역을 통해 연속적으로 연장되고 상기 복수의 소스 컨택트 비아 구조물들 중의 각각의 소스 컨택트 비아 구조물을 측방향으로 둘러싸는, 모놀리식 3차원 메모리 디바이스.
  27. 모놀리식 3차원 메모리 디바이스로서,
    기판 위에 위치한 절연체 층들과 전기 도전 층들의 교대 스택;
    상기 기판 위에 위치하며 6각형 격자에 배열된 복수의 메모리 스택 구조물들 ―상기 6각형 격자는 6각형들에 의해 정의되고, 6각형들 각각은 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 가지고,
    상기 메모리 스택 구조물들은 상기 6각형 격자의 꼭지점들에 위치하며,
    각각의 메모리 스택 구조물은 수직으로 이격된 메모리 요소들 및 수직 반도체 채널을 포함함 ―; 및
    상기 제2 수평 방향을 따라 연장되는 일차원 어레이를 형성하는 6각형들의 서브세트의 각각의 중심에 위치한 소스 컨택트 비아 구조물들 ―각각의 상기 소스 컨택트 비아 구조물은, 상기 기판 위의, 또는 상기 기판 내부의, 각각의 소스 영역에 전기적으로 단락됨―;
    을 포함하고,
    상기 소스 컨택트 비아 구조물들의 외측 측벽들은 상기 전기 도전 층들의 각각의 레벨에 위치한 유전체 재료 부분들의 수직으로 이격된 스택에 의해 상기 전기 도전 층들로부터 측방향으로 이격되고, 각각의 유전체 재료 부분은 상기 6각형의 제1 서브세트의 영역을 통해 연속적으로 연장하고 상기 복수의 소스 컨택트 비아 구조물들 중의 각각의 소스 컨택트 비아 구조물을 측방향으로 둘러싸며; 그리고
    상기 유전체 재료 부분들의 수직으로 이격된 스택 중의 각각의 유전체 재료 부분이 상기 제1 수평 방향을 따라 측정되고 상기 제2 수평 방향에 따른 거리에 의해 변화하는 변동하는 폭을 갖는, 모놀리식 3차원 메모리 디바이스.
  28. 모놀리식 3차원 메모리 디바이스로서,
    기판 위에 위치한 교대하는 복수의 절연체 층들 및 전기 도전 층들의 스택;
    상기 기판 위에 6각형 격자의 6각형들의 꼭지점들에 위치한 복수의 메모리 스택 구조물들 - 상기 6각형 격자의 각각의 6각형은 제1 수평 방향에 평행하고 제2 수평 방향에 수직인 한 쌍의 변들을 가짐 -; 및
    상기 6각형들의 제1 서브세트의 각각의 중심에 위치한 복수의 더미 메모리 스택 구조물들 - 상기 6각형의 제1 서브세트는 상기 제2 수평 방향을 따라 연장하는 제1 일차원 어레이를 구성함 -
    을 포함하고,
    상기 메모리 스택 구조물과 상기 더미 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함하고,
    상기 전기 도전 층들은 상기 복수의 메모리 스택 구조물들의 외측 측벽들과 접촉하며; 그리고
    상기 복수의 더미 메모리 스택 구조물들의 외측 측벽들은 상기 전기 도전 층들의 각각의 레벨에 위치한 유전체 재료 부분들의 수직으로 이격된 스택에 의해 상기 전기 도전 층들로부터 측방향으로 이격되고, 상기 유전체 재료 부분들의 수직으로 이격된 스택 중의 각각의 유전체 재료 부분은 상기 6각형의 제1 서브세트의 영역을 통해 상기 제2 수평 방향을 따라 연속적으로 연장하고, 상기 제1 수평 방향을 따라 측정되고 상기 제2 수평 방향을 따른 거리에 의해 변화하는 변동하는 폭을 갖는, 모놀리식 3차원 메모리 디바이스.
  29. 제28항에 있어서,
    상기 메모리 스택 구조물들의 각각의 수직 반도체 채널은 각각의 위에 놓인 컨택트 비아 구조물에 의해 전기적으로 접촉되고;
    각각의 더미 메모리 스택 구조물은 상기 교대하는 복수의 절연체 층들 및 전기 도전 층들의 최하부 표면을 포함하는 수평면 위의 도전성 재료 부분과 전기적으로 접촉하지 않는, 모놀리식 3차원 메모리 디바이스.
  30. 제28항에 있어서,
    상기 각각의 전기 도전 층은:
    상기 수직으로 이격된 스택의 각각의 유전체 재료 부분과 접촉하며 그 유전체 재료 부분의 한 측 상에 위치한 제1 전기 도전성 부분; 및
    상기 수직으로 이격된 스택의 상기 각각의 유전체 재료 부분과 접촉하며 그 유전체 재료 부분의 반대 측 상에 위치한 제2 전기 도전성 부분을 포함하고,
    상기 제1 전기 도전성 부분과 상기 제2 전기 도전성 부분은 서로 전기적으로 절연된, 모놀리식 3차원 메모리 디바이스.
  31. 제28항에 있어서,
    상기 수직으로 이격된 스택의 각각의 유전체 재료 부분은 상기 복수의 더미 메모리 스텍 구조물들의 각각의 외측 측벽과 접촉하는, 모놀리식 3차원 메모리 디바이스.
  32. 제28항에 있어서,
    6각형의 제2 서브세트의 각각의 중심에 위치하는 소스 컨택트 비아 구조물들을 더 포함하고, 각각의 소스 영역은 상기 기판 내의 수평 반도체 채널과 접촉하는, 모놀리식 3차원 메모리 디바이스.
  33. 제32항에 있어서,
    상기 제2 수평 방향을 따라 연장하는 제3 일차원 어레이를 형성하는 6각형의 제3 서브세트의 각각의 중심에 위치하는 웰 컨택트 비아 구조물들을 더 포함하고, 각각의 웰 컨택트 비아 구조물은 상기 소스 영역들과는 반대의 도전 타입의 도핑을 갖는 도핑된 웰에 전기적으로 단락되는, 모놀리식 3차원 메모리 디바이스.
  34. 제33항에 있어서,
    상기 메모리 스택 구조물들 내의 각각의 드레인 영역과 접촉하는 드레인 컨택트 비아 구조물들; 및
    각각의 소스 컨택트 비아 구조물과 접촉하는 소스 상호접속 비아 구조물들
    을 더 포함하고, 상기 드레인 컨택트 비아 구조물들 및 소스 상호접속 비아 구조물들의 각각의 상부 표면은 동일한 수평면 내에 위치한 각각의 상호접속 라인 구조물의 하부 표면과 접촉하는, 모놀리식 3차원 메모리 디바이스.
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