KR20190132834A - 3차원 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치의 제조 방법은 기판 상에 차례로 희생 패턴 및 소스 도전막을 형성하는 것, 상기 소스 도전막 상에 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 관통하는 수직 구조체들을 형성하는 것, 상기 몰드 구조체를 관통하는 트렌치를 형성하는 것, 상기 트렌치의 측벽 상에 희생 스페이서를 형성하는 것, 상기 희생 패턴을 제거하여 수평 리세스 영역을 형성하는 것, 상기 희생 스페이서를 제거하는 것, 및 상기 수평 리세스 영역을 채우는 소스 도전 패턴을 형성하는 것을 포함한다.

Description

3차원 반도체 메모리 장치 및 이의 제조 방법{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES AND METHODS FOR FORMING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 개선된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 3차원 반도체 메모리 장치의 제조 방법은, 기판 상에 차례로 희생 패턴 및 소스 도전막을 형성하는 것; 상기 소스 도전막 상에 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 관통하는 수직 구조체들을 형성하는 것; 상기 몰드 구조체를 관통하는 트렌치를 형성하는 것; 상기 트렌치의 측벽 상에 희생 스페이서를 형성하는 것; 상기 희생 패턴을 제거하여 수평 리세스 영역을 형성하는 것; 상기 희생 스페이서를 제거하는 것; 및 상기 수평 리세스 영역을 채우는 소스 도전 패턴을 형성하는 것을 포함할 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 차례로 희생 패턴 및 소스 도전막을 형성하는 것; 상기 소스 도전막 상에 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 관통하고 수직 반도체 패턴 및 데이터 저장층을 포함하는 수직 구조체들을 형성하는 것; 상기 몰드 구조체를 관통하는 트렌치를 형성하는 것; 상기 트렌치의 측벽 상에 희생 스페이서를 형성하는 것; 상기 희생 패턴을 제거하여 수평 리세스 영역을 형성하는 것; 상기 수평 리세스 영역에 의하여 노출된 상기 데이터 저장층의 일부를 제거하여 상기 수직 반도체 패턴의 측벽을 노출하는 것; 상기 희생 스페이서를 선택적으로 제거하는 것; 상기 희생 스페이서를 제거한 후 표면 처리 공정을 수행하는 것; 및 상기 수평 리세스 영역을 채우는 소스 도전 패턴을 형성하는 것을 포함할 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치는 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체; 상기 기판과 상기 전극 구조체 사이에 개재되는 제 1 소스 도전 패턴; 상기 전극 구조체 및 상기 제 1 소스 도전 패턴을 관통하는 수직 반도체 패턴; 및 상기 수직 반도체 패턴과 상기 전극 구조체 사이로 연장되는 데이터 저장 패턴을 포함하고, 상기 수직 반도체 패턴은 상기 제 1 소스 도전 패턴과 인접하여 리세스 영역을 포함하고 상기 제 1 소스 도전 패턴은 상기 리세스 영역 내로 돌출될 수 있다.
본 발명의 개념에 따르면, 전기적 특성이 향상된 3차원 반도체 메모리 장치를 제공할 수 있다. 또한, 신뢰성이 개선된 3차원 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3은 도 2의 I-I'선에 따라 자른 단면도이다.
도 4는 도 3의 소스 구조체(SC)를 나타내는 평면도이다.
도 5는 도 3의 소거 제어 게이트 전극(EGE), 접지 선택 게이트 전극(GGE), 및 셀 게이트 전극들(CGE)을 나타내는 평면도이다.
도 6a는 도 3의 A부분의 확대도이다.
도 6b는 도 6a의 AA부분의 확대도이다.
도 7 내지 도 14, 도 15a 내지 도 17a 및 도 18 내지 도19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I'에 따라 자른 단면도들이다.
도 15b, 도 16b 및 도 17b는 도 15a, 도 16a 및 도 17a의 B부분에 대응하는 확대도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0-BL2), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL0-BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 비트 라인들(BL0-BL2)의 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 상기 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고 2차원적으로 배열될 수 있다. 이 경우, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 독립적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 서로 직렬 연결된, 스트링 선택 트랜지스터들(SST1, SST2), 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)를 포함할 수 있다. 상기 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 일 예로, 상기 셀 스트링들(CSTR)의 각각은 서로 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있고, 상기 제 2 스트링 선택 트랜지스터(SST2)는 대응하는 비트 라인(BL0, BL1, BL2)에 접속될 수 있다. 이와 달리, 상기 셀 스트링들(CSTR)의 각각은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 일 예로, 상기 셀 스트링들(CSTR)의 각각의 상기 접지 선택 트랜지스터(GST)는, 상기 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)과 유사하게, 서로 직렬 연결된 복수 개의 모스 트랜지스터들을 포함할 수도 있다.
상기 셀 스트링들(CSTR)의 각각의 상기 메모리 셀 트랜지스터들(MCT)은 상기 공통 소스 라인들(CSL)로부터의 거리가 서로 다를 수 있다. 상기 메모리 셀 트랜지스터들(MCT)은 상기 제 1 스트링 선택 트랜지스터(SST1)와 상기 접지 선택 트랜지스터(GST) 사이에서 서로 직렬 연결될 수 있다. 상기 셀 스트링들(CSTR)의 각각의 상기 소거 제어 트랜지스터(ECT)는 상기 접지 선택 트랜지스터(GST)와 상기 공통 소스 라인(CSL) 사이에 연결될 수 있다. 일부 실시예들에 따르면, 상기 셀 스트링들(CSTR)의 각각은 상기 제 1 스트링 선택 트랜지스터(SST1)와 상기 메모리 셀 트랜지스터(MCT) 사이 및/또는, 상기 접지 선택 트랜지스터(GST)와 상기 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다.
상기 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있고, 상기 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 상기 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있고, 상기 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 상기 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있으며, 상기 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
상기 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들은 독립적으로 제어될 수 있다.
상기 접지 선택 라인들(GSL0-GSL2) 및 상기 스트링 선택 라인들(SSL1, SSL2)은 x 방향을 따라 연장되며, y 방향으로 서로 이격될 수 있다. 상기 공통 소스 라인(CSL)으로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2)은 전기적으로 서로 분리될 수 있고, 상기 공통 소스 라인(CSL)으로부터 실질적으로 동일한 레벨에 배치되는 스트링 선택 라인들(SSL1 또는 SSL2)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 상기 소거 제어 트랜지스터들(ECT)은 상기 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3은 도 2의 I-I'선에 따라 자른 단면도이다. 도 4는 도 3의 소스 구조체(SC)를 나타내는 평면도이고, 도 5는 도 3의 소거 제어 게이트 전극(EGE), 접지 선택 게이트 전극(GGE), 및 셀 게이트 전극들(CGE)을 나타내는 평면도이다. 도 6a는 도 3의 A부분의 확대도이고, 도 6b는 도 6a의 AA부분의 확대도이다.
도 2 및 도 3을 참조하면, 기판(10) 상에 소스 구조체(SC) 및 전극 구조체(ST)가 제공될 수 있다. 상기 기판(10)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 웰 영역(10w)이 상기 기판(10) 내에 제공될 수 있다. 상기 기판(10)은 제 1 도전형을 가질 수 있고, 상기 웰 영역(10w)은 상기 제 1 도전형과 다른 제 2 도전형을 갖는 불순물을 포함할 수 있다. 일 예로, 상기 제 1 도전형은 P형일수 있고, 상기 제 2 도전형은 N형일 수 있다. 이 경우, 상기 웰 영역(10w)은 N형 불순물(일 예로, 인(P) 또는 비소(As))을 포함할 수 있다. 일부 실시예들에 따르면, 상기 웰 영역(10w)은 생략될 수도 있다.
상기 소스 구조체(SC)는 상기 기판(10)과 상기 전극 구조체(ST) 사이에 개재될 수 있고, 상기 웰 영역(10w) 상에 제공될 수 있다. 상기 소스 구조체(SC) 및 상기 전극 구조체(ST)는 상기 기판(10)의 상면(10U)에 수직한 제 1 방향(D1)을 따라 차례로 적층될 수 있다. 상기 전극 구조체(ST)는 상기 기판(10)의 상기 상면(10U)에 평행한 제 2 방향(D2)으로 연장될 수 있고, 상기 소스 구조체(SC)는 상기 전극 구조체(ST) 아래에서 상기 제 2 방향(D2)으로 연장될 수 있다. 상기 소스 구조체(SC)는 상기 기판(10) 상에 차례로 적층된 제 1 소스 도전 패턴(SCP1) 및 제 2 소스 도전 패턴(SCP2)을 포함할 수 있다. 상기 제 1 소스 도전 패턴(SCP1)은 상기 웰 영역(10w)과 직접 접할 수 있다. 일부 실시예들에 따르면, 상기 제 1 소스 도전 패턴(SCP1)과 상기 웰 영역(10w) 사이에 절연막이 제공될 수도 있다. 상기 제 1 및 제 2 소스 도전 패턴들(SCP1, SCP2)은 상기 제 2 도전형을 갖는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 상기 제 1 소스 도전 패턴(SCP1) 내 상기 불순물의 농도는 상기 제 2 소스 도전 패턴(SCP2) 내 상기 불순물의 농도보다 클 수 있다. 일 예로, 상기 제 1 및 제 2 소스 도전 패턴들(SCP1, SCP2)은 N형 불순물(일 예로, 인(P) 또는 비소(As))이 도핑된 폴리실리콘을 포함할 수 있고, 상기 N형 불순물의 농도는 상기 제 2 소스 도전 패턴(SCP2) 내에서 보다 상기 제 1 소스 도전 패턴(SCP1) 내에서 클 수 있다.
도 3 및 도 4를 참조하면, 상기 제 1 소스 도전 패턴(SCP1)은 리세스된 측면들(OP)을 가질 수 있다. 상기 리세스된 측면들(OP)의 각각은 상기 제 1 소스 도전 패턴(SCP1)의 내부를 향하여 오목할 수 있다. 상기 제 1 소스 도전 패턴(SCP1)은, 상기 기판(10)의 상기 상면(10U)에 평행하고 상기 제 2 방향(D2)에 교차하는 제 3 방향(D3)을 따라 서로 대향하는, 적어도 한 쌍의 상기 리세스된 측면들(OP)을 가질 수 있다. 상기 제 2 소스 도전 패턴(SCP2)은 상기 제 1 소스 도전 패턴(SCP1)의 상면을 덮을 수 있고, 상기 제 1 소스 도전 패턴(SCP1)의 상기 리세스된 측면들(OP) 상으로 연장될 수 있다. 상기 제 2 소스 도전 패턴(SCP2)의 일부는 상기 제 1 소스 도전 패턴(SCP1)의 상기 리세스된 측면들(OP)을 덮을 수 있고, 상기 기판(10) 또는 상기 웰 영역(10w) 상의 절연막(11)과 접할 수 있다. 일부 실시예들에 따르면, 상기 절연막(11)은 생략될 수 있고, 이 경우, 상기 제 2 소스 도전 패턴(SCP2)의 상기 일부는 상기 기판(10) 또는 상기 웰 영역(10w)과 직접 접할 수 있다. 상기 제 2 소스 도전 패턴(SCP2) 상에 분리막(13)이 제공될 수 있다. 상기 분리막(13)은 상기 상기 리세스된 측면들(OP) 상에 배치될 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 전극 구조체(ST)는 하부 전극 구조체(LST), 상부 전극 구조체(UST), 및 상기 하부 전극 구조체(LST)와 상기 상부 전극 구조체(UST) 사이에 제공된 평탄 절연막(50)을 포함할 수 있다. 상기 하부 전극 구조체(LST)는 상기 소스 구조체(SC) 상에 상기 제 1 방향(D1)을 따라 교대로 적층된, 하부 게이트 전극들(EGE, GGE) 및 하부 절연막들(110a)을 포함할 수 있다. 상기 상부 전극 구조체(UST)는 상기 평탄 절연막(50) 상에 상기 제 1 방향(D1)을 따라 교대로 적층된, 상부 게이트 전극들(CGE, SGE) 및 상부 절연막들(110b)을 포함할 수 있다. 상기 평탄 절연막(50)은 상기 하부 게이트 전극들(EGE, GGE) 중 최상층의 게이트 전극(GGE), 및 상기 상부 게이트 전극들(CGE, SGE) 중 최하층의 게이트 전극(CGE) 사이에 개재될 수 있다. 상기 하부 절연막들(110a), 상기 상부 절연막들(110b), 및 상기 평탄 절연막(50)의 각각은 상기 제 1 방향(D1)에 따른 두께를 가질 수 있다. 상기 평탄 절연막(50)은 상기 하부 및 상부 절연막들(110a, 110b)보다 두꺼운 두께를 가질 수 있다. 상기 하부 및 상부 절연막들(110a, 110b)은 실질적으로 서로 동일한 두께를 갖거나, 상기 하부 및 상부 절연막들(110a, 110b) 중 일부는 상기 하부 및 상부 절연막들(110a, 110b) 중 다른 일부보다 두꺼울 수 있다. 일 예로, 상기 하부 및 상부 절연막들(110a, 110b) 중 최상층의 절연막(110b)은 상기 하부 및 상부 절연막들(110a, 110b) 중 나머지 절연막들(110a, 110b)보다 두꺼울 수 있다.
상기 하부 게이트 전극들(EGE, GGE) 및 상기 상부 게이트 전극들(CGE, SGE)은 도핑된 반도체(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (일 예로, 질화티타늄, 질화탄탈늄 등) 및/또는 전이금속(일 예로, 티타늄, 탄탈늄 등)을 포함할 수 있다. 상기 하부 절연막들(110a), 상기 상부 절연막들(110b), 및 상기 평탄 절연막(50)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
도 2, 도 3, 및 도 5를 참조하면, 상기 하부 게이트 전극들(EGE, GGE)은 소거 제어 게이트 전극(EGE), 및 상기 소거 제어 게이트 전극(EGE) 상의 접지 선택 게이트 전극(GGE)을 포함할 수 있다. 상기 소거 제어 게이트 전극(EGE)은 상기 소스 구조체(SC)에 인접할 수 있다. 상기 하부 절연막들(110a) 중 최하층의 하부 절연막(110a)이 상기 소거 제어 게이트 전극(EGE)과 상기 소스 구조체(SC) 사이에 개재될 수 있다. 상기 소거 제어 게이트 전극(EGE)은 도 1의 메모리 셀 어레이의 소거 동작을 제어하는 소거 제어 트랜지스터들(ECT)의 게이트 전극으로 이용될 수 있다. 상기 접지 선택 게이트 전극(GGE)은 도 1의 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 상기 소거 제어 게이트 전극(EGE) 및 상기 접지 선택 게이트 전극(GGE)은 상기 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
상기 상부 게이트 전극들(CGE, SGE)은 셀 게이트 전극들(CGE) 및 스트링 선택 게이트 전극(SGE)을 포함할 수 있다. 상기 셀 게이트 전극들(CGE)은 상기 접지 선택 게이트 전극(GGE)과 상기 스트링 선택 게이트 전극(SGE) 사이에 제공될 수 있고, 상기 기판(10)의 상기 상면(10U)으로부터 서로 다른 높이에 위치할 수 있다. 상기 셀 게이트 전극들(CGE)은 도 1의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 이용될 수 있다. 상기 셀 게이트 전극들(CGE)은 상기 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 스트링 선택 게이트 전극(SGE)은 수평적으로 서로 이격되는 한 쌍의 스트링 선택 게이트 전극들(SGE1, SGE2)을 포함할 수 있다. 상기 한 쌍의 스트링 선택 게이트 전극들(SGE1, SGE2)은 상기 제 3 방향(D3)으로 서로 이격될 수 있다. 상기 한 쌍의 스트링 선택 게이트 전극들(SGE1, SGE2)은 이들 사이에 개재되는 분리 절연 패턴(105)에 의해 서로 분리될 수 있다. 상기 분리 절연 패턴(105)은 상기 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 분리 절연 패턴(105)은 절연 물질(일 예로, 실리콘 산화막)을 포함할 수 있다. 상기 스트링 선택 게이트 전극(SGE)은 도 1의 스트링 선택 트랜지스터(SST2)의 게이트 전극으로 이용될 수 있다. 일부 실시예들에 따르면, 추가적인 스트링 선택 게이트 전극(SGE)이, 상기 셀 게이트 전극들(CGE) 중 최상층의 셀 게이트 전극(CGE)과 상기 스트링 선택 게이트 전극(SGE) 사이에 제공될 수 있다. 이 경우, 상기 추가적인 스트링 선택 게이트 전극(SGE)은 상기 제 3 방향(D3)으로 서로 이격된, 추가적인 한 쌍의 스트링 선택 게이트 전극들(SGE1, SGE2)을 포함할 수 있고, 상기 스트링 선택 게이트 전극들(SGE)은 도 1의 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들로 사용될 수 있다.
도 2 및 도 3을 다시 참조하면, 수직 반도체 패턴들(VS)이 상기 기판(10) 상에 제공될 수 있다. 상기 수직 반도체 패턴들(VS)의 각각은 상기 제 1 방향(D1)으로 연장되어 상기 전극 구조체(ST) 및 상기 소스 구조체(SC)를 관통할 수 있다. 상기 수직 반도체 패턴들(VS)의 각각의 단부는 상기 기판(10) 및/또는 상기 웰 영역(10w) 내에 제공될 수 있다. 상기 수직 반도체 패턴들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 일 예로, 상기 수직 반도체 패턴들(VS)은, 평면적 관점에서, 상기 제 2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 상기 수직 반도체 패턴들(VS)의 각각은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 상기 수직 반도체 패턴들(VS)은 실리콘(Si), 게르마늄(Ge), 또는 이들의 화합물과 같은 반도체 물질을 포함할 수 있다. 또한, 상기 수직 반도체 패턴들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 상기 수직 반도체 패턴들(VS)은 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 상기 수직 반도체 패턴들(VS)은 도 1을 참조하여 설명한, 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST), 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 이용될 수 있다.
상기 수직 반도체 패턴들(VS)의 각각의 하부 측면은 상기 제 1 소스 도전 패턴(SCP1)과 접할 수 있다. 구체적으로, 도 6a를 참조하면, 상기 제 1 소스 도전 패턴(SCP1)은 상기 전극 구조체(ST) 아래에서 상기 기판(10)의 상기 상면(10U)에 실질적으로 평행하게 연장되는 수평부(HP), 및 상기 수평부(HP)로부터 상기 제 1 방향(D1)으로 돌출되는 수직부(SP)를 포함할 수 있다. 상기 수직부(SP)는 상기 수직 반도체 패턴들(VS)의 각각의 측면의 일부와 접할 수 있고, 상기 수직 반도체 패턴들(VS)의 각각의 상기 측면의 상기 일부를 둘러쌀 수 있다. 상기 제 1 소스 도전 패턴(SCP1)의 상기 수평부(HP)는 상기 기판(10)의 상기 상면(10U)과 상기 제 2 소스 도전 패턴(SCP2) 사이에 개재될 수 있다. 상기 제 1 소스 도전 패턴(SCP1)의 상기 수평부(HP)는 상기 기판(10) 또는 상기 웰 영역(10w)과 접할 수 있다. 상기 제 1 소스 도전 패턴(SCP1)의 상기 수직부(SP)는 상기 수직 반도체 패턴들(VS)의 각각의 상기 측면과 상기 기판(10) 사이, 및 상기 수직 반도체 패턴들(VS)의 각각의 상기 측면과 상기 제 2 소스 도전 패턴(SCP2) 사이로 연장될 수 있다. 상기 제 1 소스 도전 패턴(SCP1)의 상기 수평부(HP)는 그 내부에 형성된 에어 갭들(AG) 또는 씸(seam)을 포함할 수 있다.
상기 수직부(SP)는 인접한 수직 반도체 패턴들(VS) 내로 수평적으로 돌출될 수 있다. 구체적으로, 도 6b를 참조하면, 상기 수직 반도체 패턴들(VS)은 상기 수직부(SP)에 인접한 리세스 영역들(RS)을 포함하고, 상기 수직부(SP)는 상기 리세스 영역들(RS) 내로 연장되는 돌출부들(EX)을 포함할 수 있다. 상기 리세스 영역들(RS) 및 상기 돌출부들(EX)은 상기 수직 반도체 패턴들(VS) 각각의 외주면을 따라 링 형상을 가질 수 있다.
상기 수직 반도체 패턴들(VS)의 두께는 상기 돌출부들(EX)과 인접한 영역에서 상대적으로 얇을 수 있다. 일 예로, 상기 돌출부들(EX)에 인접한 영역에서 상기 수직 반도체 패턴들(VS)의 두께(t2)는 상기 돌출부들(EX)과 이격된 영역에서의 두께(t1) 보다 작을 수 있다.
상기 수직 반도체 패턴들(VS)은 상기 돌출부들(EX)과 인접한 영역에 에천트 원자들을 포함하는 불순물 영역들(CB)을 포함할 수 있다. 일 예로, 상기 불순물 영역들(CB)은 브롬(Br) 및/또는 염소(Cl) 원자들을 약 1E16 atm/cm3 내지 약1E19 atm/cm3 농도로 포함할 수 있다. 이와는 달리 상기 수직 반도체 패턴들(VS)의 다른 영역들, 예를 들어, 상기 하부 전극 구조체(LST)와 인접한 영역들에는 브롬(Br) 및/또는 염소(Cl) 원자들이 실질적으로 포함되지 않을 수 있다.
도 2 및 도 3을 다시 참조하면, 데이터 저장 패턴(DSP)이 상기 수직 반도체 패턴들(VS)의 각각과 상기 전극 구조체(ST) 사이에 개재될 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 제 1 방향(D1)으로 연장될 수 있고, 상기 수직 반도체 패턴들(VS)의 각각의 상기 측벽을 둘러쌀 수 있다. 상기 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 데이터 저장 패턴(DSP)의 바닥면은 상기 제 1 소스 도전 패턴(SCP1)과 접할 수 있다.
구체적으로, 도 6a 및 도 6b를 참조하면, 상기 데이터 저장 패턴(DSP)의 상기 바닥면은 상기 소거 제어 게이트 전극(EGE)의 바닥면(EGE_L)보다 낮은 높이에 위치할 수 있고, 상기 제 1 소스 도전 패턴(SCP1)의 상기 수직부(SP)와 접촉할 수 있다. 본 명세서에서, 높이는 상기 기판(10)의 상기 상면(10U)으로부터 측정된 거리를 의미한다. 일부 실시예들에 따르면, 상기 바닥면은 상기 수직 반도체 패턴들(VS)의 각각의 상기 측벽과 상기 제 2 소스 도전 패턴(SCP2) 사이에 개재될 수 있다. 상기 바닥면은 상기 제 1 소스 도전 패턴(SCP1)의 상기 수평부(HP)의 상면(HP_U)보다 높은 위치에 위치할 수 있다.
상기 데이터 저장 패턴(DSP)은 낸드 플래시 메모리 장치의 데이터 저장막일 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 수직 반도체 패턴들(VS)의 각각과 상기 전극 구조체(ST) 사이의 제 1 절연패턴(210), 상기 제 1 절연패턴(210)과 상기 전극 구조체(ST) 사이의 제 2 절연패턴(200), 및 상기 제 1 절연패턴(210)과 상기 수직 반도체 패턴들(VS)의 각각 사이의 제 3 절연패턴(220)을 포함할 수 있다. 상기 제 1 절연패턴(210)은 전하 저장막일 수 있고, 일 예로, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 일 예로, 상기 제 1 절연패턴(210)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 제 2 절연패턴(200)은 상기 제 1 절연패턴(210)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 상기 제 2 절연패턴(200)은 블로킹 절연막일 수 있고, 일 예로, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다. 상기 제 3 절연패턴(220)은 상기 제 1 절연패턴(210)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 상기 제 3 절연패턴(220)은 터널 절연막일 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 데이터 저장 패턴(DSP)의 상기 바닥면의 일부는, 상기 기판(10)의 상기 상면(10U)에 대하여, 상기 데이터 저장 패턴(DSP)의 상기 바닥면의 다른 일부와 다른 높이에 위치할 수 있다. 상기 제 1 소스 도전 패턴(SCP1)의 상기 수직부(SP)는 상기 수직 반도체 패턴들(VS)의 각각의 상기 측면의 수직적 연장 방향(일 예로, 상기 제 1 방향(D1))에 따른 폭(SP_W)을 가질 수 있다. 상기 수직부(SP)의 상기 폭(SP_W)은 상기 수직 반도체 패턴들(VS)의 각각의 상기 측면으로부터 멀어질수록 증가할 수 있다.
도 2, 도 3, 및 도 6a를 참조하면, 더미 데이터 저장 패턴(DSPr)이 상기 수직 반도체 패턴들(VS)의 각각과 상기 기판(10, 또는 상기 웰 영역(10w)) 사이에 배치될 수 있다. 상기 더미 데이터 저장 패턴(DSPr)은 상기 기판(10) 또는 상기 웰 영역(10w) 내에 제공될 수 있고, 상기 수직 반도체 패턴들(VS)의 각각은 상기 더미 데이터 저장 패턴(DSPr)에 의해 상기 기판(10) 또는 상기 웰 영역(10w)으로부터 이격될 수 있다. 상기 더미 데이터 저장 패턴(DSPr)은 상기 수직 반도체 패턴들(VS)의 각각의 바닥면과 상기 기판(10, 또는 상기 웰 영역(10w)) 사이에 개재될 수 있고, 상기 수직 반도체 패턴들(VS)의 각각의 상기 측면 상으로 연장될 수 있다. 상기 더미 데이터 저장 패턴(DSPr)은 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 데이터 저장 패턴(DSP)은 상기 제 1 방향(D1)을 따라 상기 더미 데이터 저장 패턴(DSPr)으로부터 이격될 수 있다.
상기 더미 데이터 저장 패턴(DSPr)의 최상부면은 상기 기판(10)의 상기 상면(10U)보다 낮은 높이에 위치할 수 있다. 상기 더미 데이터 저장 패턴(DSPr)은 상기 제 1 소스 도전 패턴(SCP1)의 상기 수직부(SP)를 사이에 두고 상기 데이터 저장 패턴(DSP)으로부터 수직적으로 이격될 수 있다. 상기 더미 데이터 저장 패턴(DSPr)의 상기 최상부면은 상기 제 1 소스 도전 패턴(SCP1)의 상기 수직부(SP)와 접촉할 수 있다. 상기 더미 데이터 저장 패턴(DSPr)은 상기 데이터 저장 패턴(DSP)과 실질적으로 동일한 박막 구조를 가질 수 있다. 일 예로, 상기 더미 데이터 저장 패턴(DSPr)은 상기 수직 반도체 패턴들(VS)의 각각과 상기 기판(10, 또는 상기 웰 영역(10w)) 사이의 제 1 더미 절연패턴(210r), 상기 제 1 더미 절연패턴(210r)과 상기 기판(10, 또는 상기 웰 영역(10w)) 사이의 제 2 더미 절연패턴(200r), 및 상기 제 1 더미 절연패턴(210r)과 상기 수직 반도체 패턴들(VS)의 각각 사이의 제 3 더미 절연패턴(220r)을 포함할 수 있다. 상기 제 1 더미 절연패턴(210r), 상기 제 2 더미 절연패턴(200r), 및 상기 제 3 더미 절연패턴(220r)은 상기 제 1 절연패턴(210), 상기 제 2 절연패턴(200), 및 상기 제 3 절연패턴(220)과 각각 동일한 물질을 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 매립 절연 패턴(160)이 상기 수직 반도체 패턴들(VS)의 각각의 내부를 채울 수 있다. 상기 매립 절연 패턴(160)은 일 예로, 실리콘 산화물을 포함할 수 있다. 도전 패드(150)가 상기 수직 반도체 패턴들(VS)의 각각 상에 제공될 수 있다. 상기 도전 패드(150)는 상기 매립 절연 패턴(160)의 상면 및 상기 수직 반도체 패턴들(VS)의 각각의 최상부면을 덮을 수 있다. 상기 도전 패드(150)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다.
공통 소스 플러그들(CSP)이 상기 전극 구조체(ST)의 양 측에 각각 제공될 수 있고, 상기 기판(10) 또는 상기 웰 영역(10w)에 접속될 수 있다. 상기 공통 소스 플러그들(CSP)은 상기 제 2 방향(D2)으로 연장될 수 있고, 상기 전극 구조체(ST)를 사이에 두고 상기 제 3 방향(D3)으로 서로 이격될 수 있다. 상기 공통 소스 플러그들(CSP)은 상기 소스 구조체(SC)의 양 측에 각각 배치될 수 있고, 상기 소스 구조체(SC)를 사이에 두고 상기 제 3 방향(D3)으로 서로 이격될 수 있다. 측면 절연 스페이서들(SS)이 상기 전극 구조체(ST)의 양 측에 각각 제공될 수 있다. 상기 측면 절연 스페이서들(SS)의 각각은 상기 공통 소스 플러그들(CSP)의 각각과 상기 전극 구조체(ST) 사이에 개재될 수 있다. 상기 측면 절연 스페이서들(SS)의 각각은 상기 공통 소스 플러그들(CSP)의 각각과 상기 소스 구조체(SC) 사이로 연장될 수 있다. 상기 공통 소스 플러그들(CSP)은 도전 물질을 포함할 수 있고, 상기 측면 절연 스페이서들(SS)은 일 예로, 실리콘 질화물을 포함할 수 있다.
캐핑 절연막(120)이 상기 전극 구조체(ST) 상에 제공될 수 있고, 상기 전극 구조체(ST)의 상면 및 상기 도전 패드(150)의 상기 상면을 덮을 수 있다. 층간 절연막(130)이 상기 캐핑 절연막(120) 상에 제공될 수 있고, 상기 공통 소스 플러그들(CSP)의 상기 상면들을 덮을 수 있다. 상기 캐핑 절연막(120) 및 상기 층간 절연막(130)은 절연 물질(일 예로, 실리콘 산화물)을 포함할 수 있다. 제 1 콘택(125)이 상기 도전 패드(150) 상에 제공될 수 있다. 상기 제 1 콘택(125)은 상기 캐핑 절연막(120)을 관통하여 상기 도전 패드(150)에 연결될 수 있다. 제 2 콘택(135)이 상기 층간 절연막(130)을 관통하여 상기 제 1 콘택(125)에 연결될 수 있다. 상기 제 1 콘택(125) 및 상기 제 2 콘택(135)은 텅스텐과 같은 도전 물질을 포함할 수 있다. 비트 라인들(BL)이 상기 층간 절연막(130) 상에 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제 3 방향(D3)으로 연장될 수 있고, 상기 제 2 방향(D2)으로 서로 이격될 수 있다. 상기 수직 반도체 패턴들(VS)은 상기 제 1 콘택(125) 또는 상기 제 2 콘택(135)과 연결되지 않는 더미 수직 반도체 패턴(DVS)를 포함할 수 있다. 상기 더미 수직 반도체 패턴(DVS)을 제외한, 상기 수직 반도체 패턴들(VS)의 각각은 상기 제 1 콘택(125) 및 상기 제 2 콘택(135)을 통해 상기 비트 라인들(BL) 중 대응하는 비트 라인(BL)에 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 도전 물질을 포함할 수 있다. 도 1의 메모리 셀 어레이의 소거 동작 시 상기 소스 구조체(SC)에 소거 전압이 인가됨에 따라, 도 1의 소거 제어 트랜지스터(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다. 이에 따라, 도 1의 메모리 셀들에 대한 소거 동작이 수행될 수 있다.
도 7 내지 도 14, 도 15a 내지 도 17a 및 도 18 내지 도19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I'에 따라 자른 단면도들이다. 도 15b, 도 16b 및 도 17b는 도 15a, 도 16a 및 도 17a의 B부분에 대응하는 확대도들이다.
도 2 및 도 7을 참조하면, 기판(10) 상에 절연막(11a)이 형성될 수 있다. 상기 기판(10)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있고, 상기 절연막(11a)은 일 예로, 실리콘 산화막을 포함할 수 있다.
도 2 및 도 8을 참조하면, 상기 절연막(11a) 상에 하부 희생 패턴(LSP) 및 마스크 패턴(MP)이 차례로 형성될 수 있다. 상기 하부 희생 패턴(LSP)을 형성하는 것은, 상기 절연막(11a) 상에 하부 희생막을 형성하는 것, 상기 하부 희생막 상에 상기 마스크 패턴(MP)을 형성하는 것, 및 상기 마스크 패턴(MP)을 식각 마스크로 이용하여 상기 하부 희생막을 식각함으로써 상기 절연막(11a)을 노출하는 것을 포함할 수 있다. 상기 식각 공정에 의해, 상기 하부 희생 패턴(LSP)에 상기 절연막(11a)을 노출하는 개구부(250)가 형성될 수 있다. 상기 개구부(250)는 상기 제 2 방향(D2)으로 연장되는 라인 형상을 가질 수 있다.
상기 하부 희생 패턴(LSP)은 상기 절연막(11a)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 하부 희생 패턴(LSP)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나를 포함할 수 있다.
도 2 및 도 9을 참조하면, 상기 마스크 패턴(MP)이 제거될 수 있다. 이 후, 상기 하부 희생 패턴(LSP) 상에 버퍼 절연막(12) 및 소스 도전막(SCP)이 차례로 형성될 수 있다. 상기 버퍼 절연막(12)은 상기 하부 희생 패턴(LSP)의 상면, 및 상기 개구부(250)에 의해 노출된 상기 하부 희생 패턴(LSP)의 측면을 균일한 두께로 덮도록 형성될 수 있다. 상기 소스 도전막(SCP)은 상기 하부 희생 패턴(LSP)의 상기 상면 및 상기 개구부(250)의 내면을 균일한 두께로 덮도록 형성될 수 있다. 상기 소스 도전막(SCP)이 상기 개구부(250)의 상기 내면을 균일한 두께로 덮음에 따라, 상기 소스 도전막(SCP)의 상면은 상기 개구부(250)를 향하여 리세스된 면(255)을 포함할 수 있다. 상기 버퍼 절연막(12)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 소스 도전막(SCP)은 일 예로, N형 도펀트들이 도핑된 폴리실리콘막을 포함할 수 있다.
도 2 및 도 10을 참조하면, 분리막(13)이 상기 소스 도전막(SCP)의 상기 리세스된 면(255)을 덮도록 형성될 수 있다. 상기 분리막(13)을 형성하는 것은, 상기 소스 도전막(SCP) 상에 절연막을 형성하는 것, 및 상기 소스 도전막(SCP)의 상면이 노출되도록 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 분리막(13)은 일 예로, 실리콘 산화물을 포함할 수 있다.
도 2 및 도 11를 참조하면, 상기 소스 도전막(SCP) 상에 하부 절연막들(110a) 및 하부 희생막들(LSL)이 교대로 적층될 수 있다. 상기 하부 희생막들(LSL)은 상기 하부 절연막들(110a)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 하부 희생막들(LSL)은 상기 하부 희생 패턴(LSP)과 동일한 물질을 포함할 수 있다. 상기 하부 희생막들(LSL) 중 최상층 하부 희생막(LSL) 상에 평탄 절연막(50)이 형성될 수 있다. 상기 평탄 절연막(50)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 평탄 절연막(50) 상에 상부 절연막들(110b) 및 상부 희생막들(USL)이 교대로 적층될 수 있다. 상기 상부 희생막들(USL)은 상기 상부 절연막들(110b)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 상부 희생막들(USL)은 상기 하부 희생막들(LSL) 및 상기 하부 희생 패턴(LSP)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 상부 및 하부 희생막들(USL, LSL)은 실리콘 질화막을 포함할 수 있고, 상기 상부 및 하부 절연막들(110b, 110a)은 실리콘 산화막을 포함할 수 있다. 이하에서, 상기 상부 및 하부 희생막들(USL, LSL), 상기 상부 및 하부 절연막들(110b, 110a), 및 상기 평탄 절연막(50)은 몰드 구조체(MS)로 지칭될 수 있다.
도 2 및 도 12을 참조하면, 상기 몰드 구조체(MS) 내에 분리 절연 패턴(105)이 형성될 수 있다. 상기 분리 절연 패턴(105)은 상기 상부 희생막들(USL) 중 최상층의 상부 희생막(USL)을 분리할 수 있다. 즉, 상기 최상층의 상부 희생막(USL)은 상기 분리 절연 패턴(105)에 의해 수평적으로 서로 이격되는 한 쌍의 상부 희생막들(USL)로 분리될 수 있다.
이 후, 상기 몰드 구조체(MS), 상기 소스 도전막(SCP), 상기 버퍼 절연막(12), 상기 하부 희생 패턴(LSP), 및 상기 절연막(11a)을 관통하는 수직 구조체(VP)가 형성될 수 있다. 상기 수직 구조체(VP)를 형성하는 것은, 상기 몰드 구조체(MS), 상기 소스 도전막(SCP), 상기 버퍼 절연막(12), 상기 하부 희생 패턴(LSP), 및 상기 절연막(11a)을 관통하여 상기 기판(10)을 노출하는 수직 홀(VH)을 형성하는 것, 및 상기 수직 홀 내에 데이터 저장층(DSL) 및 수직 반도체 패턴(VS)을 차례로 형성하는 것을 포함할 수 있다. 상기 데이터 저장층(DSL) 및 상기 수직 반도체 패턴(VS)은 상기 수직 홀(VH)의 일부를 채우고 상기 수직 홀(VH)의 내면을 균일한 두께로 덮도록 형성될 수 있다. 상기 수직 구조체(VP)를 형성하는 것은, 상기 데이터 저장층(DSL) 및 상기 수직 반도체 패턴(VS)이 형성된 후, 상기 수직 홀(VH)의 잔부를 채우는 매립 절연 패턴(160)을 형성하는 것을 더 포함할 수 있다.
상기 데이터 저장층(DSL)은 상기 수직 홀(VH)의 상기 내면 상에 차례로 적층된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다. 상기 수직 반도체 패턴(VS)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 상기 데이터 저장층(DSL) 상에 균일한 두께로 반도체층을 증착한 후, 평탄화 공정을 수행함으로써 형성될 수 있다. 상기 수직 반도체 패턴(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다. 상기 수직 구조체(VP)를 형성하는 것은, 상기 수직 반도체 패턴(VS)의 상단에 도전 패드(150)를 형성하는 것을 더 포함할 수 있다. 상기 도전 패드(150)가 형성된 후, 상기 몰드 구조체(MS) 상에 상기 도전 패드(150)의 상면을 덮는 캐핑 절연막(120)이 형성될 수 있다.
도 2 및 도 13을 참조하면, 상기 캐핑 절연막(120) 및 상기 몰드 구조체(MS)를 관통하여 상기 소스 도전막(SCP)을 노출시키는 트렌치들(T)이 형성될 수 있다. 상기 트렌치들(T)은 상기 제 2 방향(D2)으로 연장될 수 있고 상기 제 3 방향(D3)으로 서로 이격될 수 있다. 상기 트렌치들(T)은 상기 수직 구조체들(VP)로부터 수평적으로 이격될 수 있다. 상기 트렌치들(T)의 각각의 내면 상에 희생 스페이서막(170)이 형성될 수 있다. 상기 희생 스페이서막(170)은 트렌치들(T)의 각각의 일부를 채우고 상기 트렌치들(T)의 상기 내면을 균일한 두께로 덮도록 형성될 수 있다. 상기 희생 스페이서막(170)은 상기 몰드 구조체(MS)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생 스페이서막(170)은 폴리실리콘막을 포함할 수 있다.
도 2 및 도 14를 참조하면, 상기 희생 스페이서막(170)을 이방성 식각하여 상기 트렌치들(T)의 각각의 내측면을 상에 희생 스페이서(171)가 형성될 수 있다. 상기 희생 스페이서막(170)의 상기 이방성 식각 공정 동안, 상기 트렌치들(T)의 각각에 의해 노출된 상기 소스 도전막(SCP)의 일부, 및 상기 버퍼 절연막(12)의 일부가 식각될 수 있고, 그 결과, 상기 트렌치들(T)의 각각 내에 상기 하부 희생 패턴(LSP)을 노출하는 관통영역(H)이 형성될 수 있다. 등방성 식각 공정을 수행함으로써 상기 관통영역(H)에 의해 노출된 상기 하부 희생 패턴(LSP)이 제거될 수 있다. 상기 하부 희생 패턴(LSP)이 제거됨에 따라, 상기 데이터 저장층(DSL)의 일부를 노출하는 수평 리세스 영역(HR)이 형성될 수 있다. 상기 등방성 식각 공정은 상기 희생 스페이서(171), 상기 소스 도전막(SCP), 상기 버퍼 절연막(12), 및 상기 절연막(11a)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 수평 리세스 영역(HR)은 상기 관통영역(H)로부터 상기 소스 도전막(SCP)과 상기 기판(10) 사이로 수평적으로 연장될 수 있고, 상기 소스 도전막(SCP)과 상기 기판(10) 사이의 빈 영역일 수 있다. 상기 하부 희생 패턴(LSP)의 상기 개구부(250) 내에 채워진, 상기 소스 도전막(SCP)의 일부는, 상기 수평 리세스 영역(HR)이 형성되는 동안 상기 몰드 구조체(MS)가 무너지는 것을 방지하는 지지대 역할을 할 수 있다.
도 2, 도 15a 및 도 15b를 참조하면, 상기 수평 리세스 영역(HR)에 의해 노출된, 상기 데이터 저장층(DSL)의 일부를 제거하여 상기 수직 반도체 패턴(VS)의 측면의 일부를 노출할 수 있다. 상기 데이터 저장층(DSL)의 상기 일부가 제거됨에 따라, 상기 데이터 저장층(DSL)은 수직적으로 서로 이격된 데이터 저장 패턴(DSP) 및 더미 데이터 저장 패턴(DSPr)으로 분리될 수 있다. 상기 데이터 저장층(DSL)의 상기 일부를 제거하는 것은, 상기 기판(10), 상기 소스 도전막(SCP), 상기 수직 반도체 패턴(VS), 및 상기 희생 스페이서(171)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 상기 절연막(11a)의 일부 및 상기 버퍼 절연막(12)을 제거하는 것을 포함할 수 있다. 이에 따라, 상기 소스 도전막(SCP)의 바닥면 및 상기 기판(10)의 상면이 상기 수평 리세스 영역(HR)에 의해 노출될 수 있다. 상기 데이터 저장층(DSL)의 상기 일부가 제거됨에 따라, 언더컷 영역(UC)이 형성될 수 있다. 상기 언더컷 영역(UC)은 상기 수직 반도체 패턴(VS)의 측벽을 따라 상기 수평 리세스 영역(HR)으로부터 수직적으로(일 예로, 상기 제 1 방향(D1)을 따라) 연장되는 빈 영역일 수 있다. 상기 언더컷 영역(UC)은 상기 수직 반도체 패턴(VS)의 상기 측면과 상기 소스 도전막(SCP)의 측면 사이, 및 상기 수직 반도체 패턴(VS)의 상기 측면과 상기 기판(10) 사이로 연장될 수 있다. 상기 언더컷 영역(UC)은 상기 데이터 저장 패턴(DSP)의 바닥면 및 상기 더미 데이터 저장 패턴(DSPr)의 상면을 노출할 수 있다.
도 2, 도 16a 및 도 16b를 참조하면, 상기 희생 스페이서(171)가 제거되어, 상기 몰드 구조체(MS)의 측벽이 노출될 수 있다. 상기 희생 스페이서(171)의 제거는 상기 수직 반도체 패턴(VS)에 대해 선택성이 있는 식각 공정으로 수행될 수 있다. 상기 희생 스페이서(171)와 상기 수직 반도체 패턴(VS)은 상호 식각 선택성이 있는 물질로 선택될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생 스페이서(171)를 제거하는 공정에서, 상기 희생 스페이서(171)는 상기 수직 반도체 패턴(VS)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다.
이러한 식각 선택성(etch selectivity)은 상기 수직 반도체 패턴(VS)의 식각 속도에 대한 상기 희생 스페이서(171)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생 스페이서(171)는 상기 수직 반도체 패턴(VS)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다.
상기 희생 스페이서(171)는 상기 수직 반도체 패턴(VS)와 다른 결정 상태를 가질 수 있다. 일 예로, 상기 희생 스페이서(171)는 비정질 실리콘과 같은 실질적으로 비정질 상태일 수 있고, 상기 수직 반도체 패턴(VS)은 결정 상태, 보다 상세하게는 폴리 실리콘과 같은 결정 상태를 가질 수 있다. 상기 소스 도전막(SCP) 및 상기 기판(10)은 상기 수직 반도체 패턴(VS)과 유사하게 결정 상태일 수 있다. 상기 희생 스페이서(171)는 상기 수직 반도체 패턴(VS)과의 결정학적 차이를 기초로 선택적으로 제거될 수 있다.
상기 희생 스페이서(171)의 선택적 제거는 건식 식각 공정일 수 있다. 일 예로, 상기 희생 스페이서(171)의 식각 공정은 HBr, Cl2, 또는 HCl을 소스로 하여 수행될 수 있다. 일 예로, 상기 희생 스페이서(171)의 식각 공정은 플라즈마 식각 공정일 수 있다.
상기 희생 스페이서(171)의 제거에 의하여 상기 관통영역(H)의 직경이 증가될 수 있다. 상기 희생 스페이서(171)의 제거 공정 도중, 상기 수직 반도체 패턴(VS)의 노출된 부분에 리세스 영역(RS)이 형성될 수 있다. 상기 희생 스페이서(171)의 식각 공정 도중, 상기 리세스 영역(RS)과 인접한 상기 수직 반도체 패턴(VS)의 불순물 영역들(CB)에는 에천트 원자들을 포함하는 불순물 영역들(CB)이 형성될 수 있다. 일 예로, 상기 불순물 영역들(CB)은 브롬(Br) 및/또는 염소(Cl) 원자들을 약 1E16 atm/cm3 내지 약1E19 atm/cm3 농도로 포함할 수 있다.
상기 희생 스페이서(171)의 식각 공정이 종료된 후, 이후 설명될 측벽 도전막의 형성을 위한 표면 처리 공정이 수행될 수 있다. 일 예로, 상기 표면 처리 공정은 아민 함유 실란을 소스로 수행될 수 있다. 일 예로, 상기 표면 처리 공정은 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane,BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane,BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane,BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane,Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane,TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane,Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane,DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS) 및 디-이소프로필-아미노실란(Di-Isopropyl-Amino-Silane,DIPAS)으로 이루어지는 그룹에서 선택되는 적어도 하나를 소스로 하는 증착 공정으로 수행될 수 있다.
상기 표면 처리 공정은 시딩 공정(seeding process)으로 지칭될 수 있다. 상기 표면 처리 공정에 의하여, 이후 형성되는 측벽 도전막의 표면 거칠기(surface roughness)가 개선될 수 있다.
도 2, 도 17a 및 도 17b를 참조하면, 상기 언더컷 영역(UC), 상기 수평 리세스 영역(HR), 및 상기 관통영역(H) 내에 측벽 도전막(180)이 형성될 수 있다. 상기 측벽 도전막(180)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다. 상기 측벽 도전막(180)은 불순물이 도핑된 반도체막일 수 있으며, 일 예로 N형 도펀트들이 도핑된 폴리실리콘막일 수 있다. 일 예로, 상기 측벽 도전막(180)의 형성은 디실란(Si2H6), 모노실란(SiH4), 트리실란(Si3H8), 또는 클로로 실란(디클로로 실란, 트리 클로로 실란 또는 테트라 클로로 실란 등) 등의 실리콘 소스가 단독 또는 믹싱되어 사용될 수 있으며, N형 도펀트들이 함께 사용될 수 있다. 상기 표면 처리 공정과 상기 측벽 도전막(180)의 형성은 동일한 공정 챔버 내에서 인-시츄(in-situ)로 수행될 수 있다.
상기 측벽 도전막(180)은 증착 공정에 의해 상기 언더컷 영역(UC), 상기 수평 리세스 영역(HR), 및 상기 관통영역(H)의 내면을 균일한 두께로 덮을 수 있고, 상기 관통영역(H)을 완전히 채우지 않을 수 있다. 상기 측벽 도전막(180)을 증착하는 동안, 에어 갭들(AG) 또는 씸(seam)이 형성될 수도 있다. 상기 측벽 도전막(180)은 상기 수직 반도체 패턴(VS)의 상기 측면 및 상기 기판(10)의 상기 상면에 직접 접촉할 수 있다. 상기 측벽 도전막(180)은 상기 리세스 영역들(RS)을 채울 수 있다.
도 2 및 도 18을 참조하면, 상기 측벽 도전막(180) 상에 등방성 식각 공정을 수행하여 상기 언더컷 영역(UC) 및 상기 수평 리세스 영역(HR) 내에 제 1 소스 도전 패턴(SCP1)이 형성될 수 있다. 상기 제 1 소스 도전 패턴들(SCP1) 사이에는 상기 몰드 구조체(MS)의 측면을 노출하는 게이트 분리 영역들(GIR)이 형성될 수 있다. 상기 측벽 도전막(180) 및 상기 희생 스페이서(171)를 식각하는 상기 등방성 식각 공정은 상기 몰드 구조체(MS)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 측벽 도전막(180)을 식각하는 상기 등방성 식각 공정은 탈이온수의 혼합액(SC1: standard clean 1) 또는 암모니아수(NH4OH)를 이용한 습식 식각 공정일 수 있다.
상기 측벽 도전막(180)의 상기 등방성 식각 공정 동안 상기 소스 도전막(SCP)이 식각될 수 있다. 상기 소스 도전막(SCP)이 식각되어 제 2 소스 도전 패턴(SCP2)이 형성될 수 있다. 상기 제 1 소스 도전 패턴(SCP1) 및 상기 제 2 소스 도전 패턴(SCP2)은 소스 구조체(SC)로 지칭될 수 있다. 상기 게이트 분리 영역들(GIR)은 상기 몰드 구조체(MS)의 상기 측면, 상기 소스 구조체(SC)의 측면, 및 상기 기판(10)의 상면을 노출할 수 있다.
상기 희생 스페이서(171)를 제거하지 않고 상기 표면 처리 공정을 진행하는 경우, 상기 희생 스페이서(171)의 표면에 상기 표면 처리 공정의 소스로부터 기인한 불순물 원자들이 잔류될 수 있다. 일 예로, 상기 불순물 원자들은 탄소 원자들 및/또는 질소 원자들일 수 있다. 이 후, 상기 측벽 도전막(180)의 형성 공정이 수행되는 경우 상기 희생 스페이서(171)와 상기 측벽 도전막(180) 사이에 탄소 원자들 및/또는 질소 원자들이 잔류할 수 있다. 이 경우, 도 18을 참조하여 설명된 등방성 식각 공정에서 상기 탄소 원자들 및/또는 질소 원자들에 기인하여 상기 제 1 소스 도전 패턴들(SCP1)이 서로 완전하게 분리되지 않을 수 있다. 상기 제 1 소스 도전 패턴들(SCP1)을 서로 완전하게 분리하기 위하여 식각량을 증가시키는 경우, 과식각에 의하여 상기 에어 갭들(AG) 또는 씸(seam)이 노출될 수 있으며, 이는 이후 전극 형성 공정에서 누설 전류를 발생시키거나 쇼트를 초래할 수 있는 구조를 형성시켜 반도체 소자의 전기적 특성 또는 신뢰성을 저하시킬 수 있다.
본 발명의 실시예들에 따르면, 상기 표면 처리 공정을 진행하기 이전에 상기 희생 스페이서(171)를 제거하므로, 상기 등방성 식각 공정이 과식각 없이 수행될 수 있다. 따라서, 반도체 소자의 전기적 특성 또는 신뢰성 저하를 방지할 수 있다.
도 2 및 도 19를 참조하면, 상기 게이트 분리 영역들(GIR)에 의해 노출된, 상기 하부 및 상부 희생막들(LSL, USL)이 제거될 수 있다. 이에 따라, 상기 하부 절연막들(110a) 및 상기 상부 절연막들(110b) 사이에 게이트 영역들(GR)이 형성될 수 있다. 상기 게이트 영역들(GR)을 형성하는 것은, 상기 하부 및 상부 절연막들(110a, 110b), 상기 데이터 저장 패턴(DSP), 제 1 및 제 2 소스 도전 패턴들(SCP1, SCP2), 및 상기 기판(10)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 하부 및 상부 희생막들(LSL, USL)을 등방성 식각하는 것을 포함할 수 있다. 상기 게이트 영역들(GR)의 각각은 상기 게이트 분리 영역들(GIR) 중 대응하는 하나로부터 수평적으로 연장될 수 있고, 상기 데이터 저장 패턴(DSP)의 측면의 일부를 노출할 수 있다. 이 후, 상기 게이트 영역들(GR)을 채우는 게이트 전극들(EGE, GGE, CGE, SGE)이 형성될 수 있다. 상기 게이트 전극들(EGE, GGE, CGE, SGE)을 형성하는 것은, 일 예로, 상기 게이트 분리 영역들(GIR) 및 상기 게이트 영역들(GR)을 채우는 게이트 전극막을 형성하는 것, 및 상기 게이트 분리 영역들(GIR) 내에 형성된 상기 게이트 전극막의 일부를 제거하여 상기 게이트 영역들(GR) 내에 상기 게이트 전극들(EGE, GGE, CGE, SGE)을 국소적으로 형성하는 것을 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 게이트 분리 영역들(GIR) 내에 공통 소스 플러그들(CSP)이 각각 형성될 수 있고, 측면 절연 스페이서들(SS)이 상기 게이트 분리 영역들(GIR) 내에 각각 형성될 수 있다. 상기 공통 소스 플러그들(CSP) 및 상기 측면 절연 스페이서들(SS)은 상기 게이트 분리 영역들(GIR) 내에 국소적으로 형성될 수 있다. 상기 캐핑 절연막(120) 내에 제 1 콘택(125)이 형성되어 상기 도전 패드(150)에 연결될 수 있다. 층간 절연막(130)이 상기 캐핑 절연막(120) 상에 형성될 수 있고, 상기 공통 소스 플러그들(CSP)의 상면들을 덮을 수 있다. 상기 층간 절연막(130) 내에 제 2 콘택(135)이 형성되어 상기 제 1 콘택(125)에 연결될 수 있다. 비트 라인들(BL)이 상기 층간 절연막(130) 상에 형성될 수 있다. 상기 수직 반도체 패턴들(VS)은 상기 제 1 콘택(125) 또는 상기 제 2 콘택(135)과 연결되지 않는 더미 수직 반도체 패턴(DVS)를 포함할 수 있다. 상기 더미 수직 반도체 패턴(DVS)을 제외한, 상기 수직 반도체 패턴들(VS)의 각각은 상기 제 1 콘택(125) 및 상기 제 2 콘택(135)을 통해 상기 비트 라인들(BL) 중 대응하는 비트 라인(BL)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 기판 상에 차례로 희생 패턴 및 소스 도전막을 형성하는 것;
    상기 소스 도전막 상에 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것;
    상기 몰드 구조체를 관통하는 수직 구조체들을 형성하는 것;
    상기 몰드 구조체를 관통하는 트렌치를 형성하는 것;
    상기 트렌치의 측벽 상에 희생 스페이서를 형성하는 것;
    상기 희생 패턴을 제거하여 수평 리세스 영역을 형성하는 것;
    상기 희생 스페이서를 제거하는 것; 및
    상기 수평 리세스 영역을 채우는 소스 도전 패턴을 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생 스페이서는 비정질 실리콘을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 희생 스페이서의 제거는 HBr, Cl2, 또는 HCl을 포함하는 건식 식각 공정을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 희생 스페이서의 제거에 의하여 상기 절연막들의 측벽들 및 상기 희생막들의 측벽들이 노출되는 3차원 반도체 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 수직 구조체들 각각은 수직 반도체 패턴 및 상기 수직 반도체 패턴을 감싸는 데이터 저장층을 포함하고,
    상기 희생 스페이서를 제거하기 이전에, 상기 수평 리세스 영역에 의하여 노출된 상기 데이터 저장층의 일부를 제거하여 상기 수직 반도체 패턴의 측벽을 노출하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 희생 스페이서를 제거 하는 동안, 상기 수직 반도체 패턴의 측벽에 리세스 영역이 형성되는 3차원 반도체 메모리 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 데이터 저장층의 일부를 제거하는 동안 상기 수평 리세스 영역이 상기 수직 반도체 패턴의 측벽을 따라 연장되는 언더컷 영역이 형성되는 3차원 반도체 메모리 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 소스 도전 패턴을 형성하는 것은:
    상기 트렌치 및 상기 수평 리세스 영역 내에 측벽 도전막을 형성하는 것; 및
    상기 측벽 도전막에 등방성 식각 공정을 수행하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 희생 스페이서를 제거한 후 상기 측벽 도전막을 형성하기 이전에 표면 처리 공정을 수행하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 표면 처리 공정은 아민 함유 실란을 소스로 수행되는 3차원 반도체 메모리 장치의 제조 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102614849B1 (ko) * 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
WO2021217359A1 (en) 2020-04-27 2021-11-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN111727504B (zh) 2020-04-27 2021-08-17 长江存储科技有限责任公司 三维存储器件及用于形成其的方法
KR20210132970A (ko) * 2020-04-28 2021-11-05 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법
KR20210152743A (ko) 2020-06-09 2021-12-16 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
WO2022006715A1 (en) * 2020-07-06 2022-01-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof
KR20240001553A (ko) * 2022-06-27 2024-01-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005099088A1 (en) * 2004-03-26 2005-10-20 Cypress Semiconductor Corp. Integrated circuit having one or more conductive devices formed over a saw and/or mems device
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120030815A (ko) 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101933665B1 (ko) * 2011-05-19 2018-12-31 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9812461B2 (en) 2015-03-17 2017-11-07 Sandisk Technologies Llc Honeycomb cell structure three-dimensional non-volatile memory device
US9659788B2 (en) 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
KR102609516B1 (ko) * 2016-05-04 2023-12-05 삼성전자주식회사 반도체 장치
US10134752B2 (en) * 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
KR102606822B1 (ko) * 2016-06-30 2023-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102629454B1 (ko) * 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치

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