KR20120030815A - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치가 제공된다. 기판 상에 적층된 도전층들을 포함하는 적층 구조체 및 상기 적층 구조체를 관통하는 수직 채널 구조체들이 제공된다. 기판의 상면과 평행하는 제 1 방향에서, 상기 도전층들 중 최상부 도전층의 측벽과 상기 도전층들 중 최하부 도전층의 측벽 사이의 거리는, 상기 제 1 방향과 교차하는 제 2 방향에서, 상기 최상부 도전층의 측벽과 상기 최하부 도전층의 측벽 사이의 거리 보다 작다.

Description

3차원 반도체 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device And Method For Forming The Same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 메모리 반도체 장치 및 그 제조 방법에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 집적도를 향상시킬 수 있는 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 복수의 적층 구조체를 형성함에 있어서 패드 영역을 줄일 수 있는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위한 반도체 장치가 제공된다. 이 장치는 기판 상에 적층된 도전층들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 수직 채널 구조체들을 포함하고, 기판의 상면과 평행하는 제 1 방향에서, 상기 도전층들 중 최상부 도전층의 측벽과 상기 도전층들 중 최하부 도전층의 측벽 사이의 거리는, 상기 제 1 방향과 교차하는 제 2 방향에서, 상기 최상부 도전층의 측벽과 상기 최하부 도전층의 측벽 사이의 거리 보다 작을 수 있다.
일 실시예에 있어서, 상기 수직 채널 구조체들을 전기적으로 연결하는 비트 라인들을 더 포함하고, 상기 제 1 방향은 상기 비트라인들이 연장되는 방향과 평행할 수 있다. 상기 도전층들은 워드라인들일 수 있다.
일 실시예에 있어서, 상기 적층 구조체는 상기 도전층들 사이에 절연층들을 더 포함하고, 상기 제 1 방향으로 노출된 상기 도전층들 및 상기 절연층들의 측벽들은 실질적으로 공면을 이룰 수 있다.
일 실시예에 있어서, 상기 도전층들의 상기 제 1 방향으로의 폭은 실질적으로 동일할 수 있다.
일 실시예에 있어서, 상기 도전층들 각각은 상기 수직 구조체와 상기 제 2 방향으로 이격된 영역에, 바로 위의 도전층에 의하여 노출되는 제 1 패드들을 포함할 수 있다. 상기 제 1 패드들 상에 콘택 플러그들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 도전층들 각각은 상기 제 1 방향으로 이격된 영역에, 바로 위의 도전층에 의하여 노출된 제 2 패드들을 포함할 수 있다. 상기 제 2 패드들의 폭은 상기 제 1 패드들의 폭 보다 작을 수 있다. 상기 제 2 패드들은 상기 도전층들 중 일부의 층에 제공될 수 있다.
일 실시예에 있어서, 상기 제 2 방향과 반 평행한 방향에서, 상기 최상부 도전층의 측벽과 상기 최하부 도전층의 측벽 사이의 거리는, 상기 제 2 방향에서, 상기 최상부 도전층의 측벽과 상기 최하부 도전층의 측벽 사이의 거리 보다 작을 수 있다.
일 실시예에 있어서, 상기 제 1 방향에서, 상기 수직 채널 구조체들로부터 상기 적층 구조체의 단부(edge)까지의 거리는, 상기 제 2 방향에서 상기 수직 채널 구조체로부터 상기 적층 구조의 단부까지의 거리보다 작을 수 있다.
일 실시예에 있어서, 제 1 수직 채널 구조체에 의하여 관통되는 제 1 메모리 영역, 및 상기 제 1 메모리 영역 주위로 형성된 제 1 패드 영역을 포함하는 제 1 적층 구조체, 상기 제 1 적층 구조체 상에 제공되고, 제 2 수직 채널 구조체에 의하여 관통되는 제 2 메모리 영역 및 상기 제 2 메모리 영역 주위로 형성된 제 2 패드 영역을 포함하는 제 2 적층 구조체를 포함하고, 상기 제 1 적층 구조체의 수평 방향으로의 장축은 상기 제 2 적층 구조체의 수평 방향으로의 장축과 교차할 수 있다.
일 실시예에 있어서, 상기 기판의 상면에 평행하는 제 1 방향에 있어서, 상기 제 1 메모리 영역과 상기 제 1 패드 영역의 단부 사이의 거리는, 상기 제 1 방향과 교차하는 제 2 방향에 있어서 상기 제 1 메모리 영역과 상기 제 1 패드 영역의 단부 사이의 거리보다 작고, 제 1 방향에 있어서, 상기 제 2 메모리 영역과 상기 제 2 패드 영역의 단부 사이의 거리는, 상기 제 2 방향에 있어서 상기 제 2 메모리 영역과 상기 제 1 패드 영역의 단부 사이의 거리보다 클 수 있다.
일 실시예에 있어서, 상기 제 2 방향과 반평행한 방향에 있어서, 상기 제 1 메모리 영역으로부터 상기 제 1 패드 영역의 단부까지의 거리는, 상기 제 2 방향에 있어서 상기 제 1 메모리 영역으로부터 상기 제 1 패드 영역의 단부까지의 거리보다 작고, 상기 제 1 방향과 반평행한 방향에 있어서, 상기 제 2 메모리 영역으로부터 상기 제 2 패드 영역의 단부까지의 거리는, 상기 제 1 방향에 있어서 상기 제 2메모리 영역으로부터 상기 제 2 패드 영역의 단부까지의 거리보다 작은 3차원 반도체 장치.
일 실시예에 있어서, 상기 제 2 적층 구조체는 상기 제 1 패드 영역을 노출할 수 있다.
일 실시예에 있어서, 상기 제 1 방향에서, 상기 제 1 적층 구조체의 폭은 상기 제 2 적층 구조체의 폭 보다 작고, 상기 제 2 방향에서, 상기 제 1 적층 구조체의 폭은 상기 제 2 적층 구조체의 폭 보다 클 수 있다.
일 실시예에 있어서, 상기 제 1 패드 영역과 상기 제 2 적층 구조체 사이에 층간 절연막을 더 포함할 수 있다.
본 발명의 기술적 과제를 해결하기 위한 반도체 장치의 제조 방법이 제공된다. 이 방법은 기판 상에 n개의 수평층들을 적층하여 적층 구조체를 형성하는 것, 2i번째 수평층(1≤i≤n/2, i 는 자연수이며, 막이 기판으로부터 적층된 순서) 상에, 상기 2i번째 수평층의 측벽과 제 1 방향으로 α만큼 이격된 제 1 외측벽, 및 상기 제 1 방향과 교차하는 제 2 방향으로 2α만큼 이격된 제 2 외측벽을 갖는 감광층을 형성하는 것, 상기 감광층을 식각 마스크로 2i-1번째 수평층을 식각하는 것, 상기 제 1 및 제 2 외측벽들을 각각 α 만큼 수평적으로 식각하여 감광 패턴을 형성하는 것, 및 상기 감광 패턴을 식각 마스크로 상기 2i-1번째 수평층 및 2i-2번째 수평층을 식각하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 감광 패턴을 식각 마스크로 식각하는 것에 의하여, 상기 제 1 방향으로 노출된 상기 2i-1번째 수평층상에 패드가 형성되고, 상기 제 2 방향으로 노출된 상기 2i-1번째 수평층 및 상기 2i-2번째 수평층 상에 패드가 형성될 수 있다.
본 발명에 따르면, 패드 영역의 면적을 줄여 적층 구조체의 집적도를 높일 수 있다. 또한 하나의 감광층으로 복수의 수평층을 패터닝하여 패드들을 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 12 내지 도 13은 제 1 실시예의 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 14 내지 도 17은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 18 내지 도 29는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 30은 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 31 내지 도 42는 본 발명의 제 4 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 43 내지 도 45는 본 발명의 제 5 실시예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 46 내지 도 48은 제 5 실시예의 변형예에 따른 3차원 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 49는 본 발명의 실시예들에 따른 도전층들의 형성 방법을 설명하기 위한 단면도이다.
도 50 내지 도 52는 본 발명의 실시예들에 따른 적층 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 53은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 54은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 55는 본 발명에 따른 3차원 반도체 메모리 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역, 주변회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인들(CSL0-CSL2), 비트라인들(BL0-BL2) 및 상기 공통 소오스 라인들(CSL0-CSL2)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인들(CSL0-CSL2)에 공통으로 연결될 수 있다. 즉, 상기 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL0, CSL1 또는 CSL2) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소오스 라인들(CSL0-CSL2)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 상기 공통 소오스 라인들(CSL0-CSL2)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 상기 공통 소오스 라인들(CSL0-CSL2) 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인들(CSL0-CSL2)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인들(CSL0-CSL2)은 복수의 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인들(CSL0-CSL2)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인들(GSL0-GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL0-SSL2)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT) 각각은 정보저장체를 포함한다.
하나의 셀 스트링(CSTR)은 상기 공통 소오스 라인(CSL0-CSL2)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소오스 라인(CSL0-CSL2)과 상기 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
상기 공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되는, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 상기 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
[제 1 실시예 ]
도 2 및 도 3은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 도 3은 도 2의 Ⅰ-O-Ⅰ'라인에 따른 단면도이다. 설명의 간소화를 위하여 도 2의 일부 구조는 도 3에서 생략되었다.
도 2 및 도 3을 참조하여, 기판(10) 상에 적층 구조체(100)가 제공된다. 상기 기판(10)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(10)은 실리콘 웨이퍼일 수 있다. 상기 적층 구조체(100)는 상기 기판(10) 차례로 적층된 제 1 내지 제 6 수평층들(111-116)을 포함할 수 있다. 상기 제 1 내지 제 6 수평층들(111-116)은 각각 제 1 물질층 및 제 2 물질층을 포함할 수 있다. 즉, 상기 기판(10) 상에 반복하여 교대로 상기 제 1 물질층들(131-136) 및 상기 제 2 물질층들(121-126)이 형성될 수 있다. 상기 제 2 물질층들(121-126)은 절연층들일 수 있다. 일 예로, 제 2 물질층들(121-126)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있다. 상기 적층 구조체(100)와 상기 기판(10) 사이에 버퍼 산화막(101)이 제공될 수 있다. 상기 버퍼 산화막(101)은 열산화막일 수 있다.
상기 제 1 물질층들(131-136)은 도전층들일 수 있다. 상기 도전층들은 폴리 실리콘, 도전성 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 낸드 플래시 메모리의 경우, 상기 도전층들 중 최하층 도전층(131)은 접지 선택 라인일 수 있으며, 상기 최하층 도전층(131)상의 도전층들(132-136)은 워드 라인들일 수 있다.
상기 적층 구조체(100)는 수직 채널 구조체들(210)이 형성된 메모리 영역(MR)과 패드들(P1-P5)이 형성된 제 1 패드 영역(PR1)을 포함할 수 있다. 본 명세서에 있어서, 상기 메모리 영역(MR)은 상기 적층 구조체(100)의 일부 영역으로, 패드들이 제공된 패드 영역 이외의 영역을 지칭할 수 있다. 상기 패드들(P1-P5)은 상기 제 1 내지 제 5 수평층들(111-115)의 일부로써, 바로 위의 수평층에 의하여 노출된 부분을 지칭한다. 상기 수직 채널 구조체들(210)은 반도체 패턴을 포함할 수 있으며, 이하 도 49 내지 도 52를 참조하여 보다 상세히 설명될 것이다.
상기 제 1 패드 영역(PR1)은 상기 메모리 영역(MR)에 제 2 방향으로 인접한 영역(이하 2 방향 인접 영역)에 제공될 수 있다. 도 2의 좌표축에 도시된 바와 같이, 제 1 방향과 제 2 방향은 서로 교차하는 방향이고, 제 3 방향 및 제 4 방향은 각각 제 1 방향 및 제 2 방향과 역평행한 방향을 지칭한다. 상기 제 1 내지 제 4 방향은 상기 기판(10)의 상면과 평행한 방향일 수 있다. 상기 제 1 패드 영역(PR1)은 제 4 방향 인접 영역에 더욱 제공될 수 있다. 즉, 상기 제 1 패드 영역(PR1)은 상기 메모리 영역(MR)의 양 측에 제공될 수 있다. 상기 메모리 영역(MR)의 양 측에 제공된 상기 제 1 패드 영역들(PR1)은 상호 대칭적인 형상일 수 있다. 상기 메모리 영역(MR)의 양 측에 제공된 상기 제 1 패드들(P1-P5)의 폭은 동일할 수 있다. 상기 메모리 영역(MR)의 양 측에 제공된 상기 패드 영역들(PR1) 중 적어도 하나에 콘택 플러그들(CT)이 형성될 수 있다. 상기 수평층들(111-115)은 상기 콘택 플러그들(CT)을 통하여 전역 워드 라인(GWL) 에 전기적으로 연결될 수 있다. 상기 콘택 플러그들(CT)은 상기 제 1 패드들(P1-P5) 상에 각각 하나씩 제공되는 것으로 도시되었으나, 도 12와 같이 상기 제 1 패드들(P1-P5) 각각에 복수의 콘택 플러그들(CT)이 제공될 수 있다. 상기 콘택 플러그들(CT)의 형성 위치는 상기 제 1 물질층들(131-136)의 형태 및 위치에 따라 다양하게 변형될 수 있다.
상기 제 1 패드 영역(PR1)은 상기 메모리 영역(MR)에 제 1 방향으로 인접한 영역(이하, 제 1 방향 인접 영역)에 제공되지 않을 수 있다. 상기 제 1 방향은 이하 설명될 비트 라인(BL)이 연장되는 방향과 평행한 방향일 수 있다. 상기 제 1 패드 영역(PR1)은 제 3 방향 인접 영역에 제공되지 않을 수 있다. 일 예로, 상기 메모리 영역(MR)이 평면적 관점에서 사각형인 경우, 제 1 변 및 상기 제 1 변과 평행한 제 2 변에 인접한 영역들에 상기 제 1 패드 영역(PR1)이 형성되고, 상기 제 1 및 제 2 변을 연결하는 제 3 및 제 4 변에 인접한 영역들에는 상기 제 1 패드 영역(PR1)이 형성되지 않을 수 있다. 이와 같이, 상기 메모리 영역(MR) 주위로 상기 제 1 패드 영역(PR1)을 비대칭적으로 형성하는 경우, 상기 적층 구조체(100)의 평면적 점유 공간을 줄일 수 있다. 3차원 반도체 장치의 경우, 적층 높이가 높아짐에 따라 계단형 패드들의 점유 면적이 증가된다. 본 발명의 일 실시예에 따르면, 상기 패드들의 점유 면적을 줄여 집적도를 높일 수 있다.
상술한 상기 제 1 패드 영역(PR1)의 배치 형태에 의하여 상기 수평층들(111-116)의 측벽 사이의 거리는 방향에 따라 다를 수 있다. 제 1 방향에서 상기 최상부 수평층(제 6 수평층: 116)의 측벽과 최하부 수평층(제 1 수평층: 111)의 측벽 사이의 거리는, 제 2 방향에서 상기 최상부 수평층(116)의 측벽과 상기 최하부 수평층(111)의 측벽 사이의 거리 보다 작을 수 있다. 일 예로, 상기 수평층들(111-116)의 제 1 방향으로 노출된 측벽들은 서로 정렬될 수 있다. 즉, 상기 수평층들(111-116)의 제 1 방향으로 노출된 측벽들은 도 2 및 도 3에 도시된 바와 같이, 실질적으로 공면을 이룰 수 있다. 도 2의 경우, 제 1 방향에서 상기 각 수평층들(111-116)의 측벽들은 서로 이격되어 도시되었으나, 이는 측벽들을 상호 구분하기 위한 것이다. 제 3 방향에서 상기 최상부 수평층(116)의 측벽과 최하부 수평층(111)의 측벽 사이의 거리는, 제 4 방향에서 상기 최상부 수평층(116)의 측벽과 상기 최하부 수평층(111)의 측벽 사이의 거리 보다 작을 수 있다.
상기 수직 채널 구조체들(210)로부터 상기 적층 구조체(100)의 단부(edge)까지의 거리는 제 1 및 제 2 방향에 따라 다를 수 있다. 제 1 방향에서, 상기 수직 채널 구조체들(210)로부터 상기 적층 구조체(100)의 단부까지의 거리는, 제 2 방향에서, 상기 수직 채널 구조체들(210)로부터 상기 적층 구조체(100)의 단부까지의 거리 보다 작을 수 있다. 상기 수직 채널 구조체들(210)로부터 상기 적층 구조체(100)의 단부까지의 거리는 상기 수직 채널 구조체들(210) 중 최외각의 수직 채널 구조체로부터 상기 적층 구조체(100)의 단부까지의 거리일 수 있다.
상기 수직 채널 구조체들(210)은 제 1 방향으로 연장되는 비트 라인들(BL)에 전기적으로 연결될 수 있다. 즉, 제 1 방향을 따라 배치된 상기 수직 채널 구조체들(210)은 동일한 비트 라인(BL)과 전기적으로 연결될 수 있다. 상기 적층 구조체(100)와 상기 비트 라인들(BL) 사이에 상부 선택 라인들(USL)이 제공될 수 있다. 상기 상부 선택 라인들(USL)은 상기 비트 라인들(BL)과 교차하는 방향으로 연장될 수 있다. 일 예로 상기 상부 선택 라인들(USL)은 제 2 방향으로 연장될 수 있다. 제 2 방향을 따라 배치된 상기 수직 채널 구조체들(210)은 동일한 상부 선택 라인(USL)을 관통하여 상기 비트라인(BL)과 연결될 수 있다. 이와는 달리 상기 최상부 수평층(116)이 상부 선택 라인일 수 있다.
도 4 내지 도 11을 참조하여, 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법이 설명된다. 도 5,7,9, 및 11은 각각 도 4,6,8, 및 10의 Ⅰ-O-Ⅰ'라인에 따른 단면도들이다.
도 4 및 도 5를 참조하여, 기판(10) 상에 적층 구조체(100)가 형성된다. 상기 적층 구조체(100)는 상기 기판(10) 차례로 적층된 제 1 내지 제 6 수평층들(111-116)을 포함할 수 있다. 상기 제 1 내지 제 6 수평층들(111-116)은 각각 제 1 물질층 및 제 2 물질층을 포함할 수 있다. 즉, 상기 기판(10) 상에 반복하여 교대로 상기 제 1 물질층들(131-136) 및 상기 제 2 물질층들(121-126)이 형성될 수 있다. 상기 제 1 물질층들(131-136)은 도전층들일 수 있다. 상기 도전층들은 폴리 실리콘, 도전성 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 2 물질층들(121-126)은 절연층들일 수 있다. 일 예로, 제 2 물질층들(121-126)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있다.
이와는 달리, 상기 제 1 물질층들(131-136)은 희생층들(sacrificial layers)일 수 있다. 상기 희생층들은 상기 제 2 물질층들(121-126) 과 식각 선택성이 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생층들을 식각하는 공정에서, 상기 희생층들은 상기 제 2 물질층들(121-126)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 상기 제 2 물질층들(121-126)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막들은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 제 2 물질층들(121-126)과 다른 물질일 수 있다. 상기 적층 구조체(100)를 관통하는 수직 채널 구조체들(210)이 제공될 수 있다.
상기 수직 채널 구조체들(210)의 구조 및 형성 방법은 이하 도 49-52를 참조하여 보다 상세히 설명된다. 상기 수직 채널 구조체들(210)은 상기 적층 구조체(100)의 각 단부로부터 소정의 거리만큼 이격되어 형성될 수 있다.
도 6 및 도 7을 참조하여, 상기 수직 채널 구조체들(210)을 덮는 제 1 감광층(281)이 형성될 수 있다. 상기 제 1 감광층(281)을 형성하는 것은 상기 적층 구조체(100) 상에 감광 물질을 도포하는 것, 프리 베이킹(pre baking) 하는 것, 노광 공정 및 현상 공정을 수행하는 것, 및 포스트 베이킹(post baking) 하는 것을 포함할 수 있다. 상기 제 1 감광층(281)은 유기물을 포함할 수 있다. 제 1 방향에서, 원점(O)으로부터 상기 제 1 감광층(281)의 단부까지의 거리는 d1일 수 있다. 제 2 방향에서, 원점(O)으로부터 상기 제 1 감광층(281)의 단부까지의 거리는 d1일 수 있다. 즉, 제 1 방향 및 제 2 방향에서, 상기 제 1 감광층(281)의 폭은 d1의 두 배인 2d1로 동일할 수 있다. 상기 d1는 상기 제 1 감광층(281) 및 이하 설명될 감광층들의 폭을 비교하기 위한 임의의 값이고, 원점(O)은 도 2에 도시된 상기 메모리 영역(MR)의 중심점 또는 상기 메모리 영역(MR) 내에 형성된 상기 수직 채널 구조체들(210)의 중심점일 수 있다.
상기 제 1 감광층(281)을 식각 마스크로 제 6 수평층(116)의 일부(R6)가 제거되는 패터닝 공정이 수행될 수 있다. 일 예로, 상기 패터닝 공정은 직진성이 강한 플라즈마를 이용한 건식 식각을 통하여 수행될 수 있다. 상기 패터닝 공정에 의하여 제 5 수평층(115)의 상면이 노출될 수 있다. 상기 패터닝 공정 이후, 상기 제 1 감광층(281)이 제거될 수 있다.
도 8 및 도 9를 참조하여, 상기 적층 구조체(100) 상에 제 2 감광층(282)이 형성될 수 있다. 제 1 방향에서, 상기 원점(O)으로부터 상기 제 2 감광층(282)의 단부까지의 거리는 d1일 수 있고, 제 2 방향에서, 상기 원점(O)으로부터 상기 제 2 감광층의 단부까지의 거리는 d1+ α일 수 있다. 즉, 상기 제 2 감광층(282)의 제 1 방향으로의 폭은 2d1이고, 제 2 방향으로의 폭은 2d1+2α일 수 있다. 제 1 방향으로의 폭은 원점(O)에서 제 1 방향으로 감광층들의 단부까지의 거리의 두 배이다.
상기 제 2 감광층(282)을 식각 마스크로 상기 제 5 수평층(115)이 패터닝되어 상기 제 5 수평층(115)의 일부(R5)가 제거될 수 있다. 상기 패터닝에 의하여 상기 제 5 수평층(115) 상에 P5 패드가 형성될 수 있다. 제 2 방향에서, 상기 P5 패드의 폭은 α 일 수 있다. 제 1 방향에서 상기 제 1 및 제 2 감광층들(281,282)의 폭이 동일하므로, 제 1 방향으로 노출된 상기 제 5 수평층(115)의 측벽은 상기 제 6 수평층(116)의 측벽과 정렬될 수 있다. 상기 제 5 및 제 6 수평층(115,116)의 측벽들은 공면을 이룰 수 있다. 상기 패터닝 공정 이후, 상기 제 2 감광층(282)은 제거될 수 있다.
도 10 및 도 11을 참조하여, 상기 적층 구조체(100) 상에 제 3 감광층(283)이 형성될 수 있다. 제 1 방향에서, 원점(O)으로부터 상기 제 2 감광층(282)의 단부까지의 거리는 d1일 수 있고, 제 2 방향에서, 상기 원점(O)으로부터 상기 제 2 감광층의 단부까지의 거리는 d1+ 2α일 수 있다. 상기 제 3 감광층(283)을 식각 마스크로 상기 제 4 수평층(114)이 패터닝될 수 있다. 상기 패터닝에 의하여 상기 제 4 수평층(114)의 일부(R4)가 제거될 수 있다. 상기 패터닝에 의하여 상기 제 4 수평층(114) 상에 P4 패드가 형성될 수 있다. 제 2 방향에서, 상기 P4 패드의 폭은 α 일 수 있다.
본 발명의 제 1 실시예에 있어서, 상기 각 수평층들(111-116)은 서로 다른 폭을 갖는 감광층들에 의하여 각각 패터닝될 수 있다. 도 6 내지 도 11을 참조하여 설명된 바와 같이, 제 2 방향에서, 상기 원점(O)으로부터 상기 감광층들(281-283)의 단부까지의 거리는 d1, d1+α, d1+2α로 증가된다, 즉, 하나의 수평층을 패터닝한 후, 이전 단계의 감광층 보다 원점(O)으로부터 제 1 방향으로의 폭이 α만큼 증가된 감광층을 사용하여 다음 수평층을 패터닝할 수 있다. 이와는 달리, 제 1 방향에서, 원점(O)으로부터 각 감광층들(281-283)의 단부까지의 거리들은 d1으로 동일할 수 있다. 이하, 제 1 내지 제 3 수평층들(111-113)도 동일하게 반복하여 패터닝되어 도 2 및 도 3에 도시된 제 1 패드 영역(PR1)이 형성될 수 있다. 상술한 바와 같이, 상기 제 1 물질층들(131-136)이 희생층들인 경우, 상기 제 1 패드 영역(PR1)의 형성 후, 이하 도 50 내지 52를 참조하여 설명되는 공정이 추가로 수행될 수 있다.
도 12 및 도13은 상기 제 1 실시예의 변형예를 도시하는 도면들로, 도 13은 도 12의 Ⅱ-Ⅱ'라인에 따른 단면도이다. 상기 제 1 패드 영역(PR1)은 제 2 방향 인접 영역에 제공될 수 있다. 제 1 실시예와는 달리 상기 제 1 패드 영역(PR1)은 제 4 방향 인접 영역에 제공되지 않을 수 있다. 즉, 상기 메모리 영역(MR)이 평면적 관점에서 사각형인 경우, 제 1 변에 인접한 영역에 상기 제 1 패드 영역(PR1)이 형성되고, 제 2 내지 제 4 변의 인접 영역에는 상기 제 1 패드 영역(PR1)이 형성되지 않을 수 있다. 이와 같은 구조는, 도 6 내지도 11을 참고하여 설명된 상기 제 1 내지 제 3 감광층들(281-283)의 폭을 변형하여 형성할 수 있다. 즉, 제 4 방향에서, 상기 제 1 내지 제 3 감광층들(281-283)의 원점(O)으로부터 감광층들의 단부까지의 거리를 d1으로 고정하여 패터닝하는 경우, 도 12 및 도 13에 도시된 바와 같이 상기 메모리 영역(MR)의 일측에 한정되어 상기 제 1 패드 영역(PR1)을 형성할 수 있다
상기 제 1 패드 영역(PR1)은 제 1 내지 제 5 패드들(P1-P5)을 포함할 수 있다. 상기 제 1 내지 제 5 패드들(P1-P5) 각각에 복수의 콘택 플러그들(CT)이 형성될 수 있다. 하나의 패드 상에 형성된 복수의 콘택 플러그들(CT)은 전역워드라인(GWL)에 의하여 전기적으로 연결될 수 있다. 상기 변형 실시예에 따르면, 패드 영역에 의하여 점유되는 면적을 더욱 줄일 수 있다.
[제 2 실시예 ]
도 14 내지 도 15를 참조하여, 본 발명의 제 2 실시예가 설명된다. 도 15는 도 14의 I-O-I'라인에 따른 단면도이다. 간결함을 위해 동일한 기술적 특징들은 아래의 설명에서 생략될 수 있다. 도 14 및 도 15를 참조하여, 제 2 방향 인접 영역 및 제 4 방향 인접 영역에 제 1 패드 영역(PR1)이 제공된다. 상기 제 1 패드 영역(PR1)의 형태는 상기 제 1 실시예와 동일할 수 있다. 제 1 방향 인접 영역 및 제 3 방향 인접 영역에 제 2 패드 영역(PR2)이 제공될 수 있다. 상기 제 2 패드 영역(PR2)은 상기 제 1 패드 영역(PR1)의 제 1 패드들(P1-P5) 보다 폭이 좁은 제 2 패드들(P1'-P5')을 포함하는 영역일 수 있다. 일 예로 상기 제 2 패드들(P1'-P5')의 폭은 제 1 패드들(P1-P5)의 폭의 절반 이하일 수 있다. 상기 제 1 패드들(P1-P5)에 콘택 플러그들(미도시)이 제공되고, 상기 제 2 패드들(P1'-P5')에는 콘택 플러그들이 제공되지 않을 수 있다. 이와는 달리 콘택 플러그들은 상기 제 2 패드들(P1'-P5') 중 적어도 하나에 형성될 수 있다.
도시된 바와는 달리, 상기 제 1 패드 영역(PR1) 및 상기 제 2 패드 영역(PR2)은 제 3 방향 인접 영역 및 제 4 방향 인접 영역에는 제공되지 않을 수 있다.
도 16 내지 도 17은 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 6 및 도 7을 참조하여 설명된 결과물 상에, 제 4 감광층(284)이 형성될 수 있다. 제 1 방향에서, 상기 제 4 감광층의 원점(O)으로부터 상기 적층 구조체(100)의 단부까지의 거리는 d1+ α/2이고, 제 2 방향에서, 상기 제 4 감광층의 원점(O)으로부터 상기 적층 구조체(100)의 단부까지의 거리는 d1+ α일 수 있다. 제 1 방향에서, 각 수평층들(111-116)의 패터닝에 사용되는 감광층들의 원점(O)으로부터 상기 적층 구조체(100)의 단부까지의 거리는 d1, d1 + α/2, d1 + α, d1 + 3α/2...으로 α/2씩 증가될 수 있다. 제 2 방향에서, 각 수평층들(111-116)의 패터닝에 사용되는 감광층들의 원점(O)으로부터 상기 적층 구조체(100)의 단부까지의 거리는 d1, d1+α, d1+2α, d1+3α...로 증가될 수 있다. 이와 같이, 방향에 따라 서로 다르게 폭을 증가시킨 감광층들을 사용하여 서로 폭이 다른 상기 제 1 패드 영역(PR1) 및 상기 제 2 패드 영역(PR2)을 형성할 수 있다.
[제 3 실시예 ]
도 18 내지 도 19를 참조하여, 본 발명의 제 3 실시예에 따른 반도체 장치가 설명된다. 도 19는 도 18의 I-0-I'라인에 따른 단면도이다. 이하, 간결함을 위해 동일한 기술적 특징들은 아래의 설명에서 생략될 수 있다.
도 18 내지 도 19를 참조하여, 메모리 영역(MR)의 제 2 방향 인접 영역 및 제 4 방향 인접 영역에 제 1 패드 영역(PR1)이 제공된다. 상기 제 1 패드 영역(PR1)의 형태는 상기 제 1 실시예와 동일할 수 있다. 상기 메모리 영역(MR)의 제 1 방향 인접 영역 및 제 3 방향 인접 영역에 제 3 패드 영역(PR3)이 제공될 수 있다. 상기 제 3 패드 영역(PR3)은 상기 수평층들(111-116)의 일부에 한정되어 패드가 제공될 수 있다. 즉, 제 1 방향에 있어서, 상기 수평층들(111-116)의 일부는 패드들을 포함하고, 나머지 수평층들은 패드를 포함하지 않을 수 있다. 일 예로 도 18 및 도 19에 도시된 바와 같이, 상기 제 3 패드 영역(PR3)은 상기 제 2 수평층(112) 상의 P2 패드 및 상기 제 4 수평층(114) 상의 P4 패드를 포함할 수 있다. 즉, 2개의 수평층들 마다 하나의 패드가 제공될 수 있다. 상기 제 5 및 제 6 수평층들(115,116)의 제 1 방향으로 노출된 측벽들은 서로 정렬될 수 있다. 즉 상기 제 5 및 제 6 수평층들(115,116)의 측벽들은 공면을 이룰 수 있다. 마찬가지로 상기 제 3 및 제 4 수평층들(113,114)의 측벽들은 서로 정렬되고, 상기 제 1 및 제 2 수평층들(111,112)의 측벽들은 서로 정렬될 수 있다. 상기 제 3 및 제 4 수평층들(113,114)의 측벽들은 상기 제 5 및 제 6 수평층들(115,116)의 측벽들로부터 P4 패드의 폭(α)만큼 이격되어 제공될 수 있다. 상기 제 1 및 제 2 수평층들(111,112)의 측벽들은 상기 제3 및 제 4 수평층들(113,114)의 측벽들로부터 P2 패드의 폭(α)만큼 이격되어 제공될 수 있다. 도시된 바와는 달리 3개 이상의 수평층들 마다 하나의 패드가 반복적으로 제공될 수 있다. 상기 제 1 패드 영역(PR1)에 콘택 플러그들(미도시)이 제공되고, 상기 제 2 패드 영역(PR2)에는 콘택 플러그들이 제공되지 않을 수 있다. 이와는 달리 콘택 플러그들은 상기 제 1 및 제 2 패드 영역들(PR1, PR2)에 모두 제공될 수 있다.
도 20 내지 도 29를 참조하여, 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 제조방법이 설명된다. 도 21,23,25,27, 및 29는 각각 도 20,22,24,26,및 28의 Ⅰ-O-Ⅰ'라인에 따른 단면도들이다.
도 20 및 도 21을 참조하여, 도 6 및 도 7을 참조하여 설명된 결과물 상에 제 5 감광층(285)이 형성될 수 있다. 제 1 방향에서, 원점(O)으로부터 상기 제 5 감광층(285)의 단부까지의 거리는 d1+ α일 수 있다. 제 2 방향에서, 원점(O)으로부터 상기 제 5 감광층(285)의 단부까지의 거리는 d1+ 2α일 수 있다. 상기 제 5 감광층(285)을 식각 마스크로 상기 제 5 수평층(115)이 패터닝될 수 있다. 상기 패터닝에 의하여 상기 제 5 수평층(115)의 일부(R5)가 제거될 수 있다. 상기 패터닝에 의하여 제 1 방향 인접 영역 및 제 3 방향 인접 영역에 P5 패드가 형성될 수 있고, 제 2 방향 인접 영역 및 제 4 방향 인접 영역에 Q5 패드가 형성될 수 있다. 상기 Q5 패드의 폭은 상기 P5 패드의 폭 보다 클 수 있다. 일 예로, 상기 Q5 패드의 폭은 상기 P5 패드의 폭의 두 배일 수 있다.
도 22 및 도 23을 참조하여, 상기 제 5 감광층(285)의 일부(R0)가 제거되어 제 5 감광 패턴(285a)가 형성될 수 있다. 상기 제거 공정은 건식 및/또는 습식 등방성 식각 공정일 수 있다. 도시된 바와 달리, 상기 제 5 감광층(285)의 상부면의 일부도 함께 제거될 수 있으나, 이하, 간결함을 위하여 감광층 상면의 식각은 도시를 생략한다. 상기 제 5 감광층(285)의 각 측벽들은 수평방향으로 α 만큼 리세스될 수 있다. 즉, 상기 제 5 감광 패턴(285a)은 원점(O)으로부터 제 1 방향으로의 노출된 측벽까지의 거리가 d1이고, 원점(O)으로부터 제 2 방향으로의 노출된 측벽까지의 거리가 d1+ α가 될 수 있다. 상기 제 5 감광 패턴(285a)을 식각 마스크로 상기 제 5 수평층의 일부(R5) 및 상기 제 4 수평층의 일부(R4)가 식각될 수 있다. 상기 제 4 및 제 5 수평층들(114,115)의 식각 공정은 직진성이 강한 플라즈마를 이용한 건식 식각을 통하여 수행될 수 있다. 상기 제 4 및 제 5 수평층들(114,115)의 식각 공정에 의하여, 제 1 방향 인접 영역 및 제 3 방향 인접 영역에 P4 패드가 형성되고, 제 2 방향 인접 영역 및 제 4 방향 인접 영역에 P5 및 P4 패드가 형성될 수 있다. 상기 P4 및 P5 패드의 폭은 각각 α일 수 있다.
도 24 및 도 25를 참조하여, 상기 P5 및 P4 패드가 형성된 결과물 상에 제 6 감광층(286)을 형성할 수 있다. 상기 제 6 감광층(286)의 형성은 상기 제 5 감광층(285)을 제거한 후 수행되거나, 상기 제 5 감광층(285) 상에 중첩적으로 형성될 수 있다. 제 1 방향에서, 원점(O)으로부터 상기 제 6 감광층(286)의 단부까지의 거리가 d1+ 2α일 수 있다. 제 2 방향에서, 원점(O)으로부터 상기 제 6 감광층(286)의 단부까지의 거리가 d1+ 4α일 수 있다. 상기 제 6 감광층(286)을 식각 마스크로 상기 제 3 수평층(113)이 패터닝될 수 있다. 상기 패터닝에 의하여 상기 제 3 수평층(113)의 일부(R3)가 제거될 수 있다. 상기 패터닝에 의하여 상기 수직 채널 구조체들(210)로부터 제 1 방향 인접 영역 및 제 3 방향 인접 영역에 P3 패드가 형성될 수 있고, 제 2 방향 인접 영역 및 제 4 방향 인접 영역에 Q3 패드가 형성될 수 있다. 상기 Q3 패드의 폭은 상기 P5 패드의 폭의 두 배(2α)일 수 있다.
도 26 및 도 27을 참조하여, 상기 제 6 감광층(286)의 일부(R0')가 제거되어 제 6 감광 패턴(286a)이 형성될 수 있다. 상기 제거 공정은 건식 및/또는 습식 등방성 식각 공정일 수 있다. 상기 제 6 감광층(286)의 각 측벽들은 수평방향으로 α 만큼 리세스될 수 있다. 즉, 상기 제 6 감광 패턴(286a)은 원점(O)으로부터 제 1 방향으로 노출된 측벽까지의 거리가 d1+ α이고, 원점(O)으로부터 제 1 방향으로 노출된 측벽까지의 거리가 d1+3α이다. 상기 제 6 감광 패턴(286a)을 식각 마스크로 상기 제 3 수평층의 일부(R3) 및 상기 제 2 수평층의 일부(R2)가 식각될 수 있다. 상기 제 2 및 제 3 수평층들(112,113)의 식각 공정에 의하여, 제 1 방향 인접 영역 및 제 3 방향 인접 영역에 P2 패드가 형성되고, 제 2 방향 인접 영역 및 제 4 방향 인접 영역에 P3 및 P2 패드가 형성될 수 있다. 상기 P2 및 P3 패드의 폭은 각각 α일 수 있다.
도 28 및 도 29를 참조하여, 상기 P2 및 P3 패드가 형성된 결과물 상에 제 7 감광층(287)이 형성될 수 있다. 제 1 방향에서, 원점(O)으로부터 상기 제 7 감광층(287)의 단부까지의 거리는 d1+ 2α일 수 있다. 제 2 방향에서, 원점(O)으로부터 상기 제 7 감광층(287)의 단부까지의 거리는 d1+ 5α일 수 있다. 상기 제 7 감광층(287)을 식각 마스크로 상기 제 1 수평층(111)의 일부(R1)가 제거될 수 있다. 상기 패터닝에 의하여 제 2 방향 인접 영역 및 제 4 방향 인접 영역에 P1 패드가 형성될 수 있다.
본 발명의 제 3 실시예에 따르면, 하나의 감광층에 의하여 복수의 수평층들을 식각하는 공정을 반복하여 제 2 및 제 4 방향으로는 각 수평층에 패드들을 형성하고, 제 1 및 제 3 방향으로는 2개의 수평층마다 하나의 패드를 형성할 수 있다. 이와 같은 공정들은 도 30의 흐름도를 참조하여 설명될 수 있다. 즉, 상기 공정은 기판 상에 n개의 수평층들을 적층하여 적층 구조체를 형성하는 단계(S1), 2i번째 수평층(1≤i≤n/2, i 는 자연수이며, 막이 기판으로부터 적층된 순서)을 패터닝하는 단계(S2), 2i번째 수평층 상에, 2i번째 수평층의 측벽과 제 1 방향으로 α만큼 이격된 제 1 외측벽, 및 제 2 방향으로 2α만큼 이격된 제 2 외측벽을 갖는 제 1 감광층을 형성하는 단계(S3), 상기 제 1 감광층을 식각 마스크로 2i-1번째 수평층을 식각하는 단계(S4), 상기 제 1 및 제 2 외측벽들을 각각 α 만큼 수평적으로 식각하여 제 2 감광층을 형성하는 단계(S5), 상기 제 2 감광층을 식각 마스크로 2i-1번째 수평층 및 2i-2번째 수평층을 이방 식각하는 단계(S6)를 포함할 수 있다. 상기 공정의 결과, 제 1 방향 인접 영역의 2i-1번째 수평층상에 패드가 형성되고, 제 2 방향 인접 영역의 2i-1번째 수평층 및 2i-2번째 수평층 상에 패드들이 형성될 수 있다.
상기 실시예에서는 하나의 감광층으로 2개의 수평층들이 식각되는 것을 도시하였으나, 상기 감광층들의 폭을 조절하여 하나의 감광층에 의하여 3개의 수평층들에 패드들을 형성하는 변경 또한 가능하다.
[제 4 실시예 ]
도 31 및 도 32를 참조하여, 본 발명의 제 4 실시예가 설명된다. 도 32는 도 31의 Ⅱ-Ⅱ'라인에 따른 단면도이다. 본 발명의 제 4 실시예는 상기 제 3 실시예와 유사하게 제 1 방향 인접 영역 및 제 3 방향 인접 영역에 제 3 패드 영역(PR3)이 제공된다. 본 발명의 제 4 실시예는 상기 제 3 실시예와는 달리, 상기 제 1 패드 영역(PR1)이 제 2 인접 영역에 한정되어 제공되고, 제 4 인접 영역에는 제공되지 않을 수 있다. 즉, 제 4 방향으로 노출된 상기 수평층들(111-116)의 측벽들은 서로 정렬되어 공면을 이룰 수 있다. 따라서, 3차원 반도체 장치의 점유 면적을 보다 줄일 수 있다.
도 33 내지 도 42는 본 발명의 제 4 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 34,36,38,40 및 42는 각각 도 33,35,37,39 및 41의 Ⅱ-Ⅱ'라인에 따른 단면도들이다. 도 33 내지 도 42에 도시된 적층 구조체의 제 1 및 제 3 방향 인접 영역의 형태는 도 20 내지 도 29를 참조하여 설명된 방법과 동일하게 형성될 수 있다. 따라서 이하 설명될 공정에서 제 1 및 제 3 방향에 대한 설명은 생략된다.
도 33 및 34를 참조하여, 도 6 및 도 7을 참조하여 설명된 결과물 상에 제 8 감광층(288)이 형성될 수 있다. 제 2 방향으로, 원점(O)으로부터 상기 제 8 감광층(288)의 단부까지의 거리가 d1+ 2α일 수 있다. 제 4 방향으로, 원점(O)으로부터 상기 제 8 감광층(288)의 단부까지의 거리는 d1+ α일 수 있다. 상기 제 8 감광층(288)을 식각 마스크로 상기 제 5 수평층(115)이 패터닝될 수 있다. 상기 패터닝에 의하여 상기 제 5 수평층(115)의 일부(R5)가 제거될 수 있다. 상기 패터닝에 의하여 제 2 방향 인접 영역에 Q5 패드가 형성되고, 제 4 방향 인접 영역 영역에 P5 패드가 형성될 수 있다. 상기 Q5 패드의 폭은 상기 P5 패드의 폭 보다 클 수 있다. 일 예로, 상기 Q5 패드의 폭은 상기 P5 패드의 폭의 두 배일 수 있다.
도 35 및 도 36을 참조하여, 상기 제 8 감광층(288)의 일부(R0)가 제거되어 제 8 감광 패턴(288a)이 형성될 수 있다. 상기 제 8 감광층(288)의 각 측벽들은 수평방향으로 α 만큼 리세스될 수 있다. 즉, 상기 제 8 감광패턴(288a)은 원점(O)으로부터 제 2 방향으로 노출된 측벽까지의 거리가 d1+ α이고, 원점(O)으로부터 제 4 방향으로 노출된 측벽까지의 거리가 d1일 수 있다. 상기 제 8 감광 패턴(288a)을 식각 마스크로 상기 제 5 수평층의 일부(R5) 및 상기 제 4 수평층의 일부(R4)가 식각될 수 있다. 상기 제 4 및 제 5 수평층들(114,115)의 식각 공정에 의하여, 제 2 방향 인접 영역에 P5 및 P4 패드가 형성되고, 제 4 방향 인접 영역에 P4 패드가 형성될 수 있다.
도 37 및 도 38을 참조하여, 상기 P5 및 P4 패드가 형성된 결과물 상에 제 9 감광층(289)을 형성할 수 있다. 제 2 방향으로, 원점(O)으로부터 상기 제 9 감광층(289)의 단부까지의 거리는 d1+ 4α일 수 있고, 제 4 방향으로, 원점(O)으로부터 상기 제 9 감광층(289)의 단부까지의 거리는 d1+ α일 수 있다. 상기 제 9 감광층(289)을 식각 마스크로 상기 제 3 수평층(113)이 패터닝되어 상기 제 3 수평층(113)의 일부(R3)가 제거될 수 있다. 상기 패터닝에 의하여 제 2 방향 인접 영역에 Q3 패드가 형성된다. 상기 Q3 패드의 폭은 상기 P4 패드의 폭의 두 배(2α)일 수 있다.
도 39 및 도 40을 참조하여, 상기 제 9 감광층(289)의 일부(R0'가 제거되어 제 9 감광 패턴(289a)이 형성될 수 있다. 상기 제 9 감광층(289)의 각 측벽들은 수평방향으로 α 만큼 리세스될 수 있다. 즉, 상기 9 감광 패턴(289a)은 원점(O)으로부터 제 2 방향으로 노출된 측벽까지의 거리가 d1+ 3α이고, 원점(O)으로부터 제 4 방향으로 노출된 측벽까지의 거리가 d1일 수 있다. 상기 제 9 감광 패턴(289a)을 식각 마스크로 상기 제 2 내지 제 4 수평층의 일부(R2, R3, R4)가 제거될 수 있다. 상기 제 2 내지 제 4 수평층들(112,113, 114)의 식각 공정에 의하여, 제 2 방향 인접 영역에 P3 및 P2 패드가 형성될 수 있고, 제 4 방향 인접 영역에 P2 패드가 형성될 수 있다.
도 41 및 도 42를 참조하여, 상기 P2 및 P3 패드가 형성된 결과물 상에 제 10 감광층(290)이 형성될 수 있다. 제 2 방향으로, 원점(O)으로부터 상기 제 10 감광층(290)의 단부까지의 거리는 d1+ 5α일 수 있고, 제 4 방향으로 원점(O)으로부터 상기 제 10 감광층(290)의 단부까지의 거리는 d1일 수 있다. 상기 제 10 감광층(290)을 식각 마스크로 상기 제 1 수평층(111)의 일부(R1)가 제거될 수 있다. 상기 패터닝에 의하여 상기 수직 채널 구조체들(210)로부터 제 2 방향 인접 영역 및 제 4 방향 인접 영역에 P1 패드가 형성될 수 있다. 제 4 방향 인접 영역에 형성된 P1 패드는 추가적인 마스크 형성 공정 및 패터닝 공정에 의하여 제거될 수 있다.
본 발명의 제 4 실시예에 따르면, 하나의 감광층에 의하여 복수의 수평층들을 식각하는 공정을 반복하여 제 2 방향 인접 영역에 각 수평층에 패드들을 형성하고, 제 1 방향 인접 영역에 2개의 수평층 마다 하나의 패드를 형성할 수 있다. 또한 제 4 방향 인접 영역에는 패드를 형성하지 않을 수 있다. 제 4 방향으로, 원점(O)으로부터 감광층들의 단부까지의 거리는 d1, d1+α, d1, d1+α로 변화된다. 즉, 제 4 방향에서, 원점(O)으로부터 감광층들의 단부까지 거리가 d1+α인 감광층을 형성 후, 이를 α 만큼 식각하는 공정이 반복된다. 이와 같이, 하나의 감광층으로 복수의 패드를 형성 및 제거하는 공정은, 제 2 방향 인접 영역에는 제 1 패드 영역(PR1)을 형성하고, 제 4 방향 인접 영역에는 패드들을 형성시키지 않을 수 있다.
[제 5 실시예 ]
도 43 내지 도 48을 참조하여, 본 발명의 제 5 실시예에 따른 3차원 반도체 장치들이 설명된다. 상기 제 5 실시예는 제 1 내지 제 4 실시예를 참조하여 설명된 적층 구조체를 복수회 적층한 구조로, 각 적층 구조체들에 대한 자세한 설명은 이하 생략된다.
도 43 내지 도 45를 참조하여, 본 발명의 제 5 실시예에 따른 3차원 반도체 장치가 제공된다. 도 45는 도 43 및 도 44의 I-0-I-' 라인에 따른 단면도이다. 상기 3차원 반도체 장치는 제 1 적층 구조체(100) 및 상기 제 1 적층 구조체(100) 상의 제 2 적층 구조체(150)를 포함할 수 있다. 상기 제 2 적층 구조체(150)는 상기 제 2 적층 구조체(150)의 수평 방향으로의 장축(long axis)이 상기 제 1 적층 구조체(100)의 수평 방향으로의 장축과 교차되도록 형성될 수 있다. 상기 제 2 적층 구조체(150)는 상기 제 1 적층 구조체(100)의 패드들을 노출하도록 형성된다. 제 1 방향에서, 상기 제 1 적층 구조체(100)의 폭은 상기 제 2 적층 구조체(150)의 폭 보다 작을 수 있다. 제 2 방향에서, 상기 제 1 적층 구조체(100)의 폭은 상기 제 2 적층 구조체(150)의 폭 보다 클 수 있다.
도 43에 도시된 바와 같이, 상기 제 1 및 제 2 적층 구조체들(100,150) 각각은 도 2 및 도 3을 참조하여 설명된 적층 구조체와 동일한 구조일 수 있다. 이와는 달리, 도 44에 도시된 바와 같이, 상기 제 1 및 제 2 수직 채널 구조체들(100,150) 각각은 도 12 및 도 13을 참조하여 설명된 적층 구조체와 동일한 구조일 수 있다. 상기 제 2 적층 구조체(150)가 형성되기 전, 상기 제 1 적층 구조체(100) 상에 층간 절연막(102)이 형성될 수 있다. 상기 층간 절연막(102)은 상기 제 1 수직 채널 구조체(100)의 패드들을 덮을 수 있다. 상기 층간 절연막(102)은 평탄화 공정을 통하여 상기 제 1 수직 채널 구조체(100)의 상면을 노출할 수 있다. 상기 제 1 수직 채널 구조체(100)를 관통하는 제 1 수직 채널 구조체들(211) 및 상기 제 2 수직 채널 구조체(150)를 관통하는 제 2 수직 채널 구조체들(212)이 제공될 수 있다. 상기 제 2 수직 채널 구조체들(212)은 상기 제 1 수직 채널 구조체들(211)과 연결되도록 형성될 수 있다. 일 예로, 상기 제 2 수직 채널 구조체들(212)의 하부 및 상기 제 1 수직 채널 구조체들(211)의 상부는 오버랩된 형상일 수 있다. 콘택 플러그들(CT)의 배치 형태는 도시된 바와 달리 변형 가능하다.
도 46 내지 도 48을 참조하여, 상기 제 5 실시예의 변형예에 따른 3차원 반도체 장치가 제공된다. 도 48은 도 46 및 도 47의 I-0-I'라인에 따른 단면도이다. 도 46에 도시된 바와 같이, 상기 제 1 및 제 2 적층 구조체들(100,150) 각각은 도 18 및 도 19를 참조하여 설명된 적층 구조체와 동일한 구조일 수 있다. 이와는 달리, 도 47에 도시된 바와 같이, 상기 제 1 및 제 2 수직 채널 구조체들(100,150) 각각은 31 및 도 32를 참조하여 설명된 적층 구조체와 동일한 구조일 수 있다.
본 발명의 제 5 실시예에 있어서, 복수의 적층 구조체들은 장축이 상호 교차하도록 적층된다. 도시된 바와는 달리, 상기 복수의 적층 구조체들은 3개 이상의 적층 구조체들이 적층된 형태일 수 있다. 3차원 반도체 장치에 있어서, 적층되는 층들의 개수가 증가함에 따라 이들 각각을 전기적으로 연결하기 위한 패드 영역의 면적이 상대적으로 증가된다. 특히, 상기 제 5 실시예와 같이 2회에 걸쳐 적층 구조체를 형성하는 경우, 패드 영역이 적층 구조체들 각각에 대칭적으로 형성된다면 패드 영역의 면적은 더욱 급격히 증가될 수 있다. 즉, 동일한 높이의 적층 구조체를 2회 반복하여 적층하는 경우, 패드 영역의 일 방향으로의 폭은 두 배가 된다. 상기 제 5 실시예에 따르면, 종래 하나의 적층 구조체가 점유하는 면적과 동일한 면적 이하에 2층의 적층 구조체들을 형성할 수 있다.
[수직 채널 구조체와 수평 패턴]
도 49를 참조하여, 수직 채널 구조체의 구조가 보다 자세히 설명된다. 상기 수직 채널 구조체(210)는 채널 홀(105)의 측벽에 형성된 정보 저장막(230)을 포함할 수 있다. 상기 정보 저장막(230)은 상기 채널 홀(105)의 측벽 상에 차례로 적층된 블로킹 절연막(BIL), 전하 저장막(CL) 및 터널 절연막(TIL)을 포함할 수 있다. 상기 전하 저장막(CL)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 일 예로, 상기 전하 저장막은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano dots) 중에서 적어도 어느 하나를 포함할 수 있다. 상기 수직 채널 구조체(210)는 상기 채널 홀(105)의 나머지 부분을 채우는 반도체 패턴(SP)을 포함할 수 있다.
도 50 내지 도 52는 상기 적층 구조체들의 메모리 영역(MR)의 일부를 도시하는 도면들이다. 상술한 바와 같이, 상기 제 1 물질층들(131-136)이 희생층들인 경우, 이하 도 50 내지 도 52를 참조하여 설명될 공정들에 의하여 상기 희생층들이 도전층들로 교체될 수 있다.
도 50을 참조하여, 상기 제 1 물질층들(131-136:130) 및 상기 제 2 물질층들(121-126:120)을 연속적으로 패터닝하여 상기 제 1 및 제 2 물질층들(120,130)의 측벽들을 노출하는 트렌치(107)를 형성할 수 있다. 상기 제 1 물질층들(130)은 상기 제 2 물질층들(120)과 식각 선택비를 갖는 물질로 형성될 수 있다. 일 예로, 상기 제 1 물질층들(130)은 실리콘 질화막들이고, 상기 제 2 물질층들(120)은 실리콘 산화막들일 수 있다. 상기 트렌치(107)는 상기 수직 채널 구조체들(210) 사이에 형성될 수 있다. 상기 수직 채널 구조체들(210)은 상기 제 1 및 제 2 물질층들(120,130)을 관통하여 형성된 채널 홀(105)의 측벽 및 하부에 형성된 반도체 패턴(201) 및 상기 채널 홀(105)의 나머지 부분을 채우는 매립 패턴(203)을 포함할 수 있다.
도 51을 참조하여, 상기 트렌치(107)에 의하여 노출된 상기 제 1 물질층들(130)이 제거되어 리세스 영역들(250)이 형성될 수 있다. 일 예로, 상기 제 1 물질층들(130)이 실리콘 질화막들인 경우, 상기 제 1 물질층들(130)은 인산을 포함하는 식각액을 사용하여 선택적으로 제거될 수 있다.
도 52를 참조하여, 상기 리세스 영역들(250)의 내측벽을 덮는 정보 저장막(230) 및 상기 리세스 영역들(250)의 나머지 영역들을 채우는 도전층들(220)이 형성될 수 있다. 상기 정보 저장막(230) 및 상기 도전층들(220)은 수평 패턴(260)을 구성한다. 상기 정보 저장막(230)은 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 상기 도전층들(220)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질 등에서 선택된 적어도 어느 하나를 포함할 수 있다.
도 53은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 53을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 54는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 54를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 55는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 55를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 적층 구조체 105 채널 홀
120 제 2 물질층들 130 제 1 물질층들
110 수평층들 210 수직 채널 구조체
MR 메모리 영역 PR 패드 영역
P1-P5 제 1 패드들 P1'-P5' 제 2 패드들
281-290 감광층 220 도전층
230 정보 저장막 BIL 블로킹 절연막
CL 전하저장막 SP 반도체 패턴
TIL 터널 절연막

Claims (10)

  1. 기판 상에 적층된 도전층들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 수직 채널 구조체들을 포함하고,
    기판의 상면과 평행하는 제 1 방향에서, 상기 도전층들 중 최상부 도전층의 측벽과 상기 도전층들 중 최하부 도전층의 측벽 사이의 거리는, 상기 제 1 방향과 교차하는 제 2 방향에서, 상기 최상부 도전층의 측벽과 상기 최하부 도전층의 측벽 사이의 거리 보다 작은 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    상기 수직 채널 구조체들을 전기적으로 연결하는 비트 라인들을 더 포함하고, 상기 제 1 방향은 상기 비트라인들이 연장되는 방향과 평행하는 3차원 반도체 장치.
  3. 제 1 항에 있어서,
    상기 도전층들의 상기 제 1 방향으로의 폭은 실질적으로 동일한 3차원 반도체 장치.
  4. 제 1 항에 있어서,
    상기 도전층들 각각은 상기 수직 구조체와 상기 제 2 방향으로 이격된 영역에 바로 위의 도전층에 의하여 노출되는 제 1 패드들을 포함하는 3차원 반도체 장치.
  5. 제 4 항에 있어서,
    상기 도전층들 각각은 상기 수직 구조체와 상기 제 1 방향으로 이격된 영역에 바로 위의 도전층에 의하여 노출된 제 2 패드들을 포함하는 3차원 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 패드들의 폭은 상기 제 1 패드들의 폭 보다 작은 3차원 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 2 패드들은 상기 도전층들 중 일부의 층에 제공되는 3차원 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 2 방향과 반 평행한 방향에서, 상기 최상부 도전층의 측벽과 상기 최하부 도전층의 측벽 사이의 거리는, 상기 제 2 방향에서, 상기 최상부 도전층의 측벽과 상기 최하부 도전층의 측벽 사이의 거리 보다 작은 3차원 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 방향에서, 상기 수직 채널 구조체들로부터 상기 적층 구조체의 단부(edge)까지의 거리는, 상기 제 2 방향에서 상기 수직 채널 구조체들로부터 상기 적층 구조체의 단부까지의 거리보다 작은 3차원 반도체 장치.
  10. 기판 상에 제공되고, 제 1 수직 채널 구조체에 의하여 관통되는 제 1 메모리 영역, 및 상기 제 1 메모리 영역 주위로 형성된 제 1 패드 영역을 포함하는 제 1 적층 구조체; 및
    상기 제 1 적층 구조체 상에 제공되고, 제 2 수직 채널 구조체에 의하여 관통되는 제 2 메모리 영역 및 상기 제 2 메모리 영역 주위로 형성된 제 2 패드 영역을 포함하는 제 2 적층 구조체를 포함하고,
    상기 제 1 적층 구조체의 수평 방향으로의 장축은 상기 제 2 적층 구조체의 수평 방향으로의 장축과 교차하는 3차원 반도체 장치.
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US13/231,177 US8704293B2 (en) 2010-09-20 2011-09-13 Three dimensional semiconductor memory device and method for fabricating the same
US14/255,170 US9087738B2 (en) 2010-09-20 2014-04-17 Three-dimensional semiconductor memory device
US14/800,322 US9269722B2 (en) 2010-09-20 2015-07-15 Method of fabricating a three-dimensional semiconductor memory device
US15/047,392 US9825053B2 (en) 2010-09-20 2016-02-18 Three-dimensional semiconductor memory device
US15/813,556 US10727246B2 (en) 2010-09-20 2017-11-15 Three dimensional semiconductor memory device
US16/939,858 US11315948B2 (en) 2010-09-20 2020-07-27 Three-dimensional semiconductor memory device
US17/726,637 US11925023B2 (en) 2010-09-20 2022-04-22 Three dimensional semiconductor memory device and method for fabricating the same

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140024609A (ko) * 2012-08-20 2014-03-03 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 제조 방법
KR20140025798A (ko) * 2012-08-22 2014-03-05 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
KR20140091116A (ko) * 2013-01-02 2014-07-21 삼성전자주식회사 3차원 반도체 장치
KR20140093038A (ko) * 2013-01-17 2014-07-25 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120030815A (ko) 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101807250B1 (ko) * 2011-07-11 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US8593869B2 (en) 2011-07-27 2013-11-26 Micron Technology, Inc. Apparatuses and methods including memory array and data line architecture
US8792263B2 (en) 2011-12-22 2014-07-29 Micron Technology, Inc. Apparatuses and methods including memory with top and bottom data lines
KR20140022205A (ko) * 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8780631B2 (en) 2012-08-21 2014-07-15 Micron Technology, Inc. Memory devices having data lines included in top and bottom conductive lines
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9355725B2 (en) 2013-12-12 2016-05-31 Cypress Semiconductor Corporation Non-volatile memory and method of operating the same
US9209199B2 (en) * 2014-03-21 2015-12-08 Intel Corporation Stacked thin channels for boost and leakage improvement
US9524983B2 (en) 2015-03-10 2016-12-20 Samsung Electronics Co., Ltd. Vertical memory devices
KR102309566B1 (ko) * 2015-03-20 2021-10-07 에스케이하이닉스 주식회사 반도체 소자
KR102333478B1 (ko) * 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
US10319735B2 (en) 2015-09-10 2019-06-11 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US10381361B2 (en) 2015-09-10 2019-08-13 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US9419013B1 (en) 2015-10-08 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US9620509B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical FET devices
KR102536261B1 (ko) 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
US10192824B2 (en) * 2017-04-10 2019-01-29 Macronix International Co., Ltd. Edge structure for multiple layers of devices, and method for fabricating the same
KR102389928B1 (ko) * 2017-06-27 2022-04-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102617353B1 (ko) 2018-03-27 2023-12-26 삼성전자주식회사 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치
KR20190132834A (ko) 2018-05-21 2019-11-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
US10446577B1 (en) 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
US11211390B2 (en) * 2018-10-11 2021-12-28 International Business Machines Corporation Staircase patterning for 3D NAND devices
CN109962161A (zh) * 2018-12-03 2019-07-02 复旦大学 基于内置非线性rram的3d垂直交叉阵列及其制备方法
KR20200076879A (ko) * 2018-12-20 2020-06-30 삼성전자주식회사 수직형 메모리 장치
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
CN111210860B (zh) * 2019-12-31 2022-03-18 浙江大学 一种基于3d mos器件的三态内容可寻址存储器
CN111357110A (zh) 2020-02-17 2020-06-30 长江存储科技有限责任公司 用于在三维存储器件中形成沟道结构的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1887624A4 (en) * 2005-06-02 2010-07-28 Fujitsu Semiconductor Ltd SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8395206B2 (en) 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR101502585B1 (ko) 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101482633B1 (ko) 2009-06-05 2015-01-16 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8786007B2 (en) 2008-12-03 2014-07-22 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory device
KR101511764B1 (ko) 2008-12-03 2015-04-13 삼성전자주식회사 비휘발성 메모리 장치
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication
KR20120030815A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
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KR20140024609A (ko) * 2012-08-20 2014-03-03 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 제조 방법
KR20140025798A (ko) * 2012-08-22 2014-03-05 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
KR20140091116A (ko) * 2013-01-02 2014-07-21 삼성전자주식회사 3차원 반도체 장치
KR20140093038A (ko) * 2013-01-17 2014-07-25 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물

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