KR20140091116A - 3차원 반도체 장치 - Google Patents

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Abstract

집적도가 보다 향상된 3차원 반도체 장치가 제공된다. 3차원 반도체 장치는 제 1 및 제 2 콘택 영역들 및 이들 사이의 셀 어레이 영역을 포함하는 기판, 상기 기판 상에 수직적으로 적층된 복수의 제 1 전극들을 포함하는 제 1 적층 구조체 및 상기 제 1 적층 구조체 상에 수직적으로 적층된 제 2 전극들을 포함하는 제 2 적층 구조체를 포함하되, 상기 제 2 적층 구조체는, 평면적 관점에서, 상기 제 1 콘택 영역에서 상기 제 1 전극들의 단부들(end portions)을 노출시키며, 상기 제 2 콘택 영역에서 상기 제 1 전극들의 단부들과 중첩(overlap)된다.

Description

3차원 반도체 장치{Three dimensional semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 집적도가 보다 향상된 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치는 제 1 및 제 2 콘택 영역들 및 이들 사이의 셀 어레이 영역을 포함하는 기판, 상기 기판 상에 수직적으로 적층된 복수의 제 1 전극들을 포함하는 제 1 적층 구조체 및 상기 제 1 적층 구조체 상에 수직적으로 적층된 제 2 전극들을 포함하는 제 2 적층 구조체를 포함하되, 상기 제 2 적층 구조체는, 평면적 관점에서, 상기 제 1 콘택 영역에서 상기 제 1 전극들의 단부들(end portions)을 노출시키며, 상기 제 2 콘택 영역에서 상기 제 1 전극들의 단부들과 중첩(overlap)된다.
일 실시예에 따르면, 상기 제 1 및 제 2 적층 구조체들 각각은, 상기 제 1 및 제 2 콘택 영역들에서 수직적 높이가 상기 셀 어레이 영역에 인접할수록 점차 증가하는 계단식 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제 1 콘택 영역에 배치되며, 상기 제 1 전극들 각각에 접속되는 제 1 콘택 플러그들, 및 상기 제 2 콘택 영역에 배치되며, 상기 제 2 적층 구조체의 제 2 전극들 각각에 접속되는 제 2 콘택 플러그들을 더 포함한다.
다른 실시예에 따르면, 상기 제 1 콘택 영역에 배치되며, 상기 제 1 적층 구조체의 제 1 전극들 각각에 접속되는 제 1 콘택 플러그들; 및 상기 제 1 콘택 영역에 배치되며, 상기 제 2 적층 구조체의 제 2 전극들 각각에 접속되는 제 2 콘택 플러그들을 더 포함한다.
일 실시예에 따르면, 상기 제 2 전극들 중 가장 긴 제 2 전극의 길이가, 상기 제 1 전극들 중 가장 짧은 제 1 전극의 길이보다 긴 3차원 반도체 장치.
다른 실시예에 따르면, 상기 제 1 전극들의 제 1 측벽들은 상기 제 1 콘택 영역에서 서로 다른 수평적 위치에 배치되며, 상기 제 1 전극들의 제 2 측벽들은 상기 제 2 콘택 영역에서 수직적으로 정렬될 수 있다.
다른 실시예에 따르면, 상기 제 2 전극들 중 가장 긴 제 2 전극의 길이가, 상기 제 1 전극들 중 가장 짧은 제 1 전극의 길이보다 짧을 수 있다.
또 다른 실시예에 따르면, 상기 제 1 및 제 2 전극들에서, 상기 단부들은 상기 기판의 상부면에 대해 경사진 방향으로 연장되며, 상기 단부들의 상면들이 실질적으로 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 기판은 제 1 방향에서 상기 셀 어레이 영역과 상기 제 1 및 제 2 콘택 영역들을 포함하고, 상기 제 1 방향에 수직한 제 2 방향에서 상기 셀 어레이 영역과 상기 셀 어레이 영역 양측에 더미 영역들을 포함하되, 상기 제 2 방향에서, 상기 제 1 적층 구조체의 수평적 길이와 상기 제 2 적층 구조체의 수평적 길이가 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 제 2 적층 구조체 상에 수직적으로 적층된 제 3 전극들을 포함하는 제 3 적층 구조체를 더 포함하되, 상기 제 3 적층 구조체는, 평면적 관점에서, 상기 제 2 콘택 영역에서 상기 제 2 전극들의 단부들(end portions)을 노출시키며, 상기 제 1 콘택 영역에서 상기 제 1 전극들의 단부들을 노출시키고 상기 제 2 전극들의 단부들과 중첩될 수 있다.
다른 실시예에 따르면, 상기 제 2 적층 구조체 상에 수직적으로 적층된 제 3 전극들을 포함하는 제 3 적층 구조체를 더 포함하되, 상기 제 3 적층 구조체는, 평면적 관점에서, 상기 제 1 콘택 영역에서 상기 제 2 전극들의 단부들(end portions)을 노출시키며, 상기 제 2 콘택 영역에서 상기 제 1 및 제 2 전극들의 단부들과 중첩될 수 있다.
일 실시예에 따르면, 상기 셀 어레이 영역에서, 상기 제 1 및 제 2 적층 구조체들을 관통하는 수직 구조체들, 및 상기 수직 구조체들과 상기 제 1 및 제 2 전극들 사이에 개재되는 데이터 저장 요소들을 더 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 수직적으로 적층된 전극들을 포함하는 적층 구조체에서 계단 구조를 갖는 콘택 영역이 차지하는 면적을 줄이고, 셀 어레이 영역이 차지하는 면적을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 개략 평면도이다.
도 3은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 평면도이다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 단면도로서, 도 3의 x축 방향을 따라 자른 단면이다.
도 5는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 단면도로서, 도 3의 y축 방향을 따라 자른 단면이다.
도 6은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 변형례로서, 도 3의 x축 방향을 따라 자른 단면이다.
도 7은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 변형례로서, 도 3의 y축 방향을 따라 자른 단면이다.
도 8은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 개략 평면도이다.
도 9는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 평면도이다.
도 10은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 단면도로서, 도 3의 x축 방향을 따라 자른 단면이다.
도 11은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 변형례로서, 도 3의 x축 방향을 따라 자른 단면이다.
도 12는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 평면도이다.
도 13은 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 단면도로서, 도 3의 x축 방향을 따라 자른 단면이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 3차원 반도체 장치를 나타내는 회로도들이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이 구조를 나타내는 사시도들이다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 반도체 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 장치는 셀 어레이 영역(CAR), 주변회로 영역(PPR), 센스 앰프 영역(SAR), 디코딩 회로 영역(DCR) 및 콘택 영역(CTR)을 포함할 수 있다. 셀 어레이 영역(CAR)에는, 복수의 메모리 셀들 및 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 셀 어레이 영역(CAR)에서 워드라인들(즉, 수평 전극들)은 수직적으로 적층될 수 있다. 주변 회로 영역(PPR)에는, 메모리 셀들의 구동을 위한 회로들이 배치되고, 센스 앰프 영역(SAR)에는, 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 콘택 영역(CTR)은 셀 어레이 영역(CAR)과 디코딩 회로 영역(DCR) 사이에 배치될 수 있으며, 여기에는 워드라인들과 디코딩 회로 영역(DCR)을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
실시예들에 따르면, 워드라인들(즉, 수평 전극들)은 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)으로 연장될 수 있으며, 디코딩 회로 영역의 회로들과의 전기적 연결에서의 용이함을 위해, 콘택 영역(CTR)에서 계단식 구조(stepwise structure)를 형성할 수 있다.
한편, 적층되는 워드라인들의 수가 증가함에 따라, 제한된 면적 내에서 계단식 구조의 콘택 영역(CTR)이 차지하는 면적이 증가되어 셀 어레이 영역(CAR)이 차지하는 면적이 감소될 수 있다. 따라서 본 발명의 실시예들에서는 계단식 구조의 콘택 영역(CTR)이 차지하는 면적을 증가시키지 않으면서 워드라인들을 적층하여, 셀 어레이 영역(CAR)의 면적을 확보할 수 있는 3차원 반도체 장치를 개시한다. 즉, 제한된 면적 내에서 메모리 셀들의 용량이 증가될 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 개략 평면도이다. 도 3은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 평면도이다. 도 4 및 도 5는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 단면도들로서, 각각 도 3의 x축 방향 및 y축 방향을 따라 자른 단면들이다.
도 2, 도 3, 도 4 및 도 5를 참조하면, 기판(10) 상에 제 1 적층 구조체(STR1), 제 2 적층 구조체(STR2), 및 제 3 적층 구조체(STR3)가 차례로 적층된다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
실시예들에 따르면, 기판(10)은 x축 방향에서 제 1 콘택 영역(CTR1) 및 제 2 콘택 영역(CTR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함하며, x축 방향에 수직한 y축 방향에서 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR) 양측에 더미 영역들(DMY)을 포함할 수 있다.
일 실시예에서, 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)은 셀 어레이 영역(CAR)의 기판(10) 전체를 덮는 평판형 구조일 수 있다. 이와 달리, 도 3에 도시된 바와 같이, 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)은 x축 방향으로 연장되는 라인형 구조를 가질 수도 있다.
도 4 및 도 5를 참조하면, 제 1 적층 구조체(STR1)는 기판(10) 상에 수직적으로 적층된 복수의 제 1 전극들(EL1)을 포함한다. 제 1 적층 구조체(STR1)는 수직적으로 인접하는 제 1 전극들(EL1) 사이의 절연막들(20)을 포함한다. 제 1 적층 구조체(STR1)를 구성하는 제 1 전극들(EL1)의 두께는 서로 동일하거나, 제 1 전극들(EL1) 중 일부의 두께가 다를 수 있다.
제 1 적층 구조체(STR1)는 도 4 및 도 5에 도시된 바와 같이, 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서 계단형 구조를 가질 수 있다. 또한, 제 1 적층 구조체(STR1)는 더미 영역들(DMY)에서 계단형 구조를 가질 수 있다. 즉, 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 및 더미 영역들(DMY)에서 제 1 적층 구조체(STR1)의 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 제 1 및 제 2 콘택 영역들(CTR1, CTR2)과 더미 영역들(DMY)에서, 제 1 적층 구조체(STR1)는 경사진 프로파일(sloped profile)을 가질 수 있다.
보다 상세하게, 제 1 전극들(EL1) 각각은 제 1 콘택 영역(CTR1)에 위치하는 제 1 측벽과, 제 2 콘택 영역(CTR2)에 위치하는 제 2 측벽을 가질 수 있다. 제 1 전극들(EL1)의 제 1 측벽들은 제 1 콘택 영역(CTR1)에서 서로 다른 수평적 위치에 배치되며, 제 1 전극들(EL1)의 제 2 측벽들은 제 2 콘택 영역(CTR2)에서 서로 다른 수평적 위치에 배치된다. 즉, 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서, 제 1 전극들(EL1)의 단부들(end portions)은 수평적으로 서로 다른 위치에 배치될 수 있다. 또한, 제 1 적층 구조체(STR1)에서 제 1 측벽들 간의 수평적 거리는 실질적으로 동일할 수 있다.
이에 더하여, 더미 영역들(DMY)에 위치하는 제 1 전극들(EL1)의 측벽들 또한 서로 다른 수평적 위치에 배치될 수 있으며, 더미 영역(DMY)에서 측벽들 간의 수평적 거리는 실질적으로 동일할 수 있다. 그리고, 제 1 전극들(EL1)의 제 1 측벽들 간의 수평적 거리와, 더미 영역(DMY)에서 제 1 전극들(EL1)의 측벽들 간의 수평적 거리가 실질적으로 동일할 수 있다.
제 1 전극들(EL1)의 단부들을 덮는 제 1 층간 절연막(ILD1)이 기판(10) 상에 배치될 수 있다. 즉, 제 1 층간 절연막(ILD1)은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 제 1 적층 구조체(STR1)를 덮을 수 있다. 그리고, 제 1 층간 절연막(ILD1)의 상부면은 제 1 적층 구조체(STR1)의 상부면과 실질적으로 공면을 이룰 수 있다.
계속해서, 도 4 및 도 5를 참조하면, 제 2 적층 구조체(STR2)는 제 1 적층 구조체(STR1) 상에 수직적으로 적층된 복수의 제 2 전극들(EL2)을 포함한다. 제 2 적층 구조체(STR2)는 수직적으로 인접하는 제 2 전극들(EL2) 사이의 절연막들(20)을 포함한다. 제 2 적층 구조체(STR2)를 구성하는 제 2 전극들(EL2)의 두께는 서로 동일하거나, 제 2 전극들(EL2) 중 일부의 두께가 다를 수 있다.
제 2 적층 구조체(STR2)는 도 4 및 도 5에 도시된 바와 같이, 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서 계단형 구조를 가질 수 있다. 또한, 제 2 적층 구조체(STR2)는 더미 영역들(DMY)에서 계단형 구조를 가질 수 있다. 즉, 제 1 및 제 2 콘택 영역들(CTR1, CTR2)과 더미 영역들(DMY)에서, 제 2 적층 구조체(STR2)의 수직적 높이는 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 제 1 및 제 2 콘택 영역들(CTR1, CTR2)과 더미 영역들(DMY)에서, 제 2 적층 구조체(STR2)는 경사진 프로파일(sloped profile)을 가질 수 있다. 이에 더하여, 제 2 적층 구조체(STR2)는 평면적 관점에서, 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 단부들(end portions)을 노출시키며, 제 2 콘택 영역(CTR2)에서 제 1 전극들(EL1)의 단부들과 중첩(overlap)될 수 있다. 또한, 제 2 적층 구조체(STR2)는 평면적 관점에서 더미 영역들(DMY)에서 제 1 전극들(EL1)의 단부들과 중첩될 수 있다.
보다 상세하게, 제 2 전극들(EL2) 각각은 제 1 콘택 영역(CTR1)에 위치하는 제 1 측벽과, 제 2 콘택 영역(CTR2)에 위치하는 제 2 측벽을 가질 수 있다. 제 2 전극들(EL2)의 제 1 측벽들은 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 제 1 측벽들과 다른 수평적 위치에 배치되되, 제 2 전극들(EL2)의 제 1 측벽들은 서로 다른 수평적 위치에 배치될 수 있다. 제 2 전극들(EL2)의 제 2 측벽들은 제 2 콘택 영역(CTR2)에서 서로 다른 수평적 위치에 배치된다. 즉, 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서, 제 2 전극들(EL2)의 단부들(end portions)은 수평적으로 서로 다른 위치에 배치될 수 있다.
이에 더하여, 제 1 방향에서, 제 2 적층 구조체(STR2)를 구성하는 제 2 전극들(EL2) 중 가장 긴 제 2 전극(EL2)의 길이가, 제 1 적층 구조체(STR1)를 제 1 전극들(EL1) 중 가장 짧은 제 1 전극(EL1)의 길이보다 길 수 있다. 다시 말해, 제 2 적층 구조체(STR2)의 최하층에 배치되는 제 2 전극(EL2)의 길이는 제 1 적층 구조체(STR1)의 최상층에 배치되는 제 1 전극(EL1)의 길이보다 클 수 있다.
나아가, 더미 영역들(DMY)에 위치하는 제 2 전극들(EL2)의 측벽들 또한 서로 다른 수평적 위치에 배치될 수 있으며, 더미 영역(DMY)에서 제 2 전극들(EL2)의 측벽들 간의 수평적 거리는 실질적으로 동일할 수 있다. 그리고, 제 2 전극들(EL2)의 제 1 측벽들 간의 수평적 거리와, 더미 영역(DMY)에서 제 2 전극들(EL2)의 측벽들 간의 수평적 거리가 실질적으로 동일할 수 있다. 그리고, 제 2 방향에서, 최하층의 제 2 전극(EL2)의 길이는 최하층의 제 1 전극(EL1)의 길이와 실질적으로 동일할 수 있다.
제 2 전극들(EL2)의 단부들을 덮는 제 2 층간 절연막(ILD2)이 제 1 층간 절연막(ILD1) 상에 배치될 수 있다. 즉, 제 2 층간 절연막(ILD2)은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 제 2 적층 구조체(STR2)를 덮을 수 있다. 그리고, 제 2 층간 절연막(ILD2)의 상부면은 제 2 적층 구조체(STR2)의 상부면과 실질적으로 공면을 이룰 수 있다.
계속해서, 도 4 및 도 5를 참조하면, 제 3 적층 구조체(STR3)는 제 2 적층 구조체(STR2) 상에 수직적으로 적층된 복수의 제 3 전극들(EL3)을 포함한다. 제 3 적층 구조체(STR3)는 수직적으로 인접하는 제 3 전극들(EL3) 사이의 절연막들(20)을 포함한다. 제 3 적층 구조체(STR3)를 구성하는 제 3 전극들(EL3)의 두께는 서로 동일하거나, 제 3 전극들(EL3) 중 일부의 두께가 다를 수 있다.
제 3 적층 구조체(STR3)는 도 4 및 도 5에 도시된 바와 같이, 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서 계단형 구조를 가질 수 있다. 또한, 제 3 적층 구조체(STR3)는 더미 영역들(DMY)에서 계단형 구조를 가질 수 있다. 즉, 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서 제 3 적층 구조체(STR3) 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 제 1 및 제 2 콘택 영역들(CTR1, CTR2)과 더미 영역들(DMY)에서, 제 3 적층 구조체(STR3)는 경사진 프로파일(sloped profile)을 가질 수 있다. 이에 더하여, 제 3 적층 구조체(STR3)는 평면적 관점에서, 제 2 콘택 영역(CTR2)에서 제 2 전극들(EL2)의 단부들(end portions)을 노출시키며, 제 1 콘택 영역(CTR1)에서 제 2 전극들(EL2)의 단부들과 중첩(overlap)될 수 있다. 그리고, 제 3 적층 구조체(STR3)는 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 단부들을 노출시킬 수 있다. 또한, 제 3 적층 구조체(STR3)는 평면적 관점에서 더미 영역들(DMY)에서 제 1 및 제 2 전극들(EL2)의 단부들과 중첩될 수 있다.
보다 상세하게, 제 3 전극들(EL3) 각각은 제 1 콘택 영역(CTR1)에 위치하는 제 1 측벽과 제 2 콘택 영역(CTR2)에 위치하는 제 2 측벽을 가질 수 있다. 제 3 전극들(EL3)의 제 1 측벽들은 제 1 콘택 영역(CTR1)에서 서로 다른 수평적 위치에 배치될 수 있다. 제 3 전극들(EL3)의 제 2 측벽들은 제 2 콘택 영역(CTR2)에서 서로 다른 수평적 위치에 배치된다. 즉, 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서, 제 3 전극들(EL3)의 단부들(end portions)은 수평적으로 서로 다른 위치에 배치될 수 있다. 그리고, 제 1 콘택 영역(CTR1)에서 제 3 전극들(EL3)의 단부들은 평면적 관점에서, 제 2 전극들(EL2)의 단부들과 중첩될 수 있다.
이에 더하여, 제 1 방향에서, 제 3 적층 구조체(STR3)를 구성하는 제 3 전극들(EL3) 중 가장 긴 제 3 전극(EL3)의 길이가, 제 2 적층 구조체(STR2)를 제 2 전극들(EL2) 중 가장 짧은 제 2 전극(EL2)의 길이보다 길 수 있다. 다시 말해, 제 3 적층 구조체(STR3)의 최하층에 배치되는 제 3 전극(EL3)의 길이는 제 2 적층 구조체(STR2)의 최상층에 배치되는 제 2 전극(EL2)의 길이보다 클 수 있다.
나아가, 더미 영역들(DMY)에 위치하는 제 3 전극들(EL3)의 측벽들 또한 서로 다른 수평적 위치에 배치될 수 있으며, 더미 영역(DMY)에서 제 3 전극들(EL3)의 측벽들 간의 수평적 거리는 실질적으로 동일할 수 있다. 그리고, 제 3 전극들(EL3)의 제 1 측벽들 간의 수평적 거리와, 더미 영역(DMY)에서 제 3 전극들(EL3)의 측벽들 간의 수평적 거리가 실질적으로 동일할 수 있다. 그리고, 제 2 방향에서, 최하층의 제 3 전극(EL3)의 길이는 최하층의 제 2 전극(EL2)의 길이와 실질적으로 동일할 수 있다.
제 3 전극들(EL3)의 단부들을 덮는 제 3 층간 절연막(ILD3)이 제 2 층간 절연막(ILD2) 상에 배치될 수 있다. 즉, 제 3 층간 절연막(ILD3)은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 제 3 적층 구조체(STR3)를 덮을 수 있다. 그리고, 제 3 층간 절연막(ILD3)의 상부면은 제 3 적층 구조체(STR3)의 상부면과 실질적으로 공면을 이룰 수 있다.
이와 같이 기판(10) 상에 적층된 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)에서, 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 길이가 기판(10)에서 멀어질수록 점진적으로 감소하지 않는다. 따라서, 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)의 수직적 높이가 증가할 때, 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 길이가 점진적으로 감소하여, 제 1 및 제 2 콘택 영역들이 차지하는 면적이 증가하고, 셀 어레이 영역(CAR)의 면적이 감소하는 것을 억제할 수 있다. 즉, 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)의 수직적 높이를 증가시키면서, 셀 어레이 영역(CAR)의 면적을 확보할 수 있다.
나아가, 도 4를 참조하면, 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에 배선 구조체가 배치될 수 있다. 배선 구조체는 제 1 적층 구조체(STR1)와 연결되는 제 1 콘택 플러그들(CP1), 제 1 콘택 플러그들(CP1)과 연결되는 제 1 도전 패드들(ICL1), 제 2 적층 구조체(STR2)와 연결되는 제 2 콘택 플러그들(CP2), 제 2 콘택 플러그들(CP2)과 연결되는 제 2 도전 패드들(ICL2), 제 3 적층 구조체(STR3)와 연결되는 제 3 콘택 플러그들(CP3), 및 제 3 콘택 플러그들(CP3)과 연결되는 제 3 도전 패드들(ICL3)을 포함한다.
일 실시예에 따르면, 제 1 콘택 플러그들(CP1)은 제 1 콘택 영역(CTR1)에 배치되며, 제 1 내지 제 3 층간 절연막들(ILD1, ILD2, ILD3)을 관통하여 서로 다른 층에 위치하는 제 1 전극들(EL1)의 단부들 각각에 접속될 수 있다. 제 1 콘택 플러그들(CP1) 각각에 제 1 도전 패드들(ICL1)이 연결될 수 있으며, 제 1 도전 패드들(ICL1)은 기판(10)의 상부면으로부터 동일한 거리에 배치될 수 있다. 여기서, 제 1 도전 패드들(ICL1)은 디자인-룰, 제품 규격, 및 프로그램/이레이즈/읽기 동작들에서의 제품 특성들을 고려하여 다양하게 변경될 수 있다. 나아가, 제 1 도전 패드들(ICL1) 상에 주변 회로들(미도시)과 제 1 도전 패드들(ICL1)을 연결하는 상부 배선들(미도시)이 배치될 수도 있다.
일 실시예에 따르면, 제 2 콘택 플러그들(CP2)은 제 2 콘택 영역(CTR2)에 배치되며, 제 1 및 제 2 층간 절연막들(ILD1, ILD2)을 관통하여, 서로 다른 층에 위치하는 제 2 전극들(EL2)의 단부들에 각각 접속될 수 있다. 제 2 콘택 플러그들(CP2) 각각에 제 2 도전 패드들(ICL2)이 연결될 수 있으며, 제 2 도전 패드들(ICL2)은 기판(10)의 상부면으로부터 동일한 거리에 배치될 수 있다.
제 3 콘택 플러그들(CP3)은 제 1 콘택 영역(CTR1)에서 셀 어레이 영역(CAR)에 인접하게 배치될 수 있다. 제 3 콘택 플러그들(CP3)은 제 3 층간 절연막(ILD3)을 관통하여 제 3 전극들(EL3)의 단부들에 각각 접속될 수 있다. 제 3 콘택 플러그들(CP3) 각각에 제 3 도전 패드들(ICL3)이 연결될 수 있으며, 제 3 도전 패드들(ICL3)은 기판(10)의 상부면으로부터 동일한 거리에 배치될 수 있다.
나아가, 실시예들에 따르면, 셀 어레이 영역(CAR)에 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)을 관통하는 수직 구조체들(VS)이 배치될 수 있다. 또한, 수직 구조체들(VS)과 제 1 내지 제 3 전극들(EL1, EL2, EL3) 사이에 데이터 저장막(DS)이 개재될 수 있다. 그리고, 셀 어레이 영역(CAR)에 수직 구조체(VS) 전기적으로 연결되며 제 2 방향으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 셀 어레이 영역(CAR)의 구조에 대해서는 도 16 내지 도 18을 참조하여 보다 상세히 설명한다.
도 6 및 도 7은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 변형례로서, 각각 도 3의 x축 방향 및 y출 방향을 따라 자른 단면들이다.
기판(10)은 도 3 및 도 4를 참조하여 설명한 것처럼, x축 방향에서 제 1 콘택 영역(CTR1) 및 제 2 콘택 영역(CTR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함하며, x축 방향에 수직한 y축 방향에서 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR) 양측에 더미 영역들(DMY)을 포함할 수 있다.
이와 같은 기판(10) 상에 제 1 적층 구조체(STR1), 제 2 적층 구조체(STR2), 및 제 3 적층 구조체(STR3)가 차례로 적층된다. 보다 상세하게, 도 6 및 도 7을 참조하면, 기판(10) 상에 제 1 및 제 2 콘택 영역들(CTR1, CTR2)과 셀 어레이 영역(CAR)을 노출시키는 제 1 절연 패턴(ILP1)이 배치될 수 있다. 제 1 절연 패턴(ILP1)은 기판(10) 표면 일부를 노출시키는 개구부를 정의할 수 있다. 제 1 절연 패턴(ILP1)은 기판(10)에 대해 수직한 측벽을 갖거나 경사진 측벽을 가질 수 있다. 제 1 절연 패턴(ILP1)의 측벽들은 제 1 콘택 영역(CTR1) 및 제 2 콘택 영역(CTR2) 상에 각각 배치될 수 있다.
이 실시예에 따르면, 제 1 절연 패턴(ILP1)에 의해 노출된 기판(10) 상에 제 1 적층 구조체(STR1)가 배치될 수 있다. 제 1 적층 구조체(STR1)는 수직적으로 적층된 복수 개의 제 1 전극들(EL1)을 포함하며, 제 1 전극들(EL1) 사이에 절연막들(20)이 개재될 수 있다.
제 1 전극들(EL1) 각각은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 단부들을 가질 수 있다. 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서, 제 1 전극들(EL1)의 단부들(end portions)은 수평적으로 서로 다른 위치에 배치되되, 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다. 그리고, 제 1 전극들(EL1)의 단부들은 제 1 절연 패턴(ILP1)의 상부면과 실질적으로 공면을 이룰 수 있다. 상세하게, 제 1 적층 구조체(STR1)를 구성하는 제 1 전극들(EL1) 및 절연막들(20) 각각은 기판(10)의 상부면에 평행한 배선부 및 제 1 절연 패턴(ILP1)의 측벽에 평행한 연장부를 가질 수 있다. 제 1 전극들(EL1)의 배선부들은 기판(10)의 상부면으로부터 거리가 멀어질수록, 배선부들의 길이가 짧아질 수 있다. 제 1 전극들(EL1)의 배선부들이 기판(10)의 상부면으로부터 멀어질수록, 제 1 전극들(EL1)의 연장부들은 제 1 절연 패턴(ILP1)의 측벽으로부터 이격될 수 있다. 그리고, 제 1 전극들(EL1)의 연장부들은 제 1 절연 패턴(ILP1)의 측벽으로부터 멀어질수록, 연장부의 길이가 짧아질 수 있다.
계속해서, 도 6 및 도 7을 참조하면, 제 1 절연 패턴(ILP1) 상에 제 1 콘택 영역(CTR1)에서 제 1 적층 구조체(STR1)의 단부들을 덮으며, 제 2 콘택 영역(CTR2)에서 제 1 전극들(EL1)의 단부들을 노출시키는 제 2 절연 패턴(ILP2)이 배치될 수 있다. 나아가, 제 2 절연 패턴(ILP2)은 더미 영역들(DMY)에서 제 1 전극들(EL1)의 단부들을 노출시킬 수 있다. 즉, 제 2 절연 패턴(ILP2)은 제 1 적층 구조체(STR1) 상에 개구부를 정의할 수 있다. 제 2 절연 패턴(ILP2)은 기판(10)에 대해 수직한 측벽을 갖거나 경사진 측벽을 가질 수 있다. 제 2 절연 패턴(ILP2)의 측벽들은 제 1 콘택 영역(CTR1) 및 제 2 콘택 영역(CTR2) 상에 각각 배치될 수 있다.
실시예에 따르면, 제 2 절연 패턴(ILP2)에 의해 정의된 개구부 내에 제 2 적층 구조체(STR2)가 배치된다. 제 2 적층 구조체(STR2)는 제 1 적층 구조체(STR1) 상에 수직적으로 적층된 복수의 제 2 전극들(EL2)을 포함한다. 제 2 적층 구조체(STR2)는 수직적으로 인접하는 제 2 전극들(EL2) 사이의 절연막들(20)을 포함한다.
제 2 전극들(EL2)은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 단부들을 가질 수 있다. 제 1 콘택 영역(CTR1)에서 제 2 전극들(EL2)의 단부들은 제 1 전극들(EL1)의 단부들과 이격되어 배치되며, 제 2 콘택 영역(CTR2)에서 제 2 전극들(EL2)의 단부들은 제 1 전극들(EL1)의 단부들과 중첩될 수 있다. 이에 더하여, 제 2 전극들(EL2)의 단부들은 더미 영역들(DMY)에서 제 1 전극들(EL1)의 단부들과 중첩될 수 있다.
또한, 제 2 전극들(EL2)의 단부들은, 제 1 전극들(EL1)과 유사하게, 수평적으로 서로 다른 위치에 배치되되, 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다. 그리고, 제 2 전극들(EL2)의 단부들은 제 2 절연 패턴(ILP2)의 상부면과 실질적으로 공면을 이룰 수 있다. 상세하게, 제 2 적층 구조체(STR2)를 구성하는 제 2 전극들(EL2) 및 절연막들(20) 각각은, 제 1 전극들(EL1)과 유사하게, 기판(10)의 상부면에 평행한 배선부 및 제21 절연 패턴의 측벽에 평행한 연장부를 가질 수 있다.
계속해서, 도 6 및 도 7을 참조하면, 제 2 절연 패턴(ILP2) 상에 제 1 콘택 영역(CTR1)에서 제 2 적층 구조체(STR2)의 단부들을 노출시키며, 제 2 콘택 영역(CTR2)에서 제 1 전극들(EL1)의 단부들을 덮는 제 3 절연 패턴(ILP3)이 배치될 수 있다. 나아가, 제 3 절연 패턴(ILP3)은 더미 영역들(DMY)에 제 1 전극들(EL1)의 단부들을 노출시킬 수 있다. 제 3 절연 패턴(ILP3)은 제 2 적층 구조체(STR2) 상에 개구부를 정의할 수 있다. 제 3 절연 패턴(ILP3)은 기판(10)에 대해 수직한 측벽을 갖거나 경사진 측벽을 가질 수 있다. 제 3 절연 패턴(ILP3)의 측벽들은 제 1 콘택 영역(CTR1) 및 제 2 콘택 영역(CTR2) 상에 각각 배치될 수 있다.
제 3 절연 패턴(ILP3)에 의해 정의된 개구부 내에 제 3 적층 구조체(STR3)가 배치된다. 제 3 적층 구조체(STR3)는 제 2 적층 구조체(STR2) 상에 수직적으로 적층된 복수의 제 3 전극들(EL3)을 포함한다. 제 3 적층 구조체(STR3)는 수직적으로 인접하는 제 3 전극들(EL3) 사이의 절연막들(20)을 포함한다.
제 3 전극들(EL3)은 제 1 및 제 2 콘택 영역들(CTR1, CTR2)에서 단부들을 가질 수 있다. 제 1 콘택 영역(CTR1)에서 제 3 전극들(EL3)의 단부들은 제 2 전극들(EL2)의 단부들과 중첩되고, 제 2 콘택 영역(CTR2)에서 제 3 전극들(EL3)의 단부들은 제 1 전극들(EL1)의 단부들과 이격되어 배치될 수 있다. 나아가, 더미 영역들(DMY)에서 제 3 전극들(EL3)의 단부들은 제 2 전극들(EL2)의 단부들과 중첩될 수 있다. 또한, 제 3 전극들(EL3)의 단부들은, 제 1 전극들(EL1)과 유사하게, 수평적으로 서로 다른 위치에 배치되되, 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다. 그리고, 제 3 전극들(EL3)의 단부들은 제 3 절연 패턴(ILP3)의 상부면과 실질적으로 공면을 이룰 수 있다. 상세하게, 제 3 적층 구조체(STR3)를 구성하는 제 3 전극들(EL3) 및 절연막들(20) 각각은, 제 1 전극들(EL1)과 유사하게, 기판(10)의 상부면에 평행한 배선부 및 제 3 절연 패턴(ILP3)의 측벽에 평행한 연장부를 가질 수 있다.
이 실시에에 따르면, 제 1 적층 구조체(STR1)와 연결되는 제 1 콘택 플러그들(CP1)과, 제 3 적층 구조체(STR3)와 연결되는 제 3 콘택 플러그들(CP3)이 제 1 콘택 영역(CTR1)에 배치될 수 있다. 그리고, 제 2 적층 구조체(STR2)와 연결되는 제 2 콘택 플러그들(CP2)이 제 2 콘택 영역(CTR2)에 배치될 수 있다. 이 실시예에서, 제 1 콘택 플러그들(CP1)은 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 단부들 각각에 접속되되, 서로 실질적으로 동일한 길이를 가질 수 있다. 제 2 콘택 플러그들(CP2)은 제 2 콘택 영역(CTR2)에서 제 2 전극들(EL2)의 단부들 각각에 접속되되, 서로 실질적으로 동일한 길이를 가질 수 있다. 제 3 콘택 플러그들(CP3)은 제 1 콘택 영역(CTR1)에서 제 3 전극들(EL3)의 단부들 각각에 접속되되, 서로 실질적으로 동일한 길이를 가질 수 있다.
또한, 메모리 셀 어레이 영역(CAR)에는 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)을 관통하는 수직 구조체, 데이터 저장막 및 비트 라인들이 배치될 수 있다.
도 8은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 개략 평면도이다. 도 9는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 평면도이다. 도 10은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 단면도로서, 도 3의 x축 방향을 따라 자른 단면이다. 도 11은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 변형례로서, 도 3의 x축 방향을 따라 자른 단면이다. 일 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 8, 도 9, 도 10 및 도 11을 참조하면, 기판(10)은 x축 방향에서 제 1 콘택 영역(CTR1) 및 제 2 콘택 영역(CTR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함하며, x축 방향에 수직한 y축 방향에서 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR) 양측에 더미 영역들(DMY)을 포함할 수 있다.
제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)은 셀 어레이 영역(CAR)의 기판(10) 전체를 덮는 평판형 구조일 수 있다. 이와 달리, 도 9에 도시된 바와 같이, 제 1 내지 제 3 적층 구조체(STR3)는 x축 방향으로 연장되는 라인형 구조를 가질 수도 있다.
일 실시예에서 설명한 것처럼, 기판(10) 상에 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)이 수직적으로 적층될 수 있다. 이 실시예에서, 제 2 적층 구조체(STR2)는 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 단부들을 노출시키고, 제 2 콘택 영역(CTR2)에서 제 1 전극들(EL1)의 단부들과 중첩될 수 있다. 그리고, 제 3 적층 구조체(STR3)는 제 1 콘택 영역(CTR1)에서 제 2 전극들(EL2)의 단부들을 노출시키고, 제 2 콘택 영역(CTR2)에서 제 2 전극들(EL2)의 단부들과 중첩될 수 있다. 이와 같이 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)이 적층되므로, 제 1 내지 제 3 적층 구조체(STR3)의 높이가 증가하여도, 제 2 콘택 영역(CTR2)에서의 면적이 증가되지 않을 수 있다.
이와 같은 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)이 적층 구조에 따라, 이 실시예에서, 제 1 내지 제 3 전극들(EL3)의 단부들이 제 1 콘택 영역(CTR1)에서 노출될 수 있다. 그리고, 제 1 내지 제 3 콘택 플러그들(CP1, CP2, CP3) 및 제 1 내지 제 3 도전 패드들(ICL1, ICL2, ICL3)은 제 1 콘택 영역(CTR1)에 배치될 수 있다.
나아가, 도 10에 도시된 실시예에 따르면, 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3) 각각은 제 1 및 제 2 콘택 영역들(CTR1, CTR2) 각각에서 계단형 구조를 가질 수 있다. 제 1 적층 구조체(STR1)는 도 4 및 도 5를 참조하면 설명한 것처럼, 수직적으로 적층된 제 1 전극들(EL1)을 포함하며, 제 2 적층 구조체(STR2)는 수직적으로 적층된 제 2 전극들(EL2)을 포함한다. 또한, 제 3 적층 구조체(STR3)는 수직적으로 적층된 제 3 전극들(EL3)을 포함한다.
이와 달리, 도 11에 도시된 실시예에 따르면, 도 6 및 도 7을 참조하여 설명한 것처럼, 제 1 내지 제 3 전극들(EL1, EL2, EL3) 각각은 기판(10)의 상부면에 평행한 배선부 및 제 1 절연 패턴(ILP1)의 측벽에 평행한 연장부를 가질 수 있다.
제 1 콘택 영역(CTR1)에서 제 1 내지 제 3 전극들(EL3)의 단부들은 수평적으로 서로 다른 위치에 배치될 수 있다. 제 1 전극들(EL1)의 단부들은 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다. 제 2 전극들(EL2)의 단부들은 서로 동일한 높이에서 노출되는 상부면들을 가질 있으며, 제 3 전극들(EL3)의 단부들도 실질적으로 동일한 높이에서 노출되는 상부면들을 가질 수 있다.
도 12는 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 평면도이다. 도 13은 본 발명의 제 3 실시예에 따른 3차원 반도체 장치의 일부분을 나타내는 단면도로서, 도 3의 x축 방향을 따라 자른 단면이다. 일 실시예에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 중복을 피하기 위해 생략한다.
도 12 및 도 13을 참조하면, 기판(10)은 x축 방향에서 제 1 콘택 영역(CTR1) 및 제 2 콘택 영역(CTR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함하며, x축 방향에 수직한 y축 방향에서 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR) 양측에 더미 영역들(DMY)을 포함할 수 있다.
기판(10) 상에 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)이 차례로 적층될 수 있다. 이 실시예에서, 제 2 적층 구조체(STR2)는 제 1 콘택 영역(CTR1)에서 제 1 전극들(EL1)의 단부들을 노출시키고, 제 2 콘택 영역(CTR2)에서 제 1 전극들(EL1)의 단부들과 중첩될 수 있다. 그리고, 제 3 적층 구조체(STR3)는 제 1 콘택 영역(CTR1)에서 제 2 전극들(EL2)의 단부들을 노출시키고, 제 2 콘택 영역(CTR2)에서 제 2 전극들(EL2)의 단부들과 중첩될 수 있다. 이와 같이 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)이 적층되므로, 제 1 내지 제 3 적층 구조체(STR3)의 높이가 증가하여도, 제 2 콘택 영역(CTR2)에서의 면적이 증가되지 않을 수 있다.
이와 같은 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3)이 적층 구조에 따라, 이 실시예에서, 제 1 내지 제 3 전극들(EL1, EL2, EL3)의 단부들이 제 1 콘택 영역(CTR1)에서 노출될 수 있다. 그리고, 제 1 내지 제 3 콘택 플러그들(CP1, CP2, CP3) 및 제 1 내지 제 3 도전 패드들(ICL1, ICL2, ICL3)은 제 1 콘택 영역(CTR1)에 배치될 수 있다.
나아가, 이 실시예에 따르면, 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3) 각각은 제 1 콘택 영역(CTR1)에서 기판(10)에 대해 경사진 프로파일을 가질 수 있으며, 제 2 콘택 영역(CTR2)에서 기판(10)에 대해 수직 프로파일을 가질 수 있다. 즉, 제 1 내지 제 3 적층 구조체들(STR1, STR2, STR3) 각각은 제 1 콘택 영역(CTR1)에서 계단형 구조를 가질 수 있다.
보다 상세하게, 제 1 적층 구조체(STR1)를 구성하는 제 1 전극들(EL1)은 제 1 콘택 영역(CTR1)에 위치하는 제 1 측벽과, 제 2 콘택 영역(CTR2)에 위치하는 제 2 측벽을 가질 수 있다. 제 1 전극들(EL1)의 제 1 측벽들은 제 1 콘택 영역(CTR1)에서 서로 다른 수평적 위치에 배치되며, 제 1 전극들(EL1)의 제 2 측벽들은 제 2 콘택 영역(CTR2)에서 수직적으로 서로 정렬될 수 있다. 제 2 전극들(EL2) 및 제 3 전극들(EL3) 또한 이와 마찬가지일 수 있다. 그리고, 제 2 전극들(EL2)의 정렬된 제 2 측벽들은 제 1 전극들(EL1)의 제 2 측벽들과 다른 수평적 위치에 배치되며, 제 3 전극들(EL3)의 정렬된 제 2 측벽들은 제 2 전극들(EL2)의 제 2 측벽들과 다른 수평적 위치에 배치될 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 회로도들이다.
도 14를 참조하면, 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은, 기판(10)으로부터 이격되어 그 상부에 배치되는, 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST) 모두는 기판(10)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 다층의 워드라인들(WL0-WL3)은 본 발명의 실시예들에 따른 반도체 장치들의 상술한 기술적 특징을 갖도록 구성될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 반도체 패턴(도 4 및 도 5의 수직 구조체(VP))을 포함할 수 있다. 워드라인들(WL0-WL3)과 활성 패턴 사이에는 데이터 저장막(도 4 및 도 5의 DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(도 4 및 도 5의 DS)은 전하저장을 가능하게 하는 물질 또는 막 구조를 포함할 수 있다. 예를 들면, 데이터 저장막(도 4 및 도 5의 DS)은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 이러한 데이터 저장막(도 4 및 도 5의 DS)에 저장되는 데이터는 반도체 기둥들(PL)과 워드라인들(WL0-WL3) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
도 15를 참조하면, 복수의 선택 트랜지스터들(SST)이 복수의 비트라인 플러그들(BLP)을 통해 비트라인(BL)에 병렬로 연결된다. 비트라인 플러그들(BLP) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결될 수 있다.
복수의 워드라인들(WL) 및 복수의 수직 구조체들(VS)이 비트라인(BL)과 선택 트랜지스터들(SST) 사이에 배치된다. 워드라인들(WL)은 본 발명의 실시예들에 따른 상술한 기술적 특징을 갖도록 구성될 수 있다. 수직 구조체들(VS)은 비트라인 플러그들(BLP) 사이에 배치될 수 있다. 예를 들면, 수직 구조체들(VS) 및 비트라인 플러그들(BLP)은 비트라인(BL)에 평행한 방향을 따라 교대로 배열될 수 있다. 이에 더하여, 수직 구조체들(VS) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결된다.
복수의 메모리 요소들(ME)이 수직 구조체들(VS) 각각에 병렬로 연결된다. 메모리 요소들(ME) 각각은 워드라인들(WL)의 상응하는 하나에 연결된다. 즉, 워드라인들(WL) 각각은, 메모리 요소들(ME)의 상응하는 하나를 통해, 수직 구조체들(VS)의 상응하는 하나에 연결된다.
선택 트랜지스터들(SST) 각각은, 그것의 게이트 전극으로 기능하는, 선택 라인(SL)을 구비할 수 있다. 일 실시예에서, 선택 라인들(SL)은 워드라인들(WL)에 평행할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 장치들이 도 14 및 도 15를 참조하여 예시적으로 설명되었다. 하지만, 도 14 및 도 15는 본 발명의 기술적 사상의 가능한 응용에 대한 보다 나은 이해를 위해 제공되는 것일 뿐, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이 구조를 나타내는 사시도들이다.
본 발명의 실시예들에 따른 메모리 구조체는 xy 평면에 평행하면서 기판으로부터 서로 다른 높이들에 위치하는 복수의 수평 전극들(EL) 및 수평 전극들(EL)과 수직하는 복수의 수직 구조체들(VS)을 포함할 수 있다. 이에 더하여, 메모리 구조체는 수평 전극들(EL) 및 수직 구조체들(VS)의 측벽들 사이에 개재되는 정보저장 패턴들(DS)을 더 포함할 수 있다. 도 16 내지 도 18에 도시된 수평 전극들(EL)은 도 2 내지 도 13을 참조하여 설명한 제 1 내지 제 3 전극들에 해당할 수 있다. 그리고, 수직 구조체들(VS)는 반도체 기둥들 또는 도전성 전극들일 수 있다.
일 실시예에 따르면, 도 16에 도시된 것처럼, 수평 전극들(EL) 각각은 평판 모양일 수 있다. 예를 들면, 평면적 관점에서, 수평 전극들(EL) 각각의 x 및 y 방향의 길이들은 모두 수직 구조체들(VS) 각각의 그것들의 10배 이상일 수 있으며, 수평 전극들(EL) 각각은 2차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있다. 수직 구조체들(VS)은 서로 다른 높이에 위치하는 수평 전극들(EL)의 홀들을 수직하게 관통하도록 배치되며, 수직 구조체들(VS) 각각은 선택 구조체(200)의 수직 구조체들(VS) 중의 상응하는 하나에 연결될 수 있다.
다른 실시예에 따르면, 도 17 에 도시된 것처럼, 수평 전극들(EL)은, x, y 및 z 방향들 모두에서 서로 분리되어, 3차원적으로 배열될 수 있다. 수평 전극들(EL) 각각은 복수의 수직 구조체들(VS)을 가로지르는 라인 모양을 가질 수 있다. 예를 들면, 수평 전극들(EL) 각각의 길이 및 폭은, 각각, 수직 구조체(VS)의 폭의 10배 이상 및 3배 이하일 수 있다. 수평 전극들(EL) 각각은 1차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있으며, 수직 구조체들(VS)은 서로 다른 높이에 위치하는 수평 전극들(EL)의 홀들을 수직하게 관통하도록 배치될 수 있다. 도 16과 동일하게, 수직 구조체들(VS) 각각은 선택 구조체(200)의 수직 구조체들(VS) 중의 상응하는 하나에 연결될 수 있다.
또 다른 실시예에 따르면, 도 18에 도시된 것처럼, 수평 전극들(EL)은, x, y 및 z 방향들 모두에서 서로 분리되어, 3차원적으로 배열될 수 있으며, 그 각각은 복수의 수직 구조체들(VS)을 가로지르는 라인 모양을 가질 수 있다. 이 실시예에 따르면, 수직 구조체들(VS)은, 적어도 1차원적으로 배열되는 복수의 수직 구조체들(VS)을 포함하는 영역 내에서, 수평적으로 분리될 수 있다.
예를 들면, 일 실시예에서, 수직 구조체들(VS) 각각의 왼쪽 및 오른쪽에 위치하는 한 쌍의 수평 전극들(EL)은 수평적으로 분리되어, 서로 다른 전위를 가질 수 있다. 일 실시예에 따르면, 도시하지 않았지만, 한 쌍의 수평 전극들(EL) 중의 하나는 왼쪽 끝단을 통해 외부 회로에 연결되고, 다른 하나는 오른쪽 끝단을 통해 다른 외부 회로에 연결될 수 있다.
또는, 다른 실시예에서, 수직 구조체들(VS) 각각의 왼쪽 및 오른쪽에 위치하는 한 쌍의 수평 전극들(EL)은 전기적으로 연결되어 등전위를 가질 수 있다. 예를 들면, 수직 구조체들(VS) 각각은, 그것을 관통하는, 적어도 하나의 홀을 정의하도록 형성될 수 있지만, 도 16 및 도 17을 참조하여 설명된 실시예들과 달리, 복수의 수직 구조체들(VS)이 홀들 각각을 관통하도록 배치될 수 있다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 및 제 2 콘택 영역들 및 이들 사이의 셀 어레이 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 복수의 제 1 전극들을 포함하는 제 1 적층 구조체; 및
    상기 제 1 적층 구조체 상에 수직적으로 적층된 제 2 전극들을 포함하는 제 2 적층 구조체를 포함하되,
    상기 제 2 적층 구조체는, 평면적 관점에서, 상기 제 1 콘택 영역에서 상기 제 1 전극들의 단부들(end portions)을 노출시키며, 상기 제 2 콘택 영역에서 상기 제 1 전극들의 단부들과 중첩(overlap)되는 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 적층 구조체들 각각은, 상기 제 1 및 제 2 콘택 영역들에서 수직적 높이가 상기 셀 어레이 영역에 인접할수록 점차 증가하는 계단식 구조를 갖는 3차원 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 콘택 영역에 배치되며, 상기 제 1 전극들 각각에 접속되는 제 1 콘택 플러그들; 및
    상기 제 2 콘택 영역에 배치되며, 상기 제 2 적층 구조체의 제 2 전극들 각각에 접속되는 제 2 콘택 플러그들을 더 포함하는 3차원 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 콘택 영역에 배치되며, 상기 제 1 적층 구조체의 제 1 전극들 각각에 접속되는 제 1 콘택 플러그들; 및
    상기 제 1 콘택 영역에 배치되며, 상기 제 2 적층 구조체의 제 2 전극들 각각에 접속되는 제 2 콘택 플러그들을 더 포함하는 3차원 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 전극들 중 가장 긴 제 2 전극의 길이가, 상기 제 1 전극들 중 가장 짧은 제 1 전극의 길이보다 긴 3차원 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 전극들의 제 1 측벽들은 상기 제 1 콘택 영역에서 서로 다른 수평적 위치에 배치되며,
    상기 제 1 전극들의 제 2 측벽들은 상기 제 2 콘택 영역에서 수직적으로 정렬된 3차원 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 전극들에서, 상기 단부들은 상기 기판의 상부면에 대해 경사진 방향으로 연장되며, 상기 단부들의 상면들이 실질적으로 공면을 이루는 3차원 반도체 장치.
  8. 제 1 항에 있어서,
    상기 기판은 제 1 방향에서 상기 셀 어레이 영역과 상기 제 1 및 제 2 콘택 영역들을 포함하고, 상기 제 1 방향에 수직한 제 2 방향에서 상기 셀 어레이 영역과 상기 셀 어레이 영역 양측에 더미 영역들을 포함하되,
    상기 제 2 방향에서, 상기 제 1 적층 구조체의 수평적 길이와 상기 제 2 적층 구조체의 수평적 길이가 실질적으로 동일한 3차원 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 2 적층 구조체 상에 수직적으로 적층된 제 3 전극들을 포함하는 제 3 적층 구조체를 더 포함하되,
    상기 제 3 적층 구조체는, 평면적 관점에서, 상기 제 2 콘택 영역에서 상기 제 2 전극들의 단부들(end portions)을 노출시키며, 상기 제 1 콘택 영역에서 상기 제 1 전극들의 단부들을 노출시키고 상기 제 2 전극들의 단부들과 중첩되는 3차원 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 2 적층 구조체 상에 수직적으로 적층된 제 3 전극들을 포함하는 제 3 적층 구조체를 더 포함하되,
    상기 제 3 적층 구조체는, 평면적 관점에서, 상기 제 1 콘택 영역에서 상기 제 2 전극들의 단부들(end portions)을 노출시키며, 상기 제 2 콘택 영역에서 상기 제 1 및 제 2 전극들의 단부들과 중첩되는 3차원 반도체 장치.
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