KR20100111165A - 3차원 메모리 소자 - Google Patents
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Abstract
3차원 메모리 소자가 제공된다. 상기 3차원 메모리 소자는 공통 소오스 영역을 포함하는 반도체 기판, 반도체 기판 상에, 교대로 적층되는 평면 워드라인들 및 게이트간 절연막들, 평면 워드라인들과 게이트간 절연막을 관통하며, 반도체 기판으로부터 위로 연장된 활성 기둥들 및 활성 기둥과 평면 워드라인들 사이에 개재되는 정보저장막들을 포함하되, 정보저장막들이 브레이크 다운(break down)되어 데이터가 저장된다.
브레이크 다운, 다이오드
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 3차원 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 메모리 셀들을 3차원적으로 형성하는 기술들이 연구되고 있다. 이러한 기술들에 따르면, 메모리 셀들이 3차원적으로 형성되기 때문에, 반도체기판의 면적을 효율적으로 활용할 수 있고, 그 결과 집적도는 종래의 2차원 메모리 반도체 장치에 비해 크게 증가될 수 있다. 또한, 이 기 술은 메모리 셀들을 2차원적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 활성영역을 정의하기 위한 패터닝 공정을 이용하여 워드라인들을 형성하기 때문에, 비트당 제조 비용이 크게 절감될 수 있다.
본 발명의 목적은 대용량화가 가능하고 제조 비용이 절감되는 3차원 메모리 소자를 제공하는 것이다.
본 발명의 실시예에 따른 3차원 메모리 소자는 공통 소오스 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에, 교대로 적층되는 평면 워드라인들 및 게이트간 절연막들, 상기 평면 워드라인들과 상기 게이트간 절연막을 관통하며, 상기 반도체 기판으로부터 위로 연장된 활성 기둥들 및 상기 활성 기둥과 상기 평면 워드라인들 사이에 개재되는 정보저장막들을 포함하되, 상기 정보저장막들이 브레이크 다운(break down)되어 데이터가 저장된다.
본 발명의 실시예에 따르면, 상기 정보저장막들은 실리콘 산화막을 포함할 수 있다.
본 발명의 실시예에 따른 3차원 메모리 소자는 상기 평면 워드라인들 및 상기 정보저장막 사이에 개재되는 이온주입층들을 더 포함할 수 있다.
상기 평면 워드라인들은 제 1 도전형의 도펀트를 가지는 폴리 실리콘을 포함하고, 상기 이온주입층들은 제 2 도전형의 도펀트를 가지는 폴리 실리콘을 포함하 되, 상기 이온주입층들과 상기 평면 워드라인들은 다이오드를 구성할 수 있다.
상기 제 1 도펀트는 엔-형이고, 상기 제 2 도펀트는 피-형일 수 있다.
본 발명의 실시예에 따른 3차원 메모리 소자는 상기 반도체 기판 상에 제 1 방향으로 연장되는 하부 선택 라인들 및 상기 하부 선택 라인들을 가로지르며, 제 2 방향으로 연장되는 스트링 선택 라인들을 더 포함하되, 상기 하부 선택 라인들 및 상기 스트링 선택 라인들은 상기 평면 워드 라인들의 최하부층과 상기 반도체 기판 사이에 배치될 수 있다.
상기 하부 선택 라인들 및 상기 스트링 선택 라인들은 금속을 포함할 수 있다.
상기 데이터를 저장하는 것은 선택된 상기 평면 워드라인들에 프로그램 전압을 인가하며, 비선택된 상기 평면 워드라인들에 패스 전압을 인가하고, 상기 공통 소오스 영역에 상기 프로그램 전압보다 높은 브레이크 다운 전압을 인가하여, 선택된 상기 정보저장막을 브레이크 다운시키는 것을 포함할 수 있다.
상기 데이터를 저장하는 것은 상기 활성 기둥들과 상기 평면 워드라인들로 구성된 메모리 셀 스트링을 선택하는 것을 포함하되, 상기 메모리 셀 스트링을 선택하는 것은 상기 하부 선택 라인들 중 어느 하나에 턴-온 전압을 인가하고, 상기 스트링 선택 라인들 중 어느 하나에 턴-온 전압을 인가하는 것을 포함할 수 있다.
상기 저장된 데이터를 읽는 것은 선택된 상기 평면 워드라인에 읽기 전압을 인가하며, 비선택된 상기 평면 워드라인들에 역바이어스 전압을 인가하고, 상기 공통 소오스 영역에 기준 전압을 인가하는 것을 포함하되, 상기 기준 전압은 상기 읽 기 전압보다 높고, 상기 역바이어스 전압보다 낮을 수 있다.
본 발명의 실시예에 따른 3차원 메모리 소자는 단일층의 정보저장막의 브레이크 다운 유무에 의하여 데이터를 저장한다. 3차원 메모리 소자는 3차원적으로 메모리 셀들을 적층하여 대용량화가 가능할 수 있다.
한편, 정보저장막이 단일층으로 형성되어, 다층(산화막-질화막-산화막 등)으로 형성되는 다른 3차원 메모리 소자에 비하여 제조 비용을 절감할 수 있다. 따라서, 본 발명의 실시예에 따른 3차원 메모리 소자는 저비용으로 대용량화가 가능할 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예들에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
한편, 설명의 간략함을 위해 아래에서는 본 발명의 기술적 사상이 적용될 수 있는 몇가지 실시예들을 예시적으로 설명하고, 다양한 변형된 실시예들에 대한 설명은 생략한다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자는, 상술한 설명 및 예시될 실시예들에 기초하여, 본 발명의 기술적 사상을 다양한 경우들에 대하여 변형하여 적용할 수 있을 것이다.
도 1 및 2는 본 발명의 실시예에 따른 3차원 메모리 소자를 설명하기 위한 도면들이다.
도 1 및 2를 참조하면, 공통 소오스 영역(102)을 포함하는 반도체 기판(100) 상에 제 1 절연막(105)이 배치된다. 상기 공통 소오스 영역(102)은 소오스 전극(미도시)과 전기적으로 연결될 수 있다. 상기 반도체 기판(100) 상에 평면 워드라인들(160)과 게이트간 절연막(150)이 교대로 적층된다. 상기 평면 워드라인들(160)은 폴리 실리콘을 포함할 수 있다. 상기 게이트간 절연막(150)은 절연성 물질, 예를 들면 실리콘 산화막을 포함할 수 있다.
상기 평면 워드라인들(160)과 상기 게이트간 절연막(150)을 관통하며, 상기 반도체 기판(100)으로부터 위로 연장되는 활성 기둥들(180)이 배치된다. 상기 활성 기둥들(180)은 반도체 물질들 중 적어도 하나일 수 있으며, 단결정, 다결정 또는 비정질의 결정구조를 가질 수 있다.
상기 활성 기둥들(180)과 상기 평면 워드라인들(160) 사이에 정보저장막들(170)이 배치된다. 상기 정보저장막들(170)은 실리콘 산화막일 수 있다. 상기 정보저장막(170)은 전하를 트랩하거나 전하를 저장하지 않고, 절연 파괴 또는 브레이크 다운(break down) 유무에 의하여 데이터를 저장한다. 여기서, 상기 정보저장막(170)이 절연 파괴 또는 브레이크 다운된다는 것은, 상기 정보저장막(170)에 전도성이 있는 브레이크 패스(break path)가 형성되는 것을 의미할 수 있다. 따라서, 본 발명의 실시예에 따른 3차원 메모리 소자는 1회의 프로그램이 가능한 롬(ROM) 소자일 수 있다.
상기 정보저장막들(170)과 상기 평면 워드라인들(160) 사이에 이온주입층(165)들이 개재된다. 상기 평면 워드라인들(160)은 제 1 도전형의 도펀트를 가지는 폴리 실리콘을 포함하고, 상기 이온주입층(165)은 제 2 도전형의 도펀트를 가지는 폴리 실리콘을 포함할 수 있다. 상기 제 1 도전형은 엔-형이고, 상기 제 2 도전형은 피-형일 수 있다. 상기 이온주입층(165)과 상기 평면 워드라인들(160)은 pn 접합의 다이오드(diode)를 구성할 수 있다.
상기 평면 워드라인들(160) 중 최하부층과 상기 반도체 기판(100) 사이에 하부 선택 라인들(110) 및 스트링 선택 라인(130)이 배치된다. 상기 하부 선택 라인들(110)은 제 1 방향으로 연장되어 배치될 수 있다. 상기 스트링 선택 라인들(130)은 상기 하부 선택 라인들(110)을 가로지르며, 상기 하부 선택 라인들(110)과 상기 평면 워드라인들(160) 중 최하부층 사이에 제 2 방향으로 연장되어 배치될 수 있다. 상기 제 1 방향은 도 1에 도시된 x방향일 수 있으며, 상기 제 2 방향은 y방향 일 수 있다. 상기 하부 선택 라인들(110) 및 상기 스트링 선택 라인들(130)은 상기 평면 워드라인들(160)과 다르게 금속을 포함할 수 있다. 상기 하부 선택 라인들(110) 사이 및 상기 제 1 절연막(105) 상에 제 2 절연막(115)이 배치된다. 상기 하부 선택 라인들(110) 및 상기 제 2 절연막(115) 상에 제 3 절연막(120)이 배치된다. 상기 활성 기둥들(180)은 상기 하부 선택 라인들(110) 및 상기 스트링 선택 라인들(130)을 관통하도록 배치된다.
상기 평면 워드라인들(160)은 인가되는 전압의 가장자리 전계(fringing field)에 의하여 반전 영역이 서로 중첩될 수 있도록 근접하여 배치될 수 있다. 이를 위하여, 상기 게이트 층간 절연막들(150)은 상기 평면 워드라인들(160)에 의한 가장자리 전계에 의하여 반전 영역이 서로 중첩될 수 있도록 소정의 두께를 가질 수 있다. 본 발명의 실시예에 따르면, 하나의 활성 기둥을 공유하는 상기 평면 워드라인들(160)에 의하여 구성되는 복수 개의 메모리 셀들이 하나의 스트링(string)을 구성할 수 있다. 상기 하부 선택 라인들(110), 상기 공통 소오스 영역(102) 및 하나의 활성 기둥은 트랜지스터를 구성할 수 있다. 상기 트랜지스터는 하부 선택 트랜지스터라고 명명할 수 있다. 마찬가지로, 상기 스트링 선택 라인들(130) 및 하나의 활성 기둥(180)은 스트링 선택 트랜지스터를 구성할 수 있다.
본 발명의 실시예에 따른 3차원 메모리 소자는 단일층의 상기 정보저장막(170)의 브레이크 다운 여부에 의하여 데이터를 저장한다. 대용량의 메모리 소자를 필요로 하는 전자 장치에서 복수 회의 프로그램이 불필요한 경우가 발생하고 있다. 본 발명의 실시예에 따른 3차원 메모리 소자는 3차원적으로 메모리 셀들을 적 층하여 대용량화가 가능하므로 상기 전자 장치에 이용될 수 있다.
도 3은 본 발명의 실시예에 따른 3차원 메모리 소자를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 3차원 메모리 소자는 3차원적으로 배열되는 평면 워드라인들(WL_PT) 및 2차원적으로 배열되는 활성 기둥들(Active Pillar: AP)을 포함한다. 상기 활성 기둥들(AP)은 상기 평면 워드라인들(WL_PT)을 관통하는 방향의 장축들을 가진다. 이에 따라, 상기 평면 워드라인들(WL_PT)과 상기 활성 기둥들(AP) 사이의 교점들은 3차원적으로 분포된다. 본 발명의 실시예에 따른 3차원 메모리 소자의 메모리 셀들(MC)은 이러한 3차원적으로 분포된 교점들에 형성된다. 결과적으로, 하나의 메모리 셀은 하나의 활성 기둥(CP)과 하나의 평면 워드라인(WL_PT)에 의하여 정의된다. 하나의 활성 기둥(AP)에 배치되는 메모리 셀들(MC)은 하나의 메모리 셀 스트링(STR)을 구성할 수 있다.
하나의 메모리 셀을 선택적으로 쓰고 읽기 위해서는 하나의 메모리 셀 스트링(STR)을 독립적으로 선택할 수 있어야 한다. 이를 위해, 메모리 셀 스트링(STR) 아래에 하부 선택 라인들(LSL1~LSL4) 및 스트링 선택 라인들(SSL1, SSL2)이 배치된다. 상기 하부 선택 라인들(LSL1~LSL4)은 X방향 디코더(DEC_X)에 의하여 선택적으로 전압이 인가될 수 있다. 상기 하부 선택 라인들(LSL1~LSL4), 공통 소오스 라인(CSL)과 활성 기둥들(AP)은 하부 선택 트랜지스터들(LST)을 구성한다. 따라서, 하부 선택 라인들(LSL1~LSL4)은 공통 소오스 라인(CSL)과 활성 기둥(AP) 간의 전기적 연결을 턴 온 또는 턴 오프할 수 있다.
또한, 상기 하부 선택 트랜지스터(LST)와 메모리 셀 스트링(STR) 사이에 상기 스트링 선택 라인들(SSL1, SSL2)이 배치된다. 상기 스트링 선택 라인들(SSL1, SSL2)은 Y방향 디코더(DEC_Y)에 의하여 선택적으로 전압이 인가될 수 있다. 마찬가지로, 상기 스트링 선택 라인(SSL1, SSL2)과 활성 기둥(AP)은 스트링 선택 트랜지스터들(SST)을 구성할 수 있다. 따라서, 하나의 하부 선택 라인과 하나의 스트링 선택 라인에 의하여, 하나의 메모리 셀 스트링(STR)이 독립적으로 제어될 수 있다.
상기 공통 소오스 라인(CSL)은 메모리 셀 스트링(STR)을 향한 전류 경로를 형성할 수 있다. 상기 공통 소오스 라인(CSL)은 도 1 및 2에 설명한 공통 소오스 영역에 해당한다. 상기 공통 소오스 라인(CSL)은 기판과 활성 기둥(AP)과 다른 도펀트를 가지며, 소오스 전극(S)과 전기적으로 연결될 수 있다. 상기 공통 소오스 라인(CSL)에 인가된 전압이 상기 활성 기둥(CP)에 직접 전달되지 않을 수 있다.
상기 활성 기둥(CP)과 상기 평면 워드라인들(WL_PT) 사이에 이온주입층이 개재된다. 상기 이온주입층과 상기 평면 워드라인들(WL_PT)은 다이오드(D)를 형성한다. 상기 이온주입층과 활성 기둥(AP) 사이의 정보저장막은 저항체(R)로 표현되어 있다.
도 1 내지 3을 참조하여, 본 발명의 실시예에 따른 3차원 메모리 소자의 동작방법을 설명한다.
(프로그램 동작방법)
먼저, 본 발명의 실시예에 따른 3차원 메모리 소자의 프로그램 동작방법은 다음과 같다. 선택된 메모리 셀(MC_sel)에 데이터를 저장하는 경우를 예로 들어 설 명한다. 상기 선택된 메모리 셀(MC_sel)의 평면 워드라인(WL_PT3)에 프로그램 전압을 인가하고, 비선택된 메모리 셀의 평면 워드라인들(WL_PT1, WL_PT2, WL_PT4)에 패스 전압을 인가한다. 상기 선택된 메모리 셀(MC_sel)의 메모리 셀 스트링(STR)을 선택하고, 상기 활성 기둥(180)에 브레이크 다운 전압(break down voltage)을 인가하여, 상기 선택된 메모리 셀(MC_sel)의 정보저장막(170)을 브레이크 다운시킨다. 즉, 상기 프로그램 전압 및 상기 브레이크 다운 전압은 상기 정보저장막(170)에 전도성이 있는 브레이크 패스(break path)를 형성시킨다.
상기 프로그램 전압은 상기 브레이크 다운 전압보다 낮은 전압이다. 이는 상기 이온주입층(165)과 상기 평면 워드라인들(160)이 다이오드를 구성하기 때문이다. 상기 패스 전압은 상기 비선택된 메모리 셀의 활성 기둥(180)에 반전 영역을 형성시키는 전압이다.
상기 메모리 셀 스트링(STR)을 선택하는 것은 상기 하부 선택 트랜지스터(LST)가 턴-온되도록 하나의 하부 선택 라인(LSL2)에 턴-온 전압을 인가하고, 상기 스트링 선택 트랜지스터(SST)가 턴-온되도록 하나의 스트링 선택 라인(SSL1)에 턴-온 전압을 인가하는 것을 포함한다.
(읽기 방법)
이어서, 선택된 메모리 셀(MC)에 저장된 데이터를 읽는 방법을 설명한다. 선택된 메모리 셀(MC_sel)의 평면 워드라인(WL_PT3)에 읽기 전압을 인가하고, 비선택된 상기 평면 워드라인(WL_PT1, WL_PT2, WL_PT4)에 역바이어스 전압을 인가한다. 그리고 상기 공통 소오스 라인(CSL)에 기준 전압을 인가한다. 상기 기준 전압은 상 기 읽기 전압보다 높은 전압이고, 상기 역바이어스 전압보다 낮은 전압이다. 이는 상기 이온주입층과 평면 워드라인이 구성하는 다이오드의 정류 기능 때문이다. 즉, 상기 역바이어스 전압과 상기 기준 전압이 인가된 메모리 셀은 상기 다이오드에 의하여 전류가 흐르지 않으며, 상기 읽기 전압과 상기 기준 전압이 인가된 메모리 셀(MC_sel)은 순방향 바이어스에 의하여 전류가 흐를 수 있다. 이에 따라, 상기 읽기 전압과 기준 전압의 전압차에 의하여 발생된 전류를 검출하여 정보를 판독할 수 있다.
도 4a 내지 4d는 본 발명의 실시예에 따른 3차원 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 4a를 참조하면, 반도체 기판(100)에 예비 공통 소오스 라인(102a)이 형성된다. 상기 예비 공통 소오스 라인(102a)은 상기 반도체 기판(100)과 반대 도전형, 예를 들면 엔-형 도펀트를 가지도록 이온주입 공정으로 형성될 수 있다. 상기 반도체 기판(100) 상에 제 1 절연막(105)이 형성된다. 상기 제 1 절연막(105)은 절연성 물질, 예를 들면 실리콘 산화막으로 형성될 수 있다.
상기 제 1 절연막(105) 상에 제 2 절연막(115)이 형성된다. 상기 제 2 절연막(115) 내에 하부 선택 라인(110)이 형성된다. 상기 하부 선택 라인(110)은 금속막으로 형성될 수 있다. 상기 하부 선택 라인(110) 및 상기 제 2 절연막(115) 상에 제 3 절연막(120)이 형성된다. 상기 제 3 절연막(120) 상에 스트링 선택 라인(130)이 형성된다. 상기 스트링 선택 라인(130)은 상기 하부 선택 라인(110)과 동일하게 금속막으로 형성될 수 있다.
도 4b를 참조하면, 상기 스트링 선택 라인(130) 상에 게이트간 절연막들(150) 및 평면 워드라인들(160)이 교대로 적층된다. 상기 평면 워드라인들(160)은 폴리 실리콘으로 형성될 수 있다. 상기 평면 워드라인들(160)은 전도성을 가지도록 엔-형의 도펀트를 가질 수 있다. 상기 게이트간 절연막(150)은 상기 평면 워드라인들(160)에 인가되는 전압의 가장자리 전계(fringing field)에 의하여 반전 영역이 서로 중첩될 수 있도록 얇은 두께로 형성될 수 있다.
도 4c를 참조하면, 상기 게이트간 절연막(150), 평면 워드라인들(160), 스트링 선택 라인들(130) 및 하부 선택 라인들(110)을 관통하며, 상기 반도체 기판(100)을 노출하는 개구부(140)이 형성된다. 상기 개구부(140)가 형성된 후, 상기 반도체 기판(100) 전면에 도펀트를 공급하여 이온주입층(165)이 형성된다. 또한, 상기 예비 공통 소오스 라인(102a) 중 상기 개구부(140)에 노출된 부분은 도펀트가 주입되어 상기 반도체 기판(100)과 동일한 도펀트를 가지도록 변형될 수 있다. 이에 의하여, 상기 예비 공통 소오스 라인(102a)가 변형되어 공통 소오스 라인(102)이 형성될 수 있다. 상기 도펀트는 피-형 도펀트일 수 있다. 상기 이온주입층(165)은 상기 평면 워드라인들(160)과 pn 접합 다이오드를 형성할 수 있다. 상기 도펀트를 공급하는 것은 소스 가스를 공급하고 열처리하는 것을 포함할 수 있다. 상기 소스 가스는 B2H6 등 일 수 있다.
도 4d를 참조하면, 상기 개구부(140)의 내측면에 정보저장막(170)이 형성된다. 상기 정보저장막(170)은 도 3에서 설명된 프로그램 전압과 브레이크 다운 전압 에 의하여 절연 파괴 또는 브레이크 다운될 수 있도록 상응하는 두께를 가질 수 있다. 상기 정보저장막(170)은 실리콘 산화막으로 형성될 수 있다. 상기 정보저장막(170)은 화학적 기상 증착 방법으로 콘포멀하게 형성될 수 있다. 상기 개구부(140)의 바닥면 상의 상기 정보저장막(170)은 제거된다.
상기 정보저장막(170)이 형성된 개구부(140)에 활성 기둥(180)이 형성된다. 일 실시예에 따르면, 상기 활성 기둥(180)은 단결정 실리콘으로 형성될 수 있다. 이 경우, 상기 활성 기둥(180)은 에피택시얼 성장 방법으로 상기 개구부(140)를 채우도록 형성될 수 있다. 다른 실시예에 따르면, 상기 활성 기둥(180)은 다결정 또는 비정질 실리콘으로 형성될 수 있다. 이 경우, 상기 활성 기둥(180)은 화학적 기상 증착 방법으로 상기 개구부(140)를 채우도록 형성될 수 있다.
하지만, 변형된 실시예에 따르면, 상기 활성 기둥(180)은 상기 정보저장막(170)이 형성된 개구부(140)를 콘포멀하게 덮도록 형성될 수 있다. 이 경우, 상기 활성 기둥(180)은 원통 또는 쉘 모양으로 형성될 수 있으며, 그 내부 공간은 절연성 물질로 채워질 수 있다. 상기 활성 기둥(180)의 두께는 다결정 실리콘의 그레인들의 평균 길이보다 작을 수 있다.
본 발명의 실시예에 따르면, 정보저장막(170)이 단일층으로 형성되어, 다층(예를 들면, 산화막-질화막-산화막 등)으로 형성되는 다른 3차원 메모리 소자에 비하여 제조 비용을 절감할 수 있다. 따라서, 본 발명의 실시예에 따른 3차원 메모리 소자는 저비용으로 대용량화가 가능할 수 있다.
상술된 실시예들에 따른 3차원 메모리 소자는 다양한 형태들의 반도체 패키 지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 3차원 메모리 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 3차원 메모리 소자가 실장된 패키지는 상기 3차원 메모리 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 5는 본 발명의 실시예에 따른 3차원 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 전자 시스템(200)은 컨트롤러(210), 입출력 장치(220, I/O), 기억 장치(230, memory device), 인터페이스(240) 및 버스(250, bus)를 포함할 수 있다. 상기 컨트롤러(210), 입출력 장치(220), 기억 장치(230) 및/또는 인터페이스(240)는 상기 버스(250)를 통하여 서로 결합 될 수 있다. 상기 버스(250)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(210)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(220)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(230)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(230)는 상술된 실시예에 개시된 3차원 메모리 소자를 포함할 수 있다. 또한, 상기 기억 장치(230)는 다른 형태의 반도체 기억 소자(예를 들면, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(240)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(240)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(240)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(200)은 상기 컨트롤러(210)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
상기 전자 시스템(200)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 6은 본 발명의 실시예에 따른 3차원 메모리 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 카드(300)는 기억 장 치(310)를 포함한다. 상기 기억 장치(310)는 상술된 실시예에 개시된 3차원 메모리 소자를 포함할 수 있다. 또한, 상기 기억 장치(310)는 다른 형태의 반도체 기억 소자(예를 들면, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(300)는 호스트(Host)와 상기 기억 장치(310) 간의 데이터 교환을 제어하는 메모리 컨트롤러(320)를 포함할 수 있다.
상기 메모리 컨트롤러(320)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(322)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(320)는 상기 프로세싱 유닛(322)의 동작 메모리로써 사용되는 에스램(321, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(320)는 호스트 인터페이스(323), 메모리 인터페이스(325)를 더 포함할 수 있다. 상기 호스트 인터페이스(323)는 메모리 카드(300)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(325)는 상기 메모리 컨트롤러(320)와 상기 기억 장치(310)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(320)는 에러 정정 블록(324, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(324)은 상기 기억 장치(310)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(300)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(300)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(300)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 1 및 2는 본 발명의 실시예에 따른 3차원 메모리 소자를 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예에 따른 3차원 메모리 소자를 설명하기 위한 회로도이다.
도 4a 내지 4d는 본 발명의 실시예에 따른 3차원 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 실시예에 따른 3차원 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 6은 본 발명의 실시예에 따른 3차원 메모리 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
Claims (10)
- 공통 소오스 영역을 포함하는 반도체 기판;상기 반도체 기판 상에, 교대로 적층되는 평면 워드라인들 및 게이트간 절연막들;상기 평면 워드라인들과 상기 게이트간 절연막을 관통하며, 상기 반도체 기판으로부터 위로 연장된 활성 기둥들; 및상기 활성 기둥과 상기 평면 워드라인들 사이에 개재되는 정보저장막들을 포함하되,상기 정보저장막들이 브레이크 다운(break down)되어 데이터가 저장되는 3차원 메모리 소자.
- 청구항 1에 있어서,상기 정보저장막들은 실리콘 산화막을 포함하는 3차원 메모리 소자.
- 청구항 1에 있어서,상기 평면 워드라인들 및 상기 정보저장막 사이에 개재되는 이온주입층들을 더 포함하는 3차원 메모리 소자.
- 청구항 3에 있어서,상기 평면 워드라인들은 제 1 도전형의 도펀트를 가지는 폴리 실리콘을 포함하고, 상기 이온주입층들은 제 2 도전형의 도펀트를 가지는 폴리 실리콘을 포함하되,상기 이온주입층들과 상기 평면 워드라인들은 다이오드를 구성하는 3차원 메모리 소자.
- 청구항 4에 있어서,상기 제 1 도펀트는 엔-형이고, 상기 제 2 도펀트는 피-형인 3차원 메모리 소자.
- 청구항 1에 있어서,상기 반도체 기판 상에 제 1 방향으로 연장되는 하부 선택 라인들; 및상기 하부 선택 라인들을 가로지르며, 제 2 방향으로 연장되는 스트링 선택 라인들을 더 포함하되,상기 하부 선택 라인들 및 상기 스트링 선택 라인들은 상기 평면 워드 라인들의 최하부층과 상기 반도체 기판 사이에 배치되는 3차원 메모리 소자.
- 청구항 6에 있어서,상기 하부 선택 라인들 및 상기 스트링 선택 라인들은 금속을 포함하는 3차원 메모리 소자.
- 청구항 6에 있어서,상기 데이터를 저장하는 것은:선택된 상기 평면 워드라인들에 프로그램 전압을 인가하며, 비선택된 상기 평면 워드라인들에 패스 전압을 인가하고,상기 공통 소오스 영역에 상기 프로그램 전압보다 높은 브레이크 다운 전압을 인가하여, 선택된 상기 정보저장막을 브레이크 다운시키는 것을 포함하는 3차원 메모리 소자.
- 청구항 8에 있어서,상기 데이터를 저장하는 것은 상기 활성 기둥들과 상기 평면 워드라인들로 구성된 메모리 셀 스트링을 선택하는 것을 포함하되,상기 메모리 셀 스트링을 선택하는 것은:상기 하부 선택 라인들 중 어느 하나에 턴-온 전압을 인가하고, 상기 스트링 선택 라인들 중 어느 하나에 턴-온 전압을 인가하는 것을 포함하는 3차원 메모리 소자.
- 청구항 6에 있어서,상기 저장된 데이터를 읽는 것은:선택된 상기 평면 워드라인에 읽기 전압을 인가하며, 비선택된 상기 평면 워 드라인들에 역바이어스 전압을 인가하고,상기 공통 소오스 영역에 기준 전압을 인가하는 것을 포함하되,상기 기준 전압은 상기 읽기 전압보다 높고, 상기 역바이어스 전압보다 낮은 3차원 메모리 소자.
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