KR20130091153A - 반도체 메모리 장치 및 그 형성 방법 - Google Patents

반도체 메모리 장치 및 그 형성 방법 Download PDF

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KR20130091153A
KR20130091153A KR1020120012463A KR20120012463A KR20130091153A KR 20130091153 A KR20130091153 A KR 20130091153A KR 1020120012463 A KR1020120012463 A KR 1020120012463A KR 20120012463 A KR20120012463 A KR 20120012463A KR 20130091153 A KR20130091153 A KR 20130091153A
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판 상에 배치된 제1 수평 전극들, 제1 수평 전극들을 수직하게 가로지르는 제1 수직 전극들, 및 제1 수평 전극들과 제1 수직 전극들 사이에 개재된 제1 메모리 요소를 포함하는 제1 세그먼트; 제1 세그먼트 상에 배치된 제2 수평 전극들, 제2 수평 전극들을 수직하게 가로지르는 제2 수직 전극들, 및 제2 수평 전극들과 제2 수직 전극들 사이에 개재된 제2 메모리 요소를 포함하는 제2 세그먼트; 제1 및 제2 세그먼트들 사이에 배치되고, 제1 및 제2 수직 전극들 사이에 개재된 제1 반도체 패턴을 포함한다.

Description

반도체 메모리 장치 및 그 형성 방법{Semiconductor memory device and fabricating the same}
본 발명은 반도체 메모리 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 3차원으로 배열된 메모리 셀들을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 디지털 데이터들을 저장할 수 있다. 전자 산업 및 반도체 산업이 고도로 발전함에 따라, 반도체 메모리 장치의 고집적화에 대한 요구가 점점 증가되고 있다. 예를 들어, 랩톱(laptop) 컴퓨터, 휴대폰, 디지털 카메라 또는 MP3 플레이어 등의 휴대용 전자 제품이 발전함으로써, 더욱 많은 데이터를 저장할 수 있는 반도체 메모리 장치가 요구되고 있다.
일반적으로, 반도체 메모리 장치의 고집적화를 위하여, 소자를 구성하는 미세 패턴의 최소 선폭을 감소시킬 수 있다. 미세 패턴의 최소 선폭을 2차원적으로 감소시킴으로써, 제한된 면적 내에서 보다 많은 메모리 셀들을 집적시킬 수 있다. 하지만, 최소 선폭을 감소시키는 방법은 여러가지 요인들(ex, 포토리소그래피 공정의 한계 등)에 의하여 한계에 다다르고 있다. 이에 따라, 최근에 반도체 메모리 장치의 고집적화를 위한 다른 방안들에 대한 연구들이 활발히 진행되고 있다.
본 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 3차원 구조의 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 기판 상에 배치된 제1 수평 전극들, 상기 제1 수평 전극들을 수직하게 가로지르는 제1 수직 전극들, 및 상기 제1 수평 전극들과 상기 제1 수직 전극들 사이에 개재된 제1 메모리 요소를 포함하는 제1 세그먼트; 상기 제1 세그먼트 상에 배치된 제2 수평 전극들, 상기 제2 수평 전극들을 수직하게 가로지르는 제2 수직 전극들, 및 상기 제2 수평 전극들과 상기 제2 수직 전극들 사이에 개재된 제2 메모리 요소를 포함하는 제2 세그먼트; 상기 제1 및 제2 세그먼트들 사이에 배치되고, 상기 제1 및 제2 수직 전극들 사이에 개재된 제1 반도체 패턴을 포함할 수 있다.
상기 제1 및 제2 수평 전극들 각각은, 교대로 그리고 반복적으로 상기 제1 및 제2 수평 전극들 사이에 개재된 절연 패턴들을 더 포함할 수 있다. 상기 제1 세그먼트의 최상위 수평 전극 및 상기 제1 반도체 패턴은 트랜지스터를 구성할 수 있다. 상기 제1 세그먼트의 최상위 수평 전극은 게이트 패턴이고, 상기 게이트 패턴을 포함하는 상기 트랜지스터의 채널 영역은 상기 제1 반도체 패턴 내에 정의될 수 있다.
상기 제1 수직 전극의 상부면은 상기 제1 세그먼트의 최상위 수평 전극의 하부면보다 낮을 수 있다. 상기 제1 및 제2 메모리 요소는 가변 저항 물질을 포함할 수 있다. 상기 제1 반도체 패턴은 언도프트 실리콘(undoped Si), 도핑된 실리콘(doped Si), 및 실리콘 게르마늄(Si-Ge) 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 상기 제2 수직 전극 상에 배치된 제2 반도체 패턴; 및 상기 제2 세그먼트 상에 배치된 제3 수평 전극들, 상기 제3 수평 전극들을 수직하게 가로지르는 제3 수직 전극들, 및 상기 제3 수평 전극들과 상기 제3 수직 전극들 사이에 개재된 제3 메모리 요소를 포함하는 제3 세그먼트를 더 포함할 수 있다.
본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 형성 방법은 기판 상에 수평 전극 및 절연 패턴을 교대로 그리고 반복적으로 포함하는 제1 적층 구조체를 형성하는 단계; 상기 제1 적층 구조체를 관통하는 제1 수직 홀을 형성하는 단계; 상기 제1 수직 홀 내에 제1 가변 저항 패턴 및 제1 수직 전극을 형성하는 단계; 상기 제1 수직 전극의 상부면이 상기 제1 적층 구조체의 최상부 수평 전극의 하부면보다 낮도록 식각하는 단계; 상기 제1 수직 전극 상에 반도체 패턴을 형성하는 단계; 상기 제1 적층 구조체 상에 수평 전극 및 절연 패턴을 교대로 그리고 반복적으로 포함하는 제2 적층 게이트 구조체를 형성하는 단계; 상기 제2 적층 구조체를 관통하는 제2 수직 홀을 형성하는 단계; 및 상기 제2 수직 홀 내에 제2 가변 저항 패턴 및 제2 수직 전극을 형성하는 단계를 포함할 수 있다.
상기 제2 수직 전극을 형성하는 단계는, 상기 제2 수직 홀을 식각하여 상기 반도체 패턴을 노출시키는 단계 및 상기 반도체 패턴과 접하도록 상기 제2 수직 전극을 증착하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 메모리 장치는, 제 1 세그먼트와 제 2 세그먼트 사이에 제 1 및 제 2 수직 전극들을 연결하는 반도체 패턴이 개재된다. 상기 반도체 패턴 및 게이트 패턴은 트랜지스터를 구성한다. 상기 게이트 패턴을 포함하는 트랜지스터의 채널 영역은 상기 반도체 패턴 내에 정의됨으로써, 트랜지스터로 동작할 수 있다.
이로써, 복수개의 세그먼트들이 적층됨에 따라 발생하는 누설 전류는 상기 반도체 패턴 및 상기 게이트 패턴으로 구성된 트랜지스터에 의해 제어될 수 있으며, 그에 따라 반도체 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 복수의 메모리 블록들(BLK0~BLKn, memory blocks), 복수의 로컬 워드라인 선택부들(10; LWL SEL), 복수의 로컬 비트라인 선택부들(20; LBL SEL), 워드라인 디코더(30; WL DEC), 센스 앰프(40; SA), 및 블록 선택 회로(50; BLK SEL)를 포함할 수 있다.
상기 복수의 메모리 블록들(BLK0~BLKn) 각각은 수의 로컬 워드라인들(LWL), 복수의 로컬 비트라인들(LBL), 및 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 블록들(BLK0~BLKn) 각각은 상기 로컬 워드라인 선택부(10) 및 상기 로컬 비트라인 선택부(20)와 연결될 수 있다.
상기 로컬 워드라인 선택부(10)는 블록 선택 신호에 따라, 선택된 메모리 블록의 로컬 워드라인들(LWL)과, 상기 워드라인 디코더(30)로부터 제공된 글로벌 워드라인들(GWL)을 연결한다. 상기 로컬 워드라인 선택부(10)는 선택된 메모리 블록의 상기 로컬 비트라인 선택부(20)를 구동시키기 위한 바이어스 신호(bias)를 상기 로컬 비트라인 선택부(20)에 전달할 수 있다.
상기 로컬 비트라인 선택부(20)는 바이어스 신호(bias)에 따라 선택된 메모리 블록의 로컬 비트라인들(LBL)과 상기 센스 앰프(40)로부터 제공된 글로벌 비트라인(GBL)을 연결한다.
상기 로컬 워드라인 선택부들(10)은 상기 워드라인 디코더(30)를 공유하며, 상기 로컬 비트라인 선택부(20)들은 상기 센스 앰프(40)를 공유할 수 있다.
상기 워드라인 디코더(30)는 외부에서 입력된 어드레스를 디코딩하여 상기 글로벌 워드라인들(GWL) 중 어느 하나를 선택한다. 상기 글로벌 워드라인들(GWL)은 하나의 메모리 블록에 구비된 상기 로컬 워드라인들(LWL)의 개수만큼 구비될 수 있다. 상기 워드라인 디코더(30)는 상기 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 상기 블록 선택 회로(50)의 블록 선택 신호에 따라 선택된 메모리 블록과 연결된 상기 로컬 워드라인들(LWL)에 데이터 정보를 제공한다. 이에 따라, 상기 각각의 메모리 블록들(BLK0~BLKn)의 로컬 워드라인들(LWL)은 동일한 어드레스 정보에 의해 선택될 수 있다.
상기 센스 앰프(40)는 읽기 동작시 메모리 셀들에 저장된 데이터를 감지할 수 있으며, 동작 모드에 따라 메모리 셀들에 저장될 데이터를 임시로 저장할 수도 있다. 상기 센스 앰프(40)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결될 수 있으며, 상기 블록 선택 회로(50)에 의해 선택된 메모리 블록의 메모리 셀들에 저장된 데이터를 감지할 수 있다.
상기 블록 선택 회로(50)는 어드레스 정보에 따라 상기 메모리 블록들(BLK0~BLKn) 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호를 발생시킨다. 상기 블록 선택 신호에 의해 선택된 메모리 블록의 상기 로컬 워드라인들(LWL) 및 상기 로컬 비트라인들(LBL)이 상기 글로벌 워드라인들(GWL) 및 상기 글로벌 비트라인들(GBL)에 대응되어 연결된다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 회로도이다.
도 2를 참조하면, 반도체 메모리 장치의 메모리 블록들(도 1의 BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들(MC)을 포함한다.
상기 메모리 블록들(도 1의 BLK0~BLKn) 각각은 z축 방향으로 나란히 연장되는 복수의 로컬 비트라인들(LBL) 및 z축 방향에 수직한 x축 방향으로 나란히 연장되는 복수의 제 1 로컬 워드라인들(LWL1)을 포함할 수 있다. 상기 메모리 블록들(도 1의 BLK0~BLKn) 각각은 y축 방향으로 인접하는 상기 제 1 로컬 워드라인들(LWL1) 사이에서 상기 제 1 로컬 워드라인들(LWL1)과 나란히 연장되는 복수의 제 2 로컬 워드라인들(LWL2)을 포함할 수 있다. 상기 제 1 및 제 2 로컬 워드라인들(LWL1, LWL2)은 z축 방향으로 서로 이격되어 적층될 수 있다.
일 실시예에 따르면, 하나의 메모리 블록(도 1의 BLK0~BLKn) 내에서 동일한 높이에 위치하는 상기 제 1 로컬 워드라인들(LWL1)은 서로 전기적으로 연결될 수 있다. 또한, 하나의 메모리 블록(도 1의 BLK0~BLKn 참조) 내에서 동일한 높이에 위치하는 상기 제 2 로컬 워드라인들(LWL2)은 서로 전기적으로 연결되되, 수평적으로 인접하는 상기 제 1 로컬 워드라인들(LWL1)과는 전기적으로 이격될 수 있다. 그러나 본 발명은 이에 한정되지 않으며 로컬 워드라인들의 연결 방법은 다양하게 실시될 수 있다.
상기 제 1 및 제 2 로컬 워드라인들(LWL1, LWL2)은 로컬 비트라인들(LBL)과 교차한다. 상기 로컬 비트라인들(LBL)과, 상기 제 1 및 제 2 로컬 워드라인들(LWL1, LWL2)의 교차점들(cross points)에 상기 메모리 셀들(MC)이 배치된다. 이로써, 복수의 메모리 블록들(도 1의 BLK0~BLKn) 내의 메모리 셀들(MC)은 3차원 구조로 배열된다.
상기 메모리 셀들(MC) 각각은 하나의 저항성 메모리 요소(resistive memory element)로 구성될 수 있다. 상기 메모리 셀들(MC)은 각 저항성 메모리 요소에 접근하기 위한 선택 소자를 요구하지 않는 교점 메모리 어레이(cross point memory array)로 배열될 수 있다.
상기 복수의 메모리 블록들(도 1의 BLK0~BLKn)은 글로벌 비트라인들(GBL)을 공유할 수 있다. 상기 글로벌 비트라인들(GBL)은 센스앰프(도 1의 40)에 연결될 수 있다. 상기 로컬 비트라인들(LBL)은 상기 글로벌 비트라인들(GBL)에 각각 커플링된다. 상기 글로벌 비트라인들(GBL)은 y축 방향으로 나란히 연장될 수 있다.
상기 로컬 비트라인들(LBL) 및 상기 글로벌 비트라인들(GBL) 사이에 로컬 비트라인 선택부(20)가 배치된다. 상기 로컬 비트라인 선택부(20)는 복수의 비트라인 선택 트랜지스터들(BST)을 포함할 수 있다. 각각의 상기 비트라인 선택 트랜지스터(BST)는 게이트 전극 및 소오스/드레인 전극들을 포함할 수 있으며, 상기 소오스/드레인 전극들 각각은 상기 로컬 비트라인(LBL)과 상기 글로벌 비트라인(GBL)에 연결될 수 있다. 상기 비트라인 선택 트랜지스터들(BST)의 게이트 전극들은 비트라인 선택 라인(BL SEL)에 공통으로 연결될 수 있다.
상기 복수의 메모리 블록들(도 1의 BLK0~BLKn)은 제 1 및 제 2 글로벌 워드라인들(GWL1, GWL2)을 공유할 수 있다. 상기 제 1 및 제 2 글로벌 워드라인들(GWL1, GWL2)은 워드라인 디코더(도 1의 30)에 연결될 수 있다. 일례로, 상기 제 1 로컬 워드라인들(LWL1)은 상기 제 1 글로벌 워드라인들(GWL1)에 커플링되고, 상기 제 2 로컬 워드라인들(LWL2)은 상기 제 2 글로벌 워드라인들(GWL2)에 커플링될 수 있다. 상기 제 1 및 제 2 글로벌 워드라인들(GWL1, GWL2)은 y축 방향으로 나란히 연장될 수 있으며, 상기 글로벌 비트라인들(GBL)과 평행할 수 있다.
일 실시예에 따르면, 상기 제 1 로컬 워드라인들(LWL1)과 상기 제 1 글로벌 워드라인들(GWL1) 사이에 제 1 로컬 워드라인 선택부(10a)가 배치될 수 있으며, 상기 제 2 로컬 워드라인들(LWL2)과 상기 제 2 글로벌 워드라인들(GWL2) 사이에 제 2 로컬 워드라인 선택부(10b)가 배치될 수 있다. 상기 제 1 로컬 워드라인 선택부(10a)는 상기 제 1 로컬 워드라인들(LWL1) 각각에 대응하는 제 1 워드라인 트랜지스터들(WST1)을 포함할 수 있다. 상기 제 1 로컬 워드라인 선택부(10a)는 상기 제 1 로컬 워드라인들(LWL1)을 상기 제 1 글로벌 워드라인들(GWL1)에 연결할 수 있다. 상기 제 2 로컬 워드라인 선택부(10b)는 상기 제 2 로컬 워드라인들(LWL2) 각각에 대응하는 제 2 워드라인 트랜지스터들(WST2)을 포함할 수 있으며, 상기 제 2 로컬 워드라인들(LWL2)을 상기 제 2 글로벌 워드라인들(GWL2)에 연결할 수 있다. 상기 제 1 워드라인 트랜지스터들(WST1)의 게이트 전극들은 제 1 워드라인 선택 라인(WL SEL1)에 공통으로 연결될 수 있으며, 상기 제 2 워드라인 트랜지스터들(WST2)의 게이트 전극들은 제 2 워드라인 선택 라인(WL SEL2)에 공통으로 연결될 수 있다.
이로써, 하나의 메모리 셀(MC)을 선택할 수 있는 반도체 메모리 장치가 구현될 수 있으며, 하나의 메모리 셀(MC)을 선택하는 방법을 일례로 설명하면 다음과 같다.
상기 블록 선택 회로(도 1의 50)에서 제공된 블록 선택 신호(BLK SEL)에 의해 상기 복수의 메모리 블록들(도 1의 BLK0~BLKn) 중 어느 하나가 선택될 수 있다. 선택된 메모리 블록의 상기 제 1 및 제 2 워드라인 선택 트랜지스터들(WST1, WST2)이 턴 온되어 선택된 메모리 블록의 상기 제 1 로컬 워드라인들(LWL1)이 상기 제 1 글로벌 워드라인들(GWL1)과 각각 연결되고, 상기 제 2 로컬 워드라인들(LWL2)이 상기 제 2 글로벌 워드라인들(GWL2)에 각각 연결될 수 있다. 또한, 선택된 메모리 블록의 상기 비트라인 선택 트랜지스터들(BST)이 턴 온되어 선택된 메모리 블록의 상기 로컬 비트라인들(LBL)이 상기 글로벌 비트라인들(GBL)에 각각 연결될 수 있다. 상기 제 1 및 제 2 글로벌 워드라인들(GWL1, GWL2) 중에서 선택된 하나의 제 1 또는 제 2 글로벌 워드라인(GWL1, GWL2) 및 상기 글로벌 비트라인들(GBL) 중에서 선택된 하나의 글로벌 비트라인(GBL)에 동작 전압을 인가함으로써, 하나의 메모리 블록(BLK) 내 하나의 메모리 셀(MC)이 선택될 수 있다.
3차원 구조로 배열된 상기 복수의 메모리 블록들(도 1의 BLK0~BLKn)은 하나의 세그먼트(Segment)를 구성할 수 있다. 즉, 하나의 세그먼트는 로컬 워드라인들(LWL), 로컬 비트라인들(LBL), 및 메모리 셀(MC)을 포함할 수 있다. 상기 세그먼트는 제조 공정 상 기판 상에 수평적으로 형성되는 상기 로컬 워드라인들(LWL)을 수직하게 관통하는 상기 로컬 비트라인들(LBL)을 형성할 수 있는 적층 높이에 의해 정의될 수 있다. 상기 반도체 메모리 장치의 집적도 및 효율성을 증가시키기 위하여 상기 하나의 세그먼트 상에 다른 세그먼트가 배치될 수 있으며, 상기 세그먼트들의 적층 수에는 제한이 없다.
한편, 집적도를 증가시키기 위하여 복수의 세그먼트들을 순차적으로 적층시킬수록 누설전류가 증가되는 문제점이 있다. 일례로, 반도체 메모리 장치에서 하나의 메모리 셀을 선택하기 위하여 특정한 구동 트랜지스터에 동작 전압을 인가하였을 때, 누설 전류가 발생함에 따라 원하지 않는 메모리 셀을 읽을(read) 수 있으며, 이에 따라 반도체 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명은 이러한 문제점을 개선하기 위하여 하나의 세그먼트 상에 다른 세그먼트가 적층되는 연결 구조 내에 트랜지스터를 배치하는 구성을 제공하며, 이를 이하에서 자세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 단면도이다. 구체적으로, 도 3은 두 개의 메모리 블록들이 적층된 반도체 메모리 장치의 단면도로서, 도 2의 yz 평면으로 자른 단면도이다.
도 3을 참조하면, 기판(100) 상에 글로벌 비트라인(GBL)이 배치될 수 있다. 일 실시예에서, 상기 글로벌 비트라인(GBL)은 상기 기판(100) 내의 소자분리 패턴들(미도시)에 의해 정의된 활성 영역들 내에 불순물을 도핑하여 형성된 불순물 영역일 수 있다. 상기 글로벌 비트라인(GBL)은 제 1 및 제 2 워드라인 구조체들(LWLS1, LWLS2)을 가로지르도록 배치될 수 있다.
상기 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
상기 기판(100) 상에는 제 1 세그먼트(S1)가 배치될 수 있다. 상기 제 1 세그먼트(S1)는 제 1 로컬 워드라인 구조체(LWLS1), 제 1 메모리 요소(150), 및 제1 수직 전극(160)을 포함할 수 있다.
상기 기판(100) 상에 상기 제 1 로컬 워드라인 구조체(LWLS1)가 배치될 수 있다. 상기 제 1 로컬 워드라인 구조체(LWLS1)는 상기 기판(100) 상에 제 1 절연 패턴들(140)을 개재하여 적층된 제 1 수평 전극들(130)을 포함한다. 즉, 상기 제1 수평 전극들(130) 및 상기 제 1 절연 패턴들(140)은 상기 기판(100) 상에 교대로 그리고 반복적으로 적층될 수 있다. 상기 제 1 수평 전극들(130)의 적층 개수는 2n 개(n은 자연수)일 수 있다. 적층된 상기 제 1 수평 전극들(130)은 상기 제 1 절연 패턴(140)에 의해 서로 수직적으로 분리될 수 있다.
상기 제 1 수평 전극들(130)은 불순물이 도핑된 반도체 물질(ex, 실리콘, 게르마늄 또는 실리콘-게르마늄등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등), 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이등) 및 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄등) 중에서 선택된 적어도 하나를 포함할 수 있다. 절연막들은 산화물, 질화물 및/또는 산화질화물등으로 형성될 수 있다. 제 1 수평 전극들(130)은 워드 라인일 수 있다.
상기 제 1 로컬 워드라인 구조체(LWLS1)를 관통하는 상기 제 1 수직 전극들(160)이 배치될 수 있다. 상기 제 1 수직 전극들(160)은 상기 기판(100)의 상면에 대해 실질적으로 수직한 필라(pillar) 형태일 수 있다.
상기 제 1 수직 전극들(160)은 도전 물질로 이루어질 수 있으며, 예를 들어, 불순물이 도핑된 반도체 물질(ex, 실리콘, 게르마늄 또는 실리콘-게르마늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등), 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드 등) 및 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제 1 수직 전극들(160)은 로컬 비트 라인(도 2의 LBL)일 수 있다.
상기 제 1 수직 전극들(160)과 제 1 워드라인 구조체들(LWLS1) 사이에 제1 메모리 요소(150)가 개재될 수 있다. 상기 제 1 메모리 요소(150)는 일례로, 가변 저항 물질을 포함할 수 있다. 상기 제 1 메모리 요소(150)는 그 양단에 인가된 소정 전압에 의해서 가역적으로 명확하게 구별되는 적어도 두 가지 저항 상태 사이에서 스위칭되는 물질일 수 있다.
예를 들어, 상기 제1 메모리 요소(150)는 페로브스카이트 결정상을 나타내는 절연물질, MOx로 표시되는 절연성 금속 산화물, 또는 이들의 조합으로 이루어진다. 페로브스카이트 결정상을 나타내는 절연 물질은 이른바 ABO3 구조를 가지는 절연물질로서, 특별히 여기에 한정되는 것은 아니며, PbZrTiO3, PrCaMnO3, 칼슘이 도핑된 (Ba, Sr)TiO3, SrZrO3 등을 포함한다. 절연성 금속 산화물 MOx 에서 M은 금속을 가리키며 금속(M)은 전이 금속을 포함한다. 즉, 절연성 금속 산화물(MOx)은 전이금속 산화물 또는 귀금속 산화물이다. 예를 들어, 전이금속으로 특별히 여기에 한정되는 것은 아니며 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 망간(Mn), 크롬(Cr) 등을 포함한다. 전이금속 산화물 또한 리튬, 칼슘, 또는 란타늄 같은 불순물을 함유할 수 있다.
제 1 로컬 워드라인 구조체(LWLS1)와 상기 기판(100) 사이에 비트라인 선택 트랜지스터들(BST)이 배치될 수 있다. 상기 복수의 비트라인 선택 트랜지스터들(BST)은 로컬 비트라인 선택부(도 2의 20)를 구성한다. 상기 제 1 수직 전극들(160) 각각은 비트라인 선택 트랜지스터(BST)와 전기적으로 연결될 수 있다. 일례로, 상기 제 1 로컬 워드라인 구조체(LWLS1)는 상기 비트라인 선택 트랜지스터들(BST)을 덮는 층간 절연막(120) 상에 배치될 수 있다.
일 실시예에 따르면, 하나의 비트라인 선택 트랜지스터(BST)는 상기 글로벌 비트라인들(GBL)을 가로지르는 게이트 패턴(113), 상기 게이트 패턴(113)을 관통하여 상기 글로벌 비트라인들(GBL)과 접촉되는 적어도 하나의 수직 채널 필라(pillar; 117), 및 상기 게이트 패턴(113)과 상기 수직 채널 필라(117)의 측벽 사이의 게이트 절연막(115)을 포함할 수 있다. 상기 제1 수직 전극(160)과 상기 수직 채널 필라들(117) 사이에는 비트라인 패드 패턴(125)이 개재될 수 있으며, 다른 실시예에서 비트라인 패드 패턴(125)은 생략될 수 있다.
상기 복수의 게이트 패턴들(113)은 기판(100) 상에 x축 방향으로 서로 이격되어 배열될 수 있으며, 상기 게이트 패턴들(113)과 상기 기판(100) 사이에 절연 패턴(111)이 배치될 수 있다. 상기 게이트 패턴들(113)은 비트라인 선택 트랜지스터들(BST)의 게이트 전극들일 수 있다.
일 실시예에 따르면, 층간 절연막(120)이 상기 게이트 패턴들(113)을 덮고, 상기 게이트 패턴들(113) 사이의 공간을 채울 수 있다. 상기 층간 절연막(120)은 평탄화된 상부면을 가질 수 있으며, 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 수직 채널 필라(117)는 상기 층간 절연막(120)을 관통하여 상기 글로벌 비트라인(GBL)에 연결될 수 있다. 이와 같은 수직 채널 필라(117)에 의해 도 1의 비트라인 선택 트랜지스터들(BST)은 수직형 채널들을 가질 수 있다.
한편, 도면에는 도시되지 않았으나, 제 1 및 제 2 워드라인 선택 트랜지스터들(도 2의 WST1, WST2) 또한 비트라인 선택 트랜지스터(BST)와 동일한 형태로 형성될 수 있다.
상기 제 1 수직 전극(160) 상에 반도체 패턴(170)이 배치된다. 상기 반도체 패턴(170)은 상기 제 1 수직 전극(160) 상에 배치되어 상기 제 1 수직 전극(160) 및 제 2 수직 전극(165)과 접하도록 형성된다. 일례로, 상기 반도체 패턴(170)의 상부면은 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 제 1 절연 패턴의 상부면과 공면을 이룰 수 있다.
상기 반도체 패턴(170)은 수직적 관점에서, 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)이 배치된 높이에 배치된다. 즉, 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)은 상기 반도체 패턴(170)의 상부면 및 하부면 사이의 높이에 배치될 수 있다.
상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)은 게이트 패턴일 수 있다. 이로써, 상기 제1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135) 및 상기 반도체 패턴(170)은 트랜지스터를 구성할 수 있다. 즉, 상기 제1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)은 게이트 전극이고, 상기 게이트 전극을 포함하는 상기 트랜지스터의 채널 영역은 상기 반도체 패턴(170) 내에 정의될 수 있다.
상기 제 1 세그먼트(S1) 상에 제 2 세그먼트(S2)가 배치될 수 있다. 상기 제 2 세그먼트(S2)는 제 2 로컬 워드라인 구조체(LWLS2), 제 2 메모리 요소(155), 및 제 2 수직 전극(165)을 포함할 수 있다.
상기 제 1 세그먼트(S1) 상에 상기 제 2 로컬 워드라인 구조체(LWLS2)가 배치될 수 있다. 상기 제 2 로컬 워드라인 구조체(LWLS2)는 제2 절연 패턴들(190)을 개재하여 적층된 제 2 수평 전극들(180)을 포함한다. 즉, 상기 제 2 수평 전극들(180) 및 상기 제 2 절연 패턴들(190)은 교대로 그리고 반복적으로 적층될 수 있다. 상기 제 2 수평 전극들(180)의 적층 개수는 2n 개(n은 자연수)일 수 있으며, 적층된 상기 제 2 수평 전극들(180)은 상기 제 2 절연 패턴(190)에 의해 서로 수직적으로 분리될 수 있다. 상기 제 2 수평 전극들(180) 및 상기 제 2 절연 패턴들(190)의 물질은 상기 제 1 수평 전극들(130) 및 상기 제 1 절연 패턴들(140)에서 설명한 바와 같다. 상기 제 2 수평 전극들(180)은 워드 라인일 수 있다.
상기 제 2 로컬 워드라인 구조체(LWLS2)를 관통하는 상기 제 2 수직 전극들(165)이 배치될 수 있다. 상기 제 2 수직 전극들(165)은 상기 기판(100)의 상면에 대해 실질적으로 수직한 필라(pillar) 형태일 수 있다. 상기 제 2 수직 전극들(165)의 물질은 상기 제 1 수직 전극들(160)에서 설명한 바와 같다. 상기 제 2 수직 전극들(165)은 로컬 비트 라인(도 2의 LBL)일 수 있다.
상기 제 2 수직 전극들(165)과 제 2 워드라인 구조체들(LWLS2) 사이에 제 2 메모리 요소(155)가 개재될 수 있다. 상기 제 2 메모리 요소(155)는 일례로, 가변 저항 물질을 포함할 수 있다. 상기 제 2 메모리 요소(155)는 그 양단에 인가된 소정 전압에 의해서 가역적으로 명확하게 구별되는 적어도 두 가지 저항 상태 사이에서 스위칭되는 물질일 수 있다. 상기 제 2 메모리 요소(155)의 물질은 상기 제 1 메모리 요소(150)에서 설명한 바와 같다.
본 실시예에서, 상기 제 1 세그먼트(S1)와 상기 제 2 세그먼트(S2) 사이에 상기 제 1 및 제 2 수직 전극들(160, 165)을 연결하는 반도체 패턴(170)이 개재된다. 상기 반도체 패턴(170) 및 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)은 트랜지스터를 구성한다. 즉, 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)은 게이트 패턴일 수 있으며, 이를 포함하는 트랜지스터의 채널 영역은 상기 반도체 패턴(170) 내에 정의됨으로써, 트랜지스터로 동작할 수 있다. 이로써, 복수개의 세그먼트들이 적층됨에 따라 발생하는 누설 전류는 상기 반도체 패턴(170) 및 상기 게이트 패턴(135)으로 구성된 트랜지스터에 의해 제어될 수 있으며, 그에 따라 반도체 메모리 장치의 신뢰성이 향상될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도로서, 두 개의 메모리 블록들이 적층된 반도체 메모리 장치의 단면도이다.
도 4에 도시된 반도체 메모리 장치에서, 도 3에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 실시예에서는 도 3의 실시예와 달리 수직적 관점에서, 기판(100)과 비트라인 선택 트랜지스터들(BST) 사이에 제 1 및 제 2 로컬 워드라인 구조체들(LWLS1, LWLS2)이 배치된다.
제 1 및 제 2 수직 전극들(160, 165)은 도 3에 도시된 것처럼, 상기 제 1 및 제 2 로컬 워드라인 구조체들(LWLS1, LWLS2)을 관통할 수 있다. 상기 제 1 및 제 2 수직 전극들(160, 165)과 상기 제 1 및 제 2 로컬 워드라인 구조체들(LWLS1, LWLS2) 사이에는 제 1 및 제 2 메모리 요소들(150, 155)이 개재될 수 있으며, 상기 제 1 메모리 요소(150)는 상기 제 1 수직 전극(160)의 하부면으로 연장될 수 있다. 상기 제 2 수직 전극들(165) 각각의 상부면에는 비트라인 패드 패턴(125)가 배치될 수 있으나, 다른 실시예에서는 생략될 수 있다.
상기 비트라인 패드 패턴(125) 상에 비트라인 선택 트랜지스터들(BST)이 형성될 수 있다. 하나의 상기 비트라인 선택 트랜지스터(BST)는, 도 3을 참조하여 설명한 것처럼, 글로벌 비트라인들(GBL)을 가로지르는 게이트 패턴(113), 상기 게이트 패턴(113)을 관통하여 상기 비트라인 패드 패턴(125)과 접촉되는 적어도 하나의 수직 채널 필라(117)를 포함할 수 있다. 상기 수직 채널 필라(117)와 상기 게이트 패턴(113) 사이에는 게이트 절연막(115)이 개재될 수 있다.
수직 채널 필라(117)의 상부면에 글로벌 비트라인(GBL)이 배치될 수 있다. 상기 글로벌 비트라인(GBL)은 상기 제 1 및 제 2 로컬 워드라인 구조체들(LWLS1, LWLS2)을 가로지를 수 있다. 이 실시예에서, 상기 글로벌 비트라인들(GBL)은 상기 층간 절연막(120) 상의 도전막을 패터닝하여 형성된 도전 패턴일 수 있다.
상기 제 1 수직 전극(160) 상에 반도체 패턴(170)이 배치된다. 상기 반도체 패턴(170)은 상기 제 1 수직 전극(160) 상에 배치되어 상기 제 1 수직 전극(160) 및 제 2 수직 전극(165)과 접하도록 형성된다.
상기 반도체 패턴(170)은 수직적 관점에서, 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상부 수평 전극(135)이 배치된 높이에 배치된다. 즉, 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상부 수평 전극(135)은 수직적 관점에서, 상기 반도체 패턴(170)의 상부면 및 하부면 사이의 높이에 배치된다.
상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상부 수평 전극(135)은 게이트 패턴일 수 있다. 이로써, 상기 제1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135) 및 상기 반도체 패턴(170)은 트랜지스터를 구성할 수 있다. 즉, 상기 제1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)은 게이트 전극이고, 상기 게이트 전극을 포함하는 상기 트랜지스터의 채널 영역은 상기 반도체 패턴(170) 내에 정의될 수 있다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 5 내지 도 12는 도 3의 제 1 세그먼트(S1) 및 제 2 세그먼트(S2)를 확대한 단면도들이다.
도 5를 참조하면, 제 1 로컬 워드라인 구조체(LWLS1)을 형성한다. 상기 제 1 로컬 워드라인 구조체(LWLS1)를 형성하는 것은 교대로 그리고 반복적으로 제 1 수평 전극들(130) 및 절연 패턴들(140)을 적층하는 단계를 포함할 수 있다. 이 후, 적층된 상기 제 1 수평 전극들(130) 및 상기 절연 패턴들(140)을 식각하여, 이들을 수직하게 관통하는 제 1 수직 홀(145)을 형성할 수 있다.
상기 제 1 수직 홀(145) 내에 제 1 메모리 요소(150)를 형성할 수 있다. 상기 제 1 메모리 요소(150)는 상기 제 1 수직 홀(145)의 측벽을 따라 컨포멀하게 형성될 수 있다. 상기 제 1 메모리 요소(150)는 증착 공정으로 형성될 수 있으며, 일례로 PVD, CVD, 또는 AVD 방법 등으로 형성될 수 있다. 상기 제 1 메모리 요소 박막(150)는 저항 가변 물질을 포함할 수 있다.
상기 제 1 메모리 요소(150)가 형성된 상기 제 1 수직 홀(145) 내부를 채우는 제 1 수직 전극(160)을 형성할 수 있다. 상기 제 1 수직 전극(160)은 증착 공정, 예를 들어 PVD, CVD, 또는 AVD 방법으로 형성될 수 있다. 이로써, 상기 제 1 로컬 워드라인 구조체(LWLS1), 상기 제 1 메모리 요소(150), 및 상기 제 1 수직 전극(160)을 포함하는 제 1 세그먼트(S1)를 형성할 수 있다.
도 6을 참조하면, 상기 제 1 수직 홀(145) 내의 상기 제 1 수직 전극(160)을 식각하여, 상기 제 1 수직 전극(160)의 상부면을 일부 제거할 수 있다. 일례로, 상기 제 1 수직 전극(160)의 상부면은 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)의 하부면보다 낮게 형성될 수 있다. 이로써, 상기 제 1 수직 전극(160) 상에 반도체 패턴 영역(165)을 형성할 수 있다.
도 7을 참조하면, 상기 반도체 패턴 영역(도 6의 165) 내에 반도체 물질을 증착할 수 있다. 상기 반도체 물질은 언도프트 실리콘(undoped Si), 도핑된 실리콘(doped Si), 및 실리콘 게르마늄(Si-Ge) 중 적어도 하나를 포함할 수 있다. 상기 반도체 물질을 증착한 후 평탄화 공정을 수행하여 반도체 패턴(170)을 형성할 수 있다. 일례로, 상기 반도체 패턴(170)의 상부면은 상기 제 1 로컬 워드라인 구조체(LWLS1)의 상부면과 동일한 높이로 형성될 수 있다.
도 8을 참조하면, 상기 반도체 패턴(170)이 형성된 상기 제 1 로컬 워드라인 구조체(LWLS1) 상에 제 2 로컬 워드라인 구조체(LWLS2)가 형성될 수 있다. 상기 제 2 로컬 워드라인 구조체(LWLS2)를 형성하는 것은 교대로 그리고 반복적으로 제 2 수평 전극들(180) 및 제 2 절연 패턴들(190)을 적층하는 단계를 포함할 수 있다.
도 9를 참조하면, 적층된 상기 제 2 수평 전극들(180) 및 상기 제 2 절연 패턴들(190)을 식각하여, 이들을 수직하게 관통하는 제 2 수직 홀(185)을 형성할 수 있다. 일례로, 상기 제 2 수직 홀(185)은 상기 제 1 수직 홀(145)의 상부면에 형성되어, 상기 제 1 메모리 요소(150) 및 상기 반도체 패턴(170)을 노출시킬 수 있다.
도 10을 참조하면, 상기 제 2 수직 홀(185) 내에 제 2 메모리 요소 (155)를 형성할 수 있다. 상기 제 2 메모리 요소(155)는 상기 제 2 수직 홀(185)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있다. 상기 제 2 메모리 요소(155)는 증착 공정으로 형성될 수 있으며, 일례로 PVD, CVD, 또는 AVD 방법 등으로 형성될 수 있다. 상기 제 2 메모리 요소(155)는 가변 저항 물질을 포함할 수 있다.
상기 제 2 메모리 요소(155)가 형성된 상기 제 2 수직 홀(185) 내에 스페이서(158)를 더 형성할 수 있다. 상기 스페이서(158)는 상기 제 2 수직 홀(185) 내부에 증착하여, 상기 제 2 메모리 요소 박막(157)의 측벽에 형성될 수 있다.
도 11을 참조하면, 상기 제 2 수직 홀(185) 내에 리세스(175)를 형성할 수 있다. 상기 리세스(175)는 상기 스페이서(158)를 따라 상기 제 2 메모리 요소(155)의 바닥면을 식각하여 형성될 수 있다. 상기 리세스(175)는 상기 반도체 패턴(170)의 상부면이 노출되도록 형성될 수 있다. 일례로, 상기 리세스 (175)를 형성하는 것은 건식 식각 공정을 이용할 수 있으며, 도시된 바와 달리 상기 리세스(175)의 하부면이 상부면보다 좁게 형성될 수도 있다. 이 후, 상기 스페이서(158)을 제거하는 과정이 수행될 수 있다.
도 12를 참조하면, 상기 리세스(175)가 형성된 상기 제 2 수직 홀(185)의 내부를 채우는 제 2 수직 전극(165)을 형성할 수 있다. 상기 제 2 수직 전극(165)은 상기 반도체 패턴(170)과 접하여 형성될 수 있다. 상기 제 1 수직 전극(165)은 증착 공정, 예를 들어 PVD, CVD, 또는 AVD 방법으로 형성될 수 있다. 이로써, 상기 제 2 로컬 워드라인 구조체(LWLS2), 상기 제 2 메모리 요소(155), 및 상기 제 2 수직 전극(165)을 포함하는 제 2 세그먼트(S2)를 형성할 수 있다.
본 실시예에서, 상기 제 1 세그먼트(S1)와 상기 제 2 세그먼트(S2) 사이에 상기 제 1 및 제 2 수직 전극들(160, 165)을 연결하는 반도체 패턴(170)이 개재된다. 상기 반도체 패턴(170) 및 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)은 트랜지스터를 구성한다. 즉, 상기 제 1 로컬 워드라인 구조체(LWLS1)의 최상위 수평 전극(135)은 게이트 패턴일 수 있으며, 이를 포함하는 트랜지스터의 채널 영역은 상기 반도체 패턴(170) 내에 정의됨으로써, 트랜지스터로 동작할 수 있다. 이로써, 복수개의 세그먼트들이 적층됨에 따라 발생하는 누설 전류는 상기 반도체 패턴(170) 및 상기 게이트 패턴(135)으로 구성된 트랜지스터에 의해 제어될 수 있으며, 그에 따라 반도체 메모리 장치의 신뢰성이 향상될 수 있다.
상술된 실시예들에 따른 반도체 메모리 장치는 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 메모리 장치가 실장된 패키지는 반도체 메모리 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 메모리 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 메모리 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 메모리 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 메모리 장치(1130)는 도 1 내지 도 12를 참조하여 설명된 실시예들의 반도체 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 메모리 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 또한, 메모리 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 메모리 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 메모리 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 메모리 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 배치된 제1 수평 전극들, 상기 제1 수평 전극들을 수직하게 가로지르는 제1 수직 전극들, 및 상기 제1 수평 전극들과 상기 제1 수직 전극들 사이에 개재된 제1 메모리 요소를 포함하는 제1 세그먼트;
    상기 제1 세그먼트 상에 배치된 제2 수평 전극들, 상기 제2 수평 전극들을 수직하게 가로지르는 제2 수직 전극들, 및 상기 제2 수평 전극들과 상기 제2 수직 전극들 사이에 개재된 제2 메모리 요소를 포함하는 제2 세그먼트;
    상기 제1 및 제2 세그먼트들 사이에 배치되고, 상기 제1 및 제2 수직 전극들 사이에 개재된 제1 반도체 패턴을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 수평 전극들 각각은, 교대로 그리고 반복적으로 상기 제1 및 제2 수평 전극들 사이에 개재된 절연 패턴들을 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 세그먼트의 최상위 수평 전극 및 상기 제1 반도체 패턴은 트랜지스터를 구성하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 세그먼트의 최상위 수평 전극은 게이트 패턴이고, 상기 게이트 패턴을 포함하는 상기 트랜지스터의 채널 영역은 상기 제1 반도체 패턴 내에 정의된 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 수직 전극의 상부면은 상기 제1 세그먼트의 최상위 수평 전극의 하부면보다 낮은 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 메모리 요소는 가변 저항 물질을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 반도체 패턴은 언도프트 실리콘(undoped Si), 도핑된 실리콘(doped Si), 및 실리콘 게르마늄(Si-Ge) 중 적어도 하나를 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제2 수직 전극 상에 배치된 제2 반도체 패턴; 및
    상기 제2 세그먼트 상에 배치된 제3 수평 전극들, 상기 제3 수평 전극들을 수직하게 가로지르는 제3 수직 전극들, 및 상기 제3 수평 전극들과 상기 제3 수직 전극들 사이에 개재된 제3 메모리 요소를 포함하는 제3 세그먼트를 더 포함하는 반도체 메모리 장치.
  9. 기판 상에 수평 전극 및 절연 패턴을 교대로 그리고 반복적으로 포함하는 제1 적층 구조체를 형성하는 단계;
    상기 제1 적층 구조체를 관통하는 제1 수직 홀을 형성하는 단계;
    상기 제1 수직 홀 내에 제1 가변 저항 패턴 및 제1 수직 전극을 형성하는 단계;
    상기 제1 수직 전극의 상부면이 상기 제1 적층 구조체의 최상부 수평 전극의 하부면보다 낮도록 식각하는 단계;
    상기 제1 수직 전극 상에 반도체 패턴을 형성하는 단계;
    상기 제1 적층 구조체 상에 수평 전극 및 절연 패턴을 교대로 그리고 반복적으로 포함하는 제2 적층 게이트 구조체를 형성하는 단계;
    상기 제2 적층 구조체를 관통하는 제2 수직 홀을 형성하는 단계; 및
    상기 제2 수직 홀 내에 제2 가변 저항 패턴 및 제2 수직 전극을 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
  10. 제 9 항에 있어서,
    상기 제2 수직 전극을 형성하는 단계는,
    상기 제2 수직 홀을 식각하여 상기 반도체 패턴을 노출시키는 단계 및 상기 반도체 패턴과 접하도록 상기 제2 수직 전극을 증착하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
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KR20150059114A (ko) * 2013-11-19 2015-05-29 삼성전자주식회사 메모리 장치

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