KR101965614B1 - 반도체 메모리 장치 - Google Patents
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Abstract
3차원 구조의 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 셀 어레이 영역 및 주변 회로 영역을 구비하는 기판, 기판 상에 적층된 복수의 배선 패턴들을 포함하는 배선 구조체를 포함하되, 상기 배선 패턴들 각각은 상기 셀 어레이 영역에 배치되는 복수의 배선부들, 상기 주변 회로 영역에 배치되어 상기 배선부들을 수평적으로 연결하는 연결 패드부, 및 상기 연결 패드부로부터 수평적으로 돌출된 콘택 패드부를 포함하며, 상기 배선 구조체의 상기 콘택 패드부들은 셀 어레이 영역으로부터 실질적으로 동일한 수평적 거리에 배치될 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 3차원으로 배열된 메모리 셀들을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 디지털 데이터들을 저장할 수 있다. 전자 산업 및 반도체 산업이 고도로 발전함에 따라, 반도체 메모리 장치의 고집적화에 대한 요구가 점점 증가되고 있다. 예를 들어, 랩톱(laptop) 컴퓨터, 휴대폰, 디지털 카메라 또는 MP3 플레이어 등의 휴대용 전자 제품이 발전함으로써, 더욱 많은 데이터를 저장할 수 있는 반도체 메모리 장치가 요구되고 있다.
일반적으로, 반도체 메모리 장치의 고집적화를 위하여, 소자를 구성하는 미세 패턴들의 최소 선폭을 감소시킬 수 있다. 미세 패턴의 최소 선폭을 2차원적으로 감소시킴으로써, 제한된 면적 내에서 보다 많은 메모리 셀들을 집적시킬 수 있다. 하지만, 최소 선폭을 감소시키는 방법은 여러가지 요인들(ex, 포토리소그래피 공정의 한계 등)에 의하여 한계에 다다르고 있다. 이에 따라, 최근에 반도체 메모리 장치의 고집적화를 위한 다른 방안들에 대한 연구들이 활발히 진행되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 3차원 구조의 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 과제들은 상술된 과제들에 제한되지 않는다. 여기에서 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 셀 어레이 영역 및 주변 회로 영역을 구비하는 기판, 기판 상에 적층된 복수의 배선 패턴들을 포함하는 배선 구조체를 포함하되, 상기 배선 패턴들 각각은 상기 셀 어레이 영역에 배치되는 복수의 배선부들, 상기 주변 회로 영역에 배치되어 상기 배선부들을 수평적으로 연결하는 연결 패드부, 및 상기 연결 패드부로부터 수평적으로 돌출된 콘택 패드부를 포함하며, 상기 배선 구조체의 상기 콘택 패드부들은 셀 어레이 영역으로부터 실질적으로 동일한 수평적 거리에 배치될 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 셀 어레이 영역의 기판 상에 배치된 복수의 수직 셀 그룹들로서, 수직 셀 그룹들 각각은 기판 상에 적층된 복수의 로컬 비트라인들, 로컬 비트라인들의 제 1 측벽들을 가로지르는 제 1 수직 워드라인들, 로컬 비트라인들의 제 2 측벽들을 가로지르는 제 2 수직 워드라인들, 로컬 비트라인들과 제 1 수직 워드라인들 사이에 개재된 제 1 메모리 요소들, 및 로컬 비트라인들과 제 2 수직 워드라인들 사이에 개재된 제 2 메모리 요소들을 포함하는 것, 주변 회로 영역의 기판 상에 배치되며, 수직 셀 그룹들 각각에 연결된 수직 셀 그룹 선택부들, 및 주변 회로 영역의 기판 상에 배치되며, 수직 셀 그룹 선택부들에 공통으로 연결되는 메모리 블록 선택부를 포함한다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 수직적으로 동일한 높이에 위치하는 배선부들을 연결하는 연결 패드부와, 연결 패드부에서 돌출된 콘택 패드부를 포함하는 배선 패턴들이 수직적으로 적층될 수 있다. 이러한 배선 패턴들을 적층할 때, 콘택 패드부들의 면적은 기판으로부터 수직적 거리가 증가할수록 감소될 수 있다. 그리고, 콘택 패드부들이 셀 어레이 영역에서 실질적으로 동일한 거리에 배치되도록 배선 패턴들이 적층될 수 있다. 즉, 배선부들의 장축 방향에 수직하도록 콘택 패드부들이 배열될 수 있다. 그러므로, 배선 패턴들의 적층 수가 증가함에 따라, 콘택 패드부들이 차지하는 면적이 증가되는 것을 방지할 수 있다.
나아가, 본 발명의 실시예들에 따른 반도체 메모리 장치는 로컬 비트라인들을 공유하는 제 1 및 제 2 메모리 셀들을 포함하는 수직 셀 그룹들을 선택하는 수직 셀 그룹 선택부들과, 메모리 블록들을 블록 선택부를 포함할 수 있다. 따라서, 3차원 구조로 배열된 메모리 셀들 중 선택되지 않은 메모리 셀들을 통한 누설전류를 줄일 수 있다. 따라서, 3차원 반도체 메모리 장치의 집적도 및 신뢰성을 함께 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 블록들을 간략히 보여주는 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 메모리 셀 어레이의 일부를 나타내는 회로도이다.
도 6는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 메모리 셀 어레이의 일부를 나타내는 평면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치에서 하나의 메모리 셀을 선택하는 방법을 설명하기 위한 개략 회로도이다.
도 8a는 본 발명의 제 1 실시예에 따른 메모리 셀 어레이를 나타내는 사시도이다.
도 8b는 도 8a에 도시된 메모리 셀 어레이의 평면도이다.
도 8c는 도 8a에 도시된 메모리 셀 어레이의 단면도로서, 도 8b의 I-I'선을 따라 자른 단면이다.
도 9a는 본 발명의 제 2 실시예에 따른 메모리 셀 어레이를 나타내는 사시도이다.
도 9b는 도 9a에 도시된 메모리 셀 어레이의 평면도이다.
도 9c는 도 9a에 도시된 메모리 셀 어레이의 단면도로서, 도 9b의 I-I' 선을 따라 자른 단면이다.
도 10a는 본 발명의 제 3 실시예에 따른 메모리 셀 어레이를 나타내는 사시도이다.
도 10b는 도 10a에 도시된 메모리 셀 어레이의 평면도이다.
도 10c는 도 10a에 도시된 메모리 셀 어레이의 단면도로서, 도 10b의 I-I'선을 따라 자른 단면이다.
도 11은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치에서, 수직 셀 그룹 선택부를 설명하기 위한 사시도이다
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치에서, 적층된 배선 패턴들의 패드 구조를 설명하기 위한 사시도 및 평면도이다.
도 15 및 도 16은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리 블록들의 배치구조를 설명하기 위한 평면도들이다.
도 17은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다.
도 18은 도 17에 도시된 메모리 블록의 평면도이다.
도 19는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다.
도 20은 도 19에 도시된 메모리 블록의 평면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 블록들을 간략히 보여주는 사시도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 메모리 셀 어레이의 일부를 나타내는 회로도이다.
도 6는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 메모리 셀 어레이의 일부를 나타내는 평면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치에서 하나의 메모리 셀을 선택하는 방법을 설명하기 위한 개략 회로도이다.
도 8a는 본 발명의 제 1 실시예에 따른 메모리 셀 어레이를 나타내는 사시도이다.
도 8b는 도 8a에 도시된 메모리 셀 어레이의 평면도이다.
도 8c는 도 8a에 도시된 메모리 셀 어레이의 단면도로서, 도 8b의 I-I'선을 따라 자른 단면이다.
도 9a는 본 발명의 제 2 실시예에 따른 메모리 셀 어레이를 나타내는 사시도이다.
도 9b는 도 9a에 도시된 메모리 셀 어레이의 평면도이다.
도 9c는 도 9a에 도시된 메모리 셀 어레이의 단면도로서, 도 9b의 I-I' 선을 따라 자른 단면이다.
도 10a는 본 발명의 제 3 실시예에 따른 메모리 셀 어레이를 나타내는 사시도이다.
도 10b는 도 10a에 도시된 메모리 셀 어레이의 평면도이다.
도 10c는 도 10a에 도시된 메모리 셀 어레이의 단면도로서, 도 10b의 I-I'선을 따라 자른 단면이다.
도 11은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치에서, 수직 셀 그룹 선택부를 설명하기 위한 사시도이다
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치에서, 적층된 배선 패턴들의 패드 구조를 설명하기 위한 사시도 및 평면도이다.
도 15 및 도 16은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리 블록들의 배치구조를 설명하기 위한 평면도들이다.
도 17은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다.
도 18은 도 17에 도시된 메모리 블록의 평면도이다.
도 19는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다.
도 20은 도 19에 도시된 메모리 블록의 평면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 복수의 메모리 블록들(BLK0~BLKn), 블록 선택 라인 디코더(1), 워드 라인 디코더(2), 수직 선택 라인 디코더(3), 비트 라인 디코더(4), 센스 앰프 및 페이지 버퍼(5), 및 제어 회로(미도시)를 포함할 수 있다.
메모리 블록들(BLK0~BLKn) 각각은 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 블록 선택부, 수직 셀 그룹 선택부를 포함할 수 있다.
블록 선택 라인 디코더(1)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호를 메모리 블록들(BLK0~BLKn)에 제공하여 복수의 메모리 블록들(BLK0~BLKn) 중 하나를 선택한다.
워드 라인 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여, 워드라인들 중 어느 하나를 선택한다. 워드라인 디코더(2)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn 중 하나)의 워드라인들에 데이터 정보를 제공한다.
수직 선택 라인 디코더(3)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 수직 셀 그룹 선택 신호를 선택된 메모리 블록들(BLK0~BLKn 중 하나)에 제공하여 복수의 수직 선택 라인들 중 하나를 선택한다. 이에 따라, 선택된 메모리 블록(BLK0~BLKn 중 하나) 내의 수직 셀 그룹들 중 어느 하나가 선택될 수 있다.
비트 라인 디코더(4)는 외부에서 입력된 어드레스를 디코딩하여, 글로벌 비트라인들 중 어느 하나를 선택한다. 비트 라인 디코더(4)는 복수 개의 메모리 블록들(BLK0~BLKn)에 공통으로 연결되며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK0~BLKn)의 로컬 비트 라인들에 데이터 정보를 제공한다.
센스 앰프 및 페이지 버퍼(5)는 글로벌 비트 라인들을 통해 메모리 셀 어레이(110)에 연결된다. 센스 앰프 및 페이지 버퍼(5)는 외부와 데이터를 교환하도록 구성된다. 센스 앰프 및 페이지 버퍼(5)는 제어 로직(미도시)의 제어에 응답하여 동작한다.
제어 회로(미도시)는 블록 선택 라인 디코더(1), 워드 라인 디코더(2), 수직 선택 라인 디코더(3), 및 비트 라인 디코더(4)의 동작을 제어한다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 블록들을 간략히 보여주는 사시도이다.
도 2를 참조하면, 메모리 블록들(BLK1~BLKn)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 복수의 메모리 블록들(BLK1~BLKn)은 도 1에 도시된 블록 선택 라인 디코더(1), 워드 라인 디코더(2), 수직 선택 라인 디코더(3), 비트 라인 디코더(4)를 공유할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3을 참조하면, 각각의 메모리 블록(BLK)은 메모리 셀 어레이(110), 복수의 수직 셀 그룹 선택부들(vertical cell group select part; 120), 및 메모리 블록 선택부(memory block selection part; 130)를 포함할 수 있다
도 4를 참조하면, 메모리 셀 어레이(110)는 제 1 및 제 2 수직 워드라인들(VWL1, VWL2), 제 1 및 제 2 수평 워드라인들(HWL1, HWL2), 로컬 비트라인들(LBL1~LBL4), 및 3차원적으로 배열된 복수의 메모리 셀들(MC1, MC2)을 포함한다.
실시예들에 따르면, 메모리 셀 어레이(110)는 소정 개수의 메모리 셀들로 구성된 복수의 수직 셀 그룹들(VCG)을 포함할 수 있다. 수직 셀 그룹들(VCG) 각각은 제 1 수직 워드라인들(VWL1)과 로컬 비트라인들(LBL1~LBL4) 사이에 연결된 복수의 제 1 메모리 셀들(MC1)과, 제 2 수직 워드라인들(VWL2)과 로컬 비트라인들(LBL1~LBL4) 사이에 연결된 복수의 제 2 메모리 셀들(MC2)을 포함한다. 복수의 수직 셀 그룹들(VCG)은 제 2 방향(D2)으로 서로 이격되어 배열될 수 있으며, 각각의 수직 셀 그룹(VCG)에서 제 1 및 제 2 메모리 셀들(MC1, MC2)은 제 1 방향(D1) 및 제 3 방향(D3)으로 배열될 수 있다. 즉, 반도체 메모리 소자에서 복수의 수직 셀 그룹들(VCG)을 통해 제 1 및 제 2 메모리 셀들(MC1, MC2)이 3차원적으로 배열될 수 있다.
보다 상세하게, 수직 셀 그룹들(VCG) 각각은 제 1 방향(D1)으로 나란히 연장되며 제 3 방향(D3)으로 이격되어 배열된 복수의 로컬 비트라인들(LBL1~LBL4)과, 제 3 방향(D3)으로 나란히 연장되며 제 1 방향(D1)으로 이격되어 배열되는 복수의 제 1 수직 워드라인들(VWL1)을 포함한다. 이에 더하여, 수직 셀 그룹들(VCG) 각각은 제 3 방향(D3)으로 나란히 연장되며 제 1 방향(D1)으로 이격되어 배열되는 복수의 제 2 수직 워드라인들(VWL2)을 더 포함한다.
하나의 수직 셀 그룹(VCG) 내에서, 로컬 비트라인들(LBL1~LBL4)은 제 1 및 제 2 방향(D1, D2)에 대해 수직인 제 3 방향(D3)으로 서로 이격되어 배열될 수 있다. 그리고, 제 1 수직 워드라인들(VWL1)은 로컬 비트라인들(LBL1~LBL4)의 제 1 측에 배치되며, 제 1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제 2 수직 워드라인들(VWL2)은 로컬 비트라인들(LBL1~LBL4)의 제 2 측에서 제 1 방향(D1)으로 서로 이격되어 배열될 수 있다.
하나의 수직 셀 그룹(VCG) 내에서, 로컬 비트라인들(LBL1~LBL4)과 제 1 수직 워드라인들(VWL1)의 교차점들에 제 1 메모리 셀들(MC1)이 배치된다. 로컬 비트라인들(LBL1~LBL4)과 제 2 수직 워드라인들(VWL2)의 교차점들에 제 2 메모리 셀들(MC2)이 배치된다. 제 1 및 제 2 메모리 셀들(MC1, MC2)은 하나의 로컬 비트라인을 공유한다. 제 1 및 제 2 메모리 셀들(MC1, MC2)의 배열은 각 데이터 저장 요소에 접근하기 위한 선택 소자를 요구하지 않는 교점 메모리 어레이(cross point memory array)일 수 있다.
실시예들에 따르면, 제 1 및 제 2 메모리 셀들(MC1, MC2) 각각은 하나의 저항성 메모리 요소(resistive memory element)로 구성될 수 있다. 저항성 메모리 요소는 그 양단에 인가되는 소정 전압에 의해서 가역적으로 명확하게 구별되는 적어도 두 가지 저항 상태 사이에서 스위칭되는 물질을 포함할 수 있다. 즉, 저항성 메모리 요소는 2가지의 안정한 저항성 상태(고저항 상태 및 저저항 상태)를 갖는 물질을 포함할 수 있다. 예를 들어, 저항성 메모리 요소는 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 상변화 물질(phase-change material), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
나아가, 실시예들에 따르면, 메모리 셀 어레이(110)는 제 2 방향(D2)으로 나란히 연장되며, 제 1 방향(D1)으로 이격되어 교대로 배열되는 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)을 포함한다. 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)은 복수의 수직 셀 그룹들(VCG)에 공통으로 연결될 수 있다. 또한, 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)은 워드 라인 디코더(도 1의 2 참조)에 연결될 수 있다. 서로 다른 수직 셀 그룹들(VCG) 내의 제 1 수직 워드라인들(VWL1)이 하나의 제 1 수평 워드라인(HWL1)에 공통으로 연결될 수 있다. 서로 다른 수직 셀 그룹들(VCG) 내의 제 2 수직 워드라인들(VWL2)이 하나의 제 2 수평 워드라인(HWL2)에 공통으로 연결될 수 있다. 복수의 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)은 서로 전기적으로 분리될 수 있다. 즉, 하나의 수직 셀 그룹(VCG)을 구성하는 제 1 및 제 2 수직 워드라인들(VWL1, VWL2)은 서로 전기적으로 분리될 수 있다.
도 3 및 도 4를 참조하면, 복수의 수직 셀 그룹들(VCG) 각각은 수직 셀 그룹 선택부(120)와 연결될 수 있다. 상세하게, 수직 셀 그룹들(VCG) 각각의 로컬 비트라인들(LBL1~LBL4)은 수직 셀 그룹 선택부(120) 및 메모리 블록 선택부(130)에 의해 글로벌 비트라인들(GBL)에 각각 커플링된다. 복수의 수직 셀 그룹들(VCG)은 메모리 블록 선택부(130) 및 글로벌 비트라인들(GBL)을 공유할 수 있다. 글로벌 비트라인들(GBL)은 제 1 방향(D1)으로 나란히 연장될 수 있다. 글로벌 비트라인들(GBL)은 복수의 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 센스 앰프 및 페이지 버퍼(도 1의 5 참조)에 연결될 수 있다.
수직 셀 그룹 선택부들(vertical string selection part; 120)은 도 3에 도시된 바와 같이, 메모리 셀 어레이(110)와 메모리 블록 선택부(130) 사이에 배치된다. 일 실시예에 따르면, 하나의 메모리 블록(BLK) 내에서 수직 셀 그룹 선택부(120)는 수직 셀 그룹들(VCG) 각각에 대응하여 배치된다. 수직 셀 그룹 선택부들(120)은 메모리 블록 선택부(130)를 수직 셀 그룹들(VCG) 중 어느 하나에 연결한다. 수직 셀 그룹 선택부들(120) 각각에 수직 선택 라인(VSL)이 연결된다. 수직 선택 라인들(VSL)은 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 수직 선택 라인들(VSL)은 복수의 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 수직 선택 라인 디코더(도 1의 4 참조)에 연결될 수 있다. 즉, 수직 셀 그룹 선택부들(120)은 수직 셀 그룹 선택 신호에 따라 수직 셀 그룹들(VCG) 중 어느 하나를 선택한다.
각각의 수직 셀 그룹 선택부(120)는 복수의 수직 셀 그룹 선택 트랜지스터들(VCST)을 포함한다. 수직 셀 그룹 선택 트랜지스터들(VCST)은 블록 선택 트랜지스터들(BST)과 로컬 비트라인들(LBL1~LBL4) 사이에 직렬 연결될 수 있다. 그리고, 수직 셀 그룹 선택 트랜지스터들(VCST)의 게이트 전극들은 수직 선택 라인(VSL)에 공통으로 연결될 수 있다.
메모리 블록 선택부(130)는 글로벌 비트 라인들(GBL)과 수직 셀 그룹 선택부들(120) 사이에 배치된다. 각 메모리 블록들(BLK) 내에서 복수의 수직 셀 그룹 선택부들(120)은 하나의 메모리 블록 선택부(130)를 공유한다.
메모리 블록 선택부(130)는 글로벌 비트라인들(GBL)을 수직 셀 그룹 선택부들(120) 중 어느 하나와 연결한다. 메모리 블록 선택부(130)는 글로벌 비트라인들(GBL) 각각에 대응되는 복수의 블록 선택 트랜지스터들(BST)을 포함한다. 블록 선택 트랜지스터들(BST) 각각은 수직 셀 그룹 선택 트랜지스터(VCST)와 직렬 연결된다. 블록 선택 트랜지스터들(BST)의 게이트 전극들은 블록 선택 라인(BSL)에 공통으로 연결된다. 메모리 블록 선택부(130)는 블록 선택 라인 디코더(도 1의 1 참조)와 연결된 블록 선택 라인(BSL)에 의해 동작이 제어된다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 메모리 셀 어레이의 일부를 나타내는 회로도이다. 도 6는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 메모리 셀 어레이의 일부를 나타내는 평면도이다.
도 5 및 도 6을 참조하면, 본 발명의 실시예들에 따른 메모리 셀 어레이(110)에서, 수직 셀 그룹들(VCG) 각각은 제 1 및 제 2 메모리 셀들(MC1, MC2)을 포함한다. 제 1 메모리 셀(MC1)은 제 1 방향(D1)으로 연장되는 로컬 비트라인(LBL)과, 로컬 비트라인(LBL)을 가로지르며 제 3 방향(D3)으로 연장되는 제 1 수직 워드라인(VWL1), 및 로컬 비트 라인(LBL)과 제 1 수직 워드라인(VWL1) 사이의 데이터 저장 요소(DS)로 구성된다. 제 2 메모리 셀(MC2)은 제 1 방향(D1)으로 연장되는 로컬 비트라인(LBL), 제 1 수직 워드라인(VWL1)과 평행하되 제 2 방향(D2)으로 이격된 제 2 수직 워드라인(VWL2), 및 로컬 비트라인(LBL)과 제 2 수직 워드라인(VWL2) 사이의 데이터 저장 요소(DS)로 구성될 수 있다. 그리고, 본 발명의 실시예들에 따른 메모리 셀 어레이(110)에서, 제 1 수직 워드라인(VWL1)과 제 2 수직 워드라인(VWL2)은 전기적으로 분리되며, 이에 따라, 제 1 및 제 2 메모리 셀들(MC1, MC2)은 각각 독립적으로 선택될 수 있다. 그리고, 제 1 및 제 2 메모리 셀들(MC1, MC2)은 로컬 비트라인(LBL)을 공유한다. 이러한 제 1 및 제 2 메모리 셀들(MC1, MC2)은, 도 4를 참조하여 설명한 수직 셀 그룹들(VCG)을 통해 3차원적 구조로 배열된다. 그러므로 반도체 메모리 장치의 집적도가 보다 증가될 수 있다.
이하, 도 3 및 도 7을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치에서 메모리 셀을 선택하는 방법에 대해 설명한다.
도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치에서 하나의 메모리 셀을 선택하는 방법을 설명하기 위한 개략 회로도이다.
본 발명의 실시예들에 따르면, 블록 선택 라인 디코더(도 1의 1 참조)에서 제공된 블록 선택 신호에 의해, 복수의 메모리 블록들(BLK) 중 어느 하나가 선택될 수 있다. 즉, 도 3을 참조하면, 선택된 메모리 블록(BLK)의 블록 선택 라인(BSL)에 턴온(turn on) 전압이 인가될 수 있다. 이에 따라, 선택된 메모리 블록(BLK)의 블록 선택 트랜지스터들(BST)이 턴온(turn on)되어 글로벌 비트 라인들(GBL)이 수직 셀 그룹 선택부들(120)과 연결될 수 있다.
도 3 및 도 7을 참조하면, 선택된 메모리 블록(BLK) 내에서, 선택하고자 하는 메모리 셀(MC_SEL)을 포함하는 수직 셀 그룹(VCG_SEL)을 선택한다. 즉, 수직 선택 라인들(VSL) 중 어느 하나에 턴온 전압이 인가되어, 수직 셀 그룹 선택부들(120) 중 어느 하나가 선택될 수 있다. 이에 따라, 선택된 수직 셀 그룹 선택부(120)의 수직 셀 그룹 선택 트랜지스터들(VCST)이 턴온되어, 선택된 수직 셀 그룹(VCG_SEL)의 로컬 비트라인들(LBL)과 글로벌 비트 라인들(GBL)이 전기적으로 연결될 수 있다.
이어서, 제 1 및 제 2 수평 워드라인들(HWL1, HWL2) 중 선택된 어느 하나와, 로컬 비트라인들(LBL1~LBL4) 중 선택된 어느 하나에 동작 전압을 인가함에 따라, 선택된 수직 셀 그룹(VCG_SEL) 내에서 로컬 비트라인(LBL3_SEL)을 공유하는 제 1 및 제 2 메모리 셀들(MC1, MC2) 중 하나가 선택될 수 있다.
보다 상세하게, 글로벌 비트라인들(GBL) 중에서 선택된 글로벌 비트라인에 동작 전압(읽기 전압, 쓰기 전압, 소거 전압)이 인가될 수 있다. 선택된 수직 셀 그룹(VCG_SEL)에서, 선택된 글로벌 비트라인과 연결된 로컬 비트라인(LBL3_SEL)에 동작 전압이 인가될 수 있다. 그리고, 수평 워드라인들(HWL1, HWL2) 중에서 선택된 수평 워드라인(HWL1_SEL)에 동작 전압(읽기 전압, 쓰기 전압(셋 또는 리셋 전압), 소거 전압)이 인가될 수 있다. 이에 따라, 선택된 수평 워드라인(HWL1_SEL)에 접속된 복수의 수직 워드라인들(VWL1)에 동작 전압이 인가될 수 있다.
여기서, 선택된 수평 워드라인(HWL1_SEL)에 인가되는 워드라인 전압과 선택된 로컬 비트라인(LBL3_SEL)에 인가되는 비트라인 전압 간의 전압 차이가, 비선택된 워드 라인에 인가되는 워드라인 전압과 비선택된 비트라인에 인가되는 전압 간의 전압차이보다 클 수 있다. 그리고, 선택된 수평 워드라인(HWL1_SEL)에 인가되는 워드라인 전압은 선택된 로컬 비트라인(LBL3_SEL)에 인가되는 비트라인 전압보다 크거나 작을 수 있다. 이와 같이, 선택된 수평 워드라인(HWL1_SEL)과 선택된 로컬 비트라인(LBL3_SEL) 사이의 전압 차이에 의해 선택된 메모리 셀(MC_SEL)의 저항성 메모리 요소는 저항성 상태가 가역적으로 스위칭될 수 있다. 나아가, 선택된 메모리 셀(MC_SEL)의 저항성 메모리 요소가 셋(Set) 상태(데이터 1이 저장된 상태 또는 ON 상태) 또는 리셋(reset) 상태(데이터 0이 저장된 상태 또는 OFF 상태)을 갖도록 수평 워드라인(HWL1_SEL)과 선택된 로컬 비트라인(LBL3_SEL) 사이의 전압 차이가 조절될 수 있다.
실시예들에 따르면, 선택된 수직 셀 그룹(VCG_SEL)에서 선택된 로컬 비트라인(LBL3_SEL)을 공유하는 제 1 및 제 2 메모리 셀들(MC1, MC2)은 서로 다른 수직 워드라인들(VWL1, VWL2)에 연결되어 있으므로, 선택된 수직 워드라인(VWL1_SEL)과 선택된 로컬 비트라인(LBL3_SEL)에 의해 제 1 및 제 2 메모리 셀들(MC1, MC2) 중 하나가 선택될 수 있다.
도 8a는 본 발명의 제 1 실시예에 따른 메모리 셀 어레이를 나타내는 사시도이다. 도 8b는 도 8a에 도시된 메모리 셀 어레이의 평면도이다. 도 8c는 도 8a에 도시된 메모리 셀 어레이의 단면도로서, 도 8b의 I-I'선을 따라 자른 단면이다.
도 8a, 도 8b 및 도 8c를 참조하면, 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
기판(100) 상에는 복수의 로컬 비트라인 구조체들(LBLS)이 배치될 수 있다. 일 실시예에서, 로컬 비트라인 구조체들(LBLS)은 기판(100) 상면을 덮는 절연막(101) 상에 배치될 수 있다.
실시예들에 따르면, 로컬 비트라인 구조체들(LBLS)은 제 1 방향(D1)으로 연장되며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 로컬 비트라인 구조체들(LBLS) 각각은 서로 대향하는 제 1 측벽과 제 2 측벽을 가질 수 있다. 각각의 로컬 비트라인 구조체들(LBLS)은 층간 절연막들(105)을 개재하여 제 3 방향(D3)으로 적층된 복수의 로컬 비트라인들(LBL1~LBL4)을 포함한다. 즉, 제 1 방향(D1)으로 연장되는 로컬 비트라인들(LBL1~LBL4)이 기판(100) 상에 수직적으로 적층될 수 있다. 수직적으로 인접하는 로컬 비트라인들(LBL1~LBL4)은 층간 절연막들(105)에 의해 서로 전기적으로 분리될 수 있다. 로컬 비트라인들(LBL1~LBL4)은 도전 물질로 이루어질 수 있으며, 예를 들어, 불순물이 도핑된 반도체 물질(ex, 실리콘, 게르마늄 또는 실리콘-게르마늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등), 금속실리사이드(ex, 텅스텐실리사이드, 코발트실리사이드 등) 및 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 로컬 비트라인 구조체들(LBLS)의 제 1 측벽에 로컬 비트라인들(LBL1~LBL4)을 가로지르는 제 1 수직 워드라인들(VWL1)이 배치될 수 있다. 제 1 수직 워드라인들(VWL1)은 기판(100)의 상면에 대해 실질적으로 수직하며, 제 1 방향(D1)으로 서로 이격되어 배치된다. 로컬 비트라인 구조체들(LBLS)의 제 2 측벽에 로컬 비트라인들(LBL1~LBL4)을 가로지르는 제 2 수직 워드라인들(VWL2)이 배치될 수 있다. 제 2 수직 워드라인들(VWL2)은 기판(100)의 상면에 대해 실질적으로 수직하며, 제 1 방향(D1)으로 서로 이격되어 배치된다.
이 실시예에 따르면, 제 1 수직 워드라인들(VWL1)과 제 2 수직 워드라인들(VWL2)은, 도 8a 및 도 8b에 도시된 바와 같이, 평면적 관점에서 제 2 방향(D2)으로 번갈아 배치될 수 있다. 다시 말해, 평면적 관점에서, 로컬 비트라인 구조체(LBLS)를 사이에 두고 제 1 및 제 2 수직 워드라인들(VWL1, VWL2)이 서로 대향할 수 있다. 이에 더하여, 제 2 수직 워드라인들(VWL2)은 제 1 수직 워드라인들(VWL1)에 대해 사선 방향에 배치될 수 있다.
나아가, 이 실시예에 따르면, 제 1 및 제 2 수직 워드라인들(VWL1, VWL2)은 로컬 비트라인 구조체(LBLS)의 제 1 측벽과 인접한 일측벽과, 다른 로컬 비트라인 구조체(LBLS)의 제 2 측벽에 인접한 타측벽을 가질 수 있다. 다시 말해, 제 2 방향(D2)에서 제 1 및 제 2 수직 워드라인들(VWL1, VWL2) 각각의 폭은 인접하는 로컬 비트라인 구조체들(LBLS) 간의 간격의 1/2 이상일 수 있다.
이 실시예에 따르면, 로컬 비트라인 구조체들(LBLS) 상에 로컬 비트라인들(LBL1~LBL4)을 가로지르는 복수의 제 1 수평 워드라인들(HWL1)과 복수의 제 2 수평 워드라인들(HWL2)이 배치될 수 있다. 상세하게, 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)은 제 2 방향(D2)으로 나란히 연장되며, 제 1 방향(D1)으로 이격되어 배치된다. 평면적 관점에서, 제 2 수평 워드라인(HWL2)은 인접하는 제 1 수평 워드라인들(HWL1) 사이에 배치된다. 즉, 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)은 제 1 방향(D1)으로 번갈아 배치된다.
실시예들에 따르면, 제 1 수평 워드라인들(HWL1)의 수는 하나의 로컬 비트라인 구조체(LBLS)를 구성하는 로컬 비트라인들(LBL1~LBL4)의 수와 동일할 수 있다. 즉, 제 1 수평 워드라인들(HWL1)의 수는 기판(100) 상에 적층된 로컬 비트라인들(LBL1~LBL4)의 적층수와 동일할 수 있다. 마찬가지로, 제 2 수평 워드라인들(HWL2)의 수는 하나의 로컬 비트라인 구조체(LBLS)를 구성하는 로컬 비트라인들(LBL1~LBL4)의 수와 동일할 수 있다. 나아가, 제 1 수평 워드라인들(HWL1)은 제 2 방향(D2)에서 인접하는 제 1 수직 워드라인들(VWL1)과 제 1 콘택 플러그들(CPL1)을 통해 공통으로 접속될 수 있다. 그리고, 제 2 수평 워드라인들(HWL2)은 제 2 방향(D2)에서 인접하는 제 2 수직 워드라인들(VWL2)과 제 2 콘택 플러그들(CPL2)을 통해 공통으로 접속될 수 있다.
제 1 수평 워드라인들(HWL1)과 제 2 수평 워드라인들(HWL2)은 기판(100)의 상면으로부터 다른 수직적 거리에 배치될 수 있다. 이 실시예에서, 복수의 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)은 서로 전기적으로 분리될 수 있다. 즉, 이에 따라, 제 1 수직 워드라인(VWL1)과 제 2 수직 워드라인(VWL2)은 전기적으로 분리된다. 이 실시예에 따르면, 수직적 관점에서 제 1 수평 워드라인들(HWL1)은 로컬 비트라인 구조체(LBLS)의 상부면과 제 2 수평 워드라인들(HWL2) 사이에 배치될 수 있다.
실시예들에 따르면, 로컬 비트라인들(LBL1~LBL4)과 제 1 및 제 2 수직 워드라인들(VWL1, VWL2) 사이에 데이터 저장막(DSL)이 개재될 수 있다. 데이터 저장막(DSL)은 로컬 비트라인 구조체들(LBLS)의 제 1 및 제 2 측벽들과 상부면들을 덮을 수 있다. 데이터 저장막(DSL)은 그 양단에 인가된 소정 전압에 의해서 가역적으로 명확하게 구별되는 적어도 두 가지 저항 상태 사이에서 스위칭되는 물질로 형성될 수 있다. 예를 들어, 데이터 저장막(DSL)은 페로브스카이트 결정상을 나타내는 절연물질, MOx로 표시되는 절연성 금속 산화물, 또는 이들의 조합으로 이루어진다. 페로브스카이트 결정상을 나타내는 절연 물질은 이른바 ABO3 구조를 가지는 절연물질로서, 특별히 여기에 한정되는 것은 아니며, PbZrTiO3, PrCaMnO3, 칼슘이 도핑된 (Ba, Sr)TiO3, SrZrO3 등을 포함한다. 절연성 금속 산화물 MOx 에서 M은 금속을 가리키며 금속(M)은 전이 금속을 포함한다. 즉, 절연성 금속 산화물(MOx)은 전이금속 산화물 또는 귀금속 산화물이다. 예를 들어, 전이금속으로 특별히 여기에 한정되는 것은 아니며 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 망간(Mn), 크롬(Cr) 등을 포함한다. 전이금속 산화물 또한 리튬, 칼슘, 또는 란타늄 같은 불순물을 함유할 수 있다. 이와 달리, 데이터 저장막(DSL)은 공급되는 열의 온도 및/또는 공급 시간 등에 따라 비저항이 변경되는 상변화 물질을 포함할 수 있다. 예를 들어, 데이터 저장막(DSL)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O 및 N 중에서 선택된 적어도 하나를 포함하는 화합물로 형성될 수 있다. 또 다른 예로, 데이터 저장막(DSL)은 자유층 및 고정층간의 자화방향에 따라 저항값이 변경되는 자기터널접합체(MTJ)를 포함할 수도 있다.
도 9a는 본 발명의 제 2 실시예에 따른 메모리 셀 어레이를 나타내는 사시도이다. 도 9b는 도 9a에 도시된 메모리 셀 어레이의 평면도이다. 도 9c는 도 9a에 도시된 메모리 셀 어레이의 단면도로서, 도 9b의 I-I' 선을 따라 자른 단면이다.
도 9a, 도 9b 및 도 9c에 도시된 반도체 메모리 장치에서, 도 8a, 도 8b 및 도 8c에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 9a, 도 9b 및 도 9c를 참조하면, 로컬 비트라인 구조체들(LBLS)이 제 2 방향(D2)으로 서로 이격되어 기판(100) 상에 배치된다. 제 1 수직 워드라인들(VWL1)이 로컬 비트라인 구조체들(LBLS)의 제 1 측벽들에 배치되며, 제 2 수직 워드라인들(VWL2)이 로컬 비트라인 구조체들(LBLS)의 제 2 측벽들에 제 1 수직 워드라인들(VWL1)과 대향하여 배치될 수 있다. 즉, 로컬 비트라인 구조체(LBLS)를 사이에 두고, 제 1 수직 워드라인(VWL1)과 제 2 수직 워드라인(VWL2)이 서로 마주보도록 배치될 수 있다. 나아가, 이 실시예에 따르면, 인접하는 로컬 비트라인 구조체들(LBLS) 사이에 제 1 수직 워드라인(VWL1)과 제 2 수직 워드라인(VWL2)이 서로 이격되어 배치될 수 있다. 다시 말해, 제 2 방향(D2)에서 제 1 및 제 2 수직 워드라인들(VWL1, VWL2) 각각의 폭은 인접하는 로컬 비트라인 구조체들(LBLS) 간의 간격의 1/2 이하일 수 있다. 각각의 제 1 수직 워드라인들(VWL1) 상에 제 1 콘택 플러그(CPL1)가 배치되며, 각각의 제 2 수직 워드라인들(VWL2) 상에 제 2 콘택 플러그(CPL2)가 배치될 수 있다. 이 실시예에서, 제 1 및 제 2 콘택 플러그들(CPL1, CPL2)은 제 2 방향(D2)으로 따라 번갈아 배열되어 하나의 행을 이룰 수 있다.
복수의 로컬 비트라인 구조체들(LBLS) 상에 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)이 배치될 수 있다. 제 1 수평 워드라인들(HWL1)과 제 2 수평 워드라인들(HWL2)은 기판(100)으로부터 서로 다른 수직적 거리에 배치될 수 있다. 이 실시예에 따르면, 수직적 관점에서, 제 1 수평 워드라인들(HWL1)은 로컬 비트라인 구조체들(LBLS)과 제 2 수평 워드라인들(HWL2) 사이에 배치될 수 있다. 그리고, 평면적 관점에서, 제 1 수평 워드라인들(HWL1)은 로컬 비트라인들(LBL1~LBL4)을 가로지르는 배선부와, 배선부에서 제 2 방향(D2)으로 돌출되어 제 1 콘택 플러그들(CPL1)과 접속되는 콘택부를 포함할 수 있다. 제 2 수평 워드라인들(HWL2)은 평면적 관점에서 제 1 수평 워드라인들(HWL1)의 배선부들 사이에서 제 2 콘택 플러그들(CPL2)과 접속될 수 있다.
도 10a는 본 발명의 제 3 실시예에 따른 메모리 셀 어레이(110)를 나타내는 사시도이다. 도 10b는 도 10a에 도시된 메모리 셀 어레이(110)의 평면도이다. 도 10c는 도 10a에 도시된 메모리 셀 어레이(110)의 단면도로서, 도 10b의 I-I'선을 따라 자른 단면이다.
도 10a, 도 10b 및 도 10c에 도시된 반도체 메모리 장치에서, 도 8a, 도 8b 및 도 8c에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 10a, 도 10b, 및 도 10c를 참조하면, 로컬 비트라인 구조체들(LBLS)이 제 2 방향(D2)으로 서로 이격되어 기판(100) 상에 배치된다. 제 1 수직 워드라인들(VWL1)이 로컬 비트라인 구조체들(LBLS)의 제 1 측벽들에 배치되며, 제 2 수직 워드라인들(VWL2)이 로컬 비트라인 구조체들(LBLS)의 제 2 측벽들에 제 1 수직 워드라인들(VWL1)과 대향하여 배치될 수 있다. 즉, 로컬 비트라인 구조체(LBLS)를 사이에 두고, 제 1 수직 워드라인(VWL1)과 제 2 수직 워드라인(VWL2)이 서로 마주보도록 배치될 수 있다. 그리고, 이 실시예에 따르면, 인접하는 로컬 비트라인 구조체들(LBLS) 사이에 제 1 수직 워드라인(VWL1)과 제 2 수직 워드라인(VWL2)이 배치될 수 있다.
이 실시예에 따르면, 수직적 관점에서, 기판(100)과 복수의 로컬 비트라인 구조체들(LBLS) 사이에 제 1 수평 워드라인들(HWL1)이 배치되며, 복수의 로컬 비트라인 구조체들(LBLS) 상에 제 2 수평 워드라인들(HWL2)이 배치될 수 있다. 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)은 복수의 로컬 비트라인 구조체들(LBLS)과 절연된다.
제 1 수평 워드라인들(HWL1)은 기판(100)의 절연막(101) 상에서 로컬 비트라인들(LBL1~LBL4)을 가로지르는 방향(즉, 제 2 방향(D2))으로 나란히 연장되어 배치될 수 있다. 제 1 수평 워드라인(HWL1) 각각에 제 2 방향(D2)에서 인접하는 제 1 수직 워드라인들(VWL1)이 공통으로 접속될 수 있다. 즉, 제 1 수직 워드라인들(VWL1)은 제 1 수평 워드라인(HWL1) 상에서 제 3 방향(D3)으로 연장될 수 있다.
제 2 수평 워드라인들(HWL2)은 로컬 비트라인들(LBL1~LBL4)을 가로지르는 방향(즉, 제 2 방향(D2))으로 나란히 연장되어 배치되며, 평면적 관점에서, 제 1 수평 워드라인들(HWL1)과 중첩될 수 있다. 제 2 수평 워드라인들(HWL2) 각각은 제 2 방향(D2)에서 인접하는 제 2 수직 워드라인들(VWL2)과 공통으로 접속될 수 있다.
도 11은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다. 도 12는 도 11에 도시된 메모리 블록의 수직 셀 그룹 선택부를 설명하기 위한 사시도이다. 도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치에서, 적층된 배선 패턴들의 패드 구조를 설명하기 위한 사시도 및 평면도이다.
도 11 내지 도 14를 참조하면, 기판(100)은 셀 어레이 영역(10) 및 주변 회로 영역(20)을 포함한다. 그리고, 주변 회로 영역(20)은 수직 셀 그룹 선택 영역(21), 블록 선택 영역(25), 및 이들 사이의 콘택 영역(23)을 포함한다.
셀 어레이 영역(10)의 기판(100) 상에 본 발명의 실시예들에 따른 메모리 셀 어레이(110)가 배치된다. 즉, 도 8a 내지 도 8c, 도 9a 내지 도 9c 및 도 10a 내지 도 10c에 도시된 메모리 셀 어레이(110)들 중 어느 하나가 형성될 수 있다. 다시 말해, 셀 어레이 영역(10)의 기판(100) 상에 제 1 방향(D1)으로 연장되는 복수의 로컬 비트라인 구조체들(LBLS)이 배치되며, 로컬 비트라인 구조체들(LBLS) 양측에 제 1 및 제 2 수직 워드라인들(VWL1, VWL2)이 배치된다. 그리고, 로컬 비트라인 구조체들(LBLS) 상에 로컬 비트라인들(LBL1~LBL4)을 가로지르는 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)이 배치될 수 있다. 제 1 및 제 2 수평 워드라인들(HWL1, HWL2)은 기판(100)으로부터 서로 다른 수직적 높이에 배치될 수 있다.
도 11 및 도 12를 참조하면, 수직 셀 그룹 선택 영역(21)의 기판(100) 상에 수직 셀 그룹 선택부들(도 3의 120 참조)이 배치될 수 있다. 수직 셀 그룹 선택부들(도 3의 120 참조) 각각은 복수의 수직 셀 그룹 선택 트랜지스터들(도 3의 VCST 참조)을 포함한다. 하나의 수직 셀 그룹 선택부(도 3의 120 참조)는 하나의 로컬 비트라인 구조체(LBLS)와 이것 양측의 수직 선택 게이트 전극들(VSG)로 구성될 수 있다. 즉, 수직적으로 적층된 로컬 비트라인들(LBL1~LBL4)과 수직 선택 게이트 전극들(VSG)에 의해 복수의 수직 셀 그룹 선택 트랜지스터들(도 3의 VCST 참조)이 구성될 수 있다.
실시예들에 따르면, 로컬 비트라인 구조체들(LBLS)은 메모리 셀 어레이(110) 영역에서 수직 셀 그룹 선택 영역(21) 및 콘택 영역(23)으로 연장될 수 있다. 실시예들에 따르면, 수직 셀 그룹 선택 영역(21)에서 로컬 비트라인들(LBL1~LBL4)은 반도체 물질로 이루어지며, 수직 셀 그룹 선택 영역(21)에서 로컬 비트라인들(LBL1~LBL4)은 수직 셀 그룹 선택 트랜지스터들의 채널로 이용될 수 있다.
구체적으로, 수직 셀 그룹 선택 영역(21)의 기판(100) 상에 수직 선택 게이트 전극들(VSG)이 배치될 수 있다. 도 12를 참조하여 보다 상세히 설명하면, 수직 선택 게이트 전극들(VSG)은 각각의 로컬 비트라인 구조체들(LBLS) 양측벽에 게이트 절연막(121)을 개재하여 배치될 수 있다. 하나의 로컬 비트라인 구조체(LBLS) 양측에 배치된 수직 선택 게이트 전극들(VSG)은 콘택 플러그(123) 및 도전 패드(125)를 통해 전기적으로 연결될 수 있다. 도전 패드(125)는 각각의 로컬 비트라인 구조체들(LBLS) 상에 배치될 수 있으며, 서로 전기적으로 및 물리적으로 분리된다. 도 11을 참조하면, 도전 패드들(125) 각각에 선택 라인 콘택 플러그(127)가 접속될 수 있으며, 선택 라인 콘택 플러그(127)는 수직 선택 라인(VSL)과 접속될 수 있다. 수직 셀 그룹 선택부들(도 4의 120 참조) 각각에 대응하는 수직 선택 라인들(VSL)은 제 1 방향(D1)으로 나란히 연장될 수 있다. 수직 선택 라인(VSL)에 인가되는 전압에 따라, 이에 인접한 로컬 비트라인들(LBL1~LBL4)의 전위가 제어될 수 있다.
도 13 및 도 14를 참조하면, 로컬 비트라인 구조체들(LBLS)은 셀 어레이 영역(10) 및 수직 셀 그룹 선택 영역(21)에서 콘택 영역(23)의 기판(100) 상으로 연장될 수 있다. 실시예들에 따르면, 로컬 비트라인 구조체들(LBLS)에서 기판(100)으로부터 동일한 수직적 높이에 배치되는 로컬 비트라인들(LBL1~LBL4)은 콘택 영역(23)의 기판(100) 상에서, 서로 연결될 수 있다. 다시 말해, 실시예들에 따르면, 상술한 로컬 비트라인들에 대응하는 배선 패턴들이 기판(100) 상에 수직적으로 적층될 수 있다. 그리고, 배선 패턴들(CP) 각각은 복수의 배선부들(ILP)과 배선부들(ILP)을 수평적으로 연결하는 연결 패드부(ICP), 및 연결 패드부(ICP)로부터 수평적으로 돌출된 콘택 패드부(CCP)를 포함할 수 있다. 연결 패드부(ICP)는 배선부들(ILP)의 장축방향(즉, 제 1 방향(D1)) 수직한 방향으로 연장될 수 있다. 그리고, 콘택 패드부(CCP)의 면적은 기판(100)으로부터의 수직적 거리에 따라 다를 수 있다. 실시예들에서, 콘택 패드부(CCP)의 면적은 기판(100)으로부터 수직적 거리가 증가할수록 감소된다. 이러한 배선 패턴(CP)은 기판(100) 상에 절연막(105)을 개재하여 복수 개 적층될 수 있으며, 적층된 배선 패턴(CP)의 배선부들(ILP)은 로컬 비트라인 구조체들(LBLS)을 구성할 수 있다.
실시예들에 따르면, 적층된 배선 패턴들(CP)의 콘택 패드부들(CCP1~CCP4)은 콘택 영역(23)에서 계단식 형태로 적층될 수 있다. 상세하게, 수직적으로 인접하는 콘택 패드부들(CCP1~CCP4)에서, 상층에 위치하는 콘택 패드부들은 하층에 위치하는 콘택 패드부들의 일부분을 노출시킨다. 그리고, 적층된 배선 패턴들(CP)에서, 콘택 패드부들(CCP1~CCP4)은 셀 어레이 영역(10)으로부터 실질적으로 동일한 수평적 거리에 배치될 수 있다. 콘택 패드부들(CCP1~CCP4)은, 평면적 관점에서, 배선부들(ILP)의 장축 방향(즉, 제 1 방향(D1))에 수직하는 제 2 방향(D2)으로 배열될 수 있다. 즉, 적층된 콘택 패드부들(CCP1~CCP4)이 차지하는 평면적이 증가되는 것을 방지할 수 있다.
콘택 패드부들(CCP1~CCP4) 각각에 비트라인 콘택 플러그(BPLG)가 접속될 수 있다. 즉, 기판(100) 상에 적층된 배선 패턴들(CP)의 수만큼 비트라인 콘택 플러그들(BPLG)이 배치될 수 있다. 여기서, 비트라인 콘택 플러그들(BCPL)은 서로 다른 수직적 길이를 가지며, 셀 어레이 영역(10)으로부터 실질적으로 동일한 수평적 거리에 배치될 수 있다. 적층된 배선 패턴들(CP)은 비트라인 콘택 플러그들(BPLG)을 의해 전기적으로 그리고 물리적으로 분리될 수 있다.
다시, 도 11을 참조하면, 블록 선택 영역(25)의 기판(100) 상에 메모리 블록 선택부(도 3의 130 참조)가 배치될 수 있다. 메모리 블록 선택부(도 3의 130 참조)는 글로벌 비트라인들(GBL) 각각에 대응되는 복수의 블록 선택 트랜지스터들(도 3의 BST 참조)을 포함한다. 메모리 블록 선택부(도 3의 130 참조)는 복수의 활성 영역들(131)과, 활성 영역들(131)을 가로지르는 하나의 블록 선택 라인(BSL)을 포함할 수 있다. 여기서 블록 선택 라인(BSL)은 복수의 블록 선택 트랜지스터들(도 3의 BST 참조)의 게이트 전극으로 이용된다.
보다 상세하게, 이 실시예에 따르면, 블록 선택 영역(25)의 기판(100)에 소자 분리막들(132)이 형성될 수 있으며, 소자 분리막들(132)에 의해 활성 영역들(131)이 정의될 수 있다. 활성 영역들(131)은 제 1 방향(D1)으로 나란히 연장될 수 있다.
블록 선택 영역(25)의 기판(100) 상에, 게이트 절연막을 개재하여 활성 영역들(131)을 가로지르는 블록 선택 라인(BSL)이 배치될 수 있다. 블록 선택 라인(BSL) 일측의 활성 영역들(131) 내에 제 1 불순물 영역들이 형성될 수 있으며, 블록 선택 라인(BSL) 타측의 활성 영역들(131) 내에 제 2 불순물 영역들이 형성될 수 있다.
제 1 불순물 영역들 각각에 제 1 전극 플러그(135)가 접속될 수 있으며, 제 2 불순물 영역들 각각에 제 2 전극 플러그(137)가 접속될 수 있다. 제 1 전극 플러그들(135) 각각에 비트라인 도전 패드(BLCP)가 연결될 수 있으며, 비트라인 도전 패드(BLCP)는 비트라인 콘택 플러그(BPLG)와 연결될 수 있다. 비트라인 도전 패드들(BLCP)은 서로 다른 층에 배치된 콘택 패드부들(도 14의 CCP 참조)에 각각 대응된다. 제 2 전극 플러그들(137) 각각에 글로벌 비트라인(GBL)이 접속될 수 있다. 글로벌 비트라인들(GBL)은 서로 전기적으로 분리되며, 제 1 방향(D1)으로 나란히 연장될 수 있다.
도 15 및 도 16은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 메모리 블록들의 배치구조를 설명하기 위한 평면도들이다.
실시예들에 따르면, 반도체 메모리 장치는 복수의 메모리 블록들(BLK)을 포함하며, 메모리 블록들(BLK)은 서로 인접하게 배치될 수 있다. 도 11 내지 도 14에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 15를 참조하면, 인접하는 메모리 블록들(BLK)은 로컬 비트라인 구조체들(LBLS)이 인접하도록 배치될 수 있다. 즉, 인접하는 메모리 블록들(BLK)이 미러(mirror) 대칭으로 배치될 수 있다. 그리고, 서로 다른 메모리 블록들(BLK)의 로컬 비트라인들(LBL1~LBL4)은 전기적으로 분리될 수 있다. 즉, 제 1 방향에서 인접하는 로컬 비트라인 구조체들(LBLS)을 서로 이격되어 배치될 수 있다. 서로 다른 메모리 블록들(BLK) 내의 로컬 비트라인들이 전기적으로 분리될 수 있다.
복수의 메모리 블록들(BLK)은 수직 선택 라인들(VSL) 및 글로벌 비트라인들(GBL)을 공유할 수 있다. 수직 선택 라인들(VSL)은 각 메모리 블록들(BLK) 내의 선택 라인 콘택 플러그들(127)에 접속될 수 있다. 글로벌 비트라인들(GBL)은 각 메모리 블록들(BLK) 내의 제 2 전극 플러그들(137)에 접속될 수 있다.
도 16을 참조하면, 인접하는 메모리 블록들(BLK)은 메모리 블록 선택부(도 3의 130 참조)를 공유할 수 있다. 다시 말해, 인접하는 셀 어레이 영역(10)들 사이에 하나의 블록 선택 영역(25)이 배치될 수 있다. 인접하는 메모리 블록들(BLK)은 블록 선택 트랜지스터들(BST)의 제 2 불순물 영역들 및 제 2 전극 플러그들(137)을 공유할 수 있다.
보다 상세하게, 블록 선택 영역(25)의 기판(100)에 복수의 활성 영역들(131)이 정의될 수 있으며, 활성 영역들(131)을 가로지르는 두 개의 블록 선택 라인들(BSL)이 배치될 수 있다. 그리고, 블록 선택 라인들(BSL) 사이의 활성 영역들(131) 내에 제 2 불순물 영역들이 공통으로 형성될 수 있다.
도 17은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다. 도 18은 도 17에 도시된 메모리 블록의 평면도이다.
도 17 및 도 18을 참조하면, 기판(100)은 셀 어레이 영역(10)과 주변 회로 영역(20)을 포함한다. 그리고, 주변 회로 영역(20)은 셀 어레이 영역(10)과 인접한 수직 셀 그룹 선택 영역(21), 콘택 영역(23), 및 이들 사이의 블록 선택 영역(25)을 포함한다.
이 실시예에 따르면, 로컬 비트라인 구조체들(LBLS)은 셀 어레이 영역(10)에서 수직 셀 그룹 선택 영역(21) 및 블록 선택 영역(25)을 가로질러 콘택 영역(23)으로 연장될 수 있다. 도 13을 참조하여 설명한 것처럼, 기판(100)으로부터 동일한 수직적 높이에 위치하는 로컬 비트라인들(LBL1~LBL4)은, 콘택 영역(23)에서 연결 패드부(도 14의 ICP 참조)에 공통으로 연결될 수 있다.
수직 셀 그룹 선택 영역(21)의 기판(100) 상에, 도 12를 참조하여 설명한 것처럼, 복수의 수직 선택 게이트 전극들(VSG)이 배치될 수 있다. 하나의 로컬 비트라인 구조체(LBLS) 양측에 배치된 수직 선택 게이트 전극들(VSG)은 전기적으로 연결될 수 있다.
이 실시예에 따르면, 블록 선택 영역(25)의 기판(100) 상에 복수의 수직 블록 선택 게이트 전극들(VBSG)이 배치될 수 있다. 수직 블록 선택 게이트 전극들(VBSG)은 로컬 비트라인 구조체들(LBLS) 양측에 게이트 절연막을 개재하여 배치될 수 있다. 그리고 블록 선택 영역(25)에 배치된 복수의 수직 블록 선택 게이트 전극들(VBSG)은 블록 선택 라인(BSL)에 공통으로 연결될 수 있다. 블록 선택 라인(BSL)은 로컬 비트라인 구조체들(LBLS) 상에서 제 2 방향(D2)으로 연장될 수 있다.
도 17 및 도 18에 도시된 실시예에 따르면, 메모리 블록 선택부(도 3의 130 참조)가 기판(100)에 대해 수직하는 수직 블록 게이트 전극들(VBSG)을 포함하므로, 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다.
도 19는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 사시도이다. 도 20은 도 19에 도시된 메모리 블록의 평면도이다.
도 19 및 도 20을 참조하면, 기판(100)은 셀 어레이 영역(10) 및 주변 회로 영역(20)을 포함한다. 주변 회로 영역(20)의 기판(100) 상에 수직 셀 그룹 선택부들(도 3의 120 참조)과, 메모리 블록 선택부(도 2의 130 참조)가 배치될 수 있다. 여기서, 메모리 블록 선택부(도 3의 130 참조) 상에 수직 셀 그룹 선택부들(도 3의 120 참조)이 배치될 수 있다. 다시 말해, 수직적 높이에 있어서, 메모리 블록 선택부(도 3의 130 참조)는 수직 셀 그룹 선택부들(도 3의 120 참조)과 기판(100) 사이에 배치될 수 있다. 즉, 메모리 블록 선택부(도 3의 130 참조)와 수직 셀 그룹 선택부들(도 3의 120 참조)은 수직적으로 서로 다른 높이에 배치될 수 있다.
보다 상세히 설명하면, 주변 회로 영역(20)의 기판(100)에 활성 영역들(131)을 정의하는 소자 분리막들(132)이 형성될 수 있다. 블록 선택 영역(25)의 기판(100) 상에, 게이트 절연막을 개재하여 활성 영역들(131)을 가로지르는 블록 선택 라인(BSL)이 배치될 수 있다. 블록 선택 라인(BSL)은 제 2 방향(D2)으로 연장될 수 있다. 블록 선택 라인(BSL) 일측의 활성 영역들 내에 제 1 불순물 영역들이 형성될 수 있으며, 블록 선택 라인(BSL) 타측의 활성 영역들(131) 내에 제 2 불순물 영역들이 형성될 수 있다. 제 1 불순물 영역들 각각에 제 1 전극 플러그(135)가 접속될 수 있으며, 제 2 불순물 영역들 각각에 제 2 전극 플러그(137)가 접속될 수 있다.
메모리 블록 선택부(130)가 형성된 기판(100) 상에 도 12에 도시된 구조와 동일한 메모리 셀 어레이(110) 및 수직 셀 그룹 선택부들(120)이 배치될 수 있다. 메모리 셀 어레이(110)의 로컬 비트라인 구조체들(LBLS)은 셀 어레이 영역(10)에서 주변 회로 영역(20)으로 연장되며, 동일한 수직적 높이에 배치된 로컬 비트라인들(LBL1~LBL4)은 연결 패드부(도 14의 ICP 참조)에 공통으로 연결된다. 연결 패드부(도 14의 ICP 참조) 각각에 비트라인 콘택 플러그(BPLG)가 접속된다. 수직 셀 그룹 선택부들(도 3 의 120 참조)의 수직 선택 게이트 전극들(VSG)은, 수직적 관점에서, 블록 선택 라인(BSL) 상에 배치될 수 있다.
제 1 불순물 영역과 접속된 제 1 전극 플러그(135)는 기판(100)의 상면에 대해 수직적으로 연장되어 비트라인 도전 패드(BLCP)를 통해 비트라인 콘택 플러그(BPLG)와 연결된다. 이 실시예에 따르면, 제 1 불순물 영역들에 대응하는 제 1 전극 플러그들(135)은 평면적 관점에서 로컬 비트라인 구조체들(LBLS) 사이에 배치될 수 있다. 마찬가지로, 제 2 불순물 영역들에 대응하는 제 2 전극 플러그들(137)은 평면적 관점에서 로컬 비트라인 구조체들(LBLS) 사이에 배치될 수 있으며, 수직 선택 게이트 전극(VSG)과 제 1 및 제 2 수직 워드라인들(VWL1, VWL2) 사이에 배치될 수 있다. 제 2 전극 플러그들(137) 각각에 글로벌 비트라인(GBL)이 접속될 수 있다. 글로벌 비트라인들(GBL)은 서로 전기적으로 분리되며, 제 1 방향(D1)으로 나란히 연장될 수 있다.
나아가, 이 실시예에 따르면, 도면에는 도시하지 않았으나, 블록 선택 라인 디코더(도 1의 1 참조), 워드라인 디코더(도 1의 2 참조), 수직 선택 라인 디코더(도 1의 3 참조) 비트라인 디코더(도 1의 4 참조), 및 제어 회로와 같은 로직 회로들이, 메모리 셀 어레이(110)와 기판(100) 사이에 배치될 수도 있다.
도 19 및 도 20에 도시된 실시예에 따르면, 메모리 블록 선택부(130)가 수직 셀 그룹 선택부들(120) 아래에 배치되므로, 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다.
상술된 실시예들에 따른 반도체 메모리 장치는 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 메모리 장치가 실장된 패키지는 반도체 메모리 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 메모리 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 메모리 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 메모리 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 메모리 장치(1130)는 도면들을 참조하여 설명된 본 발명의 실시예들의 반도체 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 메모리 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
도 22를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 또한, 메모리 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 메모리 카드(1200)는 호스트(Host)와 메모리 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 메모리 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 에러 정정 블록(1224)은 메모리 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 복수 개의 메모리 블록들로서, 상기 메모리 블록들 각각은 기판 상에 적층된 복수의 로컬 비트라인들을 포함하는 복수의 적층 구조체들, 상기 적층 구조체들의 제 1 측벽들의 사이를 가로지르는 제 1 수직 워드라인들, 상기 제 1 측벽들과 대향하는 상기 적층 구조체들의 제 2 측벽들의 사이를 가로지르는 제 2 수직 워드라인들, 상기 적층 구조체들과 상기 제 1 수직 워드라인들 사이에 개재된 제 1 가변 저항 요소들, 및 상기 적층 구조체들과 상기 제 2 수직 워드라인들 사이에 개재된 제 2 가변 저항 요소들을 포함하는 것;
상기 메모리 블록들에 공통으로 연결되는 글로벌 비트라인들;
상기 메모리 블록들 중 어느 하나와 상기 글로벌 비트라인들 간의 전기적 연결을 제어하는 블록 선택 라인들;
상기 적층 구조체들 중 어느 하나와 상기 글로벌 비트라인들 간의 연결을 제어하는 수직 선택 라인들;
상기 로컬 비트라인들을 가로지르며, 서로 다른 상기 적층 구조체들의 상기 제 1 수직 워드라인들을 연결하는 제 1 수평 워드라인; 및
상기 로컬 비트라인들을 가로지르며, 서로 다른 상기 적층 구조체들의 상기 제 2 수직 워드라인들을 연결하는 제 2 수평 워드라인을 포함하는 반도체 메모리 장치. - 삭제
- 제 1 항에 있어서,
상기 수직 선택 라인들은 서로 전기적으로 분리되며, 상기 적층 구조체들의 측벽들을 가로지르는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고,
상기 로컬 비트라인들 각각은 상기 셀 어레이 영역에 배치되는 복수의 배선부들, 상기 주변 회로 영역에 배치되어 상기 배선부들을 수평적으로 연결하는 연결 패드부, 및 상기 연결 패드부로부터 수평적으로 돌출된 콘택 패드부를 포함하되,
상기 적층 구조체들의 상기 콘택 패드부들은 상기 셀 어레이 영역으로부터 실질적으로 동일한 수평적 거리에 배치되는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 적층 구조체들의 상기 콘택 패드부들은, 평면적 관점에서, 상기 배선부들의 장축 방향에 실질적으로 수직한 방향으로 배열되고,
상기 적층 구조체들의 상기 콘택 패드부들 각각에 접속되는 콘택 플러그들을 더 포함하되, 상기 콘택 플러그들은 상기 셀 어레이 영역으로부터 실질적으로 동일한 수평적 거리에 배치되는 반도체 메모리 장치. - 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
상기 셀 어레이 영역의 상기 기판 상에 배치된 복수의 수직 셀 그룹들로서, 상기 수직 셀 그룹들 각각은 상기 기판 상에 적층된 복수의 로컬 비트라인들, 상기 로컬 비트라인들의 제 1 측벽들의 사이를 가로지르는 제 1 수직 워드라인들, 상기 제 1 측벽들과 대향하는 상기 로컬 비트라인들의 제 2 측벽들의 사이를 가로지르는 제 2 수직 워드라인들, 상기 로컬 비트라인들과 상기 제 1 수직 워드라인들 사이에 개재된 제 1 메모리 요소들, 및 상기 로컬 비트라인들과 상기 제 2 수직 워드라인들 사이에 개재된 제 2 메모리 요소들을 포함하는 것;
상기 주변 회로 영역의 상기 기판 상에 배치되며, 상기 수직 셀 그룹들 각각에 연결된 수직 셀 그룹 선택부들; 및
상기 주변 회로 영역의 상기 기판 상에 배치되며, 상기 수직 셀 그룹 선택부들에 공통으로 연결되는 메모리 블록 선택부를 포함하되,
상기 제 1 수직 워드라인들은, 평면적 관점에서, 상기 제 2 수직 워드라인들의 사선방향에 배치되는 반도체 메모리 장치. - 삭제
- 제 6 항에 있어서,
상기 제 1 및 제 2 수직 워드라인들은 수평적으로 인접하는 상기 로컬 비트라인들 간의 거리의 1/2보다 큰 폭을 갖는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 로컬 비트라인들을 가로지르며, 서로 다른 상기 수직 셀 그룹들의 상기 제 1 수직 워드라인들을 연결하는 제 1 수평 워드라인; 및
상기 로컬 비트라인들을 가로지르면, 서로 다른 상기 수직 셀 그룹들의 상기 제 2 수직 워드라인들을 연결하는 제 2 수평 워드라인을 더 포함하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 제 1 및 제 2 수평 워드라인들은 상기 기판으로부터 서로 다른 수직적 거리에 배치되는 반도체 메모리 장치.
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