KR101162197B1 - 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 제조방법 - Google Patents

연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 제조방법 Download PDF

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Abstract

본 발명은 연결게이트가 함께 구비된 3차원 적층형 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 수직으로 적층된 복수개의 액티브라인들(비트라인들)을 'ㄴ' 형상으로 일측에 돌출시키고, 상기 'ㄴ' 형상의 절곡된 부위에는 연결게이트를 형성시키며, 상기 연결게이트 상에는 돌출된 동일층의 각 액티브라인을 감싸며 복수개의 층선택라인들을 형성시킴으로써, 상기 복수개의 층선택라인들 및 상기 연결게이트를 제어하면 용이하게 층간 구분이 가능하게 한 효과가 있다.

Description

연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 제조방법{3D STACKED NAND FLASH MEMORY ARRAY HAVING CONNECTION GATE AND FABRICATION METHOD OF THE SAME}
본 발명은 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 비트라인이 적층되고 이를 층선택라인으로 층간 구분할 수 있도록 연결게이트가 함께 구비된 3차원 적층형 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
반도체 메모리 분야는 비트당 비용(costs per bit)을 줄이기 위하여 고집적을 지속적으로 추구해 왔고, 또한 모바일 기기 등에 핵심 부품으로 응용되면서 저전력 구동이 최대 이슈로 되어 왔다.
종래 2차원 평면형 구조를 갖는 메모리 셀을 스켈링 다운시키며 고집적하기에는 공정상 일정한 한계가 있게 되자, 최근에는 수직채널을 갖는 등 다양한 3차원 구조를 갖는 메모리 셀들이 개발되고 있고, 이를 이용한 다양한 메모리 어레이들이 제안되고 있다.
그 중에 하나가 3차원 적층 어레이 구조(STAR 구조: STacked ARray 구조, 이하 '스타 구조'라 함)를 갖는 낸드 플래시 메모리 어레이이다.
상기 STAR 구조와 같이, 비트라인이 적층된 3차원 적층 낸드 플래시 메모리에서는 각각의 비트라인을 독립적으로 동작시키기 위해 층간 구분이 반드시 요구된다. 이에 본 발명자는 3차원 적층 낸드 플래시 메모리 어레이의 층간 구분방법으로, 불순물 주입에 의해 구분하는 방법(특허출원번호 제10-2009-0062653호), 각 층을 직접 컨택하는 방법(특허출원번호 제10-2010-0015280호) 및 전기적 초기화(erase)에 의해 구분하는 방법(특허출원번호 제10-2010-0030588호)을 개발하여 국내 특허출원한 바 있다.
그러나, 아직도 3차원 적층 낸드 플래시 메모리 어레이의 효과적인 층간 구분방법이 요구되고 있다.
따라서, 본 발명은 비트라인이 적층된 3차원 적층 낸드 플래시 메모리 어레이에 있어서, 비트라인을 층선택라인으로 층간 구분할 수 있도록 연결게이트가 함께 구비된 3차원 적층형 낸드 플래시 메모리 어레이 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 연결게이트가 함께 구비된 3차원 적층형 낸드 플래시 메모리 어레이는 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들과, 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들을 포함하는 3차원 적층형 낸드 플래시 메모리 어레이에서, 상기 복수개의 액티브라인들은 각각 상기 복수개의 워드라인들 일측으로 연장되며 상부로 돌출되도록 'ㄴ' 형상을 하고, 상기 복수개의 액티브라인들의 'ㄴ' 형상으로 절곡된 부위에는 게이트 절연막을 사이에 두고 연결게이트가 감싸며 형성되고, 상기 연결게이트 상에는 상기 복수개의 액티브라인들 중 동일층의 'ㄴ' 형상 돌출부를 지나며 상기 각 워드라인과 나란하게 복수개의 층선택라인들이 형성된 것을 특징으로 한다.
여기서, 상기 각 층선택라인은 게이트 절연막을 사이에 두고 상기 돌출부를 감싸며 지나가는 것을 본 발명에 의한 어레이의 다른 특징으로 한다.
그리고, 상기 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 사이 간격이 이웃한 동일층의 돌출부 사이 간격보다 큰 것을 본 발명에 의한 어레이의 또 다른 특징으로 한다.
그리고, 상기 각 액티브라인의 두께가 상기 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 사이 간격 또는 상기 수직으로 적층된 복수개의 반도체층들 사이 간격보다 큰 것을 본 발명에 의한 어레이의 또 다른 특징으로 한다.
그리고, 상기 연결게이트와 상기 복수개의 층선택라인들 사이에는 상기 각 액티브라인을 감싸며 층간절연막이 형성되어 있고, 상기 층간절연막으로 감싸진 상기 각 액티브라인에는 상기 연결게이트 및 상기 각 층선택라인에 의한 프린징 전계(fringing field)로 가상 소스/드레인이 형성되는 것을 본 발명에 의한 어레이의 또 다른 특징으로 한다.
그리고, 상기 복수개의 액티브라인들의 각 돌출부 끝단에는 불순물 도핑층이 형성되어 있고, 상기 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 끝단에 형성된 불순물 도핑층들은 동일한 비트라인용 금속배선에 전기적으로 연결된 것을 본 발명에 의한 어레이의 또 다른 특징으로 한다.
그리고, 상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 액티브라인들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 본 발명에 의한 어레이의 또 다른 특징으로 한다.
그리고, 상기 각 워드라인이 지나는 상기 각 반도체층의 단면은 사각형, 원형 및 타원형 중에서 어느 하나인 것을 본 발명에 의한 어레이의 또 다른 특징으로 한다.
한편, 본 발명에 의한 연결게이트가 함께 구비된 3차원 적층형 낸드 플래시 메모리 어레이의 제조방법은 상기 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이를 제조하는 방법 중에, 상기 복수개의 층선택라인들을 형성하는 단계는, 상기 연결게이트 상에 상기 복수개의 액티브라인들의 돌출부가 드러나도록 상기 층간절연막을 형성하는 제 1 단계와; 상기 층간절연막 상에 게이트 물질을 증착하는 제 2 단계와; 상기 게이트 물질을 에치 백(etch-back) 공정으로 식각하여 복수개의 층선택라인들을 동시에 형성하는 제 3 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 2 단계의 상기 게이트 물질 증착은 상기 복수개의 액티브라인들의 각 돌출부가 모두 덮히도록 증착하고, 상기 제 2 단계와 상기 제 3 단계 사이에는 상기 증착된 게이트 물질 상에 상기 각 층선택라인의 컨택용 마스크를 형성하는 단계를 더 포함하는 것을 본 발명에 의한 어레이 제조방법의 다른 특징으로 한다.
그리고, 상기 에치 백(etch-back) 공정은 비등방성으로 식각하는 것을 본 발명에 의한 어레이 제조방법의 또 다른 특징으로 한다.
본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이는 수직으로 적층된 복수개의 액티브라인들을 'ㄴ' 형상으로 일측에 돌출시키고, 상기 'ㄴ' 형상의 절곡된 부위에는 연결게이트를 형성시키며, 상기 연결게이트 상에는 돌출된 동일층의 각 액티브라인을 감싸며 복수개의 층선택라인들을 형성시킴으로써, 상기 복수개의 층선택라인들 및 상기 연결게이트를 제어하면 용이하게 층간 구분이 가능하게 한 효과가 있다.
또한, 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 제조방법은 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 사이 간격이 이웃한 동일층의 돌출부 사이 간격보다 크도록 형성한 다음, 층간절연막 상에 게이트 물질을 증착하고 비등방성으로 에치 백(etch-back) 식각공정을 진행함으로써, 자기 정렬된 복수개의 층선택라인들을 동시에 형성하는 효과가 있다.
도 1은 본 발명의 3차원 적층형 낸드 플래시 메모리 어레이에 따른 일 실시예의 구조 사시도이다.
도 2는 도 1의 위에서 바라본 평면도이다.
도 3은 도 1에서 첫번째층의 액티브라인 중 'ㄴ' 형상으로 절곡된 부분 주변에 형성되는 구성들을 보여주기 위한 요부 단면도이다.
도 4 내지 도 6은 본 발명의 3차원 적층형 낸드 플래시 메모리 어레이 제조방법 중 복수개의 층선택라인들을 형성하는 방법의 일 실시예를 보여주는 공정 평면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
우선, 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이는 기본적으로, 도 1과 같이, 기판(10) 상에 절연막(20)을 사이에 두고 수직으로 적층된 복수개의 반도체층들(31, 32, 33)이 제 1 수평방향(예컨대, y축 방향)으로 일정 거리 이격되며 형성된 복수개의 액티브라인들(예컨대, 비트라인들)과, 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층(미도시)을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향(예컨대, x축 방향)으로 일정거리 이격되어 형성된 복수개의 워드라인들(51, 52)을 포함하는 3차원 적층형 낸드 플래시 메모리 어레이에서, 상기 복수개의 액티브라인들(31, 32, 33)은 각각 상기 복수개의 워드라인들(51, 52) 일측으로 연장되며 상부로 돌출되도록 'ㄴ' 형상을 하고, 상기 복수개의 액티브라인들의 'ㄴ' 형상으로 절곡된 부위에는 게이트 절연막(미도시)을 사이에 두고 연결게이트(70)가 감싸며 형성되고, 상기 연결게이트 상에는 상기 복수개의 액티브라인들(31, 32, 33) 중 동일층의 'ㄴ' 형상 돌출부(예컨대, 31a, 31b, 31c)를 지나며 상기 각 워드라인(51)(52)과 나란하게 상기 수직으로 적층된 반도체층들의 층수 만큼 복수개의 층선택라인들(81, 82, 83)이 형성된 것을 특징으로 한다.
여기서, 상기 각 층선택라인(81)(82)(83)은, 도 3과 같이, 게이트 절연막(23)을 사이에 두고 상기 돌출부(예컨대, 31a, 31b, 31c)를 감싸며 지나가도록 하여 GAA(Gate All Around) 구조로 형성함이 채널 폭을 넓힐 수 있어 바람직하다.
또한, 도 2와 같이, 상기 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 사이 간격(Tox)은 이웃한 동일층의 돌출부 사이 간격(W)보다 큰 것으로 하는 것이 바람직한데, 이는 후술할 액티브라인 형성공정에서 에치 백(etch-back) 비등방성 식각 공정으로 상기 복수개의 액티브라인들(31, 32, 33)을 동시에 형성할 수 있게 하는 장점이 있다.
그리고, 상기 각 액티브라인(예컨대, 31a)의 두께(Tsi)는 상기 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 사이 간격(Tox) 또는 상기 수직으로 적층된 이웃 반도체층들 사이 간격보다 큰 것으로 하는 것이 바람직한데, 이는 액티브라인들(반도체층들) 사이에 채워지는 층간절연막(22)의 두께를 액티브라인(반도체층)의 두께보다 크게 하여 비트라인간 마진(margin)을 충분히 줌으로써, 비트라인간 간섭을 억제할 수 있는 장점이 있다.
그리고, 도 3과 같이, 상기 연결게이트(70)와 상기 복수개의 층선택라인들(예컨대, 83) 사이에는 상기 각 액티브라인을 감싸며 층간절연막(24)이 형성되어 있고, 상기 층간절연막으로 감싸진 상기 각 액티브라인에는 상기 연결게이트(70) 및 상기 각 층선택라인(예컨대, 83)에 의한 프린징 전계(fringing field; 92)로 가상 소스/드레인(33''')이 형성될 수 있다.
즉, 상기 소스/드레인(33''')은 불순물 도핑층 형성없이 상기 연결게이트(70) 및 상기 층선택라인(83)에 의한 프린징 전계(fringing field; 92)로 캐리어의 반전층 또는 축적층으로 형성될 수 있다.
이는, 도 3과 같이, 연결게이트(70)와 워드라인(51) 사이에도 불순물 도핑층 형성없이 연결게이트(70) 및 워드라인(51)에 의한 프린징 전계(fringing field; 91)로 캐리어의 반전층 또는 축적층으로 소스/드레인(33'')이 형성될 수 있다.
나아가, 이웃한 워드라인들(51, 52) 사이에도 마찬가지로 불순물 도핑층 대신 이웃한 워드라인들에 의한 프린징 전계(fringing field)로 캐리어의 반전층 또는 축적층으로 각 메모리 셀의 소스/드레인(33')이 형성될 수 있다.
물론, 상기 각 소스/드레인(33')(33'')(33''')은 모두 고농도의 불순물 도핑층으로 형성될 수도 있다.
그리고, 상기 복수개의 액티브라인들의 각 돌출부 끝단, 즉 각 선택라인(예컨대, 83) 위로 돌출된 부분에는, 도 3과 같이, 고농도로 불순물이 도핑된 불순물 도핑층(33'''')이 형성되어 있고, 상기 복수개의 액티브라인들 중 각 워드라인과 수직한 방향(x축 방향)으로 이웃한 다른층의 돌출부 끝단에 형성된 불순물 도핑층들은, 도 1과 같이, 동일한 비트라인용 금속배선(예컨대, 100)에 전기적으로 연결된다.
그리고, 본 실시예는, 도 1과 같이, 상기 복수개의 워드라인들(51, 52) 타측에는 상기 각 워드라인과 나란하게 절연막층(미도시)을 사이에 두고 상기 복수개의 액티브라인들(31, 32, 33)을 지나며 상기 제 2 수평방향(x축 방향)으로 일정거리 이격되어 형성된 접지선택라인(60)을 더 포함하여 구성될 수 있다.
여기서, 상기 각 워드라인이 지나는 상기 각 반도체층(31)(32)(33)의 단면은 사각형, 원형 및 타원형 중에서 어느 하나일 수 있고, 각 메모리 셀은 상기 각 워드라인에 의하여 GAA(Gate All Around) 구조를 가지도록 함이 바람직하다.
기타, 도 1에서 미설명된 도면부호 41, 42, 43은 각 반도체층(31)(32)(33)의 일단을 공통소스라인(40)에 전기적으로 연결하기 위한 불순물 도핑층을 말하고, 도면부호 22는 층간절연막을 말한다.
상기와 같이 구성됨으로써, 본 실시예는 연결게이트(70)를 턴온(turn on)하여 상기 복수개의 액티브라인들의 'ㄴ' 형상으로 절곡된 부위에 각각 채널을 형성시켜, 도 3과 같이, 연결게이트(70) 양측에 형성된 소스/드레인들(33'', 33''')을 전기적으로 연결시키고, 동일한 비트라인용 금속배선(예컨대, 100)에 연결된 복수개의 액티브라인들(비트라인들)은 복수개의 층선택라인들(81, 82, 83)을 선택적으로 턴온(turn on)하여 특정 층의 비트라인만 상기 비트라인용 금속배선에 인가된 전원이 가해질 수 있게 된다.
따라서, 본 실시예는 연결게이트(70)와 복수개의 층선택라인들(81, 82, 83)의 제어만으로 수직으로 적층된 비트라인들을 선택할 수 있는 장점이 있다.
다음은, 도 4 내지 도 6을 참조하며, 본 발명의 다른 모습인 상기 실시예에 의한 3차원 적층형 낸드 플래시 메모리 어레이를 제조하는 방법에 대하여 설명한다. 다만, 상기 실시예에 의한 3차원 적층형 낸드 플래시 메모리 어레이에서 상기 복수개의 층선택라인들(81, 82, 83)을 형성하는 방법에 대해서만 간단히 설명한다.
이를 위해, 우선 상기 연결게이트(70)를 형성하기 위해 증착된 게이트 물질을 리세스(recess)하며 기둥 모양의 액티브라인들(비트라인들)을 상부에 노출시키고, 이어 도 4와 같이, 상기 연결게이트(70) 상에 상기 층간절연막(24)을 형성한다(제 1 단계). 이때, 상기 층간절연막(24) 상에는 상기 액티브라인들(비트라인들)의 돌출부(예컨대, 31a, 31b, 31c)가 나온 상태로 된다.
다음, 도 5와 같이, 상기 층간절연막(24) 상에 다시 게이트 물질(80)을 증착한다(제 2 단계). 이때, 상기 게이트 물질은 불순물이 도핑된 실리콘계 물질(폴리 실리콘, 비정질 실리콘 등)일 수 있다. 그리고, 도 5와 같이, 상기 게이트 물질 증착은 상기 복수개의 액티브라인들의 각 돌출부(예컨대, 31a, 31b, 31c)가 모두 덮히도록 증착하고, 후속 공정을 더 진행하기 전에 상기 증착된 게이트 물질(80) 상에 상기 각 층선택라인의 컨택용 마스크(81b)(82b)(83b)를 형성할 수 있다. 여기서, 상기 컨택용 마스크(81b)(82b)(83b)는 공지의 PR 마스크로 형성할 수 있다.
이후, 도 6과 같이, 상기 게이트 물질(80)을 에치 백(etch-back) 공정으로 식각하여 복수개의 층선택라인들(81, 82, 83)을 각 컨택부(81a)(82a)(83a)와 함께 동시에 형성한다(제 3 단계). 이때, 상기 에치 백(etch-back) 공정은 비등방성으로 식각함이 바람직한데, 이는 전술한 바와 같이, 상기 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 사이 간격(Tox)이 이웃한 동일층의 돌출부 사이 간격(W)보다 크게 된 구조에서 상기 게이트 물질(80)을 에치 백(etch-back)으로 비등방성으로 식각하게 되면, 간격이 넓은 이웃한 다른층의 돌출부 사이에는 게이트 물질이 먼저 식각되어 없어지고, 상대적으로 간격이 좁은 동일층의 돌출부 사이 및 각 돌출부 측벽에는 게이트 물질이 남아 복수개의 층선택라인들(81, 82, 83)을 동시에 형성할 수 있게 되기 때문이다.
기타, 미설명된 공정 부분은 선출원된 한국 특허출원번호 제10-2009-0062653호, 제10-2010-0015280호 및/또는 제10-2010-0030588호에 따를 수 있으므로, 여기서는 생략한다.
10: 기판
20, 22, 24: 층간절연막
21: 게이트 절연막
31, 32, 33: 반도체층(액티브라인, 비트라인)
31a, 31b, 31c: 반도체층(액티브라인, 비트라인)의 돌출부
40: 공통소스라인
41, 42, 43: 불순물 도핑층
51, 52: 워드라인
60: 접지선택라인
70: 연결게이트
81, 82, 83: 층선택라인
81a, 82a, 83a: 층선택라인의 컨택부
81b, 82b, 83b: 층선택라인의 컨택용 마스크
91, 92: 프린징 전계
100: 비트라인용 금속배선

Claims (11)

  1. 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들과, 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들을 포함하는 3차원 적층형 낸드 플래시 메모리 어레이에서,
    상기 복수개의 액티브라인들은 각각 상기 복수개의 워드라인들 일측으로 연장되며 상부로 돌출되도록 'ㄴ' 형상을 하고,
    상기 복수개의 액티브라인들의 'ㄴ' 형상으로 절곡된 부위에는 게이트 절연막을 사이에 두고 연결게이트가 감싸며 형성되고,
    상기 연결게이트 상에는 상기 복수개의 액티브라인들 중 동일층의 'ㄴ' 형상 돌출부를 지나며 상기 각 워드라인과 나란하게 복수개의 층선택라인들이 형성된 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 각 층선택라인은 게이트 절연막을 사이에 두고 상기 돌출부를 감싸며 지나가는 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 사이 간격이 이웃한 동일층의 돌출부 사이 간격보다 큰 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 각 액티브라인의 두께가 상기 복수개의 액티브라인들 중 이웃한 다른층의 돌출부 사이 간격 또는 상기 수직으로 적층된 복수개의 반도체층들 사이 간격보다 큰 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이.
  5. 제 3 항에 있어서,
    상기 연결게이트와 상기 복수개의 층선택라인들 사이에는 상기 각 액티브라인을 감싸며 층간절연막이 형성되어 있고,
    상기 층간절연막으로 감싸진 상기 각 액티브라인에는 상기 연결게이트 및 상기 각 층선택라인에 의한 프린징 전계(fringing field)로 가상 소스/드레인이 형성되는 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 복수개의 액티브라인들의 각 돌출부 끝단에는 불순물 도핑층이 형성되어 있고,
    상기 복수개의 액티브라인들 중 상기 각 워드라인과 수직한 방향으로 이웃한 다른층의 돌출부 끝단에 형성된 불순물 도핑층들은 동일한 비트라인용 금속배선에 전기적으로 연결된 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이.
  7. 제 6 항에 있어서,
    상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 액티브라인들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이.
  8. 제 6 항에 있어서,
    상기 각 워드라인이 지나는 상기 각 반도체층의 단면은 사각형, 원형 및 타원형 중에서 어느 하나인 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이.
  9. 제 5 항의 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이를 제조하는 방법 중에,
    상기 복수개의 층선택라인들을 형성하는 단계는,
    상기 연결게이트 상에 상기 복수개의 액티브라인들의 돌출부가 드러나도록 상기 층간절연막을 형성하는 제 1 단계와;
    상기 층간절연막 상에 게이트 물질을 증착하는 제 2 단계와;
    상기 게이트 물질을 에치 백(etch-back) 공정으로 식각하여 복수개의 층선택라인들을 동시에 형성하는 제 3 단계를 포함하는 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 2 단계의 상기 게이트 물질 증착은 상기 복수개의 액티브라인들의 각 돌출부가 모두 덮히도록 증착하고,
    상기 제 2 단계와 상기 제 3 단계 사이에는 상기 증착된 게이트 물질 상에 상기 각 층선택라인의 컨택용 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이의 제조방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 에치 백(etch-back) 공정은 비등방성으로 식각하는 것을 특징으로 하는 연결게이트를 구비한 3차원 적층형 낸드 플래시 메모리 어레이의 제조방법.

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