KR102268704B1 - 쓰기 보조 회로를 포함하는 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 메모리 장치는 제 1 비트 라인 쌍과 연결된 제 1 메모리 셀에 셀 전압 또는 쓰기 보조 전압을 제공하는 제 1 쓰기 보조 회로, 제 1 비트 라인 쌍을 통해 제 1 메모리 셀에 쓰기 데이터를 제공하는 제 1 쓰기 드라이버, 제 2 비트 라인 쌍과 연결된 제 2 메모리 셀에 셀 전압 또는 쓰기 보조 전압을 제공하는 제 2 쓰기 보조 회로, 제 2 비트 라인 쌍을 통해 제 2 메모리 셀에 쓰기 데이터를 제공하는 제 2 쓰기 드라이버를 포함할 수 있다. 제 1 쓰기 드라이버 및 제 2 쓰기 드라이버 중 쓰기 데이터를 제공할 하나의 쓰기 드라이버를 선택하는 컬럼 선택 신호에 따라, 제 1 쓰기 보조 회로 및 제 2 쓰기 보조 회로 중 하나가 쓰기 보조 전압을 제공하고, 다른 하나는 셀 전압을 제공할 수 있다.

Description

쓰기 보조 회로를 포함하는 메모리 장치{A MEMORY DEVICE COMPRISING A WRITE ASSIST CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 쓰기 보조 회로를 포함하는 메모리 장치에 관한 것이다.
메모리 장치의 한 예인 스태틱 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 장치의 메모리 셀은 공정 과정에서 생길 수 있는 불확실성(Process Variation)으로 인해 안정적인 쓰기 동작을 보장하지 못할 수 있다. 따라서, 스태틱 랜덤 액세스 메모리 장치는 일반적으로 쓰기 동작을 보조하는 쓰기 보조 회로를 필요로 한다. 쓰기 동작 시, 쓰기 보조 회로는 메모리 셀에 인가되는 전압을 일시적으로 쓰기 동작에 보다 유리하도록 조절한다.
스태틱 랜덤 액세스 메모리 장치의 메모리 셀들 중에서 쓰기 보조 동작을 필요로 하는 메모리 셀은 소수이다. 하지만, 쓰기 보조 동작은 쓰기 동작을 수행하지 않는 메모리 셀들에서도 수행되었다. 결과적으로, 쓰기 보조 동작이 필요 없는 메모리 셀들에 대해서도 쓰기 보조 동작이 수행됨으로 인해, 불필요한 전력이 소모되었다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명은 선택된컬럼에 대해 동작하는 쓰기 보조 회로를 포함하는 메모리 장치를 제공할 수 있다.
본 발명에 따른 메모리 장치는 제 1 비트 라인 쌍과 연결된 제 1 메모리 셀에 셀 전압 또는 쓰기 보조 전압을 제공하는 제 1 쓰기 보조 회로, 제 1 비트 라인 쌍을 통해 제 1 메모리 셀에 쓰기 데이터를 제공하는 제 1 쓰기 드라이버, 제 2 비트 라인 쌍과 연결된 제 2 메모리 셀에 셀 전압 또는 쓰기 보조 전압을 제공하는 제 2 쓰기 보조 회로, 제 2 비트 라인 쌍을 통해 제 2 메모리 셀에 쓰기 데이터를 제공하는 제 2 쓰기 드라이버를 포함할 수 있다. 제 1 쓰기 드라이버 및 제 2 쓰기 드라이버 중 쓰기 데이터를 제공할 하나의 쓰기 드라이버를 선택하는 컬럼 선택 신호에 따라, 제 1 쓰기 보조 회로 및 제 2 쓰기 보조 회로 중 하나가 쓰기 보조 전압을 제공하고, 다른 하나는 셀 전압을 제공할 수 있다.
본 발명의 메모리 장치는 선택된 컬럼에 대해 동작하는 쓰기 보조 회로를 포함할 수 있다. 본 발명의 실시 예에 따르면, 쓰기 보조 전압의 공급 속도가 빨라지고, 불필요한 쓰기 보조 동작이 제거되어 전력 소비가 감소할 수 있다.
도 1은 스태틱 랜덤 액세스 메모리 장치의 예시적인 구성을 보여주는 블록도이다.
도 2 및 도 3은 도 1에 도시된 제 1 및 제 2 쓰기 보조 회로의 구성과 동작을 보여주는 그림이다.
도 4는 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치의 구성을 보여주는 블록도이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 도 4에 도시된 제 1 쓰기 보조 회로의 구성과 동작을 보여주는 그림이다.
도 7은 도 5 및 도 6에 도시된 제 1 쓰기 보조 회로의 동작을 설명하기 위한 타이밍도이다.
도 8 및 도 9는 도 5 및 도 6의 실시 예에 따른 제 1 및 제 2 쓰기 보조 회로의 레이아웃 배치를 설명하기 위한 그림이다.
도 10은 도 9에 도시된 컨택 영역을 설명하기 위한 그림이다.
도 11 및 도 12는 본 발명의 다른 실시 예에 따른 도 4에 도시된 제 1 쓰기 보조 회로의 구성과 동작을 보여주는 그림이다.
도 13 및 도 14는 도 11 및 도 12에 도시된 제 2 노어 로직의 구성을 설명하기 위한 그림이다.
도 15는 도 11 및 도 12에 도시된 제 1 쓰기 보조 회로의 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 다른 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치의 구성을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
본 발명은 SRAM, DRAM(Dynamic random access memory), TRAM(Thyristor RAM), Z-RAM(Zero capacitor RAM), 또는 TTRAM(Twin transistor RAM), MRAM 등의 휘발성 메모리 장치, 또는 플래시(Flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), 저항 메모리(Resistive RAM: RRAM), 나노튜브 RRAM(Nanotube RRAM), 등의 불휘발성 메모리 장치 등에 적용될 수 있다. 다만, 본 발명은 이에 제한되지 않는다. 이하에서, 설명의 편의를 위해, 스태틱 랜덤 액세스 메모리 장치를 예로서 본 발명을 설명할 것이다.
도 1은 스태틱 랜덤 액세스 메모리 장치의 예시적인 구성을 보여주는 블록도이다. 도 1을 참조하면, 스태틱 랜덤 액세스 메모리 장치(10)는 제 1 및 제 2 메모리 셀(11_1, 11_2), 입출력 버퍼(12), 쓰기 드라이버(13), 그리고 제 1 및 제 2 쓰기 보조 회로(14_1, 14_2)를 포함할 수 있다.
제 1 메모리 셀(11_1)은 제 1 비트 라인(BL1) 및 제 1 상보 비트 라인(BL1B) 사이에 연결된다. 제 1 메모리 셀(11_1)은 워드 라인(WL)에 연결된다. 제 2 메모리 셀(11_2)은 제 2 비트 라인(BL2) 및 제 2 상보 비트 라인(BL2B) 사이에 연결된다. 제 2 메모리 셀(11_2)은 워드 라인(WL)에 연결된다. 제 1 및 제 2 메모리 셀(11_1, 11_2)은 각각 스태틱 랜덤 액세스 메모리 셀일 수 있다. 이하에서, 제 1 비트 라인(BL1) 및 제 1 상보 비트 라인(BL1B)은 제 1 컬럼 혹은 제 1 비트 라인 쌍으로 지칭되고, 제 2 비트 라인(BL2) 및 제 2 상보 비트 라인(BL2B)은 제 2 컬럼 혹은 제 2 비트 라인 쌍으로 지칭된다.
입출력 버퍼(12)는 데이터를 쓰기 드라이버(13)에 제공한다. 도시되지 않았지만, 입출력 버퍼(12)는 외부(예를 들어, 호스트)로부터 데이터를 제공받을 수 있다. 예를 들어, 입출력 버퍼(12)는 하나의 DQ 패드(미도시)와 연결될 수 있다. 쓰기 드라이버(13)는 입출력 버퍼(12)로부터 데이터를 제공받는다. 쓰기 드라이버(13)는 컬럼 선택 신호(Wcol)를 제공받는다. 예를 들어, 컬럼 선택 신호(Wcol)는 컬럼 디코더(미도시)로부터 제공될 수 있다. 쓰기 드라이버(13)는 컬럼 선택 신호(Wcol)에 따라 선택된 컬럼에 데이터를 제공한다. 쓰기 드라이버(13)는 컬럼 선택 신호(Wcol)에 의해 선택되지 않은 컬럼에는 데이터를 제공하지 않는다.
예를 들어, 컬럼 선택 신호(Wcol)에 의해 제 1 컬럼이 선택되는 경우, 쓰기 드라이버(13)는 데이터를 제 1 비트 라인 쌍(BL1, BL1B)에 제공한다. 쓰기 드라이버(13)는 제 1 비트 라인(BL1)에 제공된 데이터에 따른 전압을 제공한다. 쓰기 드라이버(13)는 제 1 상보 비트 라인(BL1B)에 제공된 데이터의 상보 데이터에 따른 전압을 제공한다. 워드 라인(WL)에 워드 라인 구동 전압이 인가되면, 제 1 메모리 셀(11_1)에는 제공된 데이터가 기입된다.
컬럼 선택 신호(Wcol)는 컬럼 어드레스와 구분될 수 있다. 컬럼 어드레스는 복수의 컬럼 중 하나 이상의 컬럼을 선택하기 위한 어드레스이다. 컬럼 선택 신호(Wcol)는 하나의 입출력 버퍼(12)와 연결된 복수의 컬럼 중 하나의 컬럼을 선택하기 위한 신호이다. 도 1의 예에서, 2 개의 컬럼 중 하나의 컬럼을 선택하기 위해, 컬럼 선택 신호(Wcol)는 2 비트일 수 있다.
다만, 이는 예시적일 뿐이며, 메모리 장치(10)는 하나의 입출력 버퍼(12)와 연결된 2 개 이상의 컬럼을 포함할 수 있다. 예를 들어, 입출력 버퍼(12)에 4 개의 컬럼이 연결될 수 있다. 즉, 컬럼 선택 신호(Wcol)에 의해 4 개의 컬럼 중 하나가 선택되고, 선택된 컬럼의 비트 라인 및 상보 비트 라인에 데이터가 제공될 수 있다. 이 경우, 컬럼 선택 신호(Wcol)는 4 비트일 수 있다. 여기서, 쓰기 드라이버(13)는 4 개의 컬럼 중 컬럼 선택 신호(Wcol)에 의해 선택된 컬럼과 연결된 메모리 셀에 데이터를 제공하고, 나머지 3 개의 컬럼과 연결된 메모리 셀에는 데이터를 제공하지 않는다.
제 1 쓰기 보조 회로(14_1)는 제 1 비트 라인 쌍(BL1, BL1B)과 연결된다. 파워 다운 신호(PD) 및 활성화 신호(AS_en)에 응답하여, 제 1 쓰기 보조 회로(14_1)는 제 1 메모리 셀(11_1)에 제 1 공급 전압(VDA1)을 제공한다. 제 1 공급 전압(VDA1)은 셀 전압 또는 쓰기 보조 전압일 수 있다. 제 1 쓰기 보조 회로(14_1)가 비활성화되는 경우, 제 1 쓰기 보조 회로(14_1)는 제 1 메모리 셀(11_1)에 셀 전압을 제공한다. 제 1 쓰기 보조 회로(14_1)는 제 1 메모리 셀(11_1)에 데이터가 기입되는 중에 제 1 메모리 셀(11_1)에 쓰기 보조 전압을 제공한다. 예를 들어, 쓰기 보조 전압은 셀 전압보다 낮을 수 있다.
파워 다운 신호(PD)는 스태틱 랜덤 액세스 메모리 장치(10)가 동적인 동작을 하지 않는 파워 다운 모드에서 제 1 및 제 2 쓰기 보조 회로(14_1, 14_2)를 비활성화(deactivate)하기 위한 신호이다. 활성화 신호(AS_en)는 제 1 메모리 셀(11_1) 또는 제 2 메모리 셀(11_2)에의 데이터 기입 동작 중에 제 1 쓰기 보조 회로(14_1) 및 제 2 쓰기 보조 회로(14_2)를 활성화하기 위한 신호이다. 예를 들어, 파워 다운 신호(PD) 및 활성화 신호(AS_en)는 각각 스태틱 랜덤 액세스 메모리 장치(10)에 포함된 컨트롤러(미도시)로부터 제공될 수 있다.
제 2 쓰기 보조 회로(14_2)는 제 2 비트 라인 쌍(BL2, BL2B)과 연결된다. 파워 다운 신호(PD) 및 활성화 신호(AS_en)에 응답하여, 제 2 쓰기 보조 회로(14_2)는 제 2 메모리 셀(11_2)에 제 2 공급 전압(VDA2)을 제공한다. 제 2 공급 전압(VDA2)은 셀 전압 또는 쓰기 보조 전압일 수 있다. 제 2 쓰기 보조 회로(14_2)가 비활성화되는 경우, 제 2 쓰기 보조 회로(14_2)는 제 2 메모리 셀(11_2)에 셀 전압을 제공한다. 제 2 쓰기 보조 회로(14_2)는 제 2 메모리 셀(11_2)에 데이터가 기입되는 중에 제 2 메모리 셀(11_2)에 쓰기 보조 전압을 제공한다.
쓰기 드라이버(13)에 의해 데이터가 정상적으로 메모리 셀에 기입되기 위하여, 메모리 셀에의 데이터 기입 동작 중에, 쓰기 드라이버(13)의 구동 능력(drivability)이 메모리 셀의 구동 능력보다 높아야 한다. 메모리 셀에 저장된 데이터가 쓰여질 데이터의 로직 레벨과 다른 경우, 쓰기 드라이버(13)가 메모리 셀에 저장된 데이터를 반전시켜야 하기 때문이다.
이러한 이유로, 제 1 메모리 셀(11_1)에의 데이터 기입 동작 중에, 제 1 쓰기 보조 회로(14_1)는 셀 전압보다 낮은 쓰기 보조 전압을 제 1 메모리 셀(11_1)에 제공한다. 따라서, 제 1 메모리 셀(11_1)의 구동 능력이 낮아진다. 또한, 제 2 메모리 셀(11_2)에의 데이터 기입 동작 중에, 제 2 쓰기 보조 회로(14_2)는 셀 전압보다 낮은 쓰기 보조 전압을 제 2 메모리 셀(11_2)에 제공한다. 따라서, 제 2 메모리 셀(11_2)의 구동 능력이 낮아진다. 상술한 방법으로, 제 1 및 제 2 쓰기 보조 회로(14_1, 14_2)는 각각 제 1 및 제 2 메모리 셀(11_1, 11_2)에의 쓰기 동작을 보조한다.
도 2 및 도 3은 도 1에 도시된 제 1 및 제 2 쓰기 보조 회로의 구성과 동작을 보여주는 그림이다. 제 1 및 제 2 쓰기 보조 회로를 설명하기에 앞서, 제 1 메모리 셀(11_1)의 예시적인 구성을 설명한다.
제 1 메모리 셀(11_1)은 제 1 및 제 2 인버터(I1, I2)와 제 1 및 제 2 패스 게이트(PG1, PG2)를 포함할 수 있다. 제 1 및 제 2 인버터(I1, I2)는 래치(Latch)를 구성한다. 제 1 및 제 2 패스 게이트(PG1, PG2)는 각각 워드 라인(WL)의 워드 라인 전압에 의해 턴온(turn on) 또는 턴오프(turn off) 된다. 제 1 메모리 셀(11_1)에의 데이터 기입 동작에서, 제 1 및 제 2 패스 게이트(PG1, PG2)가 각각 턴온되면, 제 1 비트 라인(BL1)의 전압이 노드(a)로 제공된다. 또한, 제 1 상보 비트 라인(BL1B)의 전압이 노드(b)로 제공된다. 제 1 및 제 2 인버터(I1, I2)는 노드(a, b)의 전압들을 유지한다. 따라서, 노드(a, b)의 전압들이 서로 반전되지 않는다. 제 2 메모리 셀(11_2)의 구성 및 동작은 제 1 메모리 셀(11_1)의 구성 및 동작과 실질적으로 동일하다.
제 1 쓰기 보조 회로(14_1)는 제 1 내지 제 4 PMOS 트랜지스터(P1~P4), 제 1 및 제 2 NMOS 트랜지스터(N1, N2), 그리고 제 3 인버터(I3)를 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)는 셀 전압(VDDA)과 노드(nVDA1) 사이에 연결된다. 제 1 PMOS 트랜지스터(P1)는 제 3 인버터(I3)의 출력인 활성화 바 신호(AS_enb)에 의해 턴온 또는 턴오프된다. 제 2 PMOS 트랜지스터(P2)는 노드(nVDA1)와 노드(n0) 사이에 연결된다. 제 2 PMOS 트랜지스터(P2)는 활성화 신호(AS_en)에 따라 턴온 또는 턴오프 된다.
제 3 PMOS 트랜지스터(P3)는 셀 전압(VDDA)과 노드(n1) 사이에 연결된다. 제 3 PMOS 트랜지스터(P3)는 파워 다운 신호(PD)에 따라 턴온 또는 턴오프된다. 예를 들어, 스태틱 랜덤 액세스 메모리 장치(10)가 쓰기, 읽기 등의 동작을 하는 경우, 파워 다운 신호(PD)는 로직 '0'으로 제공된다. 이하의 실시 예에서, 파워 다운 신호(PD)는 로직 '0'으로 제공되는 것으로 가정한다. 제 4 PMOS 트랜지스터(P4)는 노드(n1)와 노드(nVDA1) 사이에 연결된다. 제 4 PMOS 트랜지스터(P4)의 일 단은 게이트와 연결되고, 일 단은 노드(nVDA1)와 연결된다.
제 1 NMOS 트랜지스터(N1)는 노드(n0)와 제 1 상보 비트 라인(BL1B) 사이에 연결된다. 제 1 NMOS 트랜지스터(N1)는 제 1 비트 라인(BL1)의 전압에 따라 턴온 또는 턴오프된다. 제 2 NMOS 트랜지스터(N2)는 노드(n0)와 제 1 비트 라인(BL1) 사이에 연결된다. 제 2 NMOS 트랜지스터(N2)는 제 1 상보 비트 라인(BL1B)의 전압에 따라 턴온 또는 턴오프된다.
도 2의 예시와 달리, 컬럼 선택 신호(Wcol)에 의해 제 1 및 제 2 컬럼이 선택되지 않을 수 있다. 이 경우, 제 1 쓰기 보조 회로(14_1)는 로직 '1'의 활성화 신호(AS_en)를 제공받는다. 제 1 PMOS 트랜지스터(P1)는 로직 '0'의 활성화 바 신호(AS_enb)에 의해 턴온된다. 제 2 PMOS 트랜지스터(P2)는 로직 '1'의 활성화 신호(AS_en)에 의해 턴오프된다. 노드(nVDA1)에는 턴온된 제 1 PMOS 트랜지스터(P1)에 의해 셀 전압(VDDA)이 인가된다. 제 4 PMOS 트랜지스터(P4)는 게이트에 인가된 셀 전압(VDDA)에 의해 턴오프된다. 결과적으로, 제 1 쓰기 보조 회로(14_1)는 노드(nVDA1)를 통해 셀 전압(VDDA)을 제 1 메모리 셀(11_1)에 제공한다. 이와 동일하게, 제 2 쓰기 보조 회로(14_2)는 노드(nVDA2)를 통해 셀 전압(VDDA)을 제 2 메모리 셀(11_2)에 제공한다. 쓰기 보조 전압보다 높은 셀 전압(VDDA)을 공급받음으로써, 제 1 및 제 2 메모리 셀(11_1, 11_2)은 저장된 데이터를 정상적으로 유지한다.
도 2는 컬럼 선택 신호(Wcol)에 의해 제 1 컬럼이 선택된 경우의 제 1 쓰기 보조 회로(14_1)의 동작을 보여준다. 여기서, 도 1에 도시된 데이터(DATA)는 참 데이터(DATA_t) 및 상보 데이터(DATA_c)를 포함할 수 있다. 데이터 기입 동작에서, 참 데이터(DATA_t)는 쓰기 드라이버(13)에 의해 버퍼링(buffering)된 데이터(DATA)에 대응하는 신호이고, 상보 데이터(DATA_c)는 참 데이터(DATA_t)와 상보적인 데이터이다. 다만, 데이터 기입 이외의 동작에서, 참 데이터(DATA_t)는 상보 데이터(DATA_c)와 동일한 로직 레벨을 갖는 신호로 제공될 수 있다. 예를 들어, 쓰기 드라이버(13)는 입출력 버퍼(12)로부터 상보 데이터(DATA_c) 및 참 데이터(DATA_t)를 모두 제공받을 수 있다. 또는, 쓰기 드라이버(13)는 입출력 버퍼(12)로부터 데이터(DATA)를 제공받고, 데이터(DATA)로부터 참 데이터(DATA_t) 및 상보 데이터(DATA_c)를 생성할 수 있다. 이를 위해, 도시되지 않았지만, 쓰기 드라이버(13)는 참 데이터(DATA_t) 및 상보 데이터(DATA_c)를 생성하기 위한 로직들을 더 포함할 수 있다.
제 1 컬럼이 선택되는 경우, 쓰기 드라이버(13)는 도 1의 입출력 버퍼(12)로부터 제공된 데이터(DATA)를 제 1 비트 라인 쌍(BL1, BL1B)에 제공한다. 자세하게, 쓰기 드라이버(13)는 참 데이터(DATA_t)를 제 1 비트 라인(BL1)에 제공하고, 상보 데이터(DATA_c)를 제 1 상보 비트 라인(BL1B)에 제공한다. 워드 라인(WL)에 워드 라인 전압이 제공되면, 제 1 메모리 셀(11_1)은 참 데이터(DATA_t)와 상보 데이터(DATA_c)를 저장한다. 예를 들어, 참 데이터(DATA_t)는 로직 '1'이고, 상보 데이터(DATA_c)는 로직 '0'이라 가정한다.
데이터의 기입 과정 중에 일부 구간에서, 제 1 쓰기 보조 회로(14_1)는 제 1 메모리 셀(11_1)에 쓰기 보조 전압을 제공할 수 있다. 예를 들어, 일부 구간은 활성화 신호(AS_en)가 로직 '0'으로 활성화되는 구간을 포함할 수 있다. 제 1 쓰기 보조 회로(14_1)에 의해 쓰기 보조 전압이 생성되는 과정은 다음과 같다.
로직 '1'의 활성화 바 신호(AS_enb)에 의해, 제 1 PMOS 트랜지스터(P1)는 턴오프된다. 로직 '0'의 활성화 신호(AS_en)에 의해, 제 2 PMOS 트랜지스터(P2)는 턴온된다. 로직 '1'의 전압으로 디벨롭(develop)된 제 1 비트 라인(BL1)의 전압에 의해, 제 1 NMOS 트랜지스터(N1)가 턴온된다. 로직 '0'의 전압 또는 접지 전압으로 디벨롭된 제 1 상보 비트 라인(BL1B)의 전압에 의해, 제 2 NMOS 트랜지스터(N2)는 턴오프된다. 결과적으로, 제 3, 제 4, 그리고 제 2 PMOS 트랜지스터(P3, P4, P2)와 제 1 NMOS 트랜지스터(N1)를 통하여, 셀 전압(VDDA)을 갖는 노드로부터 접지 전압을 갖는 제 1 상보 비트 라인(BL1B)으로의 디스차지(discharge) 패스가 형성된다. 예를 들어, 참 데이터(DATA_t)가 로직 '0'이고, 상보 데이터(DATA_c)가 로직 '1'인 경우, 상술한 바와 실질적으로 동일한 과정에 의하여, 제 3, 제 4, 그리고 제 2 PMOS 트랜지스터(P3, P4, P2)와 제 2 NMOS 트랜지스터(N2)를 통하여 디스차지 패스가 형성된다. 도 5에서, 동일한 설명은 생략한다.
형성된 디스차지 패스를 통해, 노드(nVDA1)의 전압은 셀 전압(VDDA)보다 제 3 PMOS 트랜지스터(P3)의 소스-드레인 전압과 제 4 PMOS 트랜지스터(P4)의 턴온 전압(이하, 델타 전압)만큼 낮은 전압으로 낮아진다. 도 4에서, 턴온 전압은 제 4 PMOS 트랜지스터(P4)의 소스-드레인 전압 혹은 게이트-소스 전압이 된다. 예를 들어, 제 4 PMOS 트랜지스터(P4)의 드레인이 제 3 PMOS 트랜지스터와 연결되고 소스가 게이트와 연결되는 경우, 턴온 전압은 제 4 PMOS 트랜지스터(P4)의 게이트-드레인 전압이 된다. 노드(nVDA1)를 통해, 낮아진 전압은 상술한 쓰기 보조 전압으로서 제 1 메모리 셀(11_1)에 제공된다. 제 2 쓰기 보조 회로(14_2)의 구성 및 동작은 제 1 쓰기 보조 회로(14_1)의 구성 및 동작과 실질적으로 동일하다.
도 1 및 도 2에 도시된 제 1 쓰기 보조 회로(14_1)는 제 1 비트 라인(BL1) 또는 제 1 상보 비트 라인(BL1B)이 접지 전압으로 충분히 디벨롭된 후에 쓰기 보조 전압을 생성하기 시작한다. 예를 들어, 이러한 디벨롭 과정의 시작 시점이 느린 경우, 제 1 쓰기 보조 회로(14_1)는 제 1 메모리 셀(11_1)에 쓰기 보조 전압을 충분한 시간 동안 공급하지 못할 수 있다.
도 3은 컬럼 선택 신호(Wcol)에 의해 선택되지 않은 제 2 컬럼의 제 2 쓰기 보조 회로(14_2)의 동작을 보여준다. 파워 다운 신호(PD) 및 활성화 신호(AS_en)는 도 2에서 설명된 바와 동일하게 입력된다.
제 2 컬럼이 선택되지 않았기 때문에, 제 2 비트 라인(BL2) 및 제 2 상보 비트 라인(BL2B)의 전압은 각각 참 데이터(DATA_t) 및 상보 데이터(DATA_c)에 의해 디벨롭되지 않는다. 다만, 제 2 메모리 셀(11_2)은 제 1 메모리 셀(11_1)과 동일한 워드 라인(WL)과 연결되어 있기 때문에, 제 2 메모리 셀(11_2)의 제 1 및 제 2 패스 게이트(PG1, PG2)는 워드 라인 전압에 의해 턴온된다. 이하에서, 이러한 경우의 컬럼을 하프 셀렉티드 컬럼(Half Selected Column)이라 지칭한다.
컬럼 선택 신호(Wcol)에 의해 선택되지 않은 제 2 비트 라인 쌍(BL2, BL2B)은 플로팅(floating)된다. 따라서, 제 1 및 제 2 인버터(I1, I2)에 의해, 노드(a, b)에 저장된 전압으로 제 2 비트 라인(BL2) 및 제 2 상보 비트 라인(BL2B)이 각각 디벨롭된다. 예를 들어, 노드(a)에는 로직 '1'이 저장되어 있고, 노드 (b)에는 로직 '0'이 저장되어 있다고 가정한다. 이에 따라, 제 2 비트 라인(BL2)은 로직 '1'의 전압으로 디벨롭되고, 제 2 상보 비트 라인(BL2B)는 로직 '0'의 전압으로 디벨롭된다. 따라서, 제 2 비트 라인(BL2)의 전압에 의해 제 1 NMOS 트랜지스터(N1)가 턴온된다. 제 3, 제 4, 그리고 제 2 PMOS 트랜지스터(P3, P4, P2)와 제 1 NMOS 트랜지스터(N1)를 통하여, 셀 전압(VDDA)을 갖는 노드로부터 접지 전압을 갖는 제 2 상보 비트 라인(BL2B)으로의 디스차지 패스가 형성된다.
예를 들어, 노드(a)에는 로직 '0'이 저장되어 있고, 노드 (b)에는 로직 '1'이 저장되어 있는 경우, 상술한 바와 실질적으로 동일한 과정에 의하여, 제 3, 제 4, 그리고 제 2 PMOS 트랜지스터(P3, P4, P2)와 제 2 NMOS 트랜지스터(N2)를 통하여 디스차지 패스가 형성된다. 디스차지 패스에 의해, 노드(nVDA2)의 전압은 쓰기 보조 전압으로 낮아진다. 노드(nVDA2)를 통해, 낮아진 전압은 상술한 쓰기 보조 전압으로서 제 2 메모리 셀(11_2)에 제공된다.
도 3의 예에서, 쓰기 동작을 하지 않는 하프 셀렉티드 컬럼과 연결된 제 2 쓰기 보조 회로(14_2)가 쓰기 보조 전압을 생성하기 위해 동작한다. 따라서, 스태틱 랜덤 액세스 메모리 장치(10)는 불필요하게 전력을 소모한다. 또한, 제 2 메모리 셀(11_2)은 데이터 기입 동작을 수행하지 않는다. 하지만, 셀 전압(VDDA) 보다 낮은 쓰기 보조 전압이 인가되므로, 제 2 메모리 셀(11_2)에 저장된 데이터를 안정적으로 유지하지 못할 수 있다.
도 4는 본 발명의 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치의 구성을 보여주는 블록도이다. 도 4를 참조하면, 스태틱 랜덤 액세스 메모리 장치(100)는 제 1 및 제 2 메모리 셀(110_1, 110_2), 입출력 버퍼(120), 제 1 및 제 2 쓰기 드라이버(130_1, 130_2), 그리고 제 1 및 제 2 쓰기 보조 회로(140_1, 140_2)를 포함할 수 있다. 제 1 및 제 2 메모리 셀(110_1, 110_2) 및 입출력 버퍼(120)의 구성 및 동작은 도 1 내지 도 3에서 설명된 바와 실질적으로 동일하다. 도 4에서, 컬럼 선택 신호(Wcol[1:0])는 2 비트의 신호를 포함한다. 도 4에서, 제 2 쓰기 보조 회로(140_2)는 활성화 신호(AS_en) 및 활성화 바 신호(AS_enb)를 제공받는 것으로 도시되었다. 다만, 이하의 실시 예에 따라, 제 2 쓰기 보조 회로(140_2)는 활성화 신호(AS_en) 및 활성화 바 신호(AS_enb) 중 적어도 하나를 제공받을 수 있다.
도 1의 쓰기 드라이버(13)와 달리, 도 4의 제 1 및 제 2 쓰기 드라이버(130_1, 130_2)는 각각 제 1 및 제 2 보조 선택 신호(AS_s1, AS_s2)를 제 1 및 제 2 쓰기 보조 회로(140_1, 140_2)에 제공한다. 제 1 및 제 2 보조 선택 신호(AS_s1, AS_s2)는 각각 제 1 및 제 2 쓰기 드라이버에 의해 컬럼 선택 신호(Wcol[1:0])를 기초로 생성된다.
도 1의 제 1 및 제 2 쓰기 보조 회로(14_1, 14_2)와 달리, 도 4의 제 1 쓰기 보조 회로(140_1)는 제 1 비트 라인 쌍(BL1, BL1B)과 연결되지 않고, 제 2 쓰기 보조 회로(140_2)는 제 2 비트 라인 쌍(BL2, BL2B)과 연결되지 않는다. 컬럼 선택 신호(Wcol[1:0])에 따라, 제 1 및 제 2 쓰기 드라이버(130_1, 130_2) 중 선택된 하나의 쓰기 드라이버는 선택된 쓰기 드라이버와 연결된 컬럼에 데이터를 제공한다. 선택되지 않은 쓰기 드라이버는 선택되지 않은 쓰기 드라이버와 연결된 컬럼에 데이터를 제공하지 않는다. 제 1 및 제 2 보조 선택 신호(AS_s1, AS_s2)에 따라, 제 1 및 제 2 쓰기 보조 회로(140_1, 140_2) 중 선택된 하나의 쓰기 보조 회로는 선택된 쓰기 보조 회로와 연결된 메모리 셀에 쓰기 보조 전압을 제공한다. 선택되지 않은 쓰기 보조 회로는 선택되지 않은 쓰기 보조 회로와 연결된 메모리 셀에 셀 전압(VDDA)을 제공한다.
상술한 구성을 통해, 제 1 및 제 2 쓰기 보조 회로(140_1, 140_2)는 비트 라인들의 전압과 관계 없이 쓰기 보조 전압을 생성할 수 있다. 따라서, 쓰기 보조 전압의 생성 및 공급 시간이 빨라질 수 있다. 또한, 제공된 제 1 및 제 2 보조 선택 신호(AS_s1, AS_s2)에 의해, 제 1 및 제 2 쓰기 보조 회로(140_1, 140_2) 중 하프 셀렉티드 컬럼의 쓰기 보조 회로가 쓰기 보조 전압을 생성하기 위해 동작하지 않는다. 따라서, 하프 셀렉티드 컬럼의 메모리 셀이 보다 안정적으로 데이터를 저장할 수 있다. 또한, 전력 소모가 줄어들 수 있다.
도 5 및 도 6은 본 발명의 실시 예에 따른 도 4에 도시된 제 1 쓰기 보조 회로의 구성과 동작을 보여주는 그림이다. 제 1 쓰기 보조 회로(140_1a)를 설명하기에 앞서, 제 1 쓰기 드라이버(130_1a)의 예시적인 구성을 설명한다. 제 2 쓰기 드라이버(130_2a)의 구성 및 동작은 제 1 쓰기 드라이버(130_1a)의 구성 및 동작과 실질적으로 동일하다.
제 1 쓰기 드라이버(130_1a)는 제 1 및 제 2 노어 로직(NR1, NR2), 제 4 및 제 5 NMOS 트랜지스터(N4, N5)를 포함할 수 있다. 제 1 노어 로직(NR1)은 컬럼 선택 신호(Wcol[0])와 참 데이터(DATA_t)를 부정 논리 합하여 제 1 참 보조 선택 신호(AS_s1t)를 출력한다. 제 4 NMOS 트랜지스터(N4)는 제 1 비트 라인(BL1)과 접지 전압(GND) 사이에 연결된다. 제 4 NMOS 트랜지스터(N4)는 제 1 참 보조 선택 신호(AS_s1t)에 따라 턴온 또는 턴오프되고, 제 1 비트 라인(BL1)에 접지 전압(GND)을 제공하거나 제공하지 않을 수 있다.
제 1 컬럼이 선택되지 않는 경우, 컬럼 선택 신호(Wcol[0])는 로직 '1'로 제공된다. 제 1 노어 로직(NR1)은 참 데이터(DATA_t)와 관계 없이 로직 '0'의 제 1 참 보조 선택 신호(AS_s1t)를 출력한다. 제 4 NMOS 트랜지스터(N4)는 턴오프되고, 제 1 비트 라인(BL1)은 플로팅된다. 따라서, 참 데이터(DATA_t)가 제 1 비트 라인(BL1)에 전달되지 않는다. 제 1 컬럼이 선택되는 경우, 컬럼 선택 신호(Wcol[0])는 로직 '0'으로 제공된다. 제 1 노어 로직(NR1)은 참 데이터(DATA_t)를 반전하여 제 1 참 보조 선택 신호(AS_s1t)로 출력한다. 제 1 참 보조 선택 신호(AS_s1t)에 따라, 제 4 NMOS 트랜지스터(N4)는 턴온 또는 턴오프된다. 제 4 NMOS 트랜지스터(N4)의 동작에 따라, 제 1 비트 라인(BL1)에 참 데이터(DATA_t)에 대응하는 신호가 전달된다.
제 2 노어 로직(NR2)은 컬럼 선택 신호(Wcol[0])와 상보 데이터(DATA_c)를 부정 논리 합하여 제 1 상보 보조 선택 신호(AS_s1c)를 출력한다. 제 5 NMOS 트랜지스터(N5)는 제 1 상보 비트 라인(BL1B)과 접지 전압(GND) 사이에 연결된다. 제 5 NMOS 트랜지스터(N5)는 제 1 상보 보조 선택 신호(AS_s1c)에 따라 턴온 또는 턴오프되고, 제 1 상보 비트 라인(BL1B)에 접지 전압(GND)을 제공하거나 제공하지 않을 수 있다. 제 2 노어 로직(NR2) 및 제 5 NMOS 트랜지스터(N5)의 동작에 따라 제 1 상보 비트 라인(BL1B)에 상보 데이터(DATA_c)에 대응하는 신호가 전달되는 과정은 상술한 제 1 노어 로직(NR1) 및 제 4 NMOS 트랜지스터(N4)의 동작과 실질적으로 동일하다.
도 5 및 도 6의 실시 예에서, 도 4에 도시된 제 1 보조 선택 신호(AS_s1)는 제 1 참 보조 선택 신호(AS_s1t) 및 제 1 상보 보조 선택 신호(AS_s1c)를 포함할 수 있다. 이하에서, 제 1 쓰기 보조 회로(140_1a)의 구성 및 동작이 설명될 것이다.
제 1 쓰기 보조 회로(140_1a)는 제 1 내지 제 4 PMOS 트랜지스터(P1~P4), 제 1 내지 제 3 NMOS 트랜지스터(N1~N3), 그리고 제 3 인버터(I3)를 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)는 셀 전압(VDDA)과 노드(nVDA1) 사이에 연결된다. 제 1 PMOS 트랜지스터(P1)는 제 3 인버터(I3)의 출력인 활성화 바 신호(AS_enb)에 의해 턴온 또는 턴오프된다. 제 2 PMOS 트랜지스터(P2)는 노드(nVDA1)와 노드(n0) 사이에 연결된다. 제 2 PMOS 트랜지스터(P2)의 게이트는 접지 전압(GND)과 연결되고, 제 2 PMOS 트랜지스터(P2)는 턴온된다. 제 3 PMOS 트랜지스터(P3)는 셀 전압(VDDA)과 노드(n1) 사이에 연결된다. 제 3 PMOS 트랜지스터(P3)는 파워 다운 신호(PD)에 따라 턴온 또는 턴오프된다. 제 4 PMOS 트랜지스터(P4)는 노드(n1)와 노드(nVDA1) 사이에 연결된다. 제 4 PMOS 트랜지스터(P4)의 일 단은 게이트와 연결되고, 일 단은 노드(nVDA1)와 연결된다.
제 1 NMOS 트랜지스터(N1)는 노드(n0)와 노드(n2) 사이에 연결된다. 제 1 NMOS 트랜지스터(N1)는 제 1 참 보조 선택 신호(AS_s1t)에 따라 턴온 또는 턴오프된다. 제 2 NMOS 트랜지스터(N2)는 노드(n0)와 노드(n2) 사이에 연결된다. 제 2 NMOS 트랜지스터(N2)는 제 1 상보 보조 선택 신호(AS_s1c)에 따라 턴온 또는 턴오프된다. 제 3 NMOS 트랜지스터(N3)는 노드(n2)와 접지 전압(GND) 사이에 연결된다. 제 3 NMOS 트랜지스터(N3)는 활성화 바 신호(AS_enb)에 따라 턴온 또는 턴오프된다.
제 2 쓰기 보조 회로(140_2a)는 제 3 인버터(I3)를 포함하지 않는다. 제 3 인버터(I3)를 제외하고, 제 2 쓰기 보조 회로(140_2a)의 구성은 제 1 쓰기 보조 회로(140_1a)의 구성과 실질적으로 동일하다. 즉, 제 2 쓰기 보조 회로(140_2a)는 제 1 쓰기 보조 회로(140_1a)로부터 활성화 바 신호(AS_enb)를 제공받을 수 있다.
도 5는 컬럼 선택 신호(Wcol[0])에 의해 제 1 컬럼이 선택된 경우의 제 1 쓰기 보조 회로(140_1a)의 동작을 보여준다. 도 5 및 도 6에서, 파워 다운 신호(PD) 및 활성화 신호(AS_en)는 도 2에서 설명된 바와 동일하게 입력된다. 예를 들어, 참 데이터(DATA_t)는 로직 '0'이고, 상보 데이터(DATA_c)는 로직 '1'이라 가정한다. 제 1 컬럼이 선택되는 경우, 컬럼 선택 신호(Wcol[0])는 로직 '0'으로 제공된다. 제 1 노어 로직(NR1)은 입력된 신호들(Wcol[0], DATA_t)을 연산하여 로직 '1'을 제 1 참 보조 선택 신호(AS_s1t)로 제공한다. 제 2 노어 로직(NR2)은 입력된 신호들(Wcol[0], DATA_c)을 연산하여 로직 '0'을 제 1 상보 보조 선택 신호(AS_s1c)로 제공한다.
데이터가 기입되기 전에, 제 1 비트 라인 쌍(BL1, BL1B)은 각각 로직 '1'의 전압으로 프리차지된다. 로직 '1'의 제 1 참 보조 선택 신호(AS_s1t)에 따라 제 4 NMOS 트랜지스터(N4)는 턴온되고, 제 1 비트 라인(BL1)은 접지 전압(GND)으로 디스차지된다. 로직 '0'의 제 1 상보 보조 선택 신호(AS_s1c)에 따라, 제 5 NMOS 트랜지스터(N5)는 턴오프되고, 제 1 상보 비트 라인(BL1B)에는 로직 '1'의 전압이 유지된다. 워드 라인(WL)의 워드 라인 전압에 따라, 제 1 및 제 2 인버터(I1, I2)는 제 1 비트 라인 쌍(BL1, BL1B)에 각각 제공된 전압의 데이터를 저장한다.
데이터의 기입 과정 중에 일부 구간에서, 제 1 쓰기 보조 회로(140_1a)는 제 1 메모리 셀(110_1)에 쓰기 보조 전압을 제공할 수 있다. 제 1 쓰기 보조 회로(140_1a)에 의해 쓰기 보조 전압이 생성되는 과정은 다음과 같다.
로직 '1'의 활성화 바 신호(AS_enb)에 의해, 제 1 PMOS 트랜지스터는 턴오프된다. 로직 '1'의 활성화 바 신호(AS_enb)에 의해, 제 3 NMOS 트랜지스터(N3)가 턴온된다. 로직 '1'의 제 1 참 보조 선택 신호(AS_s1t)에 의해, 제 1 NMOS 트랜지스터(N1)가 턴온된다. 로직 '0'의 제 1 상보 보조 선택 신호(AS_s1c)에 의해, 제 2 NMOS 트랜지스터(N2)는 턴오프된다. 결과적으로, 제 3, 제 4, 그리고 제 2 PMOS 트랜지스터(P3, P4, P2)와 제 1 및 제 3 NMOS 트랜지스터(N1, N3)를 통하여, 셀 전압(VDDA)에서 접지 전압(GND)으로의 디스차지 패스가 형성된다.
형성된 디스차지 패스를 통해, 노드(nVDA1)의 전압은 셀 전압(VDDA)보다 델타 전압만큼 낮은 전압으로 낮아진다. 해당 전압은 노드(nVDA1)를 통해 쓰기 보조 전압으로서 제 1 메모리 셀(110_1)에 제공된다. 도 2에서 설명된 바와 같이, 델타 전압은 제 3 PMOS 트랜지스터(P3)의 소스-드레인 전압과 제 4 PMOS 트랜지스터(P4)의 턴온 전압을 더한 전압이다. 제 2 쓰기 보조 회로(140_2a)의 동작은 제 1 쓰기 보조 회로(140_1a)의 동작과 실질적으로 동일하다.
도 4 및 도 5에 도시된 제 1 쓰기 보조 회로(140_1a)는 제 1 비트 라인 쌍(BL1, BL1B)의 전압과 관계 없이 제 1 참 보조 선택 신호(AS_s1t) 및 제 1 상보 보조 선택 신호(AS_s1c)에 따라 쓰기 보조 전압을 생성한다. 따라서, 도 1의 제 1 쓰기 보조 회로(14_1)와 비교하여, 제 1 쓰기 보조 회로(140_1a)는 빠른 시간에 제 1 메모리 셀(110_1)에 쓰기 보조 전압을 공급할 수 있다.
도 6은 제 1 컬럼이 하프 셀렉티드 컬럼인 경우의 제 1 쓰기 보조 회로(140_1a)의 동작을 보여준다. 제 1 컬럼이 선택되지 않았기 때문에, 컬럼 선택 신호(Wcol[0])는 로직 '1'로 제공된다. 제 1 노어 로직(NR1)은 로직 '0'을 제 1 참 보조 선택 신호(AS_s1t)로 출력한다. 로직 '0'을 제공받은 제 1 NMOS 트랜지스터(N1)는 턴오프된다. 제 2 노어 로직(NR2)은 로직 '0'을 제 1 상보 보조 선택 신호(AS_s1c)로 출력한다. 로직 '0'을 제공받은 제 2 NMOS 트랜지스터(N2)는 턴오프된다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 모두 턴오프되어, 셀 전압(VDDA)에서 접지 전압(GND)로의 디스차지 패스가 형성되지 않는다. 결과적으로, 노드(nVDA1)의 전압은 낮아지지 않고, 제 1 컬럼이 하프 셀렉트되기 전에 형성되었던 셀 전압(VDDA)으로 유지된다.
도 1의 제 1 쓰기 보조 회로(14_1)와 비교하여, 하프 셀렉티드 컬럼과 연결된 제 1 쓰기 보조 회로(140_1a)는 쓰기 보조 전압이 아닌 셀 전압(VDDA)을 제 1 메모리 셀(110_1)에 제공한다. 불필요한 쓰기 보조 전압의 생성 동작을 제거함에 따라, 스태틱 랜덤 액세스 메모리 장치(100)의 전력 소모가 줄어들 수 있다. 또한, 제 1 메모리 셀(110_1)이 데이터를 저장하고 있는 동안, 제 1 쓰기 보조 회로(140_1a)는 제 1 메모리 셀(110_1)에 셀 전압(VDDA)을 제공한다. 따라서, 제 1 컬럼이 하프 셀렉트된 경우에도, 제 1 메모리 셀(110_1)은 저장된 데이터를 안정적으로 유지할 수 있다.
추가적으로, 라이트 마스크(write mask) 동작에서의 제 1 쓰기 드라이버(130_1a) 및 제 1 쓰기 보조 회로(140_1a)의 동작이 설명된다. 라이트 마스크 동작은 데이터의 쓰기 동작이지만 특정 DQ와 연결된 컬럼에 쓰기 동작을 수행하지 않는 동작이다. 예를 들어, 스태틱 랜덤 액세스 메모리 장치(100)가 8 개의 DQ 패드를 포함하는 경우, 스태틱 랜덤 액세스 메모리 장치(100)는 클록의 엣지마다 8 개의 DQ 패드를 통해 각각 8 개의 데이터 비트를 수신할 수 있다. 다만, 호스트(미도시)의 요청에 의해, 스태틱 랜덤 액세스 메모리 장치(100)는 8 개 중 요청된 수의 DQ 패드로 제공된 데이터를 기입하지 않을 수 있다. 즉, 스태틱 랜덤 액세스 메모리 장치(100)는 해당 DQ 패드와 연결된 컬럼(예를 들어, 제 1 컬럼)에 라이트 마스크 동작을 수행한다.
제 1 쓰기 드라이버(130_1a)가 라이트 마스크 동작을 수행하는 경우, 제 1 컬럼이 선택되었기 때문에, 컬럼 선택 신호(Wcol[0])는 로직 '0'으로 제공된다. 다만, 참 데이터(DATA_t) 및 상보 데이터(DATA_c)는 각각 로직 '1'로 제공된다. 따라서, 제 1 노어 로직(NR1)은 로직 '0'을 제 1 참 보조 선택 신호(AS_s1t)로서 출력하고, 제 2 노어 로직(NR2)은 로직 '0'을 제 1 상보 보조 선택 신호(AS_s1c)로서 출력한다. 로직 '0의 제 1 참 보조 선택 신호(AS_s1t) 및 제 1 상보 보조 선택 신호(AS_s1c)에 의해, 제 4 및 제 5 NMOS 트랜지스터(N4, N5)는 각각 턴오프된다. 따라서, 제 1 비트 라인 쌍(BL1, BL1B)은 각각 프리차지된 로직 '1'의 전압을 유지한다.
또한, 로직 '0'의 제 1 참 보조 선택 신호(AS_s1t)에 의해, 제 1 NMOS 트랜지스터(N1)는 턴오프된다. 로직 '0'의 제 1 상보 보조 선택 신호(AS_s1c)에 의해, 제 2 NMOS 트랜지스터(N2)는 턴오프된다. 따라서, 셀 전압(VDDA)에서 접지 전압(GND)으로의 디스차지 패스가 형성되지 않는다. 결과적으로, 노드(nVDA1)의 전압은 낮아지지 않고, 제 1 컬럼이 하프 셀렉트되기 전에 형성되었던 셀 전압(VDDA)으로 유지된다. 즉, 라이트 마스크 동작에서, 제 1 쓰기 보조 회로(140_1a)는 제 1 메모리 셀(110_1)에 쓰기 보조 전압이 아닌 셀 전압(VDDA)을 공급할 수 있다. 따라서, 제 1 메모리 셀(110_1)은 저장된 데이터를 안정적으로 유지할 수 있다.
도 7은 도 5 및 도 6에 도시된 제 1 쓰기 보조 회로의 동작을 설명하기 위한 타이밍도이다. 도 7은 도 5 및 도 6을 참조하여 설명될 것이다. 도 7을 참조하면, 제 1 쓰기 드라이버(130_1a) 및 제 1 쓰기 보조 회로(140_1a)는 t0~t2 구간에서 쓰기 동작을 수행한다. 설명의 편의를 위해, 도 7 및 도 15의 타이밍도에서 로직 회로들에 의한 신호의 지연 시간은 도시되지 않았다. 또한, 설계 환경에 따라, 각각의 신호들은 일부 마진(margin)을 더 포함하거나 적게 포함할 수 있다. 더불어, 각각의 신호들의 하이 레벨은 셀 전압(VDDA)뿐 아니라 어떠한 전압 레벨도 될 수 있고, 로우 레벨은 접지 전압(GND)뿐 아니라 어떠한 전압 레벨도 될 수 있다.
t0~t1에서, 워드 라인(WL)에는 로직 '1'의 워드 라인 전압이 제공된다. 활성화 신호(AS_en)는 로직 '0'으로 제공된다. 활성화 바 신호(AS_enb)는 로직 '1'이 된다. 또한, 참 데이터(DATA_t)는 로직 '0'으로 제공되고, 상보 데이터(DATA_c)는 로직 '1'로 제공된다.
이하에서, 먼저, 제 1 컬럼이 셀렉티드 컬럼인 경우의 신호들의 타이밍도가 설명된다. 제 1 컬럼이 선택되었기 때문에, 컬럼 디코더(미도시)로부터 로직 '0'의 컬럼 선택 신호(Wcol[0])가 제 1 쓰기 드라이버(130_1a)로 제공된다. 제 1 노어 로직(NR1)은 제공된 신호들을 연산하여 로직 '1'의 제 1 참 보조 선택 신호(AS_s1t)를 출력한다. 제 2 노어 로직(NR2)은 제공된 신호들을 연산하여 로직 '0'의 제 1 상보 보조 선택 신호(AS_s1c)를 출력한다. 도 5에서 설명된 바에 따라, 로직 '1'의 제 1 참 보조 선택 신호(AS_s1t)에 의해, 제 1 쓰기 보조 회로(140_1a)의 제 1 공급 전압(VDA1)은 셀 전압(VDDA)보다 델타 전압(ΔV)만큼 낮은 쓰기 보조 전압이 된다. 쓰기 보조 전압은 제 1 메모리 셀(110_1)에 제공된다.
또한, 로직 '1'의 제 1 참 보조 선택 신호(AS_s1t)에 의해, 제 4 NMOS 트랜지스터(N4)가 턴온되고, 제 1 비트 라인(BL1)의 전압이 접지 전압(GND)으로 디스차지된다. 로직 '0'의 제 1 상보 보조 선택 신호(AS_s1c)에 의해, 제 5 NMOS 트랜지스터(N5)는 턴오프되고, 제 1 상보 비트 라인(BL1B)은 프리차지된 전압 레벨을 유지한다. 이어, 제 1 비트 라인(BL1)의 전압은 노드(a)로 전달되고, 제 1 상보 비트 라인(BL1B)의 전압은 노드(b)로 전달된다. 제 1 메모리 셀(110_1)의 제 1 및 제 2 인버터(I1, I2)는 노드(a, b)의 전압을 디벨롭한다. 디벨롭 과정은 t1 이전에 완료될 수 있다. 결과적으로, 쓰기 동작 중에, t0~t1에서, 제 1 메모리 셀(110_1)은 쓰기 보조 전압에 의해 구동된다.
t1 시점에서, 활성화 바 신호(AS_enb)는 로직 '0'이 된다. 따라서, 제 1 쓰기 보조 회로(140_1a)의 제 1 공급 전압(VDA1)은 다시 셀 전압(VDDA)이 된다. 셀 전압(VDDA)은 제 1 메모리 셀(110_1)에 제공된다. t1~t2에서, 제 1 메모리 셀(110_1)은 기입된 데이터를 유지한다.
t2 시점 이후, 워드 라인(WL)에는 로직 '0'의 전압이 제공된다. 제 1 메모리 셀(110_1)은 제 1 비트 라인 쌍(BL1, BL1B)과 분리된다. 제 1 컬럼은 다시 비선택되고, 컬럼 선택 신호(Wcol[0])는 로직 '1'로 제공된다. 또한, 참 데이터(DATA_t) 및 상보 데이터(DATA_c)는 각각 로직 '1'로 제공된다. 따라서, 제 1 참 보조 선택 신호(AS_s1t) 및 제 1 상보 보조 선택 신호(AS_s1c)는 각각 로직 '0'이 된다. 이어, 제 4 및 제 5 NMOS 트랜지스터(N4, N5)는 각각 턴오프된다. 제 1 비트 라인 쌍(BL1, BL1B)은 각각 플로팅된다. 도시되지 않았지만, 이후의 프리차지 동작에 의해, 제 1 비트 라인 쌍(BL1, BL1B) 각각의 전압은 다시 로직 '1'의 전압이 될 수 있다.
이하에서, 제 1 컬럼이 하프 셀렉티드 컬럼인 경우의 신호들의 타이밍도가 설명된다. t0~t2에서, 제 1 컬럼이 선택되지 않았기 때문에, 컬럼 디코더(미도시)로부터 로직 '1'의 컬럼 선택 신호(Wcol[0])가 제 1 쓰기 드라이버(130_1a)로 제공된다. 제 1 노어 로직(NR1)은 참 데이터(DATA_t)와 관계 없이 로직 '0'의 제 1 참 보조 선택 신호(AS_s1t)를 출력한다. 제 2 노어 로직(NR2)은 상보 데이터(DATA_c)와 관계 없이 로직 '0'의 제 1 상보 보조 선택 신호(AS_s1c)를 출력한다. 도 6에서 설명된 바에 따라, 제 1 쓰기 보조 회로(140_1a)의 제 1 공급 전압(VDA1)은 셀 전압(VDDA) 이 된다. 셀 전압(VDDA)은 제 1 메모리 셀(110_1)에 제공된다. 또한, 로직 '0'의 제 1 참 보조 선택 신호(AS_s1t) 및 로직 '0'의 제 1 상보 보조 선택 신호(AS_s1c)에 의해, 제 4 및 5 NMOS 트랜지스터(N4, N5)는 각각 턴오프된다. 제 1 비트 라인 쌍(BL1, BL1B)은 각각 플로팅된다.
t1 이전의 시점에서, 예를 들어, 제 1 메모리 셀(110_1)의 노드(a)의 전압은 접지 전압(GND)의 레벨(로직 '0'에 대응)이고, 노드(b)의 전압은 셀 전압(VDDA)의 레벨(로직 '1'에 대응)일 수 있다. t1 시점에서, 제공된 워드 라인(WL)의 워드 라인 전압에 의해, 제 1 메모리 셀(110_1)의 제 1 및 제 2 패스 게이트(PG1, PG2)가 각각 턴온된다. 제 1 메모리 셀(110_1)은 제 1 비트 라인 쌍(BL1, BL1B)과 연결된다. 제 1 비트 라인(BL1)의 전압은 노드(a)의 전압이 전달되어 접지 전압(GND)의 레벨이 되고, 제 1 상보 비트 라인(BL1B)의 전압은 노드(b)의 전압이 전달되어 셀 전압(VDDA)의 레벨이 된다.
t2 시점 이후, 워드 라인(WL)에는 로직 '0'의 전압이 제공된다. 제 1 메모리 셀(110_1)은 제 1 비트 라인 쌍(BL1, BL1B)과 분리된다. 제 1 메모리 셀(110_1)은 노드(a, b) 각각의 전압을 유지한다. t2 시점 이후의 프리차지 동작에 의해, 제 1 비트 라인 쌍(BL1, BL1B)의 각각의 전압은 다시 로직 '1'의 전압이 될 수 있다. 결과적으로, 쓰기 동작 중에, 하프 셀렉티드된 컬럼과 연결된 제 1 메모리 셀(110_1)은 셀 전압(VDDA)에 의해 구동된다.
도 8 및 도 9는 도 5 및 도 6의 실시 예에 따른 제 1 및 제 2 쓰기 보조 회로의 레이아웃 배치를 설명하기 위한 그림이다. 도 8을 참조하면, 제 1 쓰기 보조 회로(140_1a) 및 제 2 쓰기 보조 회로(140_2a)가 도시되었다. 제 1 쓰기 보조 회로(140_1a) 및 제 2 쓰기 보조 회로(140_2a)의 구성은 도 4 내지 도 7에서 설명된 바와 동일하다. 도 5에서 설명된 바와 같이, 제 2 쓰기 보조 회로(140_2a)는 제 1 쓰기 보조 회로(140_1a)의 제 3 인버터(I3)로부터 활성화 바 신호(AS_enb)를 제공받는다. 제 1 쓰기 보조 회로(140_1a)는 제 1 컬럼과 연결된 제 1 메모리 셀(110_1)에 제 1 공급 전압(VDA1)을 제공한다. 제 2 쓰기 보조 회로(140_2a)는 제 2 컬럼과 연결된 제 2 메모리 셀(110_2)에 제 2 공급 전압(VDA2)을 제공한다.
도 9를 참조하면, 도 8의 제 1 쓰기 보조 회로(140_1a) 및 제 2 쓰기 보조 회로(140_2a)의 레이아웃 배치가 도시되었다. 도 9에 도시된 트랜지스터들은 기판(Substrate) 상에 형성된다. 도시되지 않았지만, 기판 상에 활성 영역이 형성될 수 있다. 활성 영역은 트랜지스터를 형성하기 위한 소스 및 드레인 영역들, 그리고 채널 영역들을 포함할 수 있다. 예를 들어, 기판은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다. 도 9에서, 기판 상에, 트랜지스터들의 게이트는 D1 방향을 따라 형성될 수 있다. 여기서, 게이트 형성 방향은 D1 방향으로 지칭된다. 또한, D1과 직교되는 방향은 D2 방향으로 지칭된다. 다만, 이는 예시적인 것으로, D2 방향은 D1과 교차되는 어떠한 방향도 포함할 수 있다.
도 9에서, 제 1 내지 제 4 PMOS 트랜지스터(P1~P4)의 배치 순서와 제 1 내지 제 3 NMOS 트랜지스터(N1~N3)의 배치 순서는 예시적일 뿐이다. 또한, 제 6 내지 제 8 PMOS 트랜지스터(P6~P8)의 배치 순서와 제 4 내지 제 6 NMOS 트랜지스터(N4~N6)의 배치 순서는 예시적일 뿐이다.
도 9에 따른 레이아웃(layout) 배치는 다음과 같다. D2의 반대 방향을 따라, 제 1 컬럼이 배치되는 영역에, 제 1, 제 2, 제 3 NMOS 트랜지스터(N1, N2, N3)가 배치될 수 있다. 또한, 제 3 NMOS 트랜지스터(N3)의 아래 방향(D2의 반대 방향)에 제 3 인버터(I3)를 구성하는 인버터 NMOS 트랜지스터(NM_inv)가 배치될 수 있다.
NMOS 트랜지스터들(N1~N3, NM_inv)과 D1 방향으로 이격되어, 기판 상에 PMOS 트랜지스터를 형성하기 위해 엔웰(NWELL)이 형성될 수 있다. 엔웰(NWELL) 내의 제 1 컬럼이 배치되는 영역에, D2의 반대 방향을 따라, 제 2, 제 1, 제 4, 제 3 PMOS 트랜지스터(P2, P1, P4, P3)가 배치될 수 있다. 또한, 제 3 PMOS 트랜지스터(P3)의 아래 방향(D2의 반대 방향), 제 3 인버터(I3)를 구성하는 인버터 PMOS 트랜지스터(PM_inv)가 배치될 수 있다.
제 1 NMOS 트랜지스터(N1)는 D1 방향을 따라 제 2 PMOS 트랜지스터(P2)와 노드(n0, 도 8 참조)를 통해 연결될 수 있다. 노드(n0)의 적어도 일부는 컨택 영역(CA)으로 형성될 수 있다. 컨택 영역(CA)은 제 1 메탈(m1)과 다른 층에 형성된다. 컨택 영역(CA)이 형성되는 위치는 도 10을 참조하여 자세히 설명될 것이다. 컨택 영역(CA)으로 형성된 노드(n0)는 제 1 메탈(m1)과 연결되지 않는다. 따라서, 제 1 메탈(m1) 배치의 복잡도가 낮아질 수 있다.
엔웰(NWELL) 내의 제 2 컬럼이 배치되는 영역에, D2의 반대 방향을 따라, 제 6, 제 5, 제 8, 제 7 PMOS 트랜지스터(P6, P5, P8, P7)가 배치될 수 있다. PMOS 트랜지스터들(P5~P8)과 D1 방향으로 이격되어, 제 4 내지 제 6 NMOS 트랜지스터(N4~N6)가 D2의 반대 방향으로 배치될 수 있다.
제 4 PMOS 트랜지스터(P4)는 D1 방향을 따라 제 6 NMOS 트랜지스터(N6)와 노드(nn0, 도 8 참조)를 통해 연결될 수 있다. 노드(nn0)의 적어도 일부는 컨택 영역(CA)으로 형성될 수 있다. 상술한 바와 같이, 컨택 영역(CA)으로 형성된 노드(nn0)는 제 1 메탈(m1)과 연결되지 않는다.
도 9의 레이아웃 배치에서, 기판 상에 하나의 엔웰(NWELL)이 형성되도록 PMOS 트랜지스터들(P1~P8, PM_inv)이 배치된다. 따라서, 엔웰(NWELL)이 정상적으로 형성되기 위해 NMOS 트랜지스터와 이격되어야 하는 거리가 최소화될 수 있다. 또한, 도 9에서, 트랜지스터들이 NMOS 트랜지스터의 영역-PMOS 트랜지스터의 영역-NMOS 트랜지스터의 영역의 순서대로 배치되었다. 따라서, 도시되지 않은 다른 컬럼들의 배치도 동일한 패턴으로 도 9의 레이아웃의 양쪽(D1 방향 또는 D1의 반대 방향)으로 배치될 수 있다. 결과적으로, 제 1 및 제 2 쓰기 보조 회로(140_1a, 140_2a)의 레이아웃 면적이 최소화될 수 있다.
도 10은 도 9에 도시된 컨택 영역을 설명하기 위한 그림이다. 먼저, 기판(210) 상에 게이트(GT)가 형성된다. 기판(210) 내에 게이트(GT)의 양 쪽으로, 제 1 및 제 2 소스/드레인 영역(220_1, 220_2)이 형성된다. 도시되지 않았지만, 기판(210) 내의 제 1 및 제 2 소스/드레인 영역(220_1, 220_2) 사이에 채널(channel)이 형성될 수 있다. 게이트(GT), 제 1 및 제 2 소스/드레인 영역(220_1, 220_2), 그리고 채널은 하나의 트랜지스터를 구성한다.
게이트(GT)와 기판(210) 사이에 게이트 절연막(230)이 형성된다. 게이트(GT)의 양쪽에 제 1 및 제 2 스페이서(240_1, 240_2)가 형성된다. 게이트(GT)의 위쪽에 캡핑(capping) 막(250)이 형성된다. 기판(210) 상에서, 게이트 절연막(230), 제 1 및 제 2 스페이서(240_1, 240_2), 캡핑 막(250)을 둘러싸도록 제 1 층간 절연막(260)이 형성된다. 예를 들어, 게이트 절연막(230), 제 1 및 제 2 스페이서(240_1, 240_2), 캡핑 막(250), 그리고 제 1 층간 절연막(260)은 절연 물질로 구성될 수 있다.
제 1 및 제 2 컨택 영역(CA1, CA2)은 제 1 층간 절연막(260)을 D4 방향으로 가로질러 형성된다. 제 1 컨택 영역(CA1)은 제 1 소스/드레인 영역(220_1)과 직접 또는 간접적으로 연결되고, 제 2 컨택 영역(CA2)은 제 2 소스/드레인 영역(220_2)과 직접 또는 간접적으로 연결된다. 예를 들어, 제 1 및 제 2 컨택 영역(CA1, CA2)은 도전 물질로 구성될 수 있다.
제 1 층간 절연막(260) 상에, 제 2 층간 절연막(270)이 형성된다. 제 2 층간 절연막(270) 내에 D3 방향으로 제 1 메탈(m1)이 형성된다. 비아(Via)는 제 1 메탈(m1)과 연결되도록 D4의 반대 방향으로 형성될 수 있다. 제 1 컨택 영역(CA1)은 비아(Via)를 통해 제 1 메탈(m1)의 층과 연결된다. 다만, 제 2 컨택 영역(CA2)과 연결되는 비아(Via)는 형성되지 않을 수 있다. 따라서, 제 2 컨택 영역(CA2)은 제 1 메탈(m1)과 연결되지 않는다.
도 9에서, 노드(n0, nn0)의 적어도 일부는 컨택 영역(CA)을 포함한다. 다만, 노드(n0, nn0)는 제 1 메탈(m1)과 이격되어야 한다. 따라서, 노드(n0, nn0)가 제 1 메탈(m1)과 교차하는 부분에서, 컨택 영역(CA)은 컨택 영역(CA2)과 실질적으로 동일하게 형성될 수 있다. 결과적으로, 노드(n0, nn0)는 제 1 메탈(m1)과 연결되지 않는다.
도 11 및 도 12는 본 발명의 다른 실시 예에 따른 도 4에 도시된 제 1 쓰기 보조 회로의 구성과 동작을 보여주는 그림이다. 제 1 쓰기 보조 회로(140_1b)를 설명하기에 앞서, 제 1 쓰기 드라이버(130_1b)의 예시적인 구성을 설명한다. 제 2 쓰기 드라이버(130_2b)의 구성 및 동작은 제 1 쓰기 드라이버(130_1b)의 구성 및 동작과 실질적으로 동일하다.
제 1 쓰기 드라이버(130_1b)는 제 1 내지 제 3 인버터(I1~I3), 제 1 노어 로직(NR1), 그리고 제 3 및 제 4 NMOS 트랜지스터(N3, N4)를 포함할 수 있다. 제 1 인버터(I1)는 상보 데이터(DATA_c)를 반전하여 제 3 NMOS 트랜지스터(N3)의 일 단으로 출력한다. 즉, 제 1 인버터(I1)는 참 데이터(DATA_t)와 대응하는 신호를 출력한다. 제 2 인버터(I2)는 참 데이터(DATA_t)를 반전하여 제 4 NMOS 트랜지스터(N4)의 일 단으로 출력한다. 즉, 제 2 인버터(I2)는 상보 데이터(DATA_c)와 대응하는 신호를 출력한다.
제 3 인버터(I3)는 컬럼 선택 신호(Wcol[0])를 반전하여 컬럼 선택 바 신호(Wcolb)로서 출력한다. 컬럼 선택 바 신호(Wcolb)는 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 게이트와 제 1 쓰기 보조 회로(140_1b)로 제공된다.
제 3 NMOS 트랜지스터(N3)는 제 1 비트 라인(BL1)과 제 1 인버터(I1)의 출력 사이에 연결된다. 제 3 NMOS 트랜지스터(N3)는 컬럼 선택 바 신호(Wcolb)에 따라 턴온 또는 턴오프되고, 제 1 비트 라인(BL1)에 제 1 인버터(I1)의 출력을 제공하거나 제공하지 않을 수 있다. 제 1 컬럼이 선택되지 않는 경우, 컬럼 선택 신호(Wcol[0])는 로직 '1'로 제공된다. 제 3 인버터(I3)는 로직 '0'의 컬럼 선택 바 신호(Wcolb)를 출력한다. 제 3 NMOS 트랜지스터(N3)는 턴오프되고, 제 1 비트 라인(BL1)은 플로팅된다. 따라서, 제 1 인버터(I1)의 출력(즉, 참 데이터(DATA_t))이 제 1 비트 라인(BL1)에 전달되지 않는다.
제 1 컬럼이 선택되는 경우, 컬럼 선택 신호(Wcol[0])는 로직 '0'으로 제공된다. 제 3 인버터(I3)는 로직 '1'의 컬럼 선택 바 신호(Wcolb)를 출력한다. 제 3 NMOS 트랜지스터(N3)는 턴온되고, 제 1 비트 라인(BL1)이 제 1 인버터(I1)의 출력과 연결된다. 따라서, 제 1 인버터(I1)의 출력(즉, 참 데이터(DATA_t))이 제 1 비트 라인(BL1)에 전달된다.
제 4 NMOS 트랜지스터(N4)는 제 1 상보 비트 라인(BL1B)과 제 2 인버터(I2)의 출력 사이에 연결된다. 컬럼 선택 바 신호(Wcolb)에 따라, 제 4 NMOS 트랜지스터(N4)는 제 1 상보 비트 라인(BL1B)에 제 2 인버터(I2)의 출력의 신호를 제공하거나 제공하지 않을 수 있다. 제 2 및 제 3 인버터(I2, I3)와 제 4 NMOS 트랜지스터(N4)의 동작에 따라 제 1 상보 비트 라인(BL1B)에 제 2 인버터(I2)의 출력(즉, 상보 데이터(DATA_c))이 전달되는 과정은 상술한 제 1 및 제 3 인버터(I1, I3)와 제 3 NMOS 트랜지스터(N3)의 동작의 동작과 실질적으로 동일하다.
신호(SL)는 파워 다운 모드에서 로직 '1'로 제공된다. 도 4에서 도시되지 않았지만, 도 11 및 도 12의 제 1 쓰기 드라이버(130_1b)는 신호(SL)를 더 제공받을 수 있다. 신호(SL)는 컨트롤러(미도시)로부터 제공될 수 있다. 쓰기, 읽기 등의 동작에서, 신호(SL)는 로직 '0'으로 제공된다. 이하에서, 신호(SL)는 로직 '0'으로 제공된다고 가정한다.
제 1 노어 로직(NR1)은 참 데이터(DATA_t), 상보 데이터(DATA_c), 그리고 신호(SL)를 부정 논리 합하여 제 1 보조 선택 신호(AS_s1)를 출력한다. 제 1 메모리 셀(110_1)에 데이터를 기입하는 경우, 참 데이터(DATA_t) 또는 상보 데이터(DATA_c)는 로직 '1'로 제공된다. 따라서, 제 1 메모리 셀(110_1)에의 데이터 쓰기 동작 중에, 제 1 보조 선택 신호(AS_s1)는 로직 '0'이 된다.
이하에서, 제 1 쓰기 보조 회로(140_1b)의 구성 및 동작이 설명될 것이다. 제 1 쓰기 보조 회로(140_1b)는 제 1 내지 제 4 PMOS 트랜지스터(P1~P4), 제 1 및 제 2 NMOS 트랜지스터(N1, N2), 그리고 제 2 노어 로직(NR2)을 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)는 셀 전압(VDDA)과 노드(nVDA1) 사이에 연결된다. 제 1 PMOS 트랜지스터(P1)는 제 2 노어 로직(NR2)의 출력인 활성화 바 신호(AS_enb)에 의해 턴온 또는 턴오프된다. 제 2 PMOS 트랜지스터(P2)는 노드(nVDA1)와 노드(n0) 사이에 연결된다. 제 2 PMOS 트랜지스터(P2)의 게이트는 접지 전압(GND)과 연결되고, 제 2 PMOS 트랜지스터(P2)는 턴온된다.
제 3 PMOS 트랜지스터(P3)는 셀 전압(VDDA)과 노드(n1) 사이에 연결된다. 제 3 PMOS 트랜지스터(P3)는 파워 다운 신호(PD)에 따라 턴온 또는 턴오프된다. 제 4 PMOS 트랜지스터(P4)는 노드(n1)와 노드(nVDA1) 사이에 연결된다. 제 4 PMOS 트랜지스터(P4)의 일 단은 게이트와 연결되고, 일 단은 노드(nVDA1)와 연결된다. 제 1 NMOS 트랜지스터(N1)는 노드(n0)와 노드(n2) 사이에 연결된다. 제 1 NMOS 트랜지스터(N1)는 컬럼 선택 바 신호(Wcolb)에 따라 턴온 또는 턴오프된다. 제 2 NMOS 트랜지스터(N2)는 노드(n2)와 접지 전압(GND) 사이에 연결된다. 제 2 NMOS 트랜지스터(N2)는 활성화 바 신호(AS_enb)에 따라 턴온 또는 턴오프된다.
제 2 노어 로직(NR2)은 제 1 보조 선택 신호(AS_s1)와 활성화 신호(AS_en)를 부정 논리 합한다. 상술한 바와 같이, 제 1 메모리 셀(110_1)에의 데이터 쓰기 동작 중에, 제 1 보조 선택 신호(AS_s1)는 로직 '0'이 된다. 따라서, 데이터 쓰기 동작 중에, 제 2 노어 로직(NR2)은 활성화 신호(AS_en)를 반전하여 활성화 바 신호(AS_enb)를 출력한다.
도 11을 참조하면, 컬럼 선택 신호(Wcol[0])에 의해 제 1 컬럼이 선택된 경우의 제 1 쓰기 보조 회로(140_1b)의 동작을 보여준다. 파워 다운 신호(PD) 및 활성화 신호(AS_en)는 도 2에서 설명된 바와 동일하게 입력된다. 제 1 컬럼이 선택되는 경우, 로직 '0'의 컬럼 선택 신호(Wcol[0])가 제공된다. 제 3 인버터(I3)는 로직 '1'의 컬럼 선택 바 신호(Wcolb)를 출력한다. 제 1 노어 로직(NR1)은 참 데이터(DATA_t), 상보 데이터(DATA_c), 그리고 신호(SL)를 부정 논리합한다. 제 1 노어 로직(NR1)은 로직 '0'의 제 1 보조 선택 신호(AS_s1)를 출력한다.
예를 들어, 참 데이터(DATA_t)는 로직 '0'이고, 상보 데이터(DATA_c)는 로직 '1'이라 가정한다. 제 1 인버터(I1)는 로직 '0'을 출력한다. 제 2 인버터(I2)는 로직 '1'을 출력한다. 데이터가 기입되기 전에, 제 1 비트 라인(BL1) 및 제 1 상보 비트 라인(BL1B)은 각각 로직 '1'의 전압으로 프리차지된다. 로직 '1'의 컬럼 선택 바 신호(Wcolb)에 따라, 제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 각각 턴온된다. 제 1 비트 라인(BL1)에는 제 1 인버터(I1)의 출력인 로직 '0'의 전압이 제공된다. 제 1 상보 비트 라인(BL1B)에는 제 2 인버터(I2)의 출력인 로직 '1'의 전압이 제공된다. 워드 라인(WL)에 워드 라인 전압이 제공되면, 제 1 메모리 셀(110_1)은 제 1 비트 라인 쌍(BL1, BL1B) 각각에 제공된 전압의 데이터를 기입한다.
데이터의 기입 과정 중에 일부 구간에서, 제 1 쓰기 보조 회로(140_1b)는 제 1 메모리 셀(110_1)에 쓰기 보조 전압을 제공할 수 있다. 제 1 쓰기 보조 회로(140_1b)에 의해 쓰기 보조 전압이 생성되는 과정은 다음과 같다.
제 2 노어 로직(NR2)은 로직 '0'의 제 1 보조 선택 신호(AS_s1)와 로직 '0'의 활성화 신호(AS_en)을 부정 논리 합한다. 제 2 노어 로직(NR2)은 로직 '1'의 활성화 바 신호(AS_enb)를 출력한다. 활성화 바 신호(AS_enb)에 의해, 제 1 PMOS 트랜지스터는 턴오프되고, 제 2 NMOS 트랜지스터(N2)는 턴온된다. 로직 '1'의 컬럼 선택 바 신호(Wcolb)에 의해, 제 1 NMOS 트랜지스터(N1)가 턴온된다. 제 3 PMOS 트랜지스터(P3)는 로직 '0'의 파워 다운 신호(PD)에 의해 턴온된다. 결과적으로, 제 3, 제 4, 그리고 제 2 PMOS 트랜지스터(P3, P4, P2)와 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 통하여, 셀 전압(VDDA)에서 접지 전압(GND)으로의 디스차지 패스가 형성된다. 형성된 디스차지 패스를 통해, 노드(nVDA1)의 전압은 셀 전압(VDDA)보다 델타 전압만큼 낮은 전압으로 낮아진다.
낮아진 전압은 노드(nVDA1)를 통해 쓰기 보조 전압으로서 제 1 메모리 셀(110_1)에 제공된다. 제 2 쓰기 보조 회로(140_2b)의 구성 및 동작은 제 1 쓰기 보조 회로(140_1b)의 구성 및 동작과 실질적으로 동일하다.
도 12를 참조하면, 제 1 컬럼이 하프 셀렉티드 컬럼인 경우의 제 1 쓰기 보조 회로(140_1b)의 동작을 보여준다. 제 1 컬럼이 선택되지 않았기 때문에, 컬럼 선택 신호(Wcol[0])는 로직 '1'로 제공된다. 제 3 인버터(I3)는 로직 '0'의 컬럼 선택 바 신호(Wcolb)를 출력한다. 로직 '0'의 컬럼 선택 바 신호(Wcolb)에 의해, 제 1 NMOS 트랜지스터(N1)는 턴오프된다.
턴오프된 제 1 NMOS 트랜지스터(N1)에 의해, 셀 전압(VDDA)에서 접지 전압(GND)로의 디스차지 패스가 형성되지 않는다. 결과적으로, 노드(nVDA1)의 전압은 낮아지지 않는다. 노드(nVDA1)의 전압은 제 1 컬럼이 하프 셀렉트되기 전에 형성되었던 셀 전압(VDDA)을 유지한다. 즉, 제 1 쓰기 보조 회로(140_1b)는 제 1 컬럼이 하프 셀렉트된 경우에 제 1 메모리 셀(110_1)로 쓰기 보조 전압이 아닌 셀 전압(VDDA)을 공급할 수 있다.
라이트 마스크 동작에서의 제 1 쓰기 드라이버(130_1b) 및 제 1 쓰기 보조 회로(140_1b)의 동작은 다음과 같다. 제 1 쓰기 드라이버(130_1b)가 라이트 마스크 동작을 수행하는 경우, 제 1 컬럼이 선택되었기 때문에, 로직 '0'의 컬럼 선택 신호(Wcol[0])가 제공된다. 다만, 참 데이터(DATA_t) 및 상보 데이터(DATA_c)는 각각 로직 '0'으로 제공된다. 신호(SL)는 로직 '0'으로 제공된다. 따라서, 제 1 노어 로직(NR1)은 세 개의 로직 '0'의 입력을 부정 논리 합하여, 로직 '1'의 제 1 보조 선택 신호(AS_s1)를 출력한다. 따라서, 활성화 신호(AS_en)와 관계 없이, 제 2 노어 로직(NR2)은 로직 '0'의 활성화 바 신호(AS_enb)를 출력한다.
로직 '0'의 활성화 바 신호(AS_enb)에 의해, 제 1 PMOS 트랜지스터(P1)는 턴온된다. 제 2 NMOS 트랜지스터(N2)는 턴오프된다. 따라서, 턴오프된 제 2 NMOS 트랜지스터(N2)에 의해, 셀 전압(VDDA)에서 접지 전압(GND)으로의 디스차지 패스가 형성되지 않는다. 결과적으로, 노드(nVDA1)의 전압은 낮아지지 않고, 셀 전압(VDDA)으로 유지된다. 즉, 라이트 마스크 동작에서, 제 1 쓰기 보조 회로(140_1b)는 제 1 메모리 셀(110_1)에 쓰기 보조 전압이 아닌 셀 전압(VDDA)을 공급할 수 있다. 따라서, 제 1 메모리 셀(110_1)은 저장된 데이터를 안정적으로 유지할 수 있다.
도 13 및 도 14는 도 11 및 도 12에 도시된 제 2 노어 로직의 구성을 설명하기 위한 그림이다. 제 2 노어 로직(NR2)은 활성화 신호(AS_en) 및 제 1 보조 선택 신호(AS_s1)의 전압 레벨을 고려하여 설계될 수 있다.
예를 들어, 도 4의 스태틱 랜덤 액세스 메모리 장치(100)가 DVFS(Dynamic Voltage Frequency Scaling) 동작을 수행할 수 있다. DVFS는 호스트(미도시)와 스태틱 랜덤 액세스 메모리 장치(100)의 워크로드(Workload)에 따라 스태틱 랜덤 액세스 메모리 장치(100)의 동작 속도 및 구동 전압을 변경하여 전력 소모를 줄이는 기술이다.
도 14에서, DVFS 동작에 따른 신호들(AS_en, AS_s1)의 전압, 그리고 셀 전압(VDDA)의 예가 도시되었다. 활성화 신호(AS_en) 및 제 1 보조 선택 신호(AS_s1)는 제 1 쓰기 드라이버(130_1a)에서 제공된다. 제 1 쓰기 드라이버(130_1a)는 셀 전압(VDDA)과 다른 레벨의 전압으로 구동될 수 있다. DVFS 동작에 따라, 제 1 쓰기 드라이버(130_1a)의 구동 전압이 셀 전압(VDDA)과 달라질 수 있다. 따라서, 제 1 쓰기 드라이버(130_1a)에 의해 생성되는 활성화 신호(AS_en) 및 제 1 보조 선택 신호(AS_s1) 중 적어도 하나의 로직 '1'의 전압이 셀 전압(VDDA)과 달라질 수 있다. 예를 들어, 도 14와 같이, 활성화 신호(AS_en) 및 제 1 보조 선택 신호(AS_s1) 각각의 로직 '1'의 전압이 셀 전압(VDDA)보다 낮아질 수 있다.
다시 도 13을 참조하면, 제 2 노어 로직(NR2)의 구성은 다음과 같다. 제 1 PMOS 트랜지스터(PM1)는 셀 전압(VDDA)과 노드(n3) 사이에 연결된다. 제 1 보조 선택 신호(AS_s1)에 따라, 제 1 PMOS 트랜지스터(PM1)는 턴온 또는 턴오프된다. 제 2 PMOS 트랜지스터(PM2)는 노드(n3)와 노드(n4) 사이에 연결된다. 활성화 신호(AS_en)에 따라, 제 2 PMOS 트랜지스터(PM2)는 턴온 또는 턴오프된다. 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)는 각각 노드(n4)와 접지 전압(GND) 사이에 병렬로 연결된다. 제 1 NMOS 트랜지스터(NM1)는 활성화 신호(AS_en)에 따라 턴온 또는 턴오프된다. 제 2 NMOS 트랜지스터(NM2)는 제 1 보조 선택 신호(AS_s1)에 따라 턴온 또는 턴오프된다.
제 2 노어 로직(NR2)은 노드(n4)의 전압을 활성화 바 신호(AS_enb)로서 출력한다. 노드(n1)의 로직 '0'의 전압은 제 1 NMOS 트랜지스터(NM1) 또는 제 2 NMOS 트랜지스터(NM2)가 턴온되는 경우에 형성된다. 다만, 활성화 신호(AS_en) 및 제 1 보조 선택 신호(AS_s1)가 셀 전압(VDDA)보다 낮은 경우, 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)가 각각 완전히 턴오프되지 못할 수 있다. 또한, 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)가 각각 완전히 턴온되지 못할 수 있다.
따라서, 도 14의 예에서, 본 발명에 따르면, 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)의 구동 능력이 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)보다 같거나 크도록 제 2 노어 로직(NR2)이 설계될 수 있다. 따라서, 입력 신호들의 전압이 셀 전압(VDDA)보다 낮아지는 경우에도, 제 2 노어 로직(NR2)은 안정적으로 로직 '0'의 전압을 출력할 수 있다.
도 15는 도 11 및 도 12에 도시된 제 1 쓰기 보조 회로의 동작을 설명하기 위한 타이밍도이다. 도 15는 도 11 및 도 12를 참조하여 설명될 것이다. 도 15를 참조하면, 제 1 쓰기 드라이버(130_1b) 및 제 1 쓰기 보조 회로(140_1b)는 t0~t2 구간에서 쓰기 동작을 수행한다.
t0~t1에서, 워드 라인(WL)에는 로직 '1'의 워드 라인 전압이 제공된다. 이어,로직 '0'의 활성화 신호(AS_en)가 제공된다. 또한, 로직 '0'의 참 데이터(DATA_t)와 로직 '1'의 상보 데이터(DATA_c)가 제공된다. 제 2 노어 로직(NR2)은 로직 '0'의 제 1 보조 선택 신호(AS_s1)를 출력한다. 활성화 신호(AS_en)와 제 1 보조 선택 신호(AS_s1)를 부정 논리합하여, 제 1 노어 로직(NR1)은 로직 '1'의 활성화 바 신호(AS_enb)를 출력한다. 로직 '1'의 활성화 바 신호(AS_enb)에 의해, 제 1 PMOS 트랜지스터(P1)는 턴오프되고, 제 2 NMOS 트랜지스터(N2)는 턴온된다.
이하에서, 먼저, 제 1 컬럼이 셀렉티드 컬럼인 경우의 신호들의 타이밍도가 설명된다. 제 1 컬럼이 선택되었기 때문에, 컬럼 디코더(미도시)로부터 로직 '0'의 컬럼 선택 신호(Wcol[0])가 제 1 쓰기 드라이버(130_1b)로 제공된다. 제 3 인버터(I3)는 로직 '1'의 컬럼 선택 바 신호(Wcolb)를 출력한다. 도 11에서 설명된 바에 따라, 로직 '1'의 컬럼 선택 바 신호(Wcolb)에 의해, 제 1 쓰기 보조 회로(140_1b)의 제 1 공급 전압(VDA1)은 셀 전압(VDDA)보다 델타 전압(ΔV)만큼 낮은 쓰기 보조 전압이 된다. 쓰기 보조 전압은 제 1 메모리 셀(110_1)에 제공된다.
또한, 로직 '1'의 컬럼 선택 바 신호(Wcolb)에 의해, 제 3 및 4 NMOS 트랜지스터(N3, N4)가 각각 턴온된다. 이어, 로직 '0'의 제 1 인버터(I1)의 출력의 전압이 제 1 비트 라인(BL1)에 제공되고, 로직 '1'의 제 2 인버터(I2)의 출력의 전압이 제 1 상보 비트 라인(BL1B)에 제공된다. 제 1 비트 라인(BL1)의 전압은 노드(a)로 전달되고, 제 1 상보 비트 라인(BL1B)의 전압은 노드(b)로 전달된다. 제 1 메모리 셀(110_1)의 제 1 및 제 2 인버터(II1, II2)는 노드(a, b)의 전압을 디벨롭한다. 디벨롭 과정은 t1 이전에 완료될 수 있다.
t1 시점에서, 활성화 바 신호(AS_enb)는 로직 '0'이 된다. 활성화 바 신호(AS_enb)에 따라, 제 1 PMOS 트랜지스터(P1)는 턴온되고, 제 2 NMOS 트랜지스터(N2)는 턴오프된다. 결과적으로, 제 1 쓰기 보조 회로(140_1b)의 제 1 공급 전압(VDA1)은 다시 셀 전압(VDDA)이 된다. 셀 전압(VDDA)이 제 1 메모리 셀(110_1)에 제공된다. t1~t2에서, 제 1 메모리 셀(110_1)은 기입된 데이터를 유지한다.
t2 시점 이후, 워드 라인(WL)에는 로직 '0'의 워드 라인 전압이 제공된다. 턴오프된 제 1 및 제 2 패스 게이트(PG1, PG2)에 의해, 제 1 메모리 셀(110_1)은 제 1 비트 라인 쌍(BL1, BL1B)과 분리된다. 또한, 참 데이터(DATA_t) 및 상보 데이터(DATA_c)는 로직 '1'이 된다.
제 1 컬럼은 다시 비선택되고, 컬럼 선택 신호(Wcol[0])는 로직 '1'로 제공된다. 컬럼 선택 바 신호(Wcolb)는 로직 '0'이 된다. 제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 각각 턴오프된다. 제 1 비트 라인 쌍(BL1, BL1B)은 각각 플로팅된다. 도시되지 않았지만, 이후의 프리차지 동작에 의해, 제 1 비트 라인(BL1) 및 제 1 상보 비트 라인(BL1B)의 전압은 다시 로직 '1'의 전압이 될 수 있다. 결과적으로, 쓰기 동작 중에, t0~t1에서, 제 1 메모리 셀(110_1)은 쓰기 보조 전압에 의해 구동된다.
이하에서, 제 1 컬럼이 하프 셀렉티드 컬럼인 경우의 신호들의 타이밍도가 설명된다. t0~t2에서, 제 1 컬럼이 선택되지 않았기 때문에, 컬럼 디코더(미도시)로부터 로직 '1'의 컬럼 선택 신호(Wcol[0])가 제 1 쓰기 드라이버(130_1b)로 제공된다. 제 3 인버터(I3)는 로직 '0'의 컬럼 선택 바 신호(Wcolb)를 출력한다. 도 12에서 설명된 바에 따라, 제 1 쓰기 보조 회로(140_1b)의 제 1 공급 전압(VDA1)은 셀 전압(VDDA)이 된다. 셀 전압(VDDA)은 제 1 메모리 셀(110_1)에 제공된다. 또한, 로직 '0'의 컬럼 선택 바 신호(Wcolb)에 의해, 제 3 및 4 NMOS 트랜지스터(N3, N4)는 각각 턴오프된다. 제 1 비트 라인 쌍(BL1, BL1B)은 각각 플로팅된다.
t1 이전의 시점에서, 예를 들어, 제 1 메모리 셀(110_1)의 노드(a)의 전압은 접지 전압(GND)의 레벨(로직 '0'에 대응)이고, 노드(b)의 전압은 셀 전압(VDDA)의 레벨(로직 '1'에 대응)일 수 있다. t1 시점에서, 도 7에서 설명된 바와 같이, 제 1 비트 라인(BL1)의 전압은 노드(a)의 전압이 전달되어 접지 전압(GND)의 레벨이 되고, 제 1 상보 비트 라인(BL1B)의 전압은 노드(b)의 전압이 전달되어 셀 전압(VDDA)의 레벨이 된다.
t2 시점 이후, 워드 라인(WL)에는 로직 '0'의 전압이 제공된다. 제 1 메모리 셀(110_1)은 제 1 비트 라인 쌍(BL1, BL1B)과 분리된다. 제 1 메모리 셀(110_1)은 노드(a, b) 각각의 전압을 유지한다. t2 시점 이후의 프리차지 동작에 의해, 제 1 비트 라인(BL1) 및 제 1 상보 비트 라인(BL1B)의 전압은 다시 로직 '1'의 전압이 될 수 있다. 결과적으로, 쓰기 동작 중에, 하프 셀렉티드 컬럼과 연결된 제 1 메모리 셀(110_1)은 셀 전압(VDDA)에 의해 구동된다.
도 16은 본 발명의 다른 실시 예에 따른 스태틱 랜덤 액세스 메모리 장치의 구성을 보여주는 블록도이다. 도 16을 참조하면, 스태틱 랜덤 액세스 메모리 장치(1000)는 메모리 셀 어레이(1100), 입출력 버퍼(1200), 쓰기 드라이버(1300), 쓰기 보조 회로(1400), 컨트롤러(1500), 로우 디코더(1600), 그리고 컬럼 디코더(1700)를 포함할 수 있다.
메모리 셀 어레이(1100)는 데이터를 저장하기 위한 복수의 메모리 셀(1110_1~1110_4)을 포함한다. 예를 들어, 복수의 메모리 셀(1110_1~1110_4)은 도 1 내지 도 15의 제 1 메모리 셀(11_1, 110_1) 및 제 2 메모리 셀(11_2, 110_2)을 포함할 수 있다. 복수의 메모리 셀(1110_1~1110_4)은 복수의 워드 라인들과 복수의 비트 라인 쌍들에 각각 연결된다. 예를 들어, 메모리 셀(1110_1, 1110_2)은 제 1 비트 라인 쌍(BL1, BL1B)에 연결될 수 있다. 또한, 메모리 셀(1110_3, 1110_4)은 제 n 비트 라인 쌍(BLn, BLnB)에 연결될 수 있다. 메모리 셀(1110_1, 1110_3)은 제 m 워드 라인(WLm)에 의해 선택될 수 있고, 메모리 셀(1110_2, 1110_4)는 제 1 워드 라인(WL1)에 의해 선택될 수 있다.
입출력 버퍼(1200)는 패드(DQ)로부터 데이터를 제공받을 수 있다. 입출력 버퍼(1200)는 쓰기 드라이버(1300) 버퍼링된 데이터(DATA)를 제공할 수 있다. 입출력 버퍼(1200)는 도 1 및 도 4에 도시된 입출력 버퍼(12, 120)와 대응될 수 있다.
쓰기 드라이버(1300)는 컬럼 디코더(1700)로부터 컬럼 선택 신호(Wcol)를 제공받을 수 있다. 도시되지 않았지만, 쓰기 드라이버(1300)는 컬럼 디코더(1700)로부터 컬럼 어드레스를 제공받을 수 있다. 쓰기 드라이버(1300)는 컬럼 선택 신호(Wcol) 및 컬럼 어드레스에 의해 선택된 메모리 셀에 데이터를 기입할 수 있다. 쓰기 드라이버(1300)는 생성된 보조 선택 신호(AS_s)를 쓰기 보조 회로(1400)에 제공할 수 있다. 쓰기 드라이버(1300)는 도 1 내지 도 15를 참조하여 설명된 쓰기 드라이버(13, 130a, 130b)를 포함할 수 있다.
본 발명에 따른 스태틱 랜덤 액세스 메모리 장치(1000)는 쓰기 보조 회로(1400)를 포함한다. 쓰기 보조 회로(1400)는 선택된 컬럼의 메모리 셀 중 데이터가 기입될 메모리 셀에 셀 전압(VDDA)보다 낮은 쓰기 보조 전압을 제공한다. 쓰기 보조 회로(1400)는 하프 셀렉티드 컬럼의 메모리 셀에는 셀 전압(VDDA)을 제공한다. 즉, 쓰기 보조 회로(1400)는 복수의 메모리 셀(1110_1~1110_4) 중 셀렉티드 컬럼에연결된 메모리 셀의 쓰기 동작을 보조한다. 쓰기 보조 회로(1400)는 도 1 내지 도 15를 참조하여 설명된 쓰기 보조 회로(14, 140a, 140b)를 포함할 수 있다.
컨트롤러(1500)는 외부 장치(예를 들면, 호스트, 메모리 컨트롤러, 메모리 인터페이스)의 제어 신호들(/CS, /OE, /WR)과 어드레스(ADD)에 응답하여 스태틱 랜덤 액세스 메모리 장치(1000)의 제반 동작을 제어한다. 예를 들면, 컨트롤러(1500)는 스태틱 랜덤 액세스 메모리 장치(1000)의 읽기 그리고 쓰기 동작을 제어할 수 있다. 제어 신호들(/CS, /OE, /WR)과 어드레스(ADD)에 기초하여 컨트롤러(1500)는 파워 다운 신호(PD)와 활성화 신호(AS_en)를 생성할 수 있다. 도 11 내지 도 15의 실시 예에서, 컨트롤러(1500)는 신호(SL)를 더 생성할 수 있다. 컨트롤러(1500)는 파워 다운 신호(PD), 활성화 신호(AS_en), 그리고 신호(SL, 미도시) 중 적어도 하나를 쓰기 보조 회로(1400)에 제공할 수 있다. 컨트롤러(1500)는 어드레스(ADD)를 디코딩한다. 컨트롤러(1500)는 디코딩된 로우 어드레스를 로우 디코더(1600)에 제공하고, 컬럼 어드레스를 컬럼 디코더(1700)에 제공한다.
로우 디코더(1600)는 로우 어드레스에 응답하여 복수의 워드 라인(WL1~WLm) 중에서 하나의 워드 라인을 선택한다. 또한, 컬럼 디코더(1700)는 디코딩된 컬럼 어드레스를 기초로 컬럼 선택 신호(Wcol)를 생성한다. 컬럼 선택 신호(Wcol)는 쓰기 드라이버(1300)에 제공된다. 컬럼 디코더(1700)는 디코딩된 컬럼 어드레스를 쓰기 드라이버(1300)에 더 제공할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 제 1 비트 라인 쌍과 연결된 제 1 메모리 셀에 셀 전압 또는 쓰기 보조 전압을 제공하는 제 1 쓰기 보조 회로;
    상기 제 1 비트 라인 쌍을 통해 상기 제 1 메모리 셀에 쓰기 데이터를 제공하는 제 1 쓰기 드라이버;
    제 2 비트 라인 쌍과 연결된 제 2 메모리 셀에 상기 셀 전압 또는 상기 쓰기 보조 전압을 제공하는 제 2 쓰기 보조 회로; 그리고
    상기 제 2 비트 라인 쌍을 통해 상기 제 2 메모리 셀에 쓰기 데이터를 제공하는 제 2 쓰기 드라이버를 포함하되,
    상기 제 1 쓰기 드라이버 및 상기 제 2 쓰기 드라이버 중 쓰기 데이터를 제공할 하나의 쓰기 드라이버를 선택하는 컬럼 선택 신호에 따라, 상기 제 1 쓰기 보조 회로 및 상기 제 2 쓰기 보조 회로 중 하나가 상기 쓰기 보조 전압을 제공하고, 다른 하나는 상기 셀 전압을 제공하고,
    상기 제 1 쓰기 보조 회로는, 상기 컬럼 선택 신호 및 쓰기 데이터를 기초로 생성된 보조 선택 신호에 따라, 상기 셀 전압 또는 상기 쓰기 보조 전압을 제공하고, 그리고
    상기 보조 선택 신호는 참(true) 보조 선택 신호 및 상보(complementary) 보조 선택 신호를 포함하고, 상기 참 보조 선택 신호는 상기 컬럼 선택 신호 및 쓰기 데이터를 기초로 생성되고, 상기 상보 보조 선택 신호는 상기 컬럼 선택 신호 및 쓰기 데이터의 상보 데이터를 기초로 생성되는 메모리 장치.
  2. 제 1 항에 있어,
    상기 제 1 쓰기 드라이버 및 상기 제 2 쓰기 드라이버 각각과 연결된 입출력 버퍼를 더 포함하되,
    상기 제 1 및 제 2 쓰기 드라이버 중 상기 컬럼 선택 신호에 따라 선택된 하나가 상기 입출력 버퍼를 통해 쓰기 데이터를 제공받는 메모리 장치.
  3. 제 1 항에 있어,
    상기 쓰기 보조 전압은 상기 셀 전압보다 낮은 메모리 장치.
  4. 제 1 항에 있어,
    상기 제 1 쓰기 드라이버의 라이트 마스크 동작에서, 상기 제 1 쓰기 보조 회로 및 상기 제 2 쓰기 보조 회로는 각각 상기 셀 전압을 제공하는 메모리 장치.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어,
    상기 제 1 쓰기 보조 회로는:
    상기 셀 전압 또는 상기 쓰기 보조 전압을 출력하기 위한 노드와 상기 셀 전압 사이에 연결된 제 1 트랜지스터;
    상기 노드와 접지 전압 사이에 연결되고, 상기 참 보조 선택 신호에 따라 턴온(turn on) 또는 턴오프(turn off)되는 제 2 트랜지스터; 그리고
    상기 제 2 트랜지스터와 병렬 연결되고, 상기 상보 보조 선택 신호에 따라 턴온 또는 턴오프되는 제 3 트랜지스터를 포함하되,
    상기 참 보조 선택 신호 및 상기 상보 보조 선택 신호에 따라, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 중 하나가 턴온되고 상기 노드에 상기 쓰기 보조 전압이 형성되는 메모리 장치.
  8. 제 1 항에 있어,
    상기 제 1 쓰기 드라이버는:
    상기 참 보조 선택 신호에 따라, 상기 제 1 비트 라인 쌍의 제 1 비트 라인에 쓰기 데이터를 제공하는 제 1 트랜지스터; 그리고
    상기 상보 보조 선택 신호에 따라, 상기 제 1 비트 라인 쌍의 제 1 상보 비트 라인에 쓰기 데이터의 상보 데이터를 제공하는 제 2 트랜지스터를 포함하는 메모리 장치.
  9. 제 1 비트 라인 쌍과 연결된 제 1 메모리 셀에 셀 전압 또는 쓰기 보조 전압을 제공하는 제 1 쓰기 보조 회로;
    상기 제 1 비트 라인 쌍을 통해 상기 제 1 메모리 셀에 쓰기 데이터를 제공하는 제 1 쓰기 드라이버;
    제 2 비트 라인 쌍과 연결된 제 2 메모리 셀에 상기 셀 전압 또는 상기 쓰기 보조 전압을 제공하는 제 2 쓰기 보조 회로; 그리고
    상기 제 2 비트 라인 쌍을 통해 상기 제 2 메모리 셀에 쓰기 데이터를 제공하는 제 2 쓰기 드라이버를 포함하되,
    상기 제 1 쓰기 드라이버 및 상기 제 2 쓰기 드라이버 중 쓰기 데이터를 제공할 하나의 쓰기 드라이버를 선택하는 컬럼 선택 신호에 따라, 상기 제 1 쓰기 보조 회로 및 상기 제 2 쓰기 보조 회로 중 하나가 상기 쓰기 보조 전압을 제공하고, 다른 하나는 상기 셀 전압을 제공하되,
    상기 제 1 쓰기 보조 회로는:
    상기 셀 전압 또는 상기 쓰기 보조 전압을 출력하기 위한 노드와 상기 셀 전압 사이에 연결된 제 1 트랜지스터; 그리고
    상기 노드와 접지 전압 사이에 연결되고, 상기 컬럼 선택 신호의 상보 신호에 따라 턴온 또는 턴오프되는 제 2 트랜지스터를 포함하되,
    상기 컬럼 선택 신호의 상보 신호에 따라, 상기 제 2 트랜지스터가 턴온되고 상기 노드에 상기 쓰기 보조 전압이 형성되고, 그리고
    상기 제 1 쓰기 드라이버는:
    쓰기 데이터의 상보 데이터를 전달하는 제 1 인버터;
    쓰기 데이터를 전달하는 제 2 인버터;
    상기 컬럼 선택 신호의 상보 신호에 따라, 상기 제 1 비트 라인 쌍의 제 1 비트 라인을 상기 제 1 인버터와 연결하는 제 4 트랜지스터; 그리고
    상기 컬럼 선택 신호의 상보 신호에 따라, 상기 제 1 비트 라인 쌍의 제 1 상보 비트 라인을 상기 제 2 인버터와 연결하는 제 5 트랜지스터를 포함하는 메모리 장치.
  10. 삭제
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