KR102025111B1 - 전류 경로 선택 구조를 포함하는 3차원 반도체 장치 및 그 동작 방법 - Google Patents
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Abstract
3차원 반도체 장치 및 그 동작 방법이 제공된다. 상기 3차원 반도체 장치는 다층 및 다열 구조를 형성하도록 기판 상에 배열된 활성 패턴들 및 상기 활성 패턴들의 열들에 각각 연결된 드레인 패턴들을 포함할 수 있다. 상기 동작 방법은 상기 활성 패턴들의 일단들에 형성되는 공핍 영역들의 폭들을 상기 기판으로부터의 높이에 따라 다르게 조절하도록 구성된 층-선택 단계를 포함할 수 있으며, 그 결과, 상기 활성 패턴들의 층들 중에서 선택된 층이 상기 드레인 패턴들에 선택적으로 연결될 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 전류 경로 선택 구조를 포함하는 3차원 반도체 장치 및 그 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우, 메모리 셀들뿐만이 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.
본 발명이 이루고자 하는 일 기술적 과제는 활성 패턴들과 비트라인들 사이의 선택적 연결을 구현하도록 구성된 스트링 선택 구조체를 구비하는 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 활성 패턴들과 비트라인들 사이의 선택적 연결을 구현하도록 구성된 스트링 선택 구조체를 구비하는 3차원 반도체 장치의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 활성 패턴들과 공통 소오스 전극 사이의 전기적 연결을 가능하게 하는 공통 소오스 구조체를 구비하는 3차원 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 활성 패턴들과 공통 소오스 전극 사이의 전기적 연결을 가능하게 하는 공통 소오스 구조체를 구비하는 3차원 반도체 장치의 동작 방법을 제공하는 데 있다.
본 발명의 일부 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 제공된, 공통 소오스 구조체, 스트링 선택 구조체 및 이들 사이에 개재되는 메모리 구조체를 포함할 수 있다. 상기 메모리 구조체는 상기 기판의 상부면에 평행한 복수의 활성 패턴들, 상기 기판의 상부면에 수직한 게이트 패턴들, 및 상기 활성 패턴들과 상기 게이트 패턴들 사이에 개재되는 메모리 요소들을 포함하고, 상기 스트링 선택 구조체는 상기 기판의 상부면에 수직하면서 상기 활성 패턴들의 일단들을 연결하는 드레인 패턴들 및 차례로 적층되어 동일한 높이에 위치하는 상기 활성 패턴들의 일단들의 에너지 밴드 구조를 제어하는 층-선택 패턴들을 포함할 수 있다.
일부 실시예들에서, 상기 드레인 패턴들은, 상기 활성 패턴들과 직접 접촉하면서 상기 활성 패턴들과 같은 도전형을 갖는, 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 상기 드레인 패턴들은 엔형 및 피형 중의 어느 하나의 도전형을 갖는 고농도로 도핑된 반도체 물질로 형성되고, 상기 활성 패턴들은 상기 드레인 패턴들과 같은 도전형을 갖는 저농도로 도핑된 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 상기 층-선택 패턴들은, 상기 활성 패턴들과 직접 접촉하는 상기 활성 패턴들과 다른 도전형을 갖는, 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 상기 드레인 패턴들은, 상기 활성 패턴들과 직접 접촉하면서 상기 활성 패턴들과 다른 도전형을 갖는, 반도체 물질을 포함하되, 상기 드레인 패턴들은 상기 활성 패턴들보다 높은 불순물 농도를 가질 수 있다.
일부 실시예들에서, 상기 스트링 선택 구조체는 상기 활성 패턴들과 상기 층-선택 패턴들 사이를 전기적으로 분리시키는 스트링 선택 절연막을 더 포함할 수 있다.
상기 층-선택 패턴들 각각과 이에 인접하는 상기 활성 패턴들의 일단들은 모오스 커패시터들로서 유효하게 동작하도록 구성될 수 있다.
일부 실시예들에서, 상기 활성 패턴들은 수평적으로 및 수직적으로 배열되어 다층-다열 구조를 형성하고, 상기 드레인 패턴들 각각은 상기 활성 패턴들의 열들 중의 상응하는 한 쌍의 사이에 배치될 수 있다.
일부 실시예들에서, 상기 드레인 패턴들 각각은 상기 열들 중의 상응하는 하나를 구성하는, 서로 다른 높이들에 배열된, 상기 활성 패턴들 중의 복수의 것들을 공통으로 연결할 수 있다.
일부 실시예들에서, 상기 층-선택 패턴들 각각은 상기 층들 중의 상응하는 하나를 구성하는, 서로 다른 열들에 배열된, 상기 활성 패턴들 중의 복수의 것들을 공통으로 연결할 수 있다.
일부 실시예들에서, 상기 드레인 패턴들 각각은 금속 물질들, 금속 실리사이드 물질들 또는 반도체 물질들 중의 적어도 하나를 포함하되, 상기 드레인 패턴들 각각은 상기 활성 패턴들과 접촉하는 부분이 상기 활성 패턴들의 일단들과 같은 에너지 밴드 구조를 갖도록 구성될 수 있다.
일부 실시예들에서, 상기 층-선택 패턴들 각각은 금속 물질들, 금속 실리사이드 물질들 또는 반도체 물질들 중의 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 활성 패턴들은 금속 물질들, 금속 실리사이드 물질들, 엔형 반도체 물질들, 피형 반도체 물질들 또는 진성 반도체 물질들 중의 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 상기 층-선택 패턴들은 전기적으로 서로 분리되고, 상기 드레인 패턴들은 전기적으로 서로 분리될 수 있다.
본 발명의 다른 일부 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 층을 구성하는 제 1 및 제 2 활성 패턴들, 제 2 층을 구성하는 제 3 및 제 4 활성 패턴들, 상기 제 1 및 제 3 활성 패턴들에 연결된 제 1 드레인 패턴, 상기 제 2 및 제 4 활성 패턴들에 연결된 제 2 드레인 패턴, 상기 제 1 및 제 2 활성 패턴들 주위에 배치되어, 이들 내에 생성되는 공핍 영역들의 깊이들을 제어하도록 구성되는 제 1 층-선택 패턴, 및 상기 제 3 및 제 4 활성 패턴들 주위에 배치되어, 이들 내에 생성되는 공핍 영역들의 깊이들을 제어하도록 구성되는 제 2 층-선택 패턴을 포함할 수 있다.
일부 실시예들에서, 상기 제 1 드레인 패턴들은, 상기 제 1 및 제 3 활성 패턴들과 직접 접촉하면서 상기 제 1 및 제 3 활성 패턴들과 같은 도전형을 갖는, 반도체 물질을 포함하고, 상기 제 2 드레인 패턴들은, 상기 제 2 및 제 4 활성 패턴들과 직접 접촉하면서 상기 제 2 및 제 4 활성 패턴들과 같은 도전형을 갖는, 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 상기 제 1 및 제 2 드레인 패턴들은 엔형 및 피형 중의 어느 하나의 도전형을 갖는 반도체 물질로 형성되고, 상기 제 1 내지 제 4 활성 패턴들은 상기 제 1 및 제 2 드레인 패턴들과 같은 도전형을 갖는 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 상기 제 1 층-선택 패턴은, 상기 제 1 및 제 2 활성 패턴들과 직접 접촉하는 상기 제 1 및 제 2 활성 패턴들과 다른 도전형을 갖는, 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 상기 제 1 드레인 패턴들은, 상기 제 1 및 제 3 활성 패턴들과 직접 접촉하면서 상기 제 1 및 제 3 활성 패턴들과 같은 도전형을 갖는, 반도체 물질을 포함하고, 상기 제 2 드레인 패턴들은, 상기 제 2 및 제 4 활성 패턴들과 직접 접촉하면서 상기 제 2 및 제 4 활성 패턴들과 같은 도전형을 갖는, 반도체 물질을 포함하고, 상기 제 1 및 제 2 드레인 패턴들은 상기 제 1 내지 제 4 활성 패턴들보다 높은 불순물 농도를 가질 수 있다.
일부 실시예들에서, 상기 제 1 및 제 2 활성 패턴들과 상기 제 1 층-선택 패턴들 사이 및 상기 제 3 및 제 4 활성 패턴들과 상기 제 2 층-선택 패턴들 사이에 개재되는 절연막을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 수평적으로 및 수직적으로 배열된 활성 패턴들을 포함하는 활성 구조체, 상기 활성 패턴들의 일단들에 공통으로 연결되는 제 1 공통 소오스 전극, 그리고 상기 활성 패턴들의 상기 일단들에 공통으로 연결되는 제 2 공통 소오스 전극을 구비할 수 있다. 상기 제 1 및 제 2 공통 소오스 전극들은 서로 다른 도전형의 반도체 물질들을 포함할 수 있다.
일부 실시예들에서, 상기 활성 패턴들은 진성 또는 제 1 도전형의 반도체 물질을 포함하고, 상기 제 1 공통 소오스 전극은 제 2 도전형의 반도체 물질을 포함하고, 상기 제 2 공통 소오스 전극은 상기 제 1 도전형의 반도체 물질을 포함할 수 있으며, 이때, 상기 제 1 및 제 2 도전형들 중의 하나는 엔형이고, 다른 하나는 피형일 수 있다.
일부 실시예들에서, 상기 활성 패턴들은 진성 또는 제 1 도전형의 반도체 물질을 포함하고, 상기 제 1 공통 소오스 전극은 상기 제 1 도전형의 반도체 물질을 포함하고, 상기 제 2 공통 소오스 전극은 제 2 도전형의 반도체 물질을 포함할 수 있으며, 상기 제 1 및 제 2 도전형들 중의 하나는 엔형이고, 다른 하나는 피형일 수 있다.
일부 실시예들에서, 상기 활성 패턴들 각각은 상기 활성 구조체의 바깥 경계를 정의하는 외측벽 및 상기 활성 구조체의 내부에 위치하면서, 상기 활성 패턴들 중에서 그것에 인접하는 다른 것들을 마주보는 내측벽들을 포함할 수 있다. 상기 제 1 공통 소오스 전극은 상기 활성 패턴들의 상기 내측벽들에 연결되고, 상기 제 2 공통 소오스 전극은 상기 활성 패턴들의 상기 외측벽들에 연결될 수 있다.
일부 실시예들에서, 상기 제 1 공통 소오스 전극은 수직한 길이 방향을 가지면서 상기 활성 패턴들 사이에 개재되는 복수의 소오스 플러그들을 포함하고, 상기 제 2 공통 소오스 전극은 수평적으로 및 수직적으로 배열된 상기 활성 패턴들에 공통으로 연결될 수 있다.
일부 실시예들에서, 상기 소오스 플러그들은 상기 제 2 공통 소오스 전극에 직접 접촉할 수 있다.
일부 실시예들에서, 상기 소오스 플러그들은 상기 제 2 공통 소오스 전극으로 이격될 수 있다.
일부 실시예들에서, 상기 소오스 플러그들 각각은 그것에 인접하면서 수직적으로 배열된, 상기 활성 패턴들의 두 열들을 각각 덮는 한 쌍의 접합부들 및 상기 제 2 공통 소오스 전극을 마주보면서 상기 접합부들을 연결하는 연결부를 포함함으로써, U자 형태의 수평 단면을 가질 수 있다.
일부 실시예들에서, 상기 소오스 플러그들의 수평적 간격은 상기 활성 패턴들 각각의 수평적 폭보다 좁을 수 있다.
일부 실시예들에서, 상기 소오스 플러그들 각각은, 그것에 인접하면서 수직적으로 배열된, 상기 활성 패턴들의 두 열들에 공통으로 연결될 수 있다.
일부 실시예들에서, 상기 소오스 플러그들 각각은, 그것에 인접하면서 수직적으로 배열된, 상기 활성 패턴들의 두 열들 중의 어느 하나에 연결될 수 있다.
일부 실시예들에서, 상기 제 2 공통 소오스 전극은 상기 활성 구조체의 일 측에 배치되는 플레이트 전극, 그리고 상기 플레이트 전극과 상기 활성 구조체 사이에 개재되는 적어도 하나의 접촉 전극을 포함할 수 있다. 상기 플레이트 전극은 상기 적어도 하나의 접촉 전극보다 낮은 비저항을 갖는 물질로 형성될 수 있다.
일부 실시예들에서, 상기 적어도 하나의 접촉 전극은 상기 플레이트 전극의 측벽 상에 1차원 또는 2차원적으로 배열되는 복수의 접촉 전극들을 포함할 수 있다.
본 발명의 일부 실시예에 따른 3차원 반도체 장치의 동작 방법은 층-선택 단계를 포함할 수 있다. 상기 3차원 반도체 장치는 다층 및 다열 구조를 형성하도록 기판 상에 배열된 활성 패턴들 및 상기 활성 패턴들의 열들에 각각 연결된 드레인 패턴들을 포함하고, 상기 층-선택 단계는 상기 활성 패턴들의 일단들에 형성되는 공핍 영역들의 폭들을 상기 기판으로부터의 높이에 따라 다르게 조절하도록 구성될 수 있다. 그 결과, 상기 활성 패턴들의 층들 중에서 선택된 층이 상기 드레인 패턴들에 선택적으로 연결될 수 있다.
일부 실시예들에서, 상기 3차원 반도체 장치는 상기 기판 상에 차례로 적층되어 상기 활성 패턴들의 층들에 각각 연결되는 층-선택 패턴들을 더 포함하고, 상기 층-선택 단계는 상기 선택된 층에 연결되는 상기 층-선택 패턴들 중의 어느 하나에는 제 1 전압을 인가하고, 상기 층-선택 패턴들의 나머지 것들에는 제 2 전압을 인가하도록 구성될 수 있다. 여기서, 상기 제 1 전압은 그것에 의해 생성되는 상기 공핍 영역들의 경계가 상기 드레인 패턴들로부터 이격되도록 선택되고, 상기 제 2 전압은 그것에 의해 생성되는 상기 공핍 영역들의 경계가 상기 드레인 패턴들에 접하도록 선택될 수 있다. 그 결과, 상기 제 2 전압에 의해 제어되는 상기 활성 패턴들의 일단들이 선택적으로 상기 드레인 패턴들에 연결될 수 있다.
일부 실시예들에서, 상기 층-선택 패턴들과 상기 활성 패턴들은 역방향 다이오드들로서 동작하도록 구성될 수 있다.
일부 실시예들에서, 상기 층-선택 패턴들과 상기 활성 패턴들은 모오스 커패시터들로서 동작하도록 구성될 수 있다.
본 발명의 일부 실시예들에 따르면, 활성 패턴들은 엔형 및 피형 반도체 패턴들을 포함하는 공통 소오스 전극에 연결된다. 이에 따라, 읽기 및 소거 동작 동안, 상기 활성 패턴들은 상기 공통 소오스 전극에 전기적으로 연결될 수 있다.
본 발명의 일부 실시예들에 따르면, 동일한 높이에 위치하는 활성 패턴들은 소정의 층-선택 패턴에 공통으로 연결될 수 있다. 상기 층-선택 패턴은 상기 활성 패턴들에 생성되는 공핍층의 폭을 제어함으로써, 비트라인들과 상기 활성 패턴들 사이의 전기적 연결을 제어한다.
도 1은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 셀 어레이 영역의 일부를 개략적으로 도시하는 사시도이다.
도 2는 본 발명의 일부 실시예들에 따른 메모리 구조체를 예시적으로 도시하는 사시도이다.
도 3은 본 발명의 다른 실시예들에 따른 메모리 구조체를 예시적으로 도시하는 사시도이다.
도 4 내지 도 10은 본 발명의 일부 실시예들에 따른 공통 소오스 구조체의 예들을 도시하는 사시도들이다.
도 11 및 도 12는, 각각, 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 읽기 동작 및 소거 동작의 일 측면을 예시적으로 보여주는 도면들이다.
도 13은 본 발명의 일부 실시예들에 따른 스트링 선택 구조체를 개략적인 회로도이다.
도 14 및 도 15는 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체의 일 예를 도시하는 사시도들이다.
도 16 내지 도 18은, 도 14 및 도 15의 스트링 선택 구조체가 사용되는, 3차원 반도체 장치의 동작 방법을 예시적으로 설명하기 위해 제공되는 도면들이다.
도 19 및 도 20는 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체의 다른 예를 도시하는 사시도들이다.
도 21 내지 도 23은, 도 19 및 도 20의 스트링 선택 구조체가 사용되는, 3차원 반도체 장치의 동작 방법을 예시적으로 설명하기 위해 제공되는 도면들이다.
도 24 내지 도 26은 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체들을 도시하는 사시도들이다.
도 27 내지 도 29는 상기 절연 스페이서(222)를 형성하는 본 발명의 일부 실시예들을 예시적으로 도시하는 단면도들이다.
도 30 내지 도 32는 본 발명의 일부 실시예에 따른 3차원 반도체 장치의 읽기, 프로그램 및 소거 동작들을 예시적으로 도시하는 도면들이다.
도 33 및 도 34는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 2는 본 발명의 일부 실시예들에 따른 메모리 구조체를 예시적으로 도시하는 사시도이다.
도 3은 본 발명의 다른 실시예들에 따른 메모리 구조체를 예시적으로 도시하는 사시도이다.
도 4 내지 도 10은 본 발명의 일부 실시예들에 따른 공통 소오스 구조체의 예들을 도시하는 사시도들이다.
도 11 및 도 12는, 각각, 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 읽기 동작 및 소거 동작의 일 측면을 예시적으로 보여주는 도면들이다.
도 13은 본 발명의 일부 실시예들에 따른 스트링 선택 구조체를 개략적인 회로도이다.
도 14 및 도 15는 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체의 일 예를 도시하는 사시도들이다.
도 16 내지 도 18은, 도 14 및 도 15의 스트링 선택 구조체가 사용되는, 3차원 반도체 장치의 동작 방법을 예시적으로 설명하기 위해 제공되는 도면들이다.
도 19 및 도 20는 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체의 다른 예를 도시하는 사시도들이다.
도 21 내지 도 23은, 도 19 및 도 20의 스트링 선택 구조체가 사용되는, 3차원 반도체 장치의 동작 방법을 예시적으로 설명하기 위해 제공되는 도면들이다.
도 24 내지 도 26은 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체들을 도시하는 사시도들이다.
도 27 내지 도 29는 상기 절연 스페이서(222)를 형성하는 본 발명의 일부 실시예들을 예시적으로 도시하는 단면도들이다.
도 30 내지 도 32는 본 발명의 일부 실시예에 따른 3차원 반도체 장치의 읽기, 프로그램 및 소거 동작들을 예시적으로 도시하는 도면들이다.
도 33 및 도 34는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
도 1은 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 셀 어레이 영역의 일부를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 3차원 반도체 장치는 기판(100) 상에 제공된 공통 소오스 구조체(210), 스트링 선택 구조체(220), 메모리 구조체(230) 및 배선 구조체(240)를 포함할 수 있다. 상기 메모리 구조체(230)는 상기 공통 소오스 구조체(210) 및 상기 스트링 선택 구조체(220) 사이에 개재되고, 상기 배선 구조체(240)는 상기 스트링 선택 구조체(220) 상에 제공될 수 있다. 일부 실시예에 따르면, 상기 배선 구조체(240)는 상기 메모리 구조체(230) 및/또는 상기 공통 소오스 구조체(210)의 상부로 연장될 수 있다.
상기 메모리 구조체(230)는 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 이에 더하여, 상기 메모리 구조체(230)는 상기 메모리 셀들을 전기적으로 연결하는 도전 라인들 및 반도체 패턴들 그리고 상기 메모리 셀들을 전기적으로 분리시키는 절연 패턴들을 포함할 수 있다. 상기 메모리 구조체(230)는 도 2 및 도 3을 참조하여 아래에서 보다 상세하게 설명될 것이다.
상기 공통 소오스 구조체(210) 및 상기 스트링 선택 구조체(220)는 상기 메모리 셀들로의 전기적 연결을 제어하도록 구성될 수 있다. 예를 들면, 상기 스트링 선택 구조체(220)는 상기 배선 구조체(240)와 상기 메모리 구조체(230) 사이의 선택적 연결을 가능하도록 구성될 수 있다. 상기 공통 소오스 구조체(210)는 도 4 내지 도 12를 참조하여 아래에서 보다 상세하게 설명되고, 상기 스트링 선택 구조체(220)는 도 13 내지 도 26를 참조하여 아래에서 보다 상세하게 설명될 것이다.
도 2는 본 발명의 일부 실시예들에 따른 메모리 구조체를 예시적으로 도시하는 사시도이고, 도 3은 본 발명의 다른 실시예들에 따른 메모리 구조체를 예시적으로 도시하는 사시도이다.
도 2 및 도 3을 참조하면, 상기 메모리 구조체(230)는 다층 및 다열 구조를 형성하도록 배열된 복수의 활성 패턴들(AP)을 포함한다. 상기 활성 패턴들(AP) 각각은 상기 기판(100)의 상부면에 평행한 길이 방향을 가질 수 있다. 예를 들면, 상기 활성 패턴들(AP) 각각은 상기 공통 소오스 구조체(210)로부터 상기 스트링 선택 구조체(220)로 향하는 라인-형태의 패턴일 수 있다.
상기 활성 패턴들(AP)은 복수의 층들에 배열됨으로써, 상술한 것처럼 다층 구조를 형성한다. 이에 더하여, 상기 활성 패턴들(AP)은 상기 층들 각각에서 수평적으로 이격되어 복수의 열들을 구성할 수 있다.
일부 실시예들에 따르면, 상기 활성 패턴들(AP)은 반도체 물질로 형성될 수 있다. 예를 들면, 상기 활성 패턴들(AP)은 진성 또는 제 1 도전형의 실리콘막일 수 있다. 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들면, 상기 활성 패턴들(AP)은 금속 물질들, 금속 실리사이드 물질들, 엔형 반도체 물질들, 피형 반도체 물질들 또는 진성 반도체 물질들 중의 적어도 하나를 포함할 수 있다.
상기 메모리 구조체(230)는 상기 활성 패턴들(AP)의 측벽들을 마주보는 복수의 게이트 패턴들을 더 포함할 수 있다. 상기 게이트 패턴들은 상기 활성 패턴(AP)의 진행 방향 또는 길이 방향을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 상기 게이트 패턴들은 상기 공통 소오스 구조체(210)에 인접하게 배치되는 적어도 하나의 접지 선택 패턴(233) 및 상기 접지 선택 패턴(233)과 상기 스트링 선택 구조체(220)에서 서로 이격되어 배열되는 복수의 워드라인들(231)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 게이트 패턴들은 상기 스트링 선택 구조체(220)에 인접하게 배치되는 적어도 하나의 스트링 선택 패턴(미도시)을 더 포함할 수 있다.
상기 게이트 패턴들 각각은 상기 기판(100)의 상부면에 수직한 길이 방향을 갖는 복수의 전극부들 및 상기 활성 패턴들(AP)의 상부에 배치되어 상기 전극부들을 연결하는 연결부를 포함할 수 있다. 상기 전극부들 각각은 상기 활성 패턴들(AP)의 상기 열들 중의 상응하는 한 쌍 사이에 삽입되어 상기 활성 패턴들(AP)의 측벽들을 마주볼 수 있다. 즉, 상기 게이트 패턴들 각각은 빗-모양을 가질 수 있다.
상기 메모리 구조체(230)는 층간절연 패턴들(232) 및 메모리 패턴들(235)을 더 포함할 수 있다. 상기 층간절연 패턴들(232)은 상기 활성 패턴들(AP)과 유사하게 다층 및 다열 구조를 형성하도록 배열될 수 있으며, 절연성 물질(예를 들면, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물)로 형성될 수 있다.
도 2에 도시된 것처럼, 상기 메모리 패턴들(235)은 상기 워드라인들(231)과 상기 활성 패턴들(AP)의 측벽들 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 메모리 패턴들(235)은 전하저장이 가능한 다층막 구조의 형태로 제공될 수 있다. 예를 들면, 상기 메모리 패턴들(235) 각각은 실리콘 질화막 및 상기 실리콘 질화막보다 밴드갭이 큰 적어도 하나의 절연막을 포함하는 다층막 구조일 수 있다. 상기 메모리 패턴들(235) 각각은 수직적으로 연장되어 상기 층간절연 패턴들(232)의 측벽을 덮을 수 있다. 이에 더하여, 도 3에 도시된 것처럼, 상기 메모리 패턴들(235) 각각은 수평적으로 연장되어 서로 연결되거나 상기 활성 패턴들(AP)의 상부를 지나 다른 메모리 패턴들에 연결될 수 있다.
도 4 내지 도 10은 본 발명의 일부 실시예들에 따른 공통 소오스 구조체의 예들을 도시하는 사시도들이다.
상기 공통 소오스 구조체(210)는 제 1 공통 소오스 전극(211) 및 제 2 공통 소오스 전극(215)을 포함할 수 있다. 상기 제 1 및 제 2 공통 소오스 전극들(211, 215)는 서로 다른 페르미 레벨을 갖는 물질들을 포함할 수 있다. 예를 들면, 상기 제 1 및 제 2 공통 소오스 전극들(211, 215) 중의 어느 하나는 상기 활성 패턴들(AP)과 같은 도전형을 갖는 반도체 물질을 포함하고, 다른 하나는 상기 활성 패턴들(AP)과 다른 도전형을 갖는 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제 1 및 제 2 공통 소오스 전극들(211, 215)은 동일한 종류의 반도체 물질(예를 들면, 실리콘)일 수 있지만, 서로 다른 반도체 물질일 수도 있다. 이와 달리, 상기 제 1 및 제 2 공통 소오스 전극들(211, 215) 중의 어느 하나는 하나는 상기 활성 패턴들(AP)과 다른 도전형을 갖는 반도체 물질을 포함하고, 다른 하나는 상기 활성 패턴들(AP)에 대해 오믹 접촉 특성을 가질 수 있는 도전성 물질(예를 들면, 금속들, 금속 실리사이드들 또는 금속 질화물들 중의 적어도 하나)일 수 있다.
일부 실시예들에 따르면, 상기 제 1 및 제 2 공통 소오스 전극들(211, 215) 각각은, 실질적으로, 상기 활성 패턴들(AP) 모두에 연결될 수 있다. 다시 말해, 상기 활성 패턴들(AP) 각각은 상기 제 1 공통 소오스 전극(211)과 직접 접촉하는 부분 및 상기 제 2 공통 소오스 전극(215)과 직접 접촉하는 부분을 포함할 수 있다. 이러한 직접적인 접촉을 구현하기 위해, 상기 제 1 및 제 2 공통 소오스 전극들(211, 215)의 모양 및 배치는 다양하게 변형될 수 있다.
예를 들면, 도 4 내지 도 10에 도시된 것처럼, 상기 제 2 공통 소오스 전극(215)은 상기 활성 패턴들(AP)의 외측벽들을 덮도록 형성되고, 상기 제 1 공통 소오스 전극(211)는 상기 활성 패턴들(AP)의 내측벽들을 덮도록 형성될 수 있다. 여기서, 상기 외측벽은, 상기 공통 소오스 구조체(210)를 바라보는, 상기 활성 패턴(AP)의 측벽을 의미하고, 상기 내측벽은 인접하는 다른 활성 패턴을 바라보는, 상기 활성 패턴(AP)의 측벽을 의미한다. 예를 들어, 상기 활성 패턴들(AP) 전체를 활성 구조체라고 정의하면, 상기 활성 패턴들(AP)의 상기 외측벽들은 상기 활성 구조체의 바깥 경계를 정의하고, 상기 활성 패턴들(AP)의 상기 내측벽들은 상기 활성 구조체 내에 위치하는 상기 활성 패턴들의 측벽들일 수 있다.
보다 상세하게, 도 4에 예시적으로 도시된 것처럼, 상기 제 1 공통 소오스 전극(211)은 상기 제 2 공통 소오스 전극(215)과 직접 접촉할 수 있다. 하지만, 다른 실시예들에 따르면, 도 5에 예시적으로 도시된 것처럼, 상기 제 1 공통 소오스 전극(211)은 상기 제 2 공통 소오스 전극(215)으로부터 이격되어 형성될 수 있다. 도 6 내지 도 10의 공통 소오스 구조체들은, 도 4에 도시된 실시예와 같이, 상기 제 1 및 제 2 공통 소오스 전극들(211, 215)이 서로 접촉하는 구조로서 도시되었지만, 이들은 도 5에 도시된 실시예에서와 같이 상기 제 1 및 제 2 공통 소오스 전극들(211, 215)이 서로 이격된 구조로서 제공될 수 있다.
다른 변형된 실시예들에 따르면, 상기 제 1 및 제 2 공통 소오스 전극들(211, 215) 중의 적어도 하나는 서로 다른 물질들을 포함하는 적어도 두 막들을 포함할 수 있다. 즉, 상기 제 1 및 제 2 공통 소오스 전극들(211, 215) 중의 적어도 하나는 다층막 구조로서 제공될 수 있다. 예를 들면, 도 6 및 도 7에 예시적으로 도시된 것처럼, 상기 제 2 공통 소오스 전극(215)은 플레이트 전극(213) 및 상기 플레이트 전극(213)과 상기 활성 패턴들(AP) 사이에 개재되는 적어도 하나의 접촉 전극(212)을 포함할 수 있다. 상기 접촉 전극(212)은 도 6에 도시된 것처럼 플레이트 형태로서 제공되어 상기 활성 패턴들(AP) 전체에 연결될 수 있다.
또는, 상기 접촉 전극(212)은 상기 제 1 공통 소오스 전극(211)에 의해 분리되어 도 7 또는 도 8에 도시된 것처럼 상기 활성 패턴들(AP) 각각 또는 일부에 연결될 수 있다. 예를 들면, 상기 제 2 공통 소오스 전극(215)은 상기 플레이트 전극(213)의 측벽 상에 일차원적으로 또는 이차원적으로 배열된 복수의 접촉 전극들(212)을 포함할 수 있다. 이러한 실시예들에 따르면, 상기 제 1 공통 소오스 전극(211)은 상기 플레이트 전극(213)에 직접 연결될 수 있다. 다시 말해, 상기 플레이트 전극(213)은 상기 제 1 공통 소오스 전극(211) 및 상기 접촉 전극들(212)에 공통으로 연결될 수 있다.
상기 제 1 및 제 2 공통 소오스 전극들(211, 215)이 다층막 구조로서 제공될 경우, 상기 활성 패턴들(AP)으로부터 이격된 막(예를 들면, 상기 플레이트 전극(213))은 상기 활성 패턴들(AP)에 접하는 막(예를 들면, 상기 접촉 전극(212))보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 활성 패턴들(AP)으로부터 이격된 막은 금속들, 금속 실리사이드들, 또는 금속 질화물들 중의 적어도 하나를 포함하고, 상기 활성 패턴들(AP)에 접하는 막은 반도체 물질로 형성될 수 있다.
한편, 상기 제 1 공통 소오스 전극(211)은 수직한 길이 방향을 가지면서 상기 활성 패턴들(AP) 사이에 개재되는 소오스 플러그들을 포함할 수 있다. 상기 소오스 플러그들은 상기 활성 패턴들(AP)의 상기 내측벽들에 접촉하도록 배치될 수 있다. 일부 실시예들에 따르면, 상기 소오스 플러그들 각각은 사각형, 원형 또는 타원형의 수평 단면을 갖도록 형성될 수 있다. 다른 실시예들에 따르면, 상기 소오스 플러그들 각각은 도 7 및 도 8에 예시적으로 도시된 것처럼, 그것의 양측에 위치하는 상기 활성 패턴들(AP)의 한 쌍의 상기 내측벽들을 덮는 접합부들 및 상기 제 2 공통 소오스 전극(215)을 마주보면서 상기 접합부들을 연결하는 연결부를 포함할 수 있다. 즉, 상기 소오스 플러그들 각각은 'U'자 형태의 수평 단면을 갖도록 형성될 수 있다.
또 다른 변형된 실시예들에 따르면, 상기 제 1 공통 소오스 전극(211)의 상기 소오스 플러그들은 그들 사이의 간격(W2)이 상기 활성 패턴들(AP) 각각의 폭(W1)보다 작도록 형성될 수 있다. 예를 들면, 상기 활성 패턴들(AP) 각각의 일단은 상기 공통 소오스 구조체(210)에 인접하는 영역에서 감소된 폭을 가질 수 있다. 이에 더하여, 상기 소오스 플러그들 각각은 도 9에 도시된 것처럼 수직적으로 분리되어, 상기 플레이트 전극(213)의 측벽 상에 이차원적으로 배열될 수 있다. 일부 실시예들에서, 수직적으로 분리된 상기 소오스 플러그들은 상기 활성 패턴들(AP)을 도핑함으로써 자기 정렬적으로 형성될 수 있다.
또다른 변형된 실시예들에 따르면, 상기 제 1 공통 소오스 전극(211)의 상기 소오스 플러그들 각각은 그것의 일측에 위치하는 상기 활성 패턴들(AP)에 연결되고 다른 쪽에 위치하는 것들로부터는 전기적으로 분리될 수 있다. 예를 들면, 도 10에 도시된 것처럼, 상기 소오스 플러그들 각각의 일 측에는 상기 활성 패턴들(AP)로부터의 전기적 분리를 가능하게 하는 절연막(88)이 개재될 수 있다. 일부 실시예들에서, 상기 메모리 구조체(230)의 메모리 패턴들(235)이 상기 공통 소오스 구조체(210)의 내부로 연장되어 상기 절연막(88)으로 사용될 수 있다.
도 11 및 도 12는, 각각, 본 발명의 일부 실시예들에 따른 3차원 반도체 장치의 읽기 동작 및 소거 동작의 일 측면을 예시적으로 보여주는 도면들이다. 보다 구체적으로, 도 11 및 도 12는 도 4를 참조하여 설명된 상기 공통 소오스 구조체(210)의 수평 단면을 도시한다. 여기에서 설명되는 동작 방법들은 본 발명에 따른 3차원 반도체 장치가 낸드 플래시 메모리로서 구현되는 경우에 적용될 수 있다.
도 11을 참조하면, 낸드 플래시 메모리의 읽기 동작은 읽기 전류를 측정하는 단계를 포함한다. 상기 읽기 전류는 비트라인과 소오스 사이를 연결하는 상기 활성 패턴(AP)을 따라 흐르며 비트라인과 소오스 사이에 위치하는 메모리 셀의 데이터 상태에 의해 결정된다. 다시 말해, 상기 읽기 동작 동안, 상기 공통 소오스 구조체(210)와 상기 스트링 선택 구조체(220) 사이에는, 상기 읽기 전류를 위한 전류 경로가 상기 활성 패턴들(AP) 중의 적어도 하나에 형성된다.
상기 제 1 및 제 2 공통 소오스 전극들(211, 215) 중의 하나는 이러한 읽기 전류를 위한 전기적 경로를 구성하는데 이용될 수 있다. 예를 들어, 상기 활성 패턴(AP)이 피형 반도체일 경우, 읽기 동작 동안, 반전층이 상기 활성 패턴(AP)의 일단에 형성될 수 있다. 따라서, 도 11에 도시된 것처럼, 상기 제 1 공통 소오스 전극(211)이 엔형일 경우, 이들은 전기적으로 연결될 수 있다.
도 12를 참조하면, 낸드 플래시 메모리의 소거 동작은 상기 활성 패턴들(AP)로 전자들을 주입하는 단계를 포함할 수 있다. 예를 들면, 상기 소거 동작은 상기 제 1 및 제 2 공통 소오스 전극들(211, 215) 중의 어느 하나에 양의 전압을 인가하는 단계를 포함할 수 있다. 상기 제 1 공통 소오스 전극(211)이 엔형이고 상기 활성 패턴(AP)이 피형일 경우, 이들은 다이오드를 구성하기 때문에, 이러한 양의 전압은 상기 제 1 공통 소오스 전극(211)을 통해 인가되기 어렵다. 하지만, 상기 제 2 공통 소오스 전극(215)이 상기 활성 패턴(AP)과 같은 도전형일 경우, 도 12에 도시된 것처럼, 이러한 기술적 어려움은 극복될 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 스트링 선택 구조체를 개략적인 회로도이다. 도 14 및 도 15는 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체의 일 예를 도시하는 사시도들이다. 도 14 및 도 15는 동일한 스트링 구조체를 서로 다른 시점에서 도시한 사시도들이다.
도 13 내지 도 15를 참조하면, 상기 스트링 선택 구조체(220)는 수직한 길이 방향을 갖는 드레인 패턴들(221) 및 수평한 길이 방향을 갖는 층-선택 패턴들(225)을 포함할 수 있다. 상기 드레인 패턴들(221) 각각은 상기 활성 패턴들(AP) 사이에 배치되어 상기 활성 패턴들(AP)의 일단들을 수직하게 연결할 수 있다. 하지만, 상기 드레인 패턴들(221) 각각은 상기 활성 패턴들(AP)로 구성되는 상기 활성 구조체의 바깥에 위치하는 부분을 포함할 수도 있다. 상기 층-선택 패턴들(225) 각각은 상기 활성 구조체의 바깥에 배치되어 실질적으로 동일한 높이에 위치하는 상기 활성 패턴들(AP)의 일단들을 수평하게 연결할 수 있다. 하지만, 상기 층-선택 패턴들(225) 각각은 상기 활성 구조체의 내부에 위치하는 부분을 포함할 수도 있다.
상기 드레인 패턴들(221) 각각은 상기 활성 패턴들(AP)의 상기 열들 중의 어느 하나에 전기적으로 연결되고 다른 것들로부터는 전기적으로 분리될 수 있다. 다시 말해, 상기 활성 패턴들(AP)의 상기 열들 각각은 상기 드레인 패턴들(221) 중에서 상응하는 하나에 선택적으로 연결될 수 있다. 이러한 선택적 연결을 위해, 일부 실시예들에 따르면, 상기 스트링 선택 구조체(220)는 상기 드레인 패턴들(221) 각각의 일 측에 국소적으로 형성되는 절연 스페이서(222)를 더 포함할 수 있다. 상기 절연 스페이서(222)의 국소적 형성은 이후 도 27 내지 도 29를 참조하여 보다 상세하게 설명될 것이다.
상기 드레인 패턴들(221)은 그것들이 접하는 상기 활성 패턴들(AP)의 일단들과 같은 도전형을 갖는 반도체 물질을 포함할 수 있다. 예를 들면, 상기 활성 패턴들(AP)이 저농도의 엔형 또는 진성 반도체 물질을 포함하는 경우, 상기 드레인 패턴들(221)은 고농도의 엔형 반도체 물질을 포함할 수 있다. 다시 말해, 상기 드레인 패턴들(221) 각각은 상기 활성 패턴들(AP)과 접촉하는 부분이 상기 활성 패턴들(AP)의 일단들과 같은 에너지 밴드 구조를 갖도록 형성될 수 있다. 일부 변형된 실시예들에 따르면, 상기 드레인 패턴들(221)와 접하는 상기 활성 패턴들(AP)의 일단들은 상기 드레인 패턴들(221)과 다른 도전형을 갖지만, 그것에 인접하는 스트링 선택 라인(예를 들면, 도 30 내지 도 23의 234)의 전압에 의해 반전되도록(즉, 상기 드레인 패턴들(221)과 같은 에너지 밴드 구조를 갖도록) 구성될 수 있다.
상기 층-선택 패턴들(225)은 차례로 적층되고 그들 사이에 개재되는 층간절연막들에 의해 전기적으로 분리될 수 있다. 다시 말해, 상기 층-선택 패턴들(225) 각각은 상기 활성 패턴들(AP)의 상기 층들 중의 어느 하나에 전기적으로 연결되고, 다른 것들로부터는 전기적으로 분리될 수 있다.
상기 층-선택 패턴들(225)은, 소정의 동작 단계에서, 상기 활성 패턴들(AP)의 일단에 공핍층을 형성할 수 있는 물질로 형성될 수 있다. 예를 들면, 상기 층-선택 패턴들(225)은 그것들이 접하는 상기 활성 패턴들(AP)의 일단들과 다른 도전형을 갖는 반도체 물질을 포함할 수 있다. 이에 따라, 상기 층-선택 패턴들(225)과 상기 활성 패턴들(AP)은 피엔 접합들을 구성할 수 있으며, 상기 층-선택 패턴들(225)에 역방향 전압이 인가될 경우, 이에 인접하는 상기 활성 패턴들(AP)의 일단들에는 상기 공핍층이 생성될 수 있다.
도 16 내지 도 18은, 도 14 및 도 15의 스트링 선택 구조체가 사용되는, 3차원 반도체 장치의 동작 방법을 예시적으로 설명하기 위해 제공되는 도면들이다. 보다 구체적으로, 도 16은 도 14 및 도 15의 스트링 선택 구조체의 수직 단면도이고, 도 17 및 도 18은 도 16의 제 1 및 제 2 레벨들을 따라 취해진 수평 단면도들이다. 여기에서 설명되는 동작 방법들은 본 발명에 따른 3차원 반도체 장치가 낸드 플래시 메모리로서 구현되는 경우에 적용될 수 있다. 아래에서는, 상기 층-선택 패턴들(225)은 피형 반도체이고, 상기 활성 패턴들(AP) 및 상기 드레인 패턴들(221)은 엔형 반도체인 경우를 예시적으로 설명한다.
도 16을 참조하면, 상기 층-선택 패턴들(225) 중에서 제 2 레벨을 제외한 것들에 음의 전압(예를 들면, -5V)를 인가한다. 이 경우, 상술한 것처럼, 상기 층-선택 패턴들(225)과 상기 활성 패턴들(AP)은 피엔 접합들을 구성하기 때문에, 이러한 전압 조건은 상기 활성 패턴들(AP)의 끝단들에 공핍 영역(DR)을 생성한다. 도 18에 도시된 것처럼, 상기 층-선택 패턴들(225)에 인가되는 전압은 상기 공핍 영역(DR)의 폭(L2)이 상기 드레인 패턴들(221)의 폭(L1)보다 크도록 선택될 수 있다. 상기 공핍 영역(DR)의 존재에 의해, 상기 드레인 패턴들(221)은 상기 활성 패턴들(AP)의 다른 부분들에 전기적으로 연결되지 못한다.
반면, 도 17에 도시된 것처럼, 제 2 레벨에 위치하는 상기 층-선택 패턴(225)에는 0V가 인가될 수 있다. 이에 따라, 상기 드레인 패턴들(221)은 상기 활성 패턴들(AP)과 전기적으로 연결될 수 있다. 다시 말해, 상기 드레인 패턴들(221) 각각에 인가되는 전압들은 상기 활성 패턴들(AP) 중에서 상기 제 2 레벨에 위치하는 것들로 전달될 수 있다. 상기 드레인 패턴들(221)이 서로 분리될 경우, 이는 상기 활성 패턴들(AP) 중에서 상기 제 2 레벨에 위치하는 것들에 서로 다른 전압들을 인가하는 것이 가능함을 의미한다.
한편, 상기 층-선택 패턴들(225)은 상기 드레인 패턴들(221)과 서로 다른 도전형을 갖기 때문에, 이들은 피엔 접합을 구성할 수 있다. 이는 상기 층-선택 패턴(225)에 인가되는 전압에 의한 상기 공핍 영역이 상기 드레인 패턴들(221)에도 생성될 수 있음을 의미한다. 하지만, 상술한 것처럼, 상기 드레인 패턴들(221)이 상기 활성 패턴들(AP)에 비해 높은 불순물 농도를 가질 경우, 상기 드레인 패턴들(221)에 생성되는 공핍 영역의 확장을 억제하는 것이 가능하다.
도 19 및 도 20는 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체의 다른 예를 도시하는 사시도들이다. 도 19 및 도 20은 동일한 스트링 구조체를 서로 다른 시점에서 도시한 사시도들이다. 도 21 내지 도 23은, 도 19 및 도 20의 스트링 선택 구조체가 사용되는, 3차원 반도체 장치의 동작 방법을 예시적으로 설명하기 위해 제공되는 도면들이다. 보다 구체적으로, 도 21은 도 19 및 도 20의 스트링 선택 구조체의 수직 단면도이고, 도 22 및 도 23은 도 21의 제 1 및 제 2 레벨들을 따라 취해진 수평 단면도들이다. 설명의 간략함을 위해, 도 14 내지 도 18을 참조하여 앞서 설명된 실시예와 중복되는 기술적 특징들에 대한 설명은 최소화될 수 있다.
도 19 및 도 20을 참조하면, 상기 층-선택 패턴들(225)은 스트링 선택 절연막(224)에 의해 상기 활성 패턴들(AP)로부터 전기적으로 분리될 수 있다. 이에 따라, 상기 층-선택 패턴들(225) 각각 및 그것에 인접하는 상기 활성 패턴들(AP)은 모오스 커패시터들을 구성할 수 있다. 이 실시예에 따르면, 상기 층-선택 패턴들(225)은 상기 활성 패턴들(AP)과 같은 또는 다른 도전형의 반도체 물질 또는 금속성 물질로 형성될 수 있다.
도 21 내지 도 23을 참조하면, 상기 층-선택 패턴들(225) 중에서 제 2 레벨을 제외한 것들에 음의 전압(예를 들면, -5V)를 인가할 수 다. 이 경우, 상술한 것처럼, 상기 층-선택 패턴들(225)과 상기 활성 패턴들(AP)은 모오스 커패시터들을 구성하기 때문에, 이러한 전압 조건은 상기 활성 패턴들(AP)의 끝단들에 공핍 영역(DR)을 생성할 수 있다. 도 23에 도시된 것처럼, 상기 층-선택 패턴들(225)에 인가되는 전압은 상기 공핍 영역(DR)의 폭(L2)이 상기 드레인 패턴들(221)의 폭(L1)보다 크도록 선택될 수 있다. 상기 공핍 영역(DR)의 존재에 의해, 상기 드레인 패턴들(221)은 상기 활성 패턴들(AP)의 다른 부분들에 전기적으로 연결되지 못한다.
반면, 도 22에 도시된 것처럼, 제 2 레벨에 위치하는 상기 층-선택 패턴(225)에는 0V 또는 양의 전압(예를 들면, 5V)가 인가될 수 있다. 이 경우, 상기 활성 패턴들(AP)의 끝단들에는 짧은 폭의 공핍 영역 또는 축적 영역(미도시)이 생성되어, 상기 드레인 패턴들(221)은 상기 활성 패턴들(AP)과 전기적으로 연결될 수 있다. 다시 말해, 상기 드레인 패턴들(221) 각각에 인가되는 전압들은 상기 활성 패턴들(AP) 중에서 상기 제 2 레벨에 위치하는 것들로 전달될 수 있다. 상기 드레인 패턴들(221)이 서로 분리될 경우, 이는 상기 활성 패턴들(AP) 중에서 상기 제 2 레벨에 위치하는 것들에 서로 다른 전압들을 인가하는 것이 가능함을 의미한다.
도 24 내지 도 26는 본 발명의 예시적인 실시예들에 따른 스트링 선택 구조체들을 도시하는 사시도들이다. 설명의 간략함을 위해, 앞서 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 최소화될 수 있다.
도 24 및 도 25를 참조하면, 상기 드레인 패턴들(221)은 플러그들(242)을 통해 비트라인들(243)에 연결되고, 상기 층-선택 패턴들(225)은 플러그들(242)을 통해 층-선택 라인들(241)에 전기적으로 연결될 수 있다. 상기 비트라인들(243)은 상기 활성 패턴들(AP)에 실질적으로 평행하도록 형성될 수 있다. 상기 층-선택 라인들(241)은 상기 활성 패턴들(AP)에 실질적으로 평행하거나 평행한 부분들을 가질 수 있다.
상기 드레인 패턴들(221)에 연결되는 상기 플러그들(242)은 실질적으로 동일한 수직적 길이를 갖도록 형성될 수 있다. 상기 층-선택 패턴들(225)에 연결되는 상기 플러그들(242)은 서로 다른 수직적 길이들을 갖도록 형성될 수 있다. 예를 들면, 도 24에 도시된 것처럼, 상기 층-선택 패턴들(225)은 서로 다른 수평적 길이들을 가짐으로써, 계단 형태의 구조를 형성할 수 있고, 상기 플러그들(242)은 상기 층-선택 패턴들(225)의 상기 계단 영역들 각각에 연결될 수 있다. 또는 도 25 및 도 26에 도시된 것처럼 상기 층-선택 패턴들(225)은 실질적으로 동일한 수평 길이를 갖지만, 그것을 관통하는 서로 다른 깊이의 콘택 홀들(229)을 갖도록 형성될 수 있다. 상기 콘택 홀들(229)의 깊이들이 서로 다르기 때문에, 상기 플러그들(242)은 서로 다른 높이에서 상기 층-선택 패턴들(225)에 연결될 수 있다.
도 27 내지 도 29는 상기 절연 스페이서(222)를 형성하는 본 발명의 일부 실시예들을 예시적으로 도시하는 단면도들이다.
도 27을 참조하면, 기판(100) 상에 제 1 막들(110) 및 제 2 막들(120)을 번갈아 적층하여 적층체를 형성한다. 상기 적층체를 가로지르는 트렌치들(TRC)을 형성한 후, 그 결과물 상에 절연 스페이서막(130)을 형성한다. 상기 절연 스페이서막(130)이 형성된 상기 트렌치들(TRC)의 측벽들 상에 마스크 스페이서들(140)을 형성한 후, 그 결과물을 덮는 매립 절연막(150)을 형성한다.
일부 실시예들에 따르면, 상기 제 1 막들(110)은 반도체 물질로 형성되어, 상기 활성 패턴들(AP)로서 사용될 수 있다. 상기 제 2 막들(120)은 절연막(예를 들면, 실리콘 산화물)로 형성되어, 상기 활성 패턴들(AP)을 수직적으로 분리시키는 층간절연막으로 사용될 수 있다. 상기 절연 스페이서막(130)은 실리콘 산화막 또는 실리콘 질화막 중의 적어도 하나로 형성될 수 있다. 상기 마스크 스페이서들(140)은 실리콘 산화물 또는 실리콘 질화물일 수 있으며, 상기 절연 스페이서막(130)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 매립 절연막(150)은 상기 마스크 스페이서들(140)이 형성된 상기 트렌치들(TRC)을 채울 수 있는 물질들 중에서, 상기 절연 스페이서막(130)에 대해 식각 선택성을 갖는 것으로 형성될 수 있다. 예를 들면, 상기 매립 절연막(150)은 비정질 카본층(amorphous carbon layer)를 포함할 수 있다.
도 28을 참조하면, 마스트 패턴(160)을 상기 매립 절연막(150)이 형성된 결과물 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 매립 절연막(150)을 식각하여, 매립 절연 패턴들(155)을 형성한다. 상기 식각 단계는 상기 트렌치들(TRC) 각각에 형성된 상기 마스크 스페이서들(140) 중의 어느 하나를 덮고 다른 하나를 노출시키도록 실시될 수 있다.
도 29를 참조하면, 상기 마스트 패턴(160) 또는 상기 매립 절연 패턴들(155)을 식각 마스크로 사용하여, 상기 마스크 스페이서들(140) 중에서 노출된 것들 및 그 하부에 위치하는 상기 절연 스페이서막(130)의 일부분들을 제거한다. 이후, 상기 마스트 패턴(160), 상기 매립 절연 패턴들(155), 및 상기 마스크 스페이서들(140)을 제거한다. 그 결과, 도시된 것처럼, 상기 트렌치들(TRC) 각각의 일 측벽을 덮는 절연 스페이서(222)가 형성될 수 있다. 일부 실시예들에 따르면, 상기 마스트 패턴(160) 및 상기 매립 절연 패턴들(155)은 상기 스페이서(222)를 형성하기 전에 제거될 수도 있다.
지금까지 도 27 내지 도 29를 참조하여 상기 스페이서(222)를 형성하는 공정의 일 예를 설명하였지만, 본 발명의 실시예들이 이에 한정되는 것이 아니며 도 27 내지 도 29를 참조하여 상기 스페이서(222)를 형성하는 공정은 상술한 개시에 기초하여 당업자에 의해 다양하게 변형될 수 있음을 자명하다.
도 30 내지 도 32는 본 발명의 일부 실시예에 따른 3차원 반도체 장치의 읽기, 프로그램 및 소거 동작들을 예시적으로 도시하는 도면들이다.
도 30을 참조하면, 읽기 동작은 도 21 내지 도 23을 참조하여 설명된 스트링 선택 구조체의 동작 방법 및 도 11을 참조하여 설명된 공통 소오스 구조체의 동작 방법을 이용하여 수행될 수 있다. 이 경우, 상기 드레인 패턴들(221)과 상기 공통 소오스 구조체(210) 사이에 형성되는 전류 경로들은 상기 활성 패턴들(AP) 중에서 하나의 층에 위치하는 것들을 선택적으로 경유하도록 생성된다. 이 경우, 상기 워드라인들(231) 중의 하나를 선택함으로써, 한 페이지 단위의 데이터를 센싱할 수 있다.
도 31을 참조하면, 프로그램 동작은 도 21 내지 도 23을 참조하여 설명된 스트링 선택 구조체의 동작 방법을 이용하여 수행될 수 있다. 이 경우, 상기 활성 패턴들(AP) 중에서 하나의 층에 위치하는 것들 중의 일부가, 스트링 선택 라인(234)와 상기 드레인 패턴들(221)의 전압 조건에 따라, 상기 드레인 패턴들(221)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 프로그램 동작은 셀프-부스팅 기술에 기초하여 수행될 수 있다.
도 32를 참조하면, 소거 동작은 도 12를 참조하여 설명된 공통 소오스 구조체의 동작 방법을 이용하여 수행될 수 있다. 이 경우, 홀들은 상기 공통 소오스 구조체(211, 212, 213)로부터 직접 상기 활성 패턴들(AP)로 주입될 수 있다. 일부 실시예들에 따르면, 도시된 것처럼, 상기 홀들은 상기 스트링 선택 구조체를 통해 주입될 수도 있다.
도 33 및 도 34는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 33를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 34를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
Claims (10)
- 기판 상에 제공된, 공통 소오스 구조체, 스트링 선택 구조체 및 이들 사이에 개재되는 메모리 구조체를 포함하되,
상기 메모리 구조체는 상기 기판의 상부면에 평행한 복수의 활성 패턴들, 상기 기판의 상부면에 수직한 게이트 패턴들, 및 상기 활성 패턴들과 상기 게이트 패턴들 사이에 개재되는 메모리 요소들을 포함하고,
상기 스트링 선택 구조체는:
상기 기판의 상부면에 수직한 제1 방향으로 연장되어 상기 제1 방향으로 적층된 상기 활성 패턴들의 일단들을 연결하는 드레인 패턴들; 및
상기 제1 방향으로 동일한 높이에 위치하는 상기 활성 패턴들의 일단들의 에너지 밴드 구조를 제어하는 층-선택 패턴들을 포함하는 3차원 반도체 메모리 장치. - 청구항 1에 있어서,
상기 드레인 패턴들은, 상기 활성 패턴들과 직접 접촉하면서 상기 활성 패턴들과 같은 도전형을 갖는, 반도체 물질을 포함하는 3차원 반도체 메모리 장치. - 청구항 2에 있어서,
상기 드레인 패턴들은 엔형 및 피형 중의 어느 하나의 도전형을 갖는 고농도로 도핑된 반도체 물질로 형성되고,
상기 활성 패턴들은 상기 드레인 패턴들과 같은 도전형을 갖는 저농도로 도핑된 반도체 물질을 포함하는 3차원 반도체 메모리 장치. - 청구항 1에 있어서,
상기 층-선택 패턴들은, 상기 활성 패턴들과 직접 접촉하는 상기 활성 패턴들과 다른 도전형을 갖는, 반도체 물질을 포함하는 3차원 반도체 메모리 장치. - 청구항 1에 있어서,
상기 스트링 선택 구조체는 상기 활성 패턴들과 상기 층-선택 패턴들 사이를 전기적으로 분리시키는 스트링 선택 절연막을 더 포함하는 3차원 반도체 메모리 장치. - 청구항 1에 있어서,
상기 활성 패턴들은 수평적으로 및 수직적으로 배열되어 다층-다열 구조를 형성하고,
상기 드레인 패턴들 각각은 상기 활성 패턴들의 열들 중의 상응하는 한 쌍의 사이에 배치되는 3차원 반도체 메모리 장치. - 청구항 1에 있어서,
상기 드레인 패턴들 각각은 금속 물질들, 금속 실리사이드 물질들 또는 반도체 물질들 중의 적어도 하나를 포함하되, 상기 드레인 패턴들 각각은 상기 활성 패턴들과 접촉하는 부분이 상기 활성 패턴들의 일단들과 같은 에너지 밴드 구조를 갖도록 구성되는 3차원 반도체 메모리 장치. - 청구항 1에 있어서,
상기 층-선택 패턴들 각각은 금속 물질들, 금속 실리사이드 물질들 또는 반도체 물질들 중의 적어도 하나를 포함하는 3차원 반도체 메모리 장치. - 청구항 1에 있어서,
상기 활성 패턴들은 금속 물질들, 금속 실리사이드 물질들, 엔형 반도체 물질들, 피형 반도체 물질들 또는 진성 반도체 물질들 중의 적어도 하나를 포함하는 3차원 반도체 메모리 장치. - 청구항 1에 있어서,
상기 층-선택 패턴들은 전기적으로 서로 분리되고, 상기 드레인 패턴들은 전기적으로 서로 분리된 3차원 반도체 메모리 장치.
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