KR101477690B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 148
- 239000000872 buffer Substances 0.000 claims description 25
- 238000002955 isolation Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 13
- 230000005641 tunneling Effects 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 claims description 11
- 230000010354 integration Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 2
- 101000592939 Bacillus subtilis (strain 168) 50S ribosomal protein L24 Proteins 0.000 description 2
- 101000676341 Bacillus subtilis (strain 168) 50S ribosomal protein L27 Proteins 0.000 description 2
- 102100035793 CD83 antigen Human genes 0.000 description 2
- 101001070329 Geobacillus stearothermophilus 50S ribosomal protein L18 Proteins 0.000 description 2
- 101001093025 Geobacillus stearothermophilus 50S ribosomal protein L7/L12 Proteins 0.000 description 2
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 2
- 208000012868 Overgrowth Diseases 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- YJCDGKMVAYETOP-UHFFFAOYSA-N BL V Chemical compound CC(=O)OC1=C(OC(C)=O)C(C2=CC(O)=C(O)C=C2O2)=C2C(O)=C1C1=CC=C(O)C=C1 YJCDGKMVAYETOP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013475 authorization Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
고성능 및 고집적화가 가능한 다층 구조의 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자의 일 예에 따르면, 스택 구조의 복수의 제 1 반도체층들이 제공된다. 복수의 제어 게이트 전극들은 상기 복수의 제 1 반도체층들에 수직으로 신장된다. 제 1 바디 콘택층은 상기 복수의 제어 게이트 전극들 반대편의 상기 복수의 제 1 반도체층들을 연결하도록 상기 복수의 제 1 반도체층들에 수직으로 신장된다. 복수의 전하 저장층들은 상기 복수의 제어 게이트 전극들 및 상기 복수의 제 1 반도체층들 사이에 개재된다. 전술한 스택 구조의 비휘발성 메모리 소자는 동작층 선택부를 이용하여 층별로 선택적으로 접근될 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 데이터를 기록 및 소거할 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품들의 소형화 추세와 더불어 고속도화가 요구되고 있다. 이로 인해, 이러한 반도체 제품들에 사용되는 비휘발성 메모리 소자는 더욱 고집적화될 것을 요하면서 더불어 고성능을 요하고 있다. 나아가, 비휘발성 메모리 소자의 집적도가 증가함에 따라서 메모리셀들 간의 간격이 가까워져, 인접 메모리셀들 간의 전기적인 간섭이 커지고 있다. 하지만, 통상적인 평면형(planar-type) 비휘발성 메모리 소자는 그 집적 기술의 한계로 인해서 그 용량과 속도를 높이는 데 한계가 있고, 인접 메모리셀들 간의 간섭을 배제하기 어렵다.
이에 따라, 비휘발성 메모리 소자의 집적도를 크게 높이기 위해서, 다층 적층 구조가 제시되고 있다. 메모리셀들이 다층으로 적층되면, 동일한 평면상에 고용량의 비휘발성 메모리 소자가 제조될 수 있다.
하지만, 다층 구조의 비휘발성 메모리 소자에서, 수직으로 적층되는 반도체층들의 품질을 확보하면서, 이들을 절연시키기가 용이하지 않다. 나아가, 다층 구조의 비휘발성 메모리 소자를 동작시키기 위한 구동 회로가 커지는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위해 안출된 것으로서, 고성능 및 고집적화가 가능한 다층 구조의 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 다층 구조의 비휘발성 메모리 소자의 경제적인 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 스택 구조의 복수의 제 1 반도체층들이 제공된다. 복수의 제어 게이트 전극들은 상기 복수의 제 1 반도체층들에 수직으로 신장된다. 제 1 바디 콘택층은 상기 복수의 제어 게이트 전극들 반대편의 상기 복수의 제 1 반도체층들을 연결하도록 상기 복수의 제 1 반도체층들에 수직으로 신장된다. 복수의 전하 저장층들은 상기 복수의 제어 게이트 전극들 및 상기 복수의 제 1 반도체층들 사이에 개재된다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 소자 분리층이 상기 복수의 제 1 반도체층들 사이에 개재되고 상기 제 1 바디 콘택층에 의해서 한정될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 복수의 제 2 반도체층들이 상기 복수의 제어 게이트 전극들을 가운데에 두고 상기 복수의 제 1 반도체층들의 반대편에 배치될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 복수의 제어 게이트 전극들 반대편의 상기 복수의 제 2 반도체층들을 연결하도록 상기 복수의 제 2 반도체층들에 수직으로 신장된 제 2 바디 콘택층이 제공될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 복수의 터널링 절연층들이 상기 복수의 전하 저장층들 및 상기 복수의 제 1 및 제 2 반도체층들 사이에 개재되고, 복수의 블로킹 절연층들이 상기 복수의 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 개재될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 복수의 전하 저장층들은 상기 복수의 제어 게이트 전극들을 각각 둘러싸도록 배치되고, 그리고/또는 상기 복수의 터널링 절연층들은 서로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 복수의 층들로 배치된 스택 구조의 셀 어레이부가 제공된다. 로우 디코더는 상기 셀 어레이부의 복수의 워드 라인들과 연결되도록 제공된다. 동작층 선택부는 상기 셀 어레이부의 복수의 비트 라인들과 연결되도록 제공된다. 페이지 버퍼는 상기 동작층 선택부를 통해서 상기 복수의 비트 라인들과 연결된다. 상기 동작층 선택부는 상기 복수의 비트 라인들 가운데 상기 셀 어레이부의 복수의 층들 가운데 선택된 층에 연결된 비트 라인들만을 상기 페이지 버퍼에 연결 시킨다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 상기 동작층 선택부는 상기 복수의 비트 라인들을 부스팅 전압으로 미리 충전시키는 예비 충전부 및/또는 상기 동작층 선택부는 상기 복수의 비트 라인들 및 상기 페이지 버퍼의 전기적인 연결을 층별로 제어하기 위한 층 제어부를 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 동작층 제어부는 상기 층 제어부 및 상기 페이지 버퍼 사이에 상기 복수의 비트 라인들 가운데 같은 층에 배치된 비트 라인들을 홀수번째와 짝수번째로 구분하기 위한 홀짝 선택부를 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 스택 구조의 복수의 제 1 반도체층들을 형성한다. 상기 복수의 제 1 반도체층들을 연결하도록 상기 복수의 제 1 반도체층들에 수직으로 제 1 바디 콘택층을 형성한다. 상기 제 1 바디 콘택층 반대편의 상기 복수의 제 1 반도체층들의 측벽 상에 복수의 전하 저장층들을 형성한다. 그리고, 상기 복수의 전하 저장층들 상에 상기 복수의 제 1 반도체층들에 수직으로 신장된 복수의 제어 게이트 전극들을 형성한다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 일 예에 따르면, 상기 복수의 제 1 반도체층들은 그 사이에 복수의 소자 분리층들을 개재하여 형성할 수 있고, 나아가 상기 복수의 제 1 반도체층들은 상기 복수의 소자 분리층들 상으로 신장될 수 있도록 에피택셜 측면 과성장(epitaxial lateral overgrowth)법을 이용하여 형성할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 다른 예에 따르면, 상기 복수의 제 1 반도체층들을 형성하는 단계에서 상기 복수의 소자 분리층들의 측벽 상으로 상기 복수의 제 1 반도체층들에 수직한 수직 에피택셜층을 동시에 형성할 수 있다. 나아가, 상기 복수의 제어 게이트 전극들은 상기 수직 에피택셜층을 제거하여 한정된 트렌치 내부에 형성할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 다른 예에 따르면, 상기 복수의 전하 저장층들을 형성하기 전에, 상기 수직 에피택셜층을 사이에 두고 상기 복수의 제 1 반도체층들 반대편에 복수의 제 2 반도체층들을 형성할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 다른 예에 따르면, 상기 제 1 바디 콘택층은 상기 수직 에피택셜층이고, 상기 복수의 제어 게이트 전극들은 상기 수직 에피택셜층 반대편의 상기 복수의 제 1 반도체층들을 연결하도록 형성할 수 있다.
본 발명에 따른 비휘발성 메모리 소자에 의하면, 메모리셀들은 제어 게이트 전극들을 공유하면서 다층 구조 또는 스택 구조로 배치될 수 있다. 이에 따르면, 메모리셀들 내의 제 1 반도체층들 및/또는 제 2 반도체층들의 적층 개수를 늘림으로써 비휘발성 메모리 소자는 용이하게 고집적화 될 수 있다. 따라서, 본 발명에 따른 비휘발성 메모리 소자는 고용량 제품에 적합하게 이용될 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자에 의하면, 제 1 및 제 2 바디 콘택층들을 이용하면 스택 구조의 제 1 및 제 2 반도체층들에 바디 바이어스를 용이하게 인가할 수 있다. 이러한 바디 바이어스는 메모리셀들의 문턱 전압 조절에 이용되거나 또는 메모리셀들의 데이터를 일시에 소거할 때 이용될 수 있다. 따라서, 본 발명에 따른 비휘발성 메모리 소자는 고성능 제품에 적합하게 이용될 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자는 셀 어레이부와 페이지 버퍼 사이에 개재된 동작층 선택부를 이용하여 스택 구조의 층별로 동작될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에 절취한 상면도이다.
도 1 및 도 2를 참조하면, 복수의 제 1 반도체층들(105a) 및/또는 복수의 제 2 반도체층들(105b)은 스택 구조로 제공될 수 있다. 제 1 반도체층들(105a) 및/또는 제 2 반도체층들(105b)은 바람직하게는 단결정층들로 제공될 수 있고, 예컨대 단결정 기판 위에 성장된 에피택셜층들로 제공될 수 있다. 제 1 반도체층들(105a)의 스택 구조 및 제 2 반도체층들(105b)의 스택 구조는 교대로 반복해서 배치될 수 있다. 한편, 제 1 반도체층들(105a)의 스택 구조 및 제 2 반도체층들(105b)의 스택 구조 가운데 하나가 생략되고, 하나의 스택 구조가 반복적으로 배치될 수도 있다. 또한, 제 1 반도체층들(105a) 및 제 2 반도체층들(105b)의 적층 수는 적절하게 선택될 수 있고 본 발명의 범위를 제한하지 않는다.
제 1 반도체층들(105a) 및/또는 제 2 반도체층들(105a, 105b)은 적절한 반도체 물질, 예컨대 실리콘, 게르마늄, 실리콘 게르마늄 등으로 구성될 수 있으나, 그 물질의 종류에 본 발명의 범위가 제한되지 않는다. 바람직하게는, 제 1 반도체층들(105a) 및 제 2 반도체층들(105b)은 동일한 반도체 물질로 구성될 수 있다.
제 1 반도체층들(105a)은 그들 사이에 복수의 소자 분리층들(110)을 개재하여 적층될 수 있고, 그리고/또는 제 2 반도체층들(105b)은 그들 사이에 복수의 소자 분리층들(110)을 개재하여 적층될 수 있다. 소자 분리층들(110)은 적절한 절연 물질로 구성될 수 있고, 그 물질의 종류에 본 발명의 범위가 제한되지 않는다.
복수의 제어 게이트 전극들(165)은 제 1 반도체층들(105a) 및/또는 제 2 반도체층들(105b)에 수직으로 신장되게 제공될 수 있다. 바람직하게는, 제어 게이트 전극들(165)은 제 1 반도체층들(105a) 및 제 2 반도체층들(105b) 사이에 복수의 스트링들로 배열될 수 있다. 이 경우, 제어 게이트 전극들(165)은 제 1 반도체층들(105a) 및 제 2 반도체층들(105b)에 낸드 타입으로 커플링 될 수 있다. 하지만, 제어 게이트 전극들(165)의 배치는 변형될 수 있고, 따라서 본 발명의 범위가 이러 한 배치에 제한된 것은 아니다.
적어도 하나의 제 1 바디 콘택층(135a)은 제어 게이트 전극들(165) 반대편의 제 1 반도체층들(105a)을 연결하도록 제공되고, 그리고/또는 적어도 하나의 제 2 바디 콘택층(135b)은 제어 게이트 전극들(165) 반대편의 제 2 반도체층들(105b)을 연결하도록 제공될 수 있다. 예를 들어, 제 1 바디 콘택층(135a)은 제 1 반도체층들(105a)에 수직으로 신장되고, 제 2 바디 콘택층(135b)은 제 2 반도체층들(105b)에 수직으로 신장될 수 있다.
제 1 바디 콘택층(135a)은 제 1 반도체층들(105a)에 바디 바이어스를 인가하기 위해서 제공될 수 있고, 제 2 바디 콘택층(135b)은 제 2 반도체층들(105b)에 바디 바이어스를 인가하기 위해서 제공될 수 있다. 예를 들어, 제 1 바디 콘택층(135a) 및 제 2 바디 콘택층(135b)은 도전 물질로 구성되고, 바람직하게는 동일한 물질로 구성될 수 있다. 한편, 제 1 및 제 2 바디 콘택층들(135a, 135b)은 제 1 및 제 2 반도체층들(105a, 105b)과 동일한 물질로 구성되거나 또는 다른 물질로 구성될 수 있다.
소자 분리층들(110)은 제 1 바디 콘택층(135a) 및 제 2 바디 콘택층(135b)에 의해서 그 측벽이 한정될 수 있다. 이에 따라, 소자 분리층들(110)은 제어 게이트 전극들(165)과 제 1 및 제 2 바디 콘택층들(135a, 135b)의 사이에 의해서 한정될 수 있다.
복수의 전하 저장층들(155a)은 제 1 반도체층들(105a)과 제어 게이트 전극들(165)의 사이 및/또는 제 2 반도체층들(105b)과 제어 게이트 전극들(165)의 사이 에 개재될 수 있다. 전하 저장층들(155a)은 데이터 프로그램을 위한 전하 저장 매체로 이용될 수 있다. 예를 들어, 전하 저장층들(155a)은 플로팅 게이트 타입 또는 전하 트랩 타입으로 구성될 수 있다.
예를 들어, 플로팅 게이트 타입은 폴리실리콘층과 같은 도전체를 포함하고, 전하 트랩 타입은 실리콘 질화층, 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 양자 도트 또는 나노크리스탈은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 전하 트랩 타입은 전하의 국부적인 저장이 가능해서, 비휘발성 메모리 소자의 멀티 비트 동작에 이용될 수 있다.
복수의 터널링 절연층들(150a)은 제 1 반도체층들(105a)과 전하 저장층들(155a)의 사이 및/또는 제 2 반도체층들(105b)과 전하 저장층들(155a)의 사이에 개재될 수 있다. 복수의 블로킹 절연층들(160a)은 전하 저장층들(155a)과 제어 게이트 전극들(165)의 사이 및/또는 전하 저장층들(155a)과 제어 게이트 전극들(165)의 사이에 개재될 수 있다. 터널링 절연층들(150a) 및 블로킹 절연층들(160a)은 적절한 절연 물질에서 선택될 수 있고, 예컨대 산화물, 질화물, 고유전율 유전물질 또는 이들 가운데 둘 이상의 적층 구조를 포함할 수 있다.
전술한 비휘발성 메모리 소자에 의하면, 제어 게이트 전극들(165)은 제 1 반도체층들(105a)과 결합하여 메모리셀들을 형성하고 또는 제 2 반도체층들(105b)과 결합하여 메모리셀들을 형성할 수 있다. 따라서, 메모리셀들은 제어 게이트 전극들(165)을 공유하면서 다층 구조 또는 스택 구조로 배치될 수 있다. 이에 따르면, 제 1 반도체층들(105a) 및/또는 제 2 반도체층들(105b)의 적층 개수를 늘림으로써 비휘발성 메모리 소자는 용이하게 고집적화 될 수 있다. 따라서, 이 실시예에 따른 비휘발성 메모리 소자는 고용량 제품에 적합하게 이용될 수 있다.
나아가, 제 1 및 제 2 바디 콘택층들(105a, 105b)을 이용하면 스택 구조의 제 1 및 제 2 반도체층들(105a, 105b)에 바디 바이어스를 용이하게 인가할 수 있다. 이러한 바디 바이어스는 메모리셀들의 문턱 전압 조절에 이용되거나 또는 메모리셀들의 데이터를 일시에 소거할 때 이용될 수 있다. 따라서, 이 실시예에 따른 비휘발성 메모리 소자는 고성능 제품에 적합하게 이용될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 4는 도 1의 비휘발성 메모리 소자의 IV-IV'선에 절취한 상면도이다. 도 3 및 도 4의 비휘발성 메모리 소자는 도 1 및 도 2의 비휘발성 메모리 소자에서 일부 구성만을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 3 및 도 4를 참조하면, 전하 저장층들(155)은 제 1 및 제 2 반도체층들(105a, 105b) 사이에서 제어 게이트 전극들(165)의 측벽에 국한되지 않고 제 1 및 제 2 반도체층들(105a, 105b)을 따라서 신장되어 서로 연결될 수 있다. 이 경우, 전하 저장층들(155)은 전하 트랩 타입으로 제공될 수 있다. 따라서, 전하 저장층들(155)은 서로 연결되어 있지만, 제어 게이트 전극들(165) 아래에서 국부적인 전하 트랩 사이트들로 분리되어 동작할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사 시도이고, 도 6은 도 1의 비휘발성 메모리 소자의 VI-VI'선에 절취한 상면도이다.
도 5 및 도 6을 참조하면, 복수의 제 1 반도체층들(205a) 및/또는 복수의 제 2 반도체층들(205b)은 스택 구조로 제공될 수 있다. 제 1 반도체층들(205a)은 그들 사이에 복수의 소자 분리층들(210)을 개재하여 적층될 수 있고, 그리고/또는 제 2 반도체층들(205b)은 그들 사이에 복수의 소자 분리층들(210)을 개재하여 적층될 수 있다. 제 1 및 제 2 반도체층들(205a, 205b)은 도 1 및 도 2의 제 1 및 제 2 반도체층들(105a, 105b)의 설명을 참조할 수 있고, 소자 분리층들(210)은 도 1 및 도 2의 소자 분리층들(110)의 설명을 참조할 수 있다.
복수의 제어 게이트 전극들(265)은 제 1 반도체층들(205a) 및/또는 제 2 반도체층들(205b)에 수직으로 신장되게 제공될 수 있다. 예를 들어, 제어 게이트 전극들(265)은 수직 관통 구조로 배치되고, 제 1 반도체층들(205a) 및 제 2 반도체층들(205b)은 제어 게이트 전극들(265)의 측벽을 서로 대향되게 둘러싸는 형태로 제공될 수 있다. 예를 들어, 제어 게이트 전극들(265)은 원기둥 형태를 가질 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 나아가, 제어 게이트 전극들(265)은 도 1 및 도 2에서 설명한 바와 같이 제 1 반도체층들(205a) 및 제 2 반도체층들(205b)에 낸드 타입으로 커플링 될 수 있다.
적어도 하나의 제 1 바디 콘택층(235a)은 제어 게이트 전극들(265) 반대편의 제 1 반도체층들(205a)을 연결하도록 제공되고, 그리고/또는 적어도 하나의 제 2 바디 콘택층(235b)은 제어 게이트 전극들(265) 반대편의 제 2 반도체층들(205b)을 연결하도록 제공될 수 있다. 소자 분리층들(210)은 제 1 바디 콘택층(235a) 및 제 2 바디 콘택층(235b)에 의해서 그 측벽이 한정될 수 있다. 제 1 및 제 2 바디 콘택층들(235a, 235b)은 도 1 및 도 2의 제 1 및 제 2 바디 콘택층들(135a, 135b)의 설명을 참조할 수 있다.
복수의 전하 저장층들(255)은 제 1 반도체층들(205a)과 제어 게이트 전극들(265)의 사이 및/또는 제 2 반도체층들(205b)과 제어 게이트 전극들(265)의 사이에 개재될 수 있다. 예를 들어, 전하 저장층들(255)은 제어 게이트 전극들(265)을 둘러싸도록 배치될 수 있다. 이 실시예에서, 전하 저장층들(255)은 제 1 반도체층들(205a) 및 제 2 반도체층들(205b) 사이에서 공유되기 때문에, 전하 트랩 타입으로 제공될 수 있다.
복수의 터널링 절연층들(250)은 제 1 반도체층들(205a)과 전하 저장층들(255)의 사이 및/또는 제 2 반도체층들(205b)과 전하 저장층들(255)의 사이에 개재될 수 있다. 복수의 블로킹 절연층들(260)은 전하 저장층들(255)과 제어 게이트 전극들(265)의 사이 및/또는 전하 저장층들(255)과 제어 게이트 전극들(265)의 사이에 개재될 수 있다. 예를 들어, 터널링 절연층들(250) 및 블로킹 절연층들(260)은 제어 게이트 전극들(265)을 둘러싸는 형태로 제공될 수 있다.
터널링 절연층들(250)은 제 1 반도체층들(205a) 및 제 2 반도체층들(205b)의 사이에서 서로 연결되도록 제공될 수 있다. 예를 들어, 터널링 절연층들(250) 가운데 인접하는 각 두 개가 서로 연결될 수 있다. 이에 따라서, 터널링 절연층들(250)은 실질적으로 제 1 반도체층들(205a)과 제 2 반도체층들(205b)을 절연시키는 역할을 할 수 있다. 이 경우, 제어 게이트 전극들(265) 가운데 인접하는 둘의 방사형 전계(electric field)가 서로 중첩되기 때문에, 제 1 및 제 2 반도체층들(205a, 205b) 내에 PN 접합에 의한 소오스/드레인 영역을 형성할 필요가 없다.
이 실시예에 따른 비휘발성 메모리 소자는 도 1 및 도 2에서 설명한 비휘발성 메모리 소자의 장점을 모두 포함할 수 있다. 나아가, 이 실시예에 따른 비휘발성 메모리 소자는 제 1 및 제 2 반도체층들(205a, 205b) 내부에 소오스/드레인 영역을 생략할 수 있어서 고집적화에 더 적합할 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 등가 회로도이다.
도 7을 참조하면, 4층 스택 구조를 갖는 낸드 타입의 비휘발성 메모리 소자가 예시적으로 도시된다. 비트 라인들(BL14, BL24)은 제 1 층에 배열된 메모리 트랜지스터들(TM)에 2 열로 연결되고, 비트 라인들(BL23, BL13)은 제 2 층에 배열된 메모리 트랜지스터들(TM)에 2열로 연결되고, 비트 라인들(BL22, BL12)은 제 3 층에 배열된 메모리 트랜지스터들(TM)에 2열로 연결되고, 비트 라인들(BL21, BL11)은 제 4 층에 배열된 메모리 트랜지스터들(TM)에 2열로 연결될 수 있다. 스택 구조에서 층수는 예시적으로 4층으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라 적적하게 선택될 수 있다.
워드 라인들(WL1, WL2, WL3)은 각 층의 같은 행에 배열된 메모리 트랜지스터들(TM)을 공통으로 연결하도록 배치될 수 있다. 스트링 선택 라인(SSL)은 각 층의 스트링 선택 트랜지스터들(TSS)에 공통으로 연결되고, 접지 선택 라인(GSL)은 각 층의 접지 선택 트랜지스터들(TGS)에 공통으로 연결될 수 있다. 워드 라인들(WL1, WL2, WL3) 및 메모리 트랜지스터들(TM)의 수는 예시적으로 도시되었고, 본 발명의 범위를 제한하지 않는다.
표 1은 비휘발성 메모리 소자의 동작 조건을 나타낸다.
| 프로그램 | 읽기 | 소거 | |
| SSL | Vcc | Vre | F/T |
| SEL_WL | Vpgm | Vread | 0V |
| USL_WL | Vpass | Von | 0V |
| GSL | 0V | Vcc | F/T |
| SEL_BL | 0V | 1.0V | F/T |
| USL_BL | Vcc | 0V | F/T |
| Bulk | 0V | 0V | Vers |
선택 비트 라인(SEL_B/L)은 비트 라인들(BL11, BL21, BL12, BL22, BL13, BL23, BL14, BL24) 가운데 선택된 하나를 나타내고, 비선택 비트 라인(USL_B/L)은 선택되지 않은 나머지를 나타낸다. 선택 워드 라인(SEL_W/L)은 워드 라인들(WL1, WL2, WL3) 가운데 선택된 하나를 나타내고, 비선택 워드 라인(USL_W/L)은 선택되지 않은 나머지를 나타낸다. 벌크(Bulk)는 메모리셀들(TM)의 바디를 지칭하고, 도 1 내지 도 6에서 제 1 및 제 2 바디 콘택층들(135a, 135b, 235a, 235b)에 해당할 수 있다.
프로그램 동작은 선택 워드 라인(SEL_WL)에 프로그램 전압(Vpgm)을 인가하고, 비선택 워드 라인(USL_WL)에 패스 전압(Vpass)을 인가하여 수행할 수 있다. 이 경우, 스트링 선택 라인(SSL) 및 비선택 비트 라인(USL_BL)에는 동작 전압(Vcc)을 인가하고, 접지 선택 라인(GSL), 선택 비트 라인(SEL_BL) 및 벌크(Bulk)에는 0V를 인가할 수 있다.
읽기 동작은 선택 워드 라인(SEL_WL)에 읽기 전압(Vread)을 인가하고, 비선택 워드 라인(USL_WL)에 제 2 패스 전압(Von)을 인가하여 수행할 수 있다. 이 경우, 접지 선택 라인(GSL)에는 동작 전압(Vcc)을 인가하고, 비선택 비트 라인(USL_BL) 및 벌크(Bulk)에는 0V를 인가하고, 선택 비트 라인(SEL_BL)에는 제 2 동작 전압(Vre)을 인가할 수 있다.
소거 동작은 선택 워드 라인들(SEL_WL) 및 비선택 워드 라인들(USL_WL)에 0V를 인가하고 벌크(Bulk)에 소거 전압(Vers)을 인가하여 수행할 수 있다. 이 경우, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 선택 비트 라인(SEL_BL), 비선택 비트 라인(USL_BL)은 플로팅 될 수 있다("F/T"로 표시).
도 8 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이다.
도 8을 참조하면, 반도체층(105) 상에 소자 분리층들(110)을 패터닝할 수 있다. 트렌치(115)는 소자 분리층들(110) 사이에 반도체층(105)을 노출하도록 한정될 수 있다. 예를 들어, 반도체층(105) 상에 적절한 절연층(미도시)을 형성하고, 이 절연층을 포토리소그래피 및 식각 기술을 이용하여 패터닝함으로써, 소자 분리층들(110)을 형성할 수 있다. 도 8에서 트렌치(115)는 하나가 도시되어 있으나, 이는 예시적인 것이고 반도체층(105) 상에 복수의 트렌치들이 반복해서 배치될 수 있음은 자명하다.
반도체층(105)은 기판의 일부이거나 또는 에피택셜층일 수 있다. 본 발명의 실시예들에서, 에피택셜층은 하부의 단결정층으로부터 정합적으로 성장된 단결정 구조의 층을 지칭할 수 있다.
도 9를 참조하면, 트렌치(115) 내부에 수직 연결층(120)을 형성할 수 있다. 예를 들어, 수직 연결층(120)은 반도체층(105)으로부터 성장된 에피택셜층일 수 있다. 전술한 바와 같이, 수직 연결층(120)의 수는 예시적이고, 반도체층(105) 상에 복수개의 수직 연결층들이 반복해서 배치될 수도 있다. 수직 연결층(120)은 반도체층(105)과 동일한 물질이거나 또는 반도체층(105)과 격자 상수가 매우 유사한 물질 일 수 있다. 예를 들어, 실리콘과 실리콘게르마늄은 극 격자 상수가 유사하여 상대방 위에서 에피택셜층으로 성장될 수 있다.
이어서, 수직 연결층(120) 상에 다시 반도체층(105)을 형성할 수 있다. 예를 들어, 반도체층(105)은 에피택셜 측면 과성장(epitaxial lateral overgrowth; ELO)법을 이용하여 형성할 수 있다. 즉, 에피택셜층이 수직 연결층(120) 상으로부터 위로 성장되고 또한 측면 방향의 소자 분리층들(110) 상으로도 성장되어, 반도체층(105)이 형성될 수 있다.
한편, 수직 연결층(120)과 반도체층(105)이 한번에 연속해서 하나의 에피택셜층으로 성장될 수 있다.
도 10을 참조하면, 반도체층(105) 상에 다시 소자 분리층들(110)을 패터닝할 수 있다.
도 11을 참조하면, 소자 분리층들(110)로부터 노출된 반도체층(105) 상에 다시 수직 연결층(120)을 형성할 수 있다.
도 12를 참조하면, 수직 연결층(120) 상에 에피택셜 측면 과성장법을 이용하여 다시 반도체층(105)을 형성할 수 있다. 수직 에피택셜층(122)은 수직 연결층들(120)을 포함하여 반도체층들(105)에 수직하게 신장된 부분을 지칭할 수 있다. 전술한 바와 같이, 수직 에피택셜층(122)의 수는 예시적으로 도시되었고, 복수의 수직 에피택셜층들(122)이 반복적으로 배치될 수도 있다.
도 13을 참조하면, 수직 에피택셜층(122) 양쪽에 트렌치들(130)을 형성할 수 있다. 트렌치들(130)은 반도체층들(105) 및 소자 분리층들(110)을 포토리소그래피 및 식각 기술을 이용하여 패터닝하여 형성할 수 있다. 수직 에피택셜층(122) 및 트렌치들(130) 사이에는 제 1 반도체층들(105a) 및 제 2 반도체층들(105b)이 동시에 한정될 수 있다.
도 14를 참조하면, 트렌치들(130) 내부에 제 1 및 제 2 바디 절연층들(135a, 135)을 형성하고, 수직 에피택셜층(122)을 선택적으로 제거할 수 있다. 예를 들어, 제 1 바디 절연층들(135a)은 수직 에피택셜층(122) 반대편의 제 1 반도체층들(105a)을 서로 연결하도록 제 1 반도체층들(105a)에 수직으로 형성할 수 있다. 제 2 바디 절연층들(135b)은 수직 에피택셜층(122) 반대편의 제 2 반도체층들(105b)을 서로 연결하도록 제 2 반도체층들(105b)에 수직으로 형성할 수 있다. 제 1 및 제 2 바디 절연층들(135a, 135b)은 적절한 도전층으로 형성할 수 있고, 예컨대 금속, 금속 실리사이드 또는 도핑된 반도체 물질을 포함할 수 있다.
수직 에피택셜층(122)의 제거는 포토리소그래피 및 식각 기술을 이용할 수 있다. 수직 에피택셜층(122)이 제거됨에 따라서, 제 1 및 제 2 바디 절연층들(135a, 135b) 반대편의 제 1 및 제 2 반도체층들(105a, 105b)의 측벽들 사이에 트렌치(137)가 한정될 수 있다.
수직 에피택셜층(122)의 제거와 제 1 및 제 2 바디 절연층들(135a, 135)의 형성은 임의의 순서로 진행될 수 있다.
도 15를 참조하면, 트렌치(137) 내부의 제 1 및 제 2 반도체층들(105a, 105b)의 측벽 상에 터널링 절연층들(150)을 형성하고, 터널링 절연층들(150) 상에 전하 저장층들(155)을 형성하고, 전하 저장층들(155) 상에 블로킹 절연층들(160)을 형성할 수 있다. 이어서, 블로킹 절연층들(160) 상에 제어 게이트 전극들(165)을 형성할 수 있다. 예를 들어, 제어 게이트 전극들(165)은 블로킹 절연층들(160) 상에 트렌치(137) 내부를 채우도록 도전층을 형성한 후, 이 도전층을 패터닝하여 형성할 수 있다.
선택적으로, 도 1에 도시된 바와 같이, 제어 게이트 전극들(165)의 패터닝 시, 터널링 절연층들(150), 전하 저장층들(155) 및 블로킹 절연층들(160)을 같이 패터닝할 수도 있다.
전술한 실시예에 따른 제조 방법에 의하면, 제 1 및 제 2 반도체층들(105a, 105b)과 함께, 제 1 및 제 2 바디 콘택층들(135a, 135b)이 형성될 수 있다. 나아가, 제어 게이트 전극들(165)과 대향된 제 1 및 제 2 반도체층들(105a, 105b)의 측벽들은 에피택셜 측면 과성장의 초기 단계에서 형성된 부분이기 때문에, 고 품질의 채널 영역으로 이용될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도이다. 이 실시예는 전술한 도 8 내지 도 15의 방법을 변형시킨 것으로서 따라서 두 실시예들에서 중복된 설명은 생략된다. 도 16은 도 13에 이어서 진행될 수 있다.
도 16을 참조하면, 트렌치들(130) 내부에 도 15에서 설명한 바와 같이 터널링 절연층들(150), 전하 저장층들(155), 블로킹 절연층들(160) 및 제어 게이트 전극들(165)을 형성할 수 있다. 이 경우, 수직 에피택셜층(122)은 제 1 바디 절연층(135a) 또는 제 2 바디 절연층(135b)이 될 수 있다. 한편, 도 12에서 설명한 바와 같이, 복수의 수직 에피택셜층들이 반복해서 배치된 경우, 이들은 제 1 및 제 2 바디 절연층들(135a, 135b)의 반복 구조가 될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 17을 참고하면, 비휘발성 메모리 소자는 셀 어레이부(410), 로우 디코더(420), 동작층 선택부(430), 페이지 버퍼(440), 및 제어 로직(450)을 포함할 수 있다. 셀 어레이부(410)는 복수의 층들로 배치된 스택 구조를 가질 수 있다. 예를 들어, 셀 어레이부(410)는 도 1 내지 도 16에서 설명된 비휘발성 메모리 소자 또는 그들의 어레이 배치를 포함할 수 있다.
로우 디코더(420)는 셀 어레이부(410)의 워드 라인들과 연결되고, 동작층 선택부(430)는 셀 어레이부(410)의 비트 라인들과 연결될 수 있다. 페이지 버퍼(440)는 동작층 선택부(430)를 통해서 비트 라인들과 연결될 수 있다. 동작층 선택부(430)는 비트 라인들 가운데 셀 어레이부(410)의 스택 구조에서 선택된 층에 연결된 비트 라인들만을 페이지 버퍼에 연결시키는 동작을 수행할 수 있다. 제어 로직(450)은 로우 디코더(420) 및 페이지 버퍼(440)를 제어할 수 있다.
도 18은 도 17의 비휘발성 메모리 소자에서 동작층 선택부의 일 예를 보여주는 개략적인 블록도이다.
도 18을 참조하면, 동작층 선택부(430)는 예비 충전부(432), 층 제어부(434) 및/또는 홀짝 선택부(436)를 포함할 수 있다. 예비 충전부(432)는 셀 어레이부(410)의 비트 라인들을 부스팅 전압으로 미리 충전시키는 동작을 수행할 수 있다. 층 제어부(434)는 셀 어레이부(410)의 비트 라인들 및 페이지 버퍼(440)의 전기적인 연결을 층별로 제어하는 역할을 할 수 있다. 홀짝 선택부(436)는 층 제어부(434) 및 페이지 버퍼(440) 사이에 제공되며, 셀 어레이부(410)의 비트 라인들 가운데 같은 층에 배치된 비트 라인들을 홀수번째와 짝수번째로 구분하는 역할을 할 수 있다.
도 19는 도 17의 비휘발성 메모리 소자에서 동작층 선택부 및 페이지 버퍼의 일 예를 보여주는 회로도이다.
도 18 및 도 19를 같이 참조하면, 예비 충전부(432)는 비트 라인들(BLe1, BLe2, BLe3, BLe4, BLo1, BLo2, BLo3, BLo4) 및 전원과의 사이에 연결된 복수의 제 1 트랜지스터들(TPC) 및 제 1 트랜지스터들을 제어하기 위한 예비 충전 라인(PRE)을 포함할 수 있다. 예비 충전 라인(PRE)에 턴-온 전압이 인가되면, 제 1 트랜지스터들(TPC)이 턴-온 되어, 비트 라인들(BLe1, BLe2, BLe3, BLe4, BLo1, BLo2, BLo3, BLo4)이 부스팅 전압(Vcc)으로 충전될 수 있다. 비트 라인들(BLe1, BLe2, BLe3, BLe4, BLo1, BLo2, BLo3, BLo4)의 수는 예시적으로 도시되었고, 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
층 제어부(434)는 복수의 제 2 트랜지스터들(TLS1, TLS2, TLS3, TLS4) 및 복수의 층 선택 라인들(LSL1, LSL2, LSL3, LSL4)을 포함할 수 있다. 제 2 트랜지스터(TLS1)는 비트 라인(BLe1, BLo1)과 페이지 버퍼(440) 사이에 연결되며, 층 선택 라인(LSL1)에 의해서 제어될 수 있다. 제 2 트랜지스터(TLS2)는 비트 라인(BLe2, BLo2)과 페이지 버퍼(440) 사이에 연결되며, 층 선택 라인(LSL2)에 의해서 제어될 수 있다. 제 2 트랜지스터(TLS3)는 비트 라인(BLe3, BLo3)과 페이지 버퍼(440) 사이에 연결되며, 층 선택 라인(LSL3)에 의해서 제어될 수 있다. 제 2 트랜지스터(TLS4)는 비트 라인(BLe4, BLo4)과 페이지 버퍼(440) 사이에 연결되며, 층 선택 라인(LSL4)에 의해서 제어될 수 있다.
홀짝 선택부(436)는 제 3 트랜지스터들(TOS, TES), 홀수 선택 라인(BLoSL) 및 짝수 선택 라인(BLeSL)을 포함할 수 있다. 제 3 트랜지스터(TOS)는 제 2 트랜지스터들(TLS1, TLS2, TLS3, TLS4) 및 페이지 버퍼(440) 사이에 연결되며 홀수 선택 라인(BLoSL)에 의해서 제어될 수 있다. 제 3 트랜지스터(TES)는 제 2 트랜지스터들(TLS1, TLS2, TLS3, TLS4) 및 페이지 버퍼(440) 사이에 연결되며 짝수 선택 라인(BLeSL)에 의해서 제어될 수 있다.
전술한 실시예에 따르면, 예비 충전부(432)를 통해서, 비트 라인들(BLe1, BLe2, BLe3, BLe4, BLo1, BLo2, BLo3, BLo4)을 모두 부스팅 전압(Vcc)으로 먼저 충전할 수 있다. 이어서, 층 선택부(434)를 이용하여 제 2 트랜지스터들(TLS1, TLS2, TLS3, TLS4) 가운데 선택된 층에 해당하는 것을 턴-온 시켜 선택된 비트 라인을 페이지 버퍼(440)에 연결할 수 있다. 이에 따라, 선택된 비트 라인은 방전될 수 있다. 따라서, 선택된 비트 라인에 대해서만 프로그램을 진행할 수 있다.
도 20은 도 17의 비휘발성 메모리 소자에서 동작층 선택부 및 페이지 버퍼의 다른 예를 보여주는 회로도이다.
도 20을 참조하면, 홀수번째와 짝수번째의 구분이 필요하지 않는 경우, 비트 라인들(BL1, BL2, BL3, BL4)이 페이지 버퍼(440)와 결합될 수 있다. 따라서, 이 경우에는 홀짝 선택부(436)가 생략될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에 절취한 상면도이고;
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 4는 도 1의 비휘발성 메모리 소자의 IV-IV'선에 절취한 상면도이고;
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 6은 도 1의 비휘발성 메모리 소자의 VI-VI'선에 절취한 상면도이고;
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 등가 회로도이고;
도 8 내지 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도들이고;
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 사시도이고;
도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이고;
도 18은 도 17의 비휘발성 메모리 소자에서 동작층 선택부의 일 예를 보여주는 개략적인 블록도이고;
도 19는 도 17의 비휘발성 메모리 소자에서 동작층 선택부 및 페이지 버퍼의 일 예를 보여주는 회로도이고; 그리고
도 20은 도 17의 비휘발성 메모리 소자에서 동작층 선택부 및 페이지 버퍼의 다른 예를 보여주는 회로도이다.
Claims (25)
- 스택 구조의 복수의 제 1 반도체층들;상기 복수의 제 1 반도체층들에 수직으로 신장된 복수의 제어 게이트 전극들;상기 복수의 제어 게이트 전극들 반대편의 상기 복수의 제 1 반도체층들을 연결하도록 상기 복수의 제 1 반도체층들에 수직으로 신장된 제 1 바디 콘택층; 및상기 복수의 제어 게이트 전극들 및 상기 복수의 제 1 반도체층들 사이에 개재된 복수의 전하 저장층들을 포함하고,상기 복수의 전하 저장층들은 상기 복수의 제 1 반도체층들을 따라서 서로 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 반도체층들 사이에 개재되고, 상기 제 1 바디 콘택층에 의해서 한정된 복수의 소자 분리층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 제 1 항에 있어서, 상기 복수의 제어 게이트 전극들을 가운데에 두고 상기 복수의 제 1 반도체층들의 반대편에 배치된 복수의 제 2 반도체층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서, 상기 복수의 제 2 반도체층들 사이에 개재되고, 상기 제 1 바디 콘택층에 의해서 한정된 복수의 소자 분리층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서, 상기 복수의 제어 게이트 전극들 반대편의 상기 복수의 제 2 반도체층들을 연결하도록 상기 복수의 제 2 반도체층들에 수직으로 신장된 제 2 바디 콘택층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서, 상기 복수의 전하 저장층들 및 상기 복수의 제 1 및 제 2 반도체층들 사이에 개재된 복수의 터널링 절연층들; 및상기 복수의 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 개재된 복수의 블로킹 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
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- 복수의 층들로 배치된 스택 구조의 셀 어레이부;상기 셀 어레이부의 복수의 워드 라인들과 연결된 로우 디코더;상기 셀 어레이부의 복수의 비트 라인들과 연결된 동작층 선택부;상기 동작층 선택부를 통해서 상기 복수의 비트 라인들과 연결된 페이지 버퍼를 포함하고,상기 동작층 선택부는 상기 복수의 비트 라인들 가운데 상기 셀 어레이부의 복수의 층들 가운데 선택된 층에 연결된 비트 라인들만을 상기 페이지 버퍼에 연결시키고,상기 동작층 선택부는 상기 복수의 비트 라인들을 부스팅 전압으로 미리 충전시키는 예비 충전부를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
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- 제 19 항에 있어서, 상기 예비 충전부는 상기 복수의 비트 라인들 및 전원과의 사이에 연결된 복수의 제 1 트랜지스터들 및 상기 복수의 제 1 트랜지스터들을 제어하기 위한 예비 충전 라인을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
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Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080031365A KR101477690B1 (ko) | 2008-04-03 | 2008-04-03 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US12/385,201 US8159017B2 (en) | 2008-04-03 | 2009-04-01 | Non-volatile memory device and method of manufacturing the same |
| US13/370,856 US8379480B2 (en) | 2008-04-03 | 2012-02-10 | Non-volatile memory device and method of manufacturing the same |
| US13/737,411 US9219168B2 (en) | 2008-04-03 | 2013-01-09 | Non-volatile memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080031365A KR101477690B1 (ko) | 2008-04-03 | 2008-04-03 | 비휘발성 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090105734A KR20090105734A (ko) | 2009-10-07 |
| KR101477690B1 true KR101477690B1 (ko) | 2014-12-30 |
Family
ID=41133120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080031365A KR101477690B1 (ko) | 2008-04-03 | 2008-04-03 | 비휘발성 메모리 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US8159017B2 (ko) |
| KR (1) | KR101477690B1 (ko) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8546861B2 (en) * | 2009-03-05 | 2013-10-01 | Gwangju Institute Of Science And Technology | Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor |
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-
2008
- 2008-04-03 KR KR1020080031365A patent/KR101477690B1/ko active IP Right Grant
-
2009
- 2009-04-01 US US12/385,201 patent/US8159017B2/en active Active
-
2012
- 2012-02-10 US US13/370,856 patent/US8379480B2/en active Active
-
2013
- 2013-01-09 US US13/737,411 patent/US9219168B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773742B1 (ko) * | 2006-09-30 | 2007-11-09 | 삼성전자주식회사 | 저장 소자들 사이의 커플링 효과를 감소시킬 수 있는비휘발성 메모리 장치와 그 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090105734A (ko) | 2009-10-07 |
| US8379480B2 (en) | 2013-02-19 |
| US8159017B2 (en) | 2012-04-17 |
| US9219168B2 (en) | 2015-12-22 |
| US20130130478A1 (en) | 2013-05-23 |
| US20090251963A1 (en) | 2009-10-08 |
| US20120155170A1 (en) | 2012-06-21 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |