CN111430359B - 三维存储器及三维存储器的制备方法 - Google Patents

三维存储器及三维存储器的制备方法 Download PDF

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Abstract

本发明属于存储设备技术领域，具体涉及一种三维存储器及三维存储器的制备方法。该三维存储器包括衬底、设置在衬底上方的堆栈结构，贯穿堆栈结构并延伸至衬底中的沟道结构；衬底与堆栈结构之间设置有衬底外延层；功能层上设置有缺口，暴露在缺口内的部分沟道层的侧壁上设置有导电半导体层；导电半导体层上设置有沟道外延层，沟道外延层与衬底外延层相连。本发明克服了相关技术中采用硅外延生长方法制备沟道层时，沟道层易被盐酸刻蚀而导致沟道断开的风险。

Description

三维存储器及三维存储器的制备方法
技术领域
本发明涉及存储器技术领域，尤其涉及一种三维存储器及三维存储器的制备方法。
背景技术
随着大数据、云计算、物联网等技术的快速发展，对存储器的集成度和存储密度的要求也随之提高，传统的二维平面存储器已难以满足实际需求，逐渐被三维存储器取代。
相关技术中，三维存储器包括设置有外延层的衬底，以及设置在外延层上的堆栈结构，堆栈结构中设置有贯穿堆栈结构的沟道孔，沟道孔中设有功能层和沟道层，沟道层与位于堆栈结构的顶部的位线(bit line，简称为BL)和位于沟道孔底部的外延层(SEG)电性连接，从而形成了载流子流动的通道。衬底上的外延层一般与沟道层的侧壁上的外延层同时生长，如此设计可以更好的实现底部选择门(BSG)对沟道层的直接控制，并且设置有外延层还可以避免由于堆栈结构层数的增加而带来的超声波刻蚀(SONO Etch)的挑战。
不过，在生长外延层时，所使用的硅源二氯二氢硅(SiH2Cl2，简称为DCS)分解产生的副产物盐酸(HCl)对沟道层侧壁上的多晶硅(poly)刻蚀速率较快，导致沟道层侧壁上的多晶硅均匀性较差；此外，在外延层生长过程中，沟道层侧壁上的多晶硅外延生长速度较慢；以上两种情况导致沟道层侧壁上的外延层比衬底上的外延层更薄，导致后续采用原位水汽生成(In-Situ Stream Generation，简称为ISSG)的方法制备沟道层时，存在沟道层断开的风险。
发明内容
鉴于上述问题，本发明实施例提供一种三维存储器及三维存储器的制备方法，以克服相关技术中沟道层易断开的风险。
为了实现上述目的，本发明实施例提供如下技术方案：
本发明实施例的第一方面提供一种三维存储器，包括衬底、设置在所述衬底上方的堆栈结构，所述堆栈结构中设置有贯穿所述堆栈结构并延伸至所述衬底中的沟道结构，所述沟道结构包括沟道层以及包覆在所述沟道层的外周面的功能层；所述衬底与所述堆栈结构之间设置有衬底外延层；所述功能层上设置有缺口，暴露在所述缺口内的部分所述沟道层的侧壁上设置有导电半导体层，所述导电半导体层与暴露在所述缺口内的所述功能层电性连接；所述导电半导体层上设置有沟道外延层，所述沟道外延层与所述衬底外延层相连。
在一些可选地实施例中，所述导电半导体层凸出于所述功能层的侧壁。
在一些可选地实施例中，所述导电半导体层在所述衬底上的正投影宽度与所述沟道外延层在所述衬底上的正投影宽度之比为1:10-2:1。
在一些可选地实施例中，所述导电半导体层包括硅锗(SiGe)层。
在一些可选地实施例中，所述功能层包括依次层叠在所述沟道层外侧的隧穿绝缘层、存储层和阻挡层；所述导电半导体层与所述存储层电性连接。
在一些可选地实施例中，所述堆栈结构中设置有贯穿所述堆栈结构的栅极缝隙，所述栅极缝隙内设置有阻隔层以及设置于所述阻隔层内的公共源线，所述阻隔层和所述公共源线均延伸至所述衬底外延层中，且所述公共源线与所述导电半导体层电性连接。
在一些可选地实施例中，所述衬底外延层和所述堆栈结构之间设置有底部选择门。
在一些可选地实施例中，沿所述沟道层的延伸方向，所述导电半导体层的厚度大于或等于所述底部选择门的厚度。
在一些可选地实施例中，所述沟道外延层包括位于所述底部选择门和所述导电半导体层之间的主体部，以及与主体部相连并嵌入所述衬底外延层中的延伸部。
在一些可选地实施例中，所述主体部和所述延伸部构成L形的所述沟道外延层。
在一些可选地实施例中，所述底部选择门与所述衬底外延层之间、以及所述底部选择门和所述沟道外延层之间均设置有绝缘隔离层。
在一些可选地实施例中，位于所述底部选择门和所述衬底外延层之间的所述绝缘隔离层，与位于所述底部选择门和所述沟道外延层之间的所述绝缘隔离层相连。
本发明实施例的第二方面提供一种三维存储器的制备方法，包括：
提供衬底；
在所述衬底上依次堆叠形成第一过渡层、第二过渡层和叠层结构；
在所述叠层结构中形成贯穿所述叠层结构的沟道孔，所述沟道孔内形成有延伸至所述衬底中的沟道结构，所述沟道结构包括沟道层以及包覆所述沟道层的外周面的功能层；
在所述叠层结构中形成贯穿所述叠层结构并延伸至所述第二过渡层中的栅极缝隙；
去除所述第一过渡层、所述第二过渡层，以及与所述第二过渡层相对的部分所述功能层，形成暴露部分所述沟道层的缺口和第一空腔；
在位于所述缺口内的所述沟道层的外侧壁上形成导电半导体层；
在所述衬底和所述导电半导体层的外侧同时生长衬底外延层和沟道外延层，且所述沟道外延层和所述衬底外延层连接；
在所述衬底外延层和所述沟道外延层的表面形成绝缘隔离层；
将所述叠层结构替换为堆栈结构。
在一些可选地实施例中，在所述衬底上依次堆叠形成第一过渡层、第二过渡层和叠层结构的步骤包括：
在所述衬底上交替形成包括两层第一绝缘层和两层第一导电层的所述第一过渡层；
在位于顶层的所述第一导电层上沉积形成第二过渡层；
在所述第二过渡层上交替形成包括多层绝缘层和多层牺牲层的所述叠层结构。
在一些可选地实施例中，在所述叠层结构中形成贯穿所述叠层结构并延伸至所述第二过渡层中的栅极缝隙的步骤之后，去除所述第一过渡层、所述第二过渡层，以及与所述第二过渡层相对的部分所述功能层，形成暴露部分所述沟道层的缺口和第一空腔的步骤之前，所述制备方法还包括：
在所述栅极缝隙和所述叠层结构远离所述衬底的表面交替形成三层第二导电层和两层第二绝缘层；
在所述栅极缝隙的底部形成贯穿三层所述第二导电层和两层所述第二绝缘层的第一过渡孔，所述第一过渡孔延伸至所述第二过渡层中。
在一些可选地实施例中，去除所述第一过渡层、所述第二过渡层，以及与所述第二过渡层相对的部分所述功能层，形成暴露部分所述沟道层的缺口和第一空腔的步骤包括：
去除所述第二过渡层，形成所述第一空腔；
去除暴露在所述第一空腔内所述功能层的阻挡层，形成所述缺口；
去除两层所述第一导电层中位于顶层的所述第一导电层、三层所述第二导电层中位于顶层的所述第二导电层以及位于所述缺口内的所述功能层的存储层；
去除两层所述第一绝缘层中位于顶层的所述第一绝缘层、两层所述第二绝缘层中位于顶层的所述第二绝缘层以及位于所述缺口内的所述功能层的隧穿绝缘层；
去除两层所述第一导电层中余下的所述第一导电层、三层所述第二导电层中位于中间的第二导电层。
在一些可选地实施例中，在位于所述缺口内的所述沟道层的外侧壁上形成导电半导体层的步骤包括：
向所述第一空腔内注入甲硅烷(SiH4)和锗烷(GeH4)作为反应气体，形成位于所述缺口内的所述沟道层的侧壁上的硅锗层，所述硅锗层构成所述导电半导体层。
在一些可选地实施例中，在所述衬底和所述导电半导体层的外侧同时生长衬底外延层和沟道外延层，且所述沟道外延层和所述衬底外延层连接的步骤之前还包括：
去除所述第一空腔内余下的一层所述第一绝缘层和所述栅极缝隙内余下的一层所述第二绝缘层。
在一些可选地实施例中，将所述叠层结构替换为堆栈结构的步骤包括：
去除三层所述第二导电层中余下的所述第二导电层；
去除所述多层牺牲层，形成多层第二空腔；
在每层所述第二空腔内沉积形成导电层，各所述导电层和各所述绝缘层构成所述堆栈结构。
在一些可选地实施例中，在将所述叠层结构替换为堆栈结构的步骤之后还包括：
在所述第一空腔内沉积形成底部选择门，所述底部选择门位于所述衬底外延层上的绝缘隔离层和所述堆栈结构之间。
在一些可选地实施例中，在所述第一空腔内沉积形成底部选择门的步骤之后，所述制备方法还包括：在所述栅极缝隙的内侧面以及位于所述栅极缝隙内的所述底部选择门的表面形成第三绝缘层；
在所述栅极缝隙内形成贯穿所述第三绝缘层的底部、所述底部选择门和所述绝缘隔离层的第二过渡孔，所述第二过渡孔延伸至所述衬底外延层中；
在所述第三绝缘层的内侧面和所述第二过渡孔内形成第四绝缘层；
在所述栅极缝隙内形成贯穿所述第四绝缘层的底部的第三过渡孔，所述第三过渡孔延伸至所述衬底；
在所述第四绝缘层围成的空间以及所述第三过渡孔内形成公共源线。
与现有技术相比，本发明实施例提供的三维存储器及三维存储器的制备方法，具有如下优点：
在功能层上设置有缺口，并在暴露在缺口内的部分沟道层的侧壁上设置有导电半导体层，在导电半导体层上设置有沟道外延层，沟道外延层与衬底外延层相连。通过上述设置，由于在沟道层的侧壁上增加了导电半导体层，导电半导体层具有外延层的导电特性且不影响沟道外延层的正常生长，同时还能够阻止硅源分解产生的副产物盐酸对沟道层侧壁上的多晶硅的刻蚀；由此，提高了沟道外延层的整体厚度，避免了采用硅外延生长方法制备沟道层时，沟道层易被盐酸刻蚀而导致沟道断开的风险。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的三维存储器的结构简图；
图2为图1中A处的局部放大图；
图3为本发明实施例提供的三维存储器的制备方法的工艺流程框图；
图4(a)-图4(r)为本发明实施例提供的三维存储器的制备过程中各步骤分别对应的剖视图。
附图标记说明：
10-衬底；
101-第一过渡层；
1011-第一绝缘层；
1012-第一导电层；
102-第二过渡层；
110-衬底外延层；
20-堆栈结构；
20’-叠层结构；
201-绝缘层；
202-牺牲层；
203-导电层；
30-沟道结构；
300-沟道层；
310-功能层；
311-隧穿绝缘层；
312-存储层；
313-阻挡层；
320-沟道外延层
40-底部选择门；
50-导电半导体层；
60-绝缘隔离层；
70-栅极缝隙；
701-第二导电层；
702-第二绝缘层；
710-阻隔层；
711-第三绝缘层；
712-第四绝缘层；
720-公共源线；
80-第一空腔。
具体实施方式
为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
相关技术中，三维存储器包括设置有外延层的衬底，以及设置在外延层上的堆栈结构。在外延层的制备过程中，二氯二氢硅分解产生的副产物盐酸对沟道层侧壁上的多晶硅刻蚀速率较快，导致沟道层侧壁上的多晶硅均匀性较差；此外，在外延层生长过程中，沟道层侧壁上的多晶硅外延生长速度较慢，而衬底上的外延层生长速度较快；以上两种情况的叠加导致最终形成的沟道层侧壁上的沟道外延层比衬底上的衬底外延层更薄，以至于在后续氧化过程中存在沟道层断开的风险。
为了解决上述问题，本申请实施例通过在沟道层外侧设置一层导电半导体层，以达到提高沟道外延层整体厚度的目的，避免后续采用原位水汽生成的方法制备沟道层时，沟道层断开的风险。
本发明实施例提供的三维存储器，可以为NAND存储器(闪存)，也可以为其他的三维存储器。
图1为本发明一实施例提供的三维存储器的结构简图；图2为图1中A处的局部放大图。如图1和图2所示，本实施例提供的三维存储器包括衬底10和设置在衬底10上方的堆栈结构20。其中，衬底10可以由半导体材料制成，包括但不限于单晶硅、锗、绝缘体上硅薄膜(SOI)；可选地，衬底10可由单晶硅制成。
堆栈结构20包括沿第一方向交替堆叠的多个绝缘层201和多个导电层203，也就是说，沿着第一方向，绝缘层201和导电层203交替堆叠形成堆栈结构20，例如，先在一层绝缘层201上设置一层导电层203，然后再在该导电层203上形成一层绝缘层201，如此往复以形成堆栈结构20。需要说明的是，第一方向为与衬底10所在的平面垂直或近似垂直的方向。
堆栈结构20中的绝缘层201的厚度可以和导电层203相同，也可以不同。导电层203由导电材料构成，示例性的，导电层203可以由钨、钴、铜和铝中的一种或多种制成，当然导电层203还可以由金属硅化物等非金属导电材质构成。位于相邻的两个导电层203之间的绝缘层201由绝缘材料构成，示例性的，绝缘层201可以由氧化硅、氮化硅和氮氧化硅中的一种或多种构成。
继续参照图1，堆栈结构20中设置有贯穿堆栈结构20并延伸至衬底10中的沟道结构30，沟道结构30包括沟道层300以及包覆在沟道层300的外周面的功能层310。
其中，沟道结构30可以呈柱状、圆台状或者棱台状等；沟道层300可以由非晶硅、多晶硅或单晶硅中的一种或者多种构成，功能层310可以包括依次层叠在沟道层310外侧的隧穿绝缘层311、存储层312和阻挡层313，隧穿绝缘层311可以由氧化硅、氮化硅或者其组合制成，存储层312可以由氮化硅、氮氧化硅、硅或以上材料的组合制成，阻挡层313可以由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成。
沟道结构30与每一导电层203之间均可以构成存储单元，数据可以存储在存储单元内；每一沟道结构30与各导电层203构成存储串，以实现数据在三维方向上的存储和读取，以使得三维存储器具有较高的存储能力。
本实施例中，设置在堆栈结构20上的沟道结构30为多个，多个沟道结构30在堆栈结构20上间隔的设置；示例性的，沟道结构30在堆栈结构20上可以排成阵列，以实现沟道结构30的均布设置，也就是说多个沟道结构30在堆栈结构20中排列成多行和多列。当然沟道结构30在堆栈结构20上还可以杂乱的布置。
请继续参照图1，衬底10与堆栈结构20之间设置有衬底外延层110，衬底外延层110和堆栈结构20之间设置有底部选择门40。
其中，衬底外延层110是由衬底生长而成的外延层，本实施例中可以为单晶硅外延层。底部选择门40可以为高K层或金属层，高K层可以由氧化铝(Al2O3)和/或氧化铪(HfO2)和/或氧化钽(Ta2O5)和/或高K(介电常数)的某种物质制成。金属层可以由例如钨(W)、钴(Co)制成。
进一步地，功能层310与底部选择门40对应的区域设置有缺口，暴露在缺口内的部分沟道层的侧壁上设置有导电半导体层50，导电半导体层50与暴露在缺口内的功能层310电性连接；具体的，导电半导体层50与功能层310中的存储层312电性连接，以实现正常的电流导通。
其中，导电半导体层50应由可导电的半导体材料制成，由此导电半导体层50具有良好的导电性且不影响沟道外延层320的正常生长，同时还能够阻止硅源分解产生的副产物盐酸对沟道层300侧壁上的多晶硅的刻蚀。优选的，导电半导体层50包括硅锗(SiGe)层。
导电半导体层50上设置有沟道外延层320，沟道外延层320设置在导电半导体层50背离沟道层300的一侧，沟道外延层320与衬底外延层110相连，也即沟道外延层320与衬底外延层110电性连接，通过沟道外延层320与衬底外延层110形成电流的流通通道。
此外，在底部选择门40与衬底外延层110之间、以及底部选择门40与沟道外延层320之间均设置有绝缘隔离层60，其中，位于底部选择门40和衬底外延层110之间的绝缘隔离层60，与位于底部选择门40和沟道外延层320之间的绝缘隔离层60相连，以保证相邻的导电层之间的绝缘。
堆栈结构20中还设置有贯穿堆栈结构20的栅极缝隙70，栅极缝隙70内设置有阻隔层710以及设置于阻隔层710内的公共源线720，阻隔层710和公共源线720均延伸至衬底外延层110中，且公共源线720与导电半导体层50电性连接。
可选地，三维存储器公共源线720的数量可以为一个或者多个，其形状也可以有多种，例如每个公共源线720可以为圆柱形状或沿图1中第一方向延伸的长条状，或者公共源线720还可以为网格状等其他图案化形状。在一些实施例中，公共源线720由导电材料制成，包括但不限于钛、钨、钴、铜、铝、和/或硅化物等，在一个可选地实施例中，公共源线720可以包括硅形成的导电体以及包覆在导电体外的导电部，导电部的构成材料可以是氮化钛。阻隔层710由绝缘材料构成，示例性的，阻隔层710可以由氧化硅、氮化硅和氮氧化硅中的一种或多种构成。
本实施例中，公共源线720依次通过衬底10上的衬底外延层110、沟道层300侧壁上的沟道外延层320、沟道层300侧壁上的导电半导体层50与沟道层300实现电信号连接。
本实施例提供的三维存储器中在功能层310与底部选择门40对应的区域设置有缺口，并在暴露在缺口内的部分沟道层300的侧壁上设置有导电半导体层50，在导电半导体层50上设置有沟道外延层320，沟道外延层320与衬底外延层110相连。通过上述设置，由于在沟道层300的侧壁上增加了导电半导体层50，导电半导体层50具有外延层的导电特性且不影响沟道外延层320的正常生长，同时还能够阻止硅源分解产生的副产物盐酸对沟道层300侧壁上的多晶硅的刻蚀；由此，提高了沟道外延层的整体厚度，避免了采用硅外延生长方法制备沟道层300时，沟道层300易被盐酸刻蚀而导致沟道断开的风险。
在一些可选地实施例中，导电半导体层50可以凸出于功能层310的侧壁，由此可以提高导电半导体层50的厚度，进一步降低沟道层300断开的风险。优选的，导电半导体层50在衬底10上的正投影宽度与沟道外延层320在衬底10上的正投影宽度之比为1:10-2:1。
可选地，沿沟道层300的延伸方向，导电半导体层50的厚度可以大于或等于底部选择门40的厚度，将导电半导体层50的厚度设置成大于或等于底部选择门40的厚度，可以保证导电半导体层50具有良好的电连接性，进而保障沟道层300的导电性。
如图2所示，本实施例中沟道外延层320包括位于底部选择门40和导电半导体层50之间的主体部321，以及与主体部321相连并嵌入衬底外延层110中的延伸部322，主体部321和延伸部322构成L形的沟道外延层320。
将沟道外延层320的延伸部322嵌入衬底外延层110中，能够保障衬底外延层110与沟道外延层320之间电连接的稳定性，从而保证三维存储器的正常工作。
图3为本发明一实施例提供的三维存储器的制备方法的工艺流程框图；图4(a)-图4(r)为本发明实施例提供的三维存储器的制备过程中各步骤分别对应的剖视图。请参照图3-图4(r)，本发明实施例提供的三维存储器的制备方法包括如下步骤：
参考图3、图4(a)，本实施例提供的三维存储器的制备方法可以起始于步骤S101、提供衬底10，其中，衬底10可以呈板状，基底的材质可以有多种，例如：单晶硅、锗等材质。可选地，衬底10可由单晶硅制成。
接着执行步骤S102，在衬底10上依次堆叠形成第一过渡层101、第二过渡层102和叠层结构20’。
具体包括：在衬底10上交替形成包括两层第一绝缘层1011和两层第一导电层1012的第一过渡层101。具体制作时，可以先在衬底10上沉积一层第一绝缘层1011，之后在该第一绝缘层1011的基础上再沉积一层第一导电层1012，然后在该第一导电层1012上再沉积一层第一绝缘层1011，最后在上方再沉积一层第一导电层1012。其中，第一导电层1012可以由钨、钴、铜和铝中的一种或多种制成，当然第一导电层1012还可以由金属硅化物等非金属导电材质构成；第一绝缘层1011由绝缘材料构成，示例性的，第一绝缘层1011可以由氧化硅、氮化硅和氮氧化硅中的一种或多种构成。
制作完第一过渡层101后，可以在位于顶层的第一导电层1012上沉积形成第二过渡层102。
其中，第二过渡层102可以使用半导体材料制成，包括但不限于，锗、绝缘体上硅薄膜(SOI)。制成第二过渡层102的工艺可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。
制作完第二过渡层102后可以在第二过渡层102上交替形成包括多层绝缘层201和多层牺牲层202的叠层结构20’。
叠层结构20’包括多层绝缘层201和多层牺牲层202，其中，可以通过化学气相沉积法(CVD)、原子层沉积法(ALD)等方法形成绝缘层201和牺牲层202。在制作时可以先在一层绝缘层201上沉积一层牺牲层202，然后再在该牺牲层202上形成一层绝缘层201，如此往复以形成叠层结构20’。绝缘层201由绝缘材料构成，示例性的，绝缘层201可以由氧化硅、氮化硅和氮氧化硅中的一种或多种构成。牺牲层202由可具有相对于绝缘层201的刻蚀选择性并可通过例如湿法刻蚀工艺容易地去除的材料形成。例如，牺牲层202可以由硅氮氧化物形成或者牺牲层202可由多晶硅形成。值得说明的是，牺牲层202与绝缘层201的材质不同，以免在后续步骤中去除牺牲层202时破坏绝缘层201。
形成叠层结构20’之后可以执行步骤S103，在叠层结构20’中形成贯穿叠层结构20’的沟道孔，沟道孔内形成有延伸至衬底中的沟道结构30，沟道结构30包括沟道层300以及包覆沟道层300的外周面的功能层310。
其中，沟道层300可以由非晶硅、多晶硅或单晶硅构成，功能层310可以包括依次层叠在沟道层310外侧的隧穿绝缘层311、存储层312和阻挡层313。沟道结构30与每一导电层203之间均可以构成存储单元，数据可以存储在存储单元内；每一沟道结构30与各导电层203构成存储串，以实现数据在三维方向上的存储和读取，以使得三维存储器具有较高的存储能力。
在上述步骤中，在叠层结构20’上形成多个沟道孔，并在沟道孔内形成沟道结构30的步骤具体包括：
首先，在交替堆叠的牺牲层202和绝缘层201中形成沿第一方向贯穿各牺牲层202和各绝缘层201的多个沟道孔；然后，在各沟道孔内形成沟道结构30。
其中，沟道孔为穿过各牺牲层202和各绝缘层201的通孔，沟道孔的下端延伸至衬底内。示例性的，可以通过光刻或干法蚀刻等方法在绝缘层201和牺牲层202上形成沿垂直于衬底方向延伸的沟道孔。沟道结构30可以通过化学气相沉积法(CVD)、原子层沉积法(ALD)等方法形成在沟道孔中。制作时，在沟道孔内依次堆叠形成阻挡层313、存储层312和隧穿绝缘层313；然后，在隧穿绝缘层313上堆叠形成沟道层300。
可选地，隧穿绝缘层313的构成材料可是绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或上述材料的组合。可选地，存储层312包括的材料可以用于存储操作NAND的电荷。存储层312的构成材料包括但不限于氮化硅、氮氧化硅、或氧化硅和氮化硅的组合、或上述材料的组合。可选地，阻挡层313也可以为绝缘材料层，例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)的复合层。进一步地，挡层313可以包括一个高K介电层(例如氧化铝)。
经过上述步骤S101-步骤S103后形成的结构如图4(a)所示。
在步骤S103之后可以执行步骤S104，请参照图4(b)，在叠层结构20’中形成贯穿叠层结构20’并延伸至第二过渡层102中的栅极缝隙70。
示例性地，可在叠层结构20’的表面上形成光致抗蚀剂掩膜，然后进行各向异性刻蚀，各向异性刻蚀可以采用干法刻蚀，干法刻蚀包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻及激光烧蚀等；例如，通过控制刻蚀时间，使得刻蚀到第二过渡层102中一定距离后停止以形成延伸至第二过渡层102的栅极缝隙70；最后通过溶剂溶解或灰化去除光致抗蚀刻剂掩膜。
然后，请参照图4(c)，在栅极缝隙70和叠层结构20’远离衬底10的表面交替形成三层第二导电层701和两层第二绝缘层702。
具体制作时，可以先在栅极缝隙70和叠层结构20’远离衬底10的表面上沉积一层第二导电层701，之后在该第二导电层701的基础上再沉积一层第二绝缘层702，然后在该第二绝缘层702上再沉积一层第二导电层701，再然后在该第二导电层701的基础上再沉积一层第二绝缘层702，最后在上方再沉积一层第二导电层701。其中，第二导电层701可以由钨、钴、铜和铝中的一种或多种制成，当然第二导电层701还可以由金属硅化物等非金属导电材质构成；第二绝缘层702由绝缘材料构成，示例性的，第二绝缘层702可以由氧化硅、氮化硅和氮氧化硅中的一种或多种构成。
下面参照图4(d)，制备完上述结构后，在栅极缝隙70的底部形成贯穿三层第二导电层701和两层第二绝缘层702的第一过渡孔，第一过渡孔延伸至第二过渡层102中。
第一过渡孔可采用刻蚀的方式形成，通过控制刻蚀深度以形成延伸至第二过渡层102中的第一过渡孔。
在步骤S104之后可以执行步骤S105，去除第一过渡层101、第二过渡层102，以及与第二过渡层102相对的部分功能层310，形成暴露部分沟道层300的缺口和第一空腔80。
具体包括：参照图4(e)，去除第二过渡层102，形成第一空腔80。
可以采用湿法刻蚀的方式去除第二过渡层102，具体的，可以通过栅极缝隙70底部的第一过渡孔将刻蚀液添加到第二过渡层102中，经过预定的刻蚀时间后即形成第一空腔80。
接着请参照图4(f)，形成第一空腔80后，去除暴露在第一空腔80内功能层310的阻挡层313，形成缺口。
示例性的，阻挡层313上的缺口可以通过将刻蚀器械由栅极缝隙70放入第一空腔80，并沿垂直于阻挡层313的方向进行刻蚀，刻蚀的具体方法可采用例如干法蚀刻等方式。
接着请参照图4(g)，形成缺口后可以进一步去除两层第一导电层1012中位于顶层的第一导电层1012、三层第二导电层701中位于顶层的第二导电层701以及位于缺口内的功能层310的存储层312。
示例性的，去除第一导电层1012和第二导电层701可采用例如湿法刻蚀的方法，将适量的刻蚀液涂布在第一导电层1012和第二导电层701的表面以进行刻蚀；去除存储层312可采用类似上述去除阻挡层313的干法刻蚀的方法，在此不再赘述。
请继续参照图4(h)，紧接着可以去除两层第一绝缘层1011中位于顶层的第一绝缘层1011、两层第二绝缘层702中位于顶层的第二绝缘层702以及位于缺口内的功能层310的隧穿绝缘层311。
可选地，本步骤中去除第一绝缘层1011和第二绝缘层702可采用类似上述去除第一导电层1012和第二导电层701的湿法刻蚀的方法，在此不再赘述。去除隧穿绝缘层311可采用类似上述去除阻挡层313的干法刻蚀的方法，在此不再赘述。
请接着参照图4(i)，去除两层第一导电层1012中余下的第一导电层1012、三层第二导电层701中位于中间的第二导电层701。
可选地，本步骤中去除第一导电层1012和第二导电层701的方法与图4(g)中对应的去除方法相同，在此不再赘述。
经过上述步骤后，在衬底10的上方余下了一层第一绝缘层1011，在栅极缝隙70内留下了一层第二导电层701和第二绝缘层702，且第二绝缘层702位于表面。这样在进行后续半导体沉积步骤时，由于第一绝缘层1011和第二绝缘层702的阻挡作用，能够有效的防止半导体沉积到衬底10上或者沉积在栅极缝隙70内。
在步骤S105之后可以执行步骤S106，如图4(j)所示，在位于缺口内的沟道层300的外侧壁上形成导电半导体层50。
具体的，本实施例中形成导电半导体层50的具体方法包括：向第一空腔80内注入甲硅烷(SiH4)和锗烷(GeH4)作为反应气体，形成位于缺口内的沟道层300的侧壁上的硅锗层，上述硅锗层即构成导电半导体层50。本实施例可通过控制注入的甲硅烷和锗烷的比例来控制导电半导体层50的厚度，即可以实现沟道层300侧壁上的沟道外延层结构的厚度的自由调节。
进一步地，参照如图4(k)所示，形成导电半导体层50后可去除第一空腔80内余下的一层第一绝缘层1011和栅极缝隙70内余下的一层第二绝缘层702。
具体的，本步骤中去除第一绝缘层1011和第二绝缘层702的方法与上述图4(h)中对应的去除方法相同，在此不再赘述。本步骤之后，衬底10直接暴露在空气中，从而可以在衬底10和导电半导体层50之上进行外延层生长。
在步骤S106之后可以执行步骤S107，如图4(l)所示，在衬底10和导电半导体层50的外侧同时生长衬底外延层110和沟道外延层320，并使得沟道外延层320和衬底外延层110连接。
可选地，本步骤中可预先采用湿法清洗或等离子体清洗对衬底10和导电半导体层50的表面进行清洗处理，使得暴露在空气的表面的纯净度更高，以利于外延层生长。随后进行外延层的生长，并且控制衬底外延层110和沟道外延层320的生长时间，使得沟道外延层320和衬底外延层110连接在一起，以保证沟道层300与衬底10之间的电连接。
生长出的沟道外延层320可以包括位于底部选择门40和导电半导体层50之间的主体部321，以及与主体部321相连并嵌入衬底外延层110中的延伸部322，主体部321和延伸部322构成L形的沟道外延层320。
在步骤S107之后可以执行步骤S108，如图4(m)所示，生长出外延层后可以在衬底外延层110和沟道外延层320的表面形成绝缘隔离层60。
绝缘隔离层60由绝缘材料构成，示例性的，绝缘隔离层60可以由氧化硅、氮化硅和氮氧化硅中的一种或多种构成。绝缘隔离层60可以使用薄膜沉淀工艺，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)制备成。
在步骤S108之后可以执行步骤S109，将叠层结构20’替换为堆栈结构20，并在第一空腔80内形成底部选择门40，底部选择门40位于衬底外延层110上的绝缘隔离层60和堆栈结构20之间。
具体的，如图4(n)所示，首先去除三层第二导电层701中余下的第二导电层701。
示例性的，本步骤中去除第二导电层701可采用例如图4(g)中去除第二导电层701时所采用的湿法刻蚀的方法，具体不再赘述。
然后，去除多层牺牲层202，形成多层第二空腔。
可以利用栅极缝隙70去除牺牲层202；例如，以栅极缝隙70作为刻蚀剂通道，利用刻蚀剂去除牺牲层202从而在每相邻的两层绝缘层201之间形成第二空腔。
最后，在第一空腔80内沉积形成底部选择门40，在每层第二空腔内沉积形成导电层203，各导电层203和各绝缘层构成堆栈结构20。
形成第二空腔之后，再以栅极缝隙70作为沉积通道，采用原子层沉积法在各第二空腔内填充导电材料以形成各导电层203。并且，通过栅极缝隙70在绝缘隔离层60上沉积导电材料以形成底部选择门40。
进一步地，本实施例中，在第一空腔80内形成底部选择门40的步骤之后，制备方法还包括：
如图4(o)所示，在栅极缝隙70的内侧面、位于栅极缝隙70内的底部选择门40的表面形成第三绝缘层711。
示例性的，可以通过化学气相沉积法(CVD)、原子层沉积法(ALD)等方法形成第三绝缘层711，第三绝缘层711由绝缘材料构成，例如，第三绝缘层711可以由氧化硅、氮化硅和氮氧化硅中的一种或多种构成。
然后，如图4(p)所示，在栅极缝隙70内形成贯穿第三绝缘层711的底部、底部选择门40和绝缘隔离层60的第二过渡孔，第二过渡孔延伸至衬底外延层110中。
第二过渡孔可采用刻蚀的方式形成，通过控制刻蚀深度以形成延伸至衬底外延层110中的第二过渡孔。
再然后，如图4(q)所示，在第三绝缘层711的内侧面和第二过渡孔内形成第四绝缘层712。
示例性的，第四绝缘层712可采用上述形成第三绝缘层711的方法形成，在此不再赘述。
形成第四绝缘层712后，可在栅极缝隙70内形成贯穿第四绝缘层712的底部的第三过渡孔，第三过渡孔延伸至衬底10。
第三过渡孔可采用刻蚀的方式形成，通过控制刻蚀深度以形成延伸至衬底10表面的第三过渡孔。
最后，如图4(r)所示，在第四绝缘层712围成的空间以及第三过渡孔内形成公共源线720。
公共源线720由导电材料制成，包括但不限于钛、钨、钴、铜、铝、和/或硅化物等，示例性的，公共源线720可以包括硅形成的导电体以及包覆在导电体外的导电部，导电部的构成材料可以是氮化钛。
至此，以经叙述完本实施例的三维存储器的制备方法，通过本方法形成的三维存储器中由于在沟道层300的侧壁上增加了导电半导体层50，导电半导体层50具有外延层的导电特性且不影响沟道外延层320的正常生长，同时还能够阻止硅源分解产生的副产物盐酸对沟道层300侧壁上的多晶硅的刻蚀；由此，提高了沟道外延层的整体厚度，避免了后续采用原位水汽生成的方法制备沟道层300时，沟道层300断开的风险。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种三维存储器，其特征在于，包括衬底、设置在所述衬底上方的堆栈结构，所述堆栈结构中设置有贯穿所述堆栈结构并延伸至所述衬底中的沟道结构，所述沟道结构包括沟道层以及包覆在所述沟道层的外周面的功能层；
所述衬底与所述堆栈结构之间设置有衬底外延层；
所述功能层上设置有缺口，暴露在所述缺口内的部分所述沟道层的侧壁上设置有导电半导体层，所述导电半导体层与暴露在所述缺口内的所述功能层电性连接；
所述导电半导体层上设置有沟道外延层，所述沟道外延层与所述衬底外延层相连；
所述堆栈结构中设置有贯穿所述堆栈结构的栅极缝隙，所述栅极缝隙内设置有阻隔层以及设置于所述阻隔层内的公共源线，所述阻隔层和所述公共源线均延伸至所述衬底外延层中，且所述公共源线与所述导电半导体层电性连接。
2.根据权利要求1所述的三维存储器，其特征在于，所述导电半导体层凸出于所述功能层的侧壁。
3.根据权利要求2所述的三维存储器，其特征在于，所述导电半导体层在所述衬底上的正投影宽度与所述沟道外延层在所述衬底上的正投影宽度之比为1:10-2:1。
4.根据权利要求3所述的三维存储器，其特征在于，所述导电半导体层包括硅锗层。
5.根据权利要求1所述的三维存储器，其特征在于，所述功能层包括依次层叠在所述沟道层外侧的隧穿绝缘层、存储层和阻挡层；
所述导电半导体层与所述存储层电性连接。
6.根据权利要求1所述的三维存储器，其特征在于，所述衬底外延层和所述堆栈结构之间设置有底部选择门。
7.根据权利要求6所述的三维存储器，其特征在于，沿所述沟道层的延伸方向，所述导电半导体层的厚度大于或等于所述底部选择门的厚度。
8.根据权利要求7所述的三维存储器，其特征在于，所述沟道外延层包括位于所述底部选择门和所述导电半导体层之间的主体部，以及与主体部相连并嵌入所述衬底外延层中的延伸部。
9.根据权利要求8所述的三维存储器，其特征在于，所述主体部和所述延伸部构成L形的所述沟道外延层。
10.根据权利要求6所述的三维存储器，其特征在于，所述底部选择门与所述衬底外延层之间、以及所述底部选择门和所述沟道外延层之间均设置有绝缘隔离层。
11.根据权利要求10所述的三维存储器，其特征在于，位于所述底部选择门和所述衬底外延层之间的所述绝缘隔离层，与位于所述底部选择门和所述沟道外延层之间的所述绝缘隔离层相连。
12.一种三维存储器的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上依次堆叠形成第一过渡层、第二过渡层和叠层结构；
在所述叠层结构中形成贯穿所述叠层结构的沟道孔，所述沟道孔内形成有延伸至所述衬底中的沟道结构，所述沟道结构包括沟道层以及包覆所述沟道层的外周面的功能层；
在所述叠层结构中形成贯穿所述叠层结构并延伸至所述第二过渡层中的栅极缝隙，所述栅极缝隙内设置有阻隔层以及设置于所述阻隔层内的公共源线，所述阻隔层和所述公共源线均延伸至衬底外延层中，且所述公共源线与导电半导体层电性连接；
去除所述第一过渡层、所述第二过渡层，以及与所述第二过渡层相对的部分所述功能层，形成暴露部分所述沟道层的缺口和第一空腔；
在位于所述缺口内的所述沟道层的外侧壁上形成导电半导体层；
在所述衬底和所述导电半导体层的外侧同时生长衬底外延层和沟道外延层，且所述沟道外延层和所述衬底外延层连接；
在所述衬底外延层和所述沟道外延层的表面形成绝缘隔离层；
将所述叠层结构替换为堆栈结构。
13.根据权利要求12所述的三维存储器的制备方法，其特征在于，在所述衬底上依次堆叠形成第一过渡层、第二过渡层和叠层结构的步骤包括：
在所述衬底上交替形成包括两层第一绝缘层和两层第一导电层的所述第一过渡层；
在位于顶层的所述第一导电层上沉积形成第二过渡层；
在所述第二过渡层上交替形成包括多层绝缘层和多层牺牲层的所述叠层结构。
14.根据权利要求13所述的三维存储器的制备方法，其特征在于，在所述叠层结构中形成贯穿所述叠层结构并延伸至所述第二过渡层中的栅极缝隙的步骤之后，去除所述第一过渡层、所述第二过渡层，以及与所述第二过渡层相对的部分所述功能层，形成暴露部分所述沟道层的缺口和第一空腔的步骤之前，所述制备方法还包括：
在所述栅极缝隙和所述叠层结构远离所述衬底的表面交替形成三层第二导电层和两层第二绝缘层；
在所述栅极缝隙的底部形成贯穿三层所述第二导电层和两层所述第二绝缘层的第一过渡孔，所述第一过渡孔延伸至所述第二过渡层中。
15.根据权利要求14所述的三维存储器的制备方法，其特征在于，去除所述第一过渡层、所述第二过渡层，以及与所述第二过渡层相对的部分所述功能层，形成暴露部分所述沟道层的缺口和第一空腔的步骤包括：
去除所述第二过渡层，形成所述第一空腔；
去除暴露在所述第一空腔内所述功能层的阻挡层，形成所述缺口；
去除两层所述第一导电层中位于顶层的所述第一导电层、三层所述第二导电层中位于顶层的所述第二导电层以及位于所述缺口内的所述功能层的存储层；
去除两层所述第一绝缘层中位于顶层的所述第一绝缘层、两层所述第二绝缘层中位于顶层的所述第二绝缘层以及位于所述缺口内的所述功能层的隧穿绝缘层；
去除两层所述第一导电层中余下的所述第一导电层、三层所述第二导电层中位于中间的第二导电层。
16.根据权利要求15所述的三维存储器的制备方法，其特征在于，在位于所述缺口内的所述沟道层的外侧壁上形成导电半导体层的步骤包括：
向所述第一空腔内注入甲硅烷和锗烷作为反应气体，形成位于所述缺口内的所述沟道层的侧壁上的硅锗层，所述硅锗层构成所述导电半导体层。
17.根据权利要求16所述的三维存储器的制备方法，其特征在于，在所述衬底和所述导电半导体层的外侧同时生长衬底外延层和沟道外延层，且所述沟道外延层和所述衬底外延层连接的步骤之前还包括：
去除所述第一空腔内余下的一层所述第一绝缘层和所述栅极缝隙内余下的一层所述第二绝缘层。
18.根据权利要求17所述的三维存储器的制备方法，其特征在于，将所述叠层结构替换为堆栈结构的步骤包括：
去除三层所述第二导电层中余下的所述第二导电层；
去除所述多层牺牲层，形成多层第二空腔；
在每层所述第二空腔内沉积形成导电层，各所述导电层和各所述绝缘层构成所述堆栈结构。
19.根据权利要求18所述的三维存储器的制备方法，其特征在于，在将所述叠层结构替换为堆栈结构的步骤之后还包括：
在所述第一空腔内沉积形成底部选择门，所述底部选择门位于所述衬底外延层上的绝缘隔离层和所述堆栈结构之间。
20.根据权利要求19所述的三维存储器的制备方法，其特征在于，在所述第一空腔内沉积形成底部选择门的步骤之后，所述制备方法还包括：在所述栅极缝隙的内侧面以及位于所述栅极缝隙内的所述底部选择门的表面形成第三绝缘层；
在所述栅极缝隙内形成贯穿所述第三绝缘层的底部、所述底部选择门和所述绝缘隔离层的第二过渡孔，所述第二过渡孔延伸至所述衬底外延层中；
在所述第三绝缘层的内侧面和所述第二过渡孔内形成第四绝缘层；
在所述栅极缝隙内形成贯穿所述第四绝缘层的底部的第三过渡孔，所述第三过渡孔延伸至所述衬底；
在所述第四绝缘层围成的空间以及所述第三过渡孔内形成公共源线。
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