JP5830400B2 - 半導体装置、および半導体装置の製造方法 - Google Patents

半導体装置、および半導体装置の製造方法 Download PDF

Info

Publication number
JP5830400B2
JP5830400B2 JP2012021069A JP2012021069A JP5830400B2 JP 5830400 B2 JP5830400 B2 JP 5830400B2 JP 2012021069 A JP2012021069 A JP 2012021069A JP 2012021069 A JP2012021069 A JP 2012021069A JP 5830400 B2 JP5830400 B2 JP 5830400B2
Authority
JP
Japan
Prior art keywords
wiring
insulating film
layer
gate electrode
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012021069A
Other languages
English (en)
Other versions
JP2013161877A (ja
Inventor
潤 砂村
潤 砂村
尚也 井上
尚也 井上
貴昭 金子
貴昭 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012021069A priority Critical patent/JP5830400B2/ja
Priority to TW102100311A priority patent/TW201347185A/zh
Priority to US13/738,217 priority patent/US9000540B2/en
Priority to CN201310041425.2A priority patent/CN103247683B/zh
Publication of JP2013161877A publication Critical patent/JP2013161877A/ja
Priority to US14/667,915 priority patent/US9368403B2/en
Application granted granted Critical
Publication of JP5830400B2 publication Critical patent/JP5830400B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels

Description

本発明は、半導体装置、および半導体装置の製造方法に関する。
特許文献１には、配線層中に半導体膜を形成し、この半導体膜および配線層の配線を用いてトランジスタを形成することが記載されている。このトランジスタでは、半導体膜の下に位置する配線をゲート電極として使用し、かつ配線層間の拡散防止膜をゲート絶縁膜として使用している。
特開２０１０−１４１２３０号公報
特許文献１に記載の半導体素子では、同一配線層内に設けられた二つの配線をソース・ドレイン電極としている。また、ゲート電極は、ソース・ドレイン電極下に設けられ、かつ平面視でソース・ドレイン電極間に位置する配線により構成される。このため、半導体素子のチャネル長は、ソース・ドレイン電極を構成する二つの配線の間隔によって規定される。この場合、チャネル長の微細化限界は、配線形成に用いられるリソグラフィ解像限界により制限されてしまう。従って、多層配線層内に設けられる半導体素子のチャネル長を短くし、半導体素子の性能を向上させることが求められている。
本発明によれば、第１配線層に設けられた第１配線と、
前記第１配線層上に積層された第２配線層に設けられた第２配線と、
前記第１配線層と前記第２配線層の積層方向において前記第１配線と前記第２配線の間に位置し、かつ前記第１配線および前記第２配線と接続していないゲート電極と、
前記ゲート電極の側面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極の側面上に設けられ、かつ前記第１配線および前記第２配線と接続する半導体層と、
を備える半導体装置が提供される。
本発明によれば、第１配線層に設けられた第１配線、および第１配線層上に積層された第２配線層に設けられた第２配線によりソース・ドレイン電極を構成している。また、ゲート電極は、第１配線層と第２配線層の積層方向において、第１配線と第２配線との間に配置される。このため、半導体素子のチャネル長は、ゲート電極の膜厚により決定される。この場合、半導体素子のチャネル長は、配線のリソグラフィ解像限界によって制限されない。従って、多層配線層内に設けられる半導体素子のチャネル長を短くし、半導体素子の性能を向上させることができる。
本発明によれば、半導体基板上に、第１配線を有する第１配線層を形成する工程と、前記第１配線層上に、前記第１配線と接続しないゲート電極を形成する工程と、前記ゲート電極の側面上に、ゲート絶縁膜を形成する工程と、前記ゲート電極の側面上に、前記ゲート絶縁膜を介して、前記第１配線と接続する半導体層を形成する工程と、前記第１配線層上に、前記ゲート電極と接続せず、かつ前記半導体層と接続する第２配線を有する第２配線層を形成する工程と、を備える半導体装置の製造方法が提供される。
本発明によれば、多層配線層内に設けられた半導体素子の性能を向上させることができる。
第１の実施形態に係る半導体装置を示す断面図である。 図１に示す半導体装置を示す平面図である。 第１の実施形態に係る半導体装置の多層配線構造を示す断面図である。 第１の実施形態に係る半導体装置の多層配線構造を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置を示す断面図である。 第４の実施形態に係る半導体装置を示す断面図である。 図１５に示す半導体装置の製造方法を示す断面図である。 図１５に示す半導体装置の製造方法を示す断面図である。 図１５に示す半導体装置の製造方法を示す断面図である。 図１５に示す半導体装置の製造方法を示す断面図である。 図１５に示す半導体装置の製造方法を示す断面図である。 図１５に示す半導体装置の製造方法を示す断面図である。 第５の実施形態に係る半導体装置の製造方法を示す断面図である。 図２２に示す半導体装置の製造方法を示す断面図である。 図２２に示す半導体装置の製造方法を示す断面図である。 図２２に示す半導体装置の製造方法を示す断面図である。 第６の実施形態に係る半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 図２６に示す半導体装置の製造方法を示す断面図である。 第７の実施形態に係る半導体装置を示す断面図である。 図３７に示す半導体装置の製造方法を示す断面図である。 図３７に示す半導体装置の製造方法を示す断面図である。 図３７に示す半導体装置の製造方法を示す断面図である。 図３７に示す半導体装置の製造方法を示す断面図である。 図３７に示す半導体装置の製造方法を示す断面図である。 図３７に示す半導体装置の製造方法を示す断面図である。 第８の実施形態に係る半導体装置を示す断面図である。 図４４に示す半導体装置を示す平面図である。 第９の実施形態に係る半導体装置を示す断面図である。 図４６に示す半導体装置を示す平面図である。 第１０の実施形態に係る半導体装置を示す平面図である。 第１１の実施形態に係る半導体装置を示す断面図である。 図４９に示す半導体装置を示す平面図である。 第１２の実施形態に係る半導体装置を示す断面図である。 図５１に示す半導体装置が有するＣＭＯＳインバータ回路を示す回路図である。 図５１に示す半導体装置の第１変形例を示す断面図である。 図５１に示す半導体装置の第２変形例を示す断面図である。 第１３の実施形態に係る半導体装置を示す回路図である。 第１４の実施形態に係る半導体装置を示す回路図である。 第１５の実施形態に係る半導体装置を示す回路図である。 第１６の実施形態に係る半導体装置を示す断面図である。 図５８に示す半導体装置を示す平面図である。 第１７の実施形態に係る半導体装置を示す断面図である。 図６０に示す半導体装置を示す回路図である。 第１８の実施形態に係る半導体装置を示す断面模式図である。 図２２に示す半導体装置の製造方法を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態に係る半導体装置３００を示す断面図である。また、図２は、図１に示す半導体装置３００を示す平面図であって、図１のＡ−Ａ'平面に対応している。なお、図１は、図２のＢ−Ｂ'断面に対応している。
本実施形態に係る半導体装置３００は、配線１０２と、配線２０２と、ゲート電極２０と、ゲート絶縁膜２２と、半導体層２４と、を備えている。
配線１０２は、配線層１００に設けられている。配線２０２は、配線層１００上に積層された配線層２００に設けられている。ゲート電極２０は、配線層１００と配線層２００の積層方向において配線１０２と配線２０２との間に位置している。また、ゲート電極２０は、配線１０２および配線２０２と接続していない。ゲート絶縁膜２２は、ゲート電極２０の側面上に設けられている。半導体層２４は、ゲート絶縁膜２２を介してゲート電極２０の側面上に設けられている。また、半導体層２４は、配線１０２および配線２０２と接続する。
以下、半導体装置３００の構成について、詳細に説明する。
図１に示すように、配線層１００は、配線層間に設けられる拡散防止膜１２２と、拡散防止膜１２２上に設けられた層間絶縁膜１２０を備えている。
層間絶縁膜１２０は、例えばシリコン酸化膜、もしくはシリコン酸化膜よりも誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁層、またはそれらの組み合わせにより構成される。低誘電率層は、例えばＳｉＯＣ、ＳｉＯＣＨ、またはＳｉＬＫ（登録商標）等の炭素含有膜、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらの多孔質膜である。
拡散防止膜１２２は、例えばＳｉＮ、またはＳｉＣＮ等により構成される。拡散防止膜１２２の膜厚は、例えば１０〜５０ｎｍである。
図１に示すように、配線層１００中には、配線１０２、配線１０４、配線１０６、ビア１１２、ビア１１４、ビア１１６が設けられている。
ビア１１２は、配線１０２下に設けられており、配線１０２と接続している。ビア１１４は、配線１０４下に設けられており、配線１０４と接続している。ビア１１６は、配線１０６下に設けられており、配線１０６と接続している。
配線１０２、配線１０４、および配線１０６は、層間絶縁膜１２０内に埋め込まれている。また、配線１０２、配線１０４、および配線１０６は、同一工程で形成されている。このため、配線１０２、配線１０４、および配線１０６は、例えば同一の材料により構成される。配線１０２、配線１０４、および配線１０６は、例えば銅を主成分（９５％以上）とする金属材料により形成されている。
なお、配線１０２およびビア１１２、配線１０４およびビア１１４、ならびに配線１０６およびビア１１６は、それぞれシングルダマシン法により形成されてもよく、またデュアルダマシン法により形成されてもよい。
また、配線１０２、配線１０４、および配線１０６は、例えばＡｌ配線であってもよい。この場合、配線１０２、配線１０４、および配線１０６は、例えば金属膜をドライエッチングにより選択的に除去した構造を有する。
図１に示すように、配線層２００は、ゲート電極２０、ゲート絶縁膜２２、半導体層２４、絶縁膜３０、および絶縁膜４０を含んでいる。
絶縁膜３０は、層間絶縁膜１２０上に設けられている。また、絶縁膜３０は、配線１０２の一部および配線１０４の一部を覆うように設けられている。絶縁膜３０は、配線１０４上に開口部３２を有している。これにより、配線１０４は、絶縁膜３０上に露出することとなる。絶縁膜３０は、後述する拡散防止膜２２２と同様の材料により構成することができ、例えばＳｉＮ、またはＳｉＣＮ等により構成することができる。絶縁膜３０の膜厚は、例えば１０〜５０ｎｍである。
ゲート電極２０は、絶縁膜３０上に設けられている。すなわち、配線１０２とゲート電極２０との間には絶縁膜３０が位置する。これにより、ゲート電極２０は、配線１０２と接続しないこととなる。
また、ゲート電極２０は、絶縁膜３０に設けられた開口部３２を介して、配線１０４と接続している。これにより、配線１０４を介してゲート電極２０にゲート電圧が印加されることとなる。
ゲート電極２０は、例えばＴｉ、Ｔａ、Ｗ、Ａｌ、ＴｉＮ、ＴａＮまたはＷＮ、ＣｏまたはＷを含む化合物、もしくはこれらのいずれかにＣおよびＯの少なくとも１つを導入した材料により構成される。ゲート電極２０は、これらの材料により構成された単層であってもよく、二つ以上の層が積層したものであってもよい。ゲート電極２０の膜厚は、例えば５〜２００ｎｍである。
絶縁膜４０は、ゲート電極２０上に設けられている。絶縁膜４０は、ゲート電極２０をエッチングによりパターニングする際のハードマスクとして機能する。絶縁膜４０は、例えばＳｉＮ、ＳｉＯ２により構成される。また、絶縁膜４０の膜厚は、例えば１０〜１５０ｎｍである。絶縁膜４０の膜厚を１０〜１５０ｎｍとすることにより、層間絶縁膜２２０内に配線２０２およびビア２１２を埋め込む開口を形成する際に（図１２（ｂ）参照）、絶縁膜４０が除去されてゲート電極２０が露出してしまうことを抑制することができる。
絶縁膜３０の膜厚と絶縁膜４０の膜厚は、いずれか一方が他方より大きくてもよく、互いに等しくてもよい。いずれか一方の膜厚が他方より大きい場合、配線１０２と配線２０２のうち膜厚の大きい絶縁膜と接する側の配線を、ドレイン電極として機能させることができる。なお、本実施形態においては、例えば絶縁膜３０の膜厚は、絶縁膜４０の膜厚よりも大きい。
図２に示すように、ゲート電極２０の平面形状は、例えば矩形である。なお、ゲート電極２０の平面形状はこれに限られず、矩形以外の多角形等であってもよい。
絶縁膜３０および絶縁膜４０の平面形状は、ゲート電極２０と同様である（図示せず）。
図１に示すように、ゲート絶縁膜２２は、ゲート電極２０、絶縁膜３０、および絶縁膜４０の側面上に設けられている。ゲート絶縁膜２２は、平面視で枠形状である。また、ゲート絶縁膜２２は、平面形状が矩形であるゲート電極２０の四辺に沿って設けられている。
ゲート絶縁膜２２は、例えばシリコン酸化膜またはシリコン窒化膜、Ｈｆ、Ｚｒ、Ａｌ、ＴｉおよびＴａの少なくとも一つの酸化膜、これらのいずれかの金属シリケート物、もしくはこれらのいずれかに窒素および炭素の少なくとも一つを添加した膜等により構成される。
基板（図３参照）平面と水平な平面方向におけるゲート絶縁膜２２の膜厚は、例えば０．５〜３０ｎｍである。
半導体層２４は、ゲート絶縁膜２２を介してゲート電極２０、絶縁膜３０、および絶縁膜４０の側面上に設けられている。半導体層２４は、平面視で枠形状である。また、半導体層２４は、平面形状が矩形であるゲート電極２０の四辺に沿って設けられている。さらに、半導体層２４は、配線１０２と接続している。
半導体層２４は、例えば酸化物半導体により構成される。酸化物半導体としては、例えばＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ、ＮｉＯ、ＳｎＯ、ＳｎＯ２、ＣｕＯ、Ｃｕ２Ｏ、Ｔａ２Ｏ５、もしくはＴｉＯ２等、またはこれらに窒素等の不純物を添加したものを用いることができる。
基板６０（図３参照）平面と水平な平面方向における半導体層２４の膜厚は、例えば１０〜１００ｎｍである。また、配線層１００と配線層２００の積層方向における半導体層２４の厚さは、例えば３０〜３００ｎｍである。
図１に示すように、配線層２００は、配線層１００上に設けられた拡散防止膜２２２と、拡散防止膜２２２上に設けられた層間絶縁膜２２０を備えている。拡散防止膜２２２は、ゲート電極２０、ゲート絶縁膜２２、半導体層２４、絶縁膜３０、および絶縁膜４０を覆うように設けられる。
層間絶縁膜２２０は、例えば層間絶縁膜１２０と同様の材料により構成される。拡散防止膜２２２は、例えば拡散防止膜１２２と同様の材料により構成され、かつ拡散防止膜１２２と同様の膜厚を有する。
図１に示すように、配線層２００中には、配線２０２、配線２０６、ビア２１２、およびビア２１６が設けられている。
ビア２１２は、配線２０２下に設けられており、配線２０２と接続している。また、ビア２１２は、半導体層２４と接続している。このため、半導体層２４は、配線２０２と接続されることとなる。また、ビア２１６は、配線２０６下に設けられており、配線２０６と接続している。
図２に示すビア２１２は、ビア２１２の底面を示している。また、図２に示す配線１０２は、配線１０２の上面を示している。
図２に示すように、配線１０２の上面とビア２１２の底面は、平面視で重なっている。また、半導体層２４の一部は、配線１０２の上面とビア２１２の底面が重なる領域に位置する。
本実施形態において、配線１０２の上面とビア２１２の底面が重なる領域は、ゲート電極２０の一辺を含んでいる。すなわち、平面形状が矩形であるゲート電極２０の一辺、および当該一辺に隣接する二辺の一部が、配線１０２の上面とビア２１２の底面が重なる領域に含まれる。この場合、ゲート電極２０の側面上に設けられた半導体層２４の一辺、および当該一辺に隣接する二辺の一部も、配線１０２の上面とビア２１２の底面が重なる領域に含まれる。
図１に示すように、配線２０２、および配線２０６は、例えば層間絶縁膜２２０内に埋め込まれている。また、配線２０２、および配線２０６は、同一工程で形成されている。このため、配線２０２、および配線２０６は、例えば同一の材料により構成される。配線２０２、および配線２０６は、例えば配線１０２と同様の材料により構成される。
図１に示す例において、配線２０２およびビア２１２、ならびに配線２０６およびビア２１６は、それぞれシングルダマシン法により形成されてもよく、またデュアルダマシン法により形成されてもよい。
また、配線２０２、および配線２０６は、例えばＡｌ配線であってもよい。この場合、配線２０２、および配線２０６は、例えば金属膜をドライエッチングにより選択的に除去した構造を有する。
図１に示すように、配線２０２、およびビア２１２を埋め込むための溝または孔の側壁には、バリアメタル膜２３２が形成されている。また、配線２０６、およびビア２１６を埋め込むための溝または孔の側壁には、バリアメタル膜２３６が形成されている。
バリアメタル膜２３２、およびバリアメタル膜２３６は、例えばＴｉ、Ｔａ、Ｒｕ、またはＷ、もしくはこれらの窒化物または酸化物により構成される。なお、バリアメタル膜２３２、およびバリアメタル膜２３６は、これらの材料により構成された単層であってもよく、二つ以上の層が積層したものであってもよい。積層構造の例としては、例えばＴｉＮ（上層）／Ｔｉ（下層）、またはＴａ（上層）／ＴａＮ（下層）等の積層構造がある。
また、配線層１００においても、各配線およびビアを埋め込むための溝または孔の側壁にバリアメタル膜が形成されていてもよい。このバリアメタル膜は、例えばバリアメタル膜２３２と同様の材料および構造である。
本実施形態において、配線１０２、配線２０２、ゲート電極２０、ゲート絶縁膜２２、および半導体層２４は、トランジスタ１０を構成する。
半導体層２４のうち、ビア２１２の底面と配線１０２の上面が重なる領域に位置する部分において、チャネル領域５０が形成される。また、ビア２１２を介して半導体層２４と接続する配線２０２、および半導体層２４と接続する配線１０２が、ソース・ドレイン電極として機能する。絶縁膜３０および絶縁膜４０は、ゲート電極２０とソース・ドレイン電極との間の距離を規定するサイドウォールとしての機能を有する。
本実施形態において、ドレイン電極は、例えば配線１０２により構成される。また、配線１０２とゲート電極２０との間に設けられる絶縁膜３０の膜厚を、ビア２１２とゲート電極２０との間に設けられる絶縁膜４０の膜厚よりも大きくすることができる。このように、配線１０２がドレイン電極として使用される場合において、ゲート電極２０とドレイン電極との間に設けられる絶縁膜３０の膜厚を大きくすることで、トランジスタ１０のドレイン耐圧を向上させることが可能となる。
本実施形態において、ドレイン電極は、配線２０２により構成されてもよい。また、ビア２１２とゲート電極２０との間に設けられる絶縁膜４０の膜厚を、配線１０２とゲート電極２０との間に設けられる絶縁膜３０の膜厚よりも大きくすることができる。このように、配線２０２がドレイン電極として使用される場合において、ゲート電極２０とドレイン電極との間に設けられる絶縁膜４０の膜厚を大きくすることで、トランジスタ１０のドレイン耐圧を向上させることが可能となる。
なお、本実施形態におけるチャネル領域５０のチャネル長は、配線層１００と配線層２００の積層方向における半導体層２４の厚さにより規定される。また、チャネル領域５０のチャネル幅は、基板６０（図３参照）平面と水平な平面方向における、配線１０２の上面とビア２１２の底面が重なる領域に位置する半導体層２４の長さにより規定される。
図３は、本実施形態に係る半導体装置３００の多層配線構造を示す断面図である。図４は、本実施形態に係る半導体装置３００の多層配線構造を示す断面図であり、図３とは異なる例を示している。
図３に示すように、半導体装置３００は、基板６０と、基板６０上に設けられた多層配線層を備えている。図１に示す配線層１００および配線層２００は、当該多層配線層の一部を構成している。多層配線層は、回路を形成するための配線層であるローカル配線層８０と、ローカル配線層８０上に設けられ、電源配線および接地配線を引き回すためのグローバル配線層８２を含む。
図３に示すように、配線層２００は、例えばグローバル配線層８２の最下層に設けられる。また、配線層１００は、例えばローカル配線層８０の最上層に設けられる。
図３に示すように、基板６０には、素子分離膜６２、トランジスタ７０、およびトランジスタ７２が設けられている。また、素子分離膜６２上には、受動素子７４（例えば抵抗素子）が設けられている。受動素子７４は、トランジスタ７０およびトランジスタ７２のゲート電極と同一工程で形成されている。
配線層２００上には、層間絶縁膜９０を介して配線９４が形成されている。配線９４は、Ａｌ配線であり、ビア９２を介して配線層２００中に設けられた配線（例えば配線２０６）と接続している。配線９４は、下面及び上面に、バリアメタル膜が形成されている。このバリアメタル膜は、Ｔｉを主成分とする金属膜、この金属の窒化膜、またはこれら金属膜および窒化膜の積層膜である。なお、配線９４と同一層には、電極パッド（図示せず）が形成されている。
なお、ローカル配線層８０を構成する各配線層は、グローバル配線層８２を構成する配線層よりも薄い。そしてローカル配線層８０の各配線も、グローバル配線層８２の各配線よりも薄い。また、グローバル配線層８２では、ローカル配線層８０よりも配線幅や、配線間距離が大きい。
図４は、図３の変形例を示す図である。この図において、配線層１００および配線層２００は、いずれもグローバル配線層８２に形成されている。そして、配線２０２および配線２０６は、Ａｌ配線により形成されている。電源パッド、接地パッド、およびＩ／Ｏパッドは、配線２０２、配線２０６と同一層に形成されている。
次に、本実施形態に係る半導体装置３００の製造方法を説明する。図５〜１２は、図１に示す半導体装置３００の製造方法を示す断面図である。
まず、図５（ａ）に示すように、配線層１００を形成する。配線層１００は、基板６０上に設けられた多層配線層の一部を構成する。
配線層１００は次のように形成される。まず、配線層１００の下層に位置する配線層上に拡散防止膜１２２および層間絶縁膜１２０を積層する。次いで、拡散防止膜１２２および層間絶縁膜１２０中に、配線１０２およびビア１１２、配線１０４およびビア１１４、ならびに配線１０６およびビア１１６を形成する。配線１０２およびビア１１２、配線１０４およびビア１１４、ならびに配線１０６およびビア１１６は、例えばデュアルダマシン法またはシングルダマシン法を用いて形成される。また、配線１０２、配線１０４、および配線１０６は、例えば層間絶縁膜１２０上に設けられた金属膜をドライエッチング等によりパターニングすることで形成されてもよい。
次いで、図５（ｂ）に示すように、配線層１００上に絶縁膜３０を形成する。
次に、図６（ａ）に示すように、絶縁膜３０上に、レジスト膜２５０を形成する。次いで、レジスト膜２５０を露光および現像し、平面視で配線１０４上に位置する開口部２５２をレジスト膜２５０に形成する。なお、開口部２５２は、平面視で配線１０４の内側に位置するように設けられる。
次に、図６（ｂ）に示すように、レジスト膜２５０をマスクとしたドライエッチング等により、絶縁膜３０のうち開口部２５２下に位置する部分を選択的に除去する。これにより、絶縁膜３０に開口部３２が形成される。このとき、開口部３２を介して絶縁膜３０上に配線１０４が露出することとなる。
次に、図７（ａ）に示すように、レジスト膜２５０を除去する。レジスト膜２５０の除去は、例えばアッシング等の方法により行われる。
次に、図７（ｂ）に示すように、絶縁膜３０上、および開口部３２中に、ゲート電極２０を形成する。次いで、ゲート電極２０上に、絶縁膜４０を形成する。
次に、図８（ａ）に示すように、レジスト膜２５４を形成する。レジスト膜２５４は、絶縁膜４０上に設けられたレジスト膜を露光および現像することにより形成される。
次に、図８（ｂ）に示すように、レジスト膜２５４をマスクとしたドライエッチング等により、絶縁膜３０、ゲート電極２０、および絶縁膜４０を選択的に除去する。当該エッチングは、絶縁膜３０、ゲート電極２０、および絶縁膜４０が、配線１０２の一部および配線１０４の一部を覆うように行われる。これにより、絶縁膜３０、ゲート電極２０、および絶縁膜４０が所定の形状に加工される。なお、このエッチング処理工程において、絶縁膜４０は、ハードマスクとして機能することとなる。
次に、図９（ａ）に示すように、レジスト膜２５４を除去する。レジスト膜２５４の除去は、例えばアッシング等の方法により行われる。
次に、図９（ｂ）に示すように、配線層１００上にゲート絶縁膜２２を形成する。このとき、ゲート絶縁膜２２は、絶縁膜３０、ゲート電極２０、および絶縁膜４０を覆うように形成される。
次に、図１０（ａ）に示すように、ゲート絶縁膜２２を全面エッチバックする。これにより、ゲート絶縁膜２２を所定の形状、すなわち絶縁膜３０、ゲート電極２０、および絶縁膜４０の側面上に設けられた形状に加工することができる。
次に、図１０（ｂ）に示すように、配線層１００上に半導体層２４を形成する。このとき、半導体層２４は、絶縁膜３０、ゲート電極２０、絶縁膜４０、およびゲート絶縁膜２２を覆うように形成される。
次に、図１１（ａ）に示すように、半導体層２４を全面エッチバックする。これにより、半導体層２４を所定の形状、すなわちゲート絶縁膜２２を介して絶縁膜３０、ゲート電極２０、および絶縁膜４０の側面上に設けられた形状に加工することができる。
次に、図１１（ｂ）に示すように、配線層１００上に拡散防止膜２２２を形成する。拡散防止膜２２２は、絶縁膜３０、ゲート電極２０、絶縁膜４０、ゲート絶縁膜２２、および半導体層２４を覆うように形成される。
次に、図１２（ａ）に示すように、拡散防止膜２２２上に層間絶縁膜２２０を形成する。
次に、図１２（ｂ）に示すように、層間絶縁膜２２０および拡散防止膜２２２中に、配線２０２およびビア２１２、ならびに配線２０６およびビア２１６を埋め込むための開口を形成する。次いで、当該開口の側壁上にバリアメタル膜２３２およびバリアメタル膜２３６を形成する。次いで、配線層２００上および当該開口内に、金属膜を形成する。そして、層間絶縁膜２２０上の当該金属膜を、例えばＣＭＰ等により除去する。これにより、図１に示す配線層２００が得られる。
その後、例えば配線層２００上に他の配線層を形成して、本実施形態に係る半導体装置３００が得られることとなる。
なお、図１２（ｂ）に示すように、本実施形態において、配線２０２およびビア２１２、ならびに配線２０６およびビア２１６は、デュアルダマシン法により形成された。しかし、これに限られず、配線２０２およびビア２１２、ならびに配線２０６およびビア２１６は、例えばシングルダマシン法により形成されてもよい。また、配線２０２および配線２０６は、例えば層間絶縁膜２２０上に設けられた金属膜をドライエッチング等によりパターニングすることで形成されてもよい。
次に、本実施形態の効果を説明する。
特許文献１に記載の半導体素子では、同一配線層内に設けられた二つの配線をソース・ドレイン電極としている。また、ゲート電極は、ソース・ドレイン電極下に設けられ、かつ平面視でソース・ドレイン電極間に位置する配線により構成される。このため、半導体素子のチャネル長は、ソース・ドレイン電極を構成する二つの配線の間隔によって規定される。この場合、チャネル長微細化限界は、配線形成に用いられるリソグラフィ解像限界により制限されてしまう。
例えば、グローバル配線層等、多層配線層のうちの上部に位置する配線層においては、配線の線幅やピッチ等の設計寸法が他の層と比較して大きい。この場合、リソグラフィの解像限界は、このような大きい設計寸法により制約されてしまう。このため、チャネル長の微細化を図ることが困難となる。
本実施形態によれば、配線層１００に設けられた配線１０２、および配線層１００上に積層された配線層２００に設けられた配線２０２により、ソース・ドレイン電極を構成している。また、ゲート電極２０は、配線１０２と配線２０２との間に配置される。このため、配線層内に設けられるトランジスタ１０のチャネル長は、ゲート電極２０の膜厚により決定される。この場合、トランジスタ１０のチャネル長は、配線形成に用いられるリソグラフィの解像限界によって制限されない。従って、多層配線層内に設けられる半導体素子のチャネル長を短くし、半導体素子の性能を向上させることができる。
また、本実施形態によれば、トランジスタ１０のチャネル長は、配線形成に用いられるリソグラフィの解像限界によって制限されない。このため、グローバル配線層等、多層配線層のうちの上部に位置する配線層に半導体素子を設ける場合においても、チャネル長の微細化を図ることができる。
さらに、チャネル長を短くすることで、オン抵抗の低減等、トランジスタの性能を向上させることができる。このため、トランジスタの面内密度を一定に保ちつつ、トランジスタの性能向上を図ることができる。
特許文献１において、ゲート電極は、Ｃｕ配線により構成される。また、ゲート絶縁膜は、当該ゲート電極を有する配線層上に形成されるＣｕ拡散防止膜により構成される。この場合、ゲート電極やゲート絶縁膜の材料や膜厚を任意に選択することができない。
これに対し、本実施形態によれば、ゲート電極２０は、配線層２００に設けられる配線とは別個に形成される。また、ゲート絶縁膜２２は、配線層１００上に設けられる拡散防止膜２２２とは別個に設けられる。このため、ゲート電極２０およびゲート絶縁膜２２の材料や膜厚を任意に選択することができる。
上記のようにゲート電極およびゲート絶縁膜の材料や膜厚を適切に選択することで、チャネル長を微細化した場合であっても、短チャネル効果を抑制することができる。
また、ゲート電極の材料を選択することで、ゲート電極の仕事関数を任意に選択できる。このため、半導体素子のしきい値電圧を制御することができる。これにより、例えば半導体素子をノーマリオン型またはノーマリオフ型のいずれにも設定することが可能となる。
特許文献１では、ゲート絶縁膜をＣｕ拡散バリア膜としても機能させる。この場合、ゲート絶縁膜には、Ｃｕ拡散バリア膜としての機能を実現するだけの膜厚が必要とされる。また、この場合、ゲート絶縁膜は、Ｃｕ拡散バリア膜としての機能を有する材料により構成される必要がある。
これに対し、本実施形態によれば、ゲート絶縁膜２２の膜厚を任意に選択することができる。このため、ゲート絶縁膜を薄膜化して、半導体素子の性能向上を図ることが可能となる。
また、本実施形態によれば、ゲート絶縁膜２２の材料を任意に選択することができる。このため、例えばゲート絶縁膜中のトラップ密度等を制御して、半導体素子の信頼性を向上させることが可能となる。
図１３は、第２の実施形態に係る半導体装置３０２を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置３０２では、配線２０４およびビア２１４が設けられており、配線１０４およびビア１１４が設けられていない。これらの点を除いて、本実施形態に係る半導体装置３０２は、第１の実施形態に係る半導体装置３００と同様である。
図１３に示すように、半導体装置３０２は、配線層２００中に設けられた配線２０４およびビア２１４を備えている。
ビア２１４は、配線２０４下に設けられており、配線２０４と接続している。また、ビア２１４は、拡散防止膜２２２および絶縁膜４０を貫通して設けられており、ゲート電極２０と接続している。このため、本実施形態では、配線２０４を介してゲート電極２０にゲート電圧が印加されることとなる。
配線２０４は、層間絶縁膜２２０内に埋め込まれている。また、配線２０４は、配線２０２と同一工程で形成される。このため、配線２０４は、配線２０２と同一の材料により構成される。なお、配線２０４は、シングルダマシン法により形成されてもよく、またデュアルダマシン法により形成されてもよい。また、配線２０４は、例えば金属膜をドライエッチングにより選択的に除去した構造を有していてもよい。
配線２０４、およびビア２１４を埋め込むための溝または孔の側壁には、バリアメタル膜２３４が形成されている。バリアメタル膜２３４は、例えばバリアメタル膜２３２と同様の材料により構成される。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
図１４は、第３の実施形態に係る半導体装置３０４を示す断面図であって、第１の実施形態に係る図１に対応している。
本実施形態に係る半導体装置３０４は、絶縁膜２６を備えている。この点を除いて、本実施形態に係る半導体装置３０４は、第１の実施形態に係る半導体装置３００と同様の構成を有する。
図１４に示すように、絶縁膜２６は、ゲート絶縁膜２２および半導体層２４を介して絶縁膜３０、ゲート電極２０、および絶縁膜４０の側面上に設けられている。
絶縁膜２６は、例えばＳｉＮ、ＳｉＯ２により構成される。また、基板６０平面と水平な平面方向における絶縁膜２６の膜厚は、例えば１０〜１００ｎｍである。
本実施形態に係る半導体装置３０４の製造方法は、次のようである。
まず、図５〜１０および図１１（ａ）に示す第１の実施形態の製造工程と同様の工程を経て、図１１（ａ）に示す構造を得る。次いで、配線層１００上に絶縁膜２６を形成する。絶縁膜２６は、絶縁膜３０、ゲート電極２０、絶縁膜４０、ゲート絶縁膜２２、および半導体層２４を覆うように形成される。次いで、絶縁膜２６を全面エッチバックする。これにより、絶縁膜２６を所定の形状、すなわちゲート絶縁膜２２および半導体層２４を介して絶縁膜３０、ゲート電極２０、および絶縁膜４０の側面上に設けられた形状に加工することができる。
その後、図１１（ｂ）および図１２に示す第１の実施形態の製造工程と同様の工程を経て、半導体装置３０４を形成する。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、拡散防止膜２２２と半導体層２４との間に絶縁膜２６が設けられている。このため、拡散防止膜２２２の厚さが十分でない場合においても、半導体層２４により形成されるチャネル領域５０を周囲から分離することが可能となる。
また、本半導体装置の製造時において、半導体膜２４が露出する時間を短くすることができる。このため、安定した特性を得ることができる。
図１５は、第４の実施形態に係る半導体装置３０６を示す断面図であって、第１の実施形態における図１に対応している。
本実施形態に係る半導体装置３０６において、絶縁膜３０は、下層絶縁膜３４および上層絶縁膜３６により構成される。この点を除いて、本実施形態に係る半導体装置３０６は、第１の実施形態と同様の構成を有する。
図１５に示すように、絶縁膜３０は、下層絶縁膜３４、および下層絶縁膜３４上に設けられた上層絶縁膜３６により構成される。
上層絶縁膜３６は、下層絶縁膜３４とは異なる材料により構成される。下層絶縁膜３４の材料としては、後述するように、上層絶縁膜３６をエッチングによりパターニングする際のエッチングストッパ膜として機能するものを選択することができる。下層絶縁膜３４は、例えばシリコン窒化膜等により構成される。上層絶縁膜３６は、例えばシリコン酸化膜等により構成される。
下層絶縁膜３４の膜厚は、例えば１０〜５０ｎｍである。上層絶縁膜３６の膜厚は、例えば１０〜５０ｎｍである。
次に、本実施形態に係る半導体装置３０６の製造方法を説明する。図１６〜２１は、図１５に示す半導体装置３０６の製造方法を示す断面図である。
まず、図１６（ａ）に示すように、配線層１００を形成する。配線層１００は、基板６０上に設けられた多層配線層の一部を構成する。なお、配線層１００は、第１の実施形態と同様に形成することができる。
次に、図１６（ｂ）に示すように、配線層１００上に絶縁膜３０を形成する。絶縁膜３０は、下層絶縁膜３４、および下層絶縁膜３４上に積層された上層絶縁膜３６により構成される。
次に、図１７（ａ）に示すように、絶縁膜３０上に、レジスト膜２５０を形成する。次いで、レジスト膜２５０を露光および現像し、平面視で配線１０４上に位置する開口部２５２をレジスト膜２５０に形成する。なお、開口部２５２は、平面視で配線１０４の内側に位置するように設けられる。
次に、図１７（ｂ）に示すように、レジスト膜２５０をマスクとしたドライエッチング等により、上層絶縁膜３６のうち開口部２５２下に位置する部分を選択的に除去する。これにより、上層絶縁膜３６に開口部３８が形成される。当該エッチング工程において、下層絶縁膜３４は、エッチングストッパ膜として機能する。従って、開口部３８下には、下層絶縁膜３４が残ることとなる。
次に、図１８（ａ）に示すように、レジスト膜２５０を除去する。レジスト膜２５０の除去は、例えばアッシング等の方法により行われる。このアッシング処理時において、配線１０４は、下層絶縁膜３４により覆われており、露出していない。従って、アッシングを受けて配線１０４が劣化してしまうことを抑制できる。
次に、図１８（ｂ）に示すように、上層絶縁膜３６をマスクとしたドライエッチング等により、開口部３８下に位置する下層絶縁膜３４を選択的に除去する。これにより、絶縁膜３０に開口部３２が形成される。このとき、開口部３２を介して絶縁膜３０上に配線１０４が露出することとなる。
次に、図１９（ａ）に示すように、絶縁膜３０上、および開口部３２中に、ゲート電極２０を形成する。次いで、ゲート電極２０上に、絶縁膜４０を形成する。
次に、図１９（ｂ）に示すように、レジスト膜２５４を形成する。レジスト膜２５４は、絶縁膜４０上に設けられたレジスト膜を露光および現像することにより形成される。
次に、図２０（ａ）に示すように、レジスト膜２５４をマスクとしたドライエッチング等により、絶縁膜４０を選択的に除去する。これにより、絶縁膜４０は、所定の形状に加工される。
次に、図２０（ｂ）に示すように、レジスト膜２５４を除去する。レジスト膜２５４の除去は、例えばアッシング等の方法により行われる。このアッシング処理時において、配線層１００に設けられた配線（例えば配線１０２、配線１０６）は、ゲート電極２０等により覆われており、露出していない。従って、アッシングを受けて配線が劣化してしまうことを抑制できる。
次に、図２１（ａ）に示すように、絶縁膜４０をマスクとしたドライエッチング等により、絶縁膜３０およびゲート電極２０を選択的に除去する。これにより、絶縁膜３０およびゲート電極２０が所定の形状に加工される。
次に、図２１（ｂ）に示すように、絶縁膜３０、ゲート電極２０、および絶縁膜４０の側面上に、ゲート絶縁膜２２および半導体層２４を形成する。なお、ゲート絶縁膜２２および半導体層２４の形成は、第１の実施形態と同様に行うことができる。
その後、第１の実施形態と同様に、配線層２００を形成する。そして、例えば配線層２００上に他の配線層を形成し、本実施形態に係る半導体装置３０６が得られる。
次に、本実施形態の効果を説明する。
半導体装置の製造工程では、レジスト膜を除去するためのアッシング処理により、配線が劣化してしまうことがある。
本実施形態では、絶縁膜３０を、下層絶縁膜３４と、下層絶縁膜３４上に設けられ、かつ下層絶縁膜３４とは異なる材料により構成される上層絶縁膜３６と、により構成している。これにより、図１８（ａ）に示すように、レジスト膜２５０をアッシングにより除去する工程において、配線１０４を下層絶縁膜３４により保護することができる。従って、レジスト膜を除去するためのアッシング処理において、配線が劣化してしまうことを抑制できる。
また、本実施形態では、図２０（ａ）に示すように、レジスト膜２５４をマスクとして、絶縁膜４０を選択的に除去する。そして、レジスト膜２５４をアッシング処理により除去した後、絶縁膜４０をマスクとして、絶縁膜３０およびゲート電極２０をパターニングする。このため、レジスト膜２５４を除去する工程において、配線層１００に設けられた配線を、絶縁膜３０およびゲート電極２０により保護することができる。従って、レジスト膜を除去するためのアッシング処理において、配線が劣化してしまうことを抑制できる。
図２２は、第５の実施形態に係る半導体装置３０８を示す断面図であって、第４の実施形態における図１５に対応している。
本実施形態に係る半導体装置３０８は、絶縁膜４０が、下層絶縁膜４４および上層絶縁膜４６により構成されている。この点を除いて、本実施形態に係る半導体装置３０８は、第４の実施形態に係る半導体装置３０６と同様の構成を有する。
図２２に示すように、絶縁膜４０は、下層絶縁膜４４、および下層絶縁膜４４上に設けられた上層絶縁膜４６により構成される。
上層絶縁膜４６は、下層絶縁膜４４とは異なる材料により構成される。下層絶縁膜４４は、例えばＳｉＮ、またはＳｉＯ２等により構成される。上層絶縁膜４６は、例えばＳｉＮ、またはＳｉＯ２等により構成される。
下層絶縁膜４４の膜厚は、例えば５〜５０ｎｍである。上層絶縁膜４６の膜厚は、例えば５〜５０ｎｍである。
次に、本実施形態に係る半導体装置３０８の製造方法を説明する。図２３〜２５および６３は、図２２に示す半導体装置３０８の製造方法を示す断面図である。
まず、図１６〜１８に示す第４の実施形態の製造工程と同様の工程を経て、図１８（ｂ）に示す構造を得る。
次に、図２３（ａ）に示すように、絶縁膜３０上、および開口部３２中に、ゲート電極２０を形成する。次いで、ゲート電極２０上に、絶縁膜４０を形成する。絶縁膜４０は、下層絶縁膜４４、および下層絶縁膜４４上に積層された上層絶縁膜４６からなる。
次に、図２３（ｂ）に示すように、レジスト膜２５４を形成する。レジスト膜２５４は、絶縁膜４０上に設けられたレジスト膜を露光および現像することにより形成される。
次に、図２４（ａ）に示すように、レジスト膜２５４をマスクとしたドライエッチング等により、下層絶縁膜４４および上層絶縁膜４６を選択的に除去する。これにより、絶縁膜４０は、所定の形状に加工される。
次に、図２４（ｂ）に示すように、レジスト膜２５４を除去する。レジスト膜２５４の除去は、例えばアッシング等の方法により行われる。
なお、絶縁膜４０の加工は、例えば次のように行われてもよい。
図２３（ｂ）に示す工程の後、図６３（ａ）に示すように、レジスト膜２５４をマスクとしたドライエッチング等により、上層絶縁膜４６を選択的に除去する。これにより、上層絶縁膜４６は、所定の形状に加工される。次いで、図６３（ｂ）に示すように、レジスト膜２５４を除去する。レジスト膜２５４の除去は、例えばアッシング等の方法により行われる。次いで、上層絶縁膜４４をマスクとしたドライエッチング等により、下層絶縁膜４６を選択的に除去する。これにより、図２４（ｂ）に示すように、絶縁膜４０が所定の形状に加工される。
次に、図２５（ａ）に示すように、絶縁膜４０をマスクとしたドライエッチング等により、絶縁膜３０およびゲート電極２０を選択的に除去する。これにより、絶縁膜３０およびゲート電極２０が所定の形状に加工される。
次に、図２５（ｂ）に示すように、絶縁膜３０、ゲート電極２０、および絶縁膜４０の側面上に、ゲート絶縁膜２２および半導体層２４を形成する。なお、ゲート絶縁膜２２および半導体層２４の形成は、第１の実施形態と同様に行うことができる。
その後、第１の実施形態と同様に、配線層２００を形成する。そして、例えば配線層２００上に他の配線層を形成し、本実施形態に係る半導体装置３０８が得られる。
本実施形態においても、第４の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、レジスト膜２５４を用いて上層絶縁膜４６をエッチングし、レジスト膜２５４をアッシングにより除去した後、パターニングした上層絶縁膜４６をマスクとして下層絶縁膜４４をエッチングすることができる。これにより、ゲート電極２０が直接アッシングを受けるのに好ましくない材料により構成される場合であっても、ゲート電極２０をアッシング環境にさらすことなく、絶縁膜４０の加工を行うことができる。従って、ゲート電極２０に用いる材料の選択肢が広くなる。
図２６は、第６の実施形態に係る半導体装置３１０を示す断面図であって、第１の実施形態に係る図１に対応している。
本実施形態に係る半導体装置３１０は、導電膜２６０を備えている。また、配線層１００上に設けられた絶縁膜２２４および絶縁膜２２６を備えている。これらの点を除いて、第１の実施形態に係る半導体装置３００と同様の構成を有する。
図２６に示すように、半導体装置３１０は、導電膜２６０を備えている。導電膜２６０は、配線１０２上に設けられている。このため、配線１０２は、導電膜２６０を介して半導体層２４と接続することなる。導電膜２６０は、例えば平面視で配線１０２の内側に位置するように設けられる。
導電膜２６０は、例えばＴｉ、Ｔａ、Ｗ、Ａｌ、ＴｉＮ、ＴａＮまたはＷＮ、ＣｏまたはＷを含む化合物、もしくはこれらのいずれかにＣおよびＯの少なくとも１つを導入した材料等により構成される。導電膜２６０は、これらの材料により構成された単層であってもよく、二つ以上の層が積層したものであってもよい。導電膜２６０の膜厚は、例えば１０〜５０ｎｍである、
配線層１００上には、絶縁膜２２４が形成されている。絶縁膜２２４は、ビアが形成
された領域および導電膜２６０が形成された領域を除いて、配線層１００上全面に形成されている。絶縁膜２２４の材料としては、後述するように、絶縁膜２２６をエッチングによりパターニングする際のエッチングストッパ膜として機能するものを選択することができる。絶縁膜２２４は、例えばシリコン窒化膜等により構成される。
また、絶縁膜２２４上には、絶縁膜２２６が形成されている。絶縁膜２２６は、導電膜２６０が形成された領域および開口部３２が形成された領域を除いて、平面視でゲート電極２０、ゲート絶縁膜２２、および半導体層２４と重なる領域に形成されている。絶縁膜２２６は、例えばシリコン酸化膜等により構成される。
本実施形態において、絶縁膜３０は、絶縁膜２２６上に形成される。また、拡散防止膜２２２は、絶縁膜３０、ゲート電極２０、絶縁膜４０、ゲート絶縁膜２２、および半導体層２４を覆うように、絶縁膜２２４上に形成される。
次に、本実施形態に係る半導体装置３１０の製造方法を説明する。図２７〜３３は、本実施形態に係る半導体装置３１０の製造方法を示す断面図である。
まず、図２７（ａ）に示すように、配線層１００を形成する。配線層１００は、基板６０上に設けられた多層配線層の一部を構成する。なお、配線層１００は、第１の実施形態と同様に形成することができる。
次に、図２７（ｂ）に示すように、配線層１００上に絶縁膜２２４を形成する。次いで、絶縁膜２２４上に、絶縁膜２２６を形成する。
次に、図２８（ａ）に示すように、絶縁膜２２６上に、レジスト膜２５６を形成する。次いで、レジスト膜２５６を露光および現像し、平面視で配線１０２上に位置する開口部２５８をレジスト膜２５６に形成する。なお、開口部２５８は、平面視で配線１０２の内側に位置するように設けられる。
次に、図２８（ｂ）に示すように、レジスト膜２５６をマスクとしたドライエッチング等により、絶縁膜２２６のうち開口部２５８下に位置する部分を選択的に除去する。これにより、絶縁膜２２６に開口部２６４が形成される。当該エッチング工程において、絶縁膜２２４は、エッチングストッパ膜として機能する。従って、開口部２５６下には、絶縁膜２２４が残ることとなる。
次に、図２９（ａ）に示すように、レジスト膜２５６を除去する。レジスト膜２５６の除去は、例えばアッシング等の方法により行われる。このアッシング処理時において、配線１０２は、絶縁膜２２４により覆われており、露出していない。従って、アッシングを受けて配線１０２が劣化してしまうことを抑制できる。
次に、図２９（ｂ）に示すように、絶縁膜２２６をマスクとしたドライエッチング等により、開口部２６４下に位置する絶縁膜２２４を選択的に除去する。これにより、絶縁膜２２４および絶縁膜２２６を貫通する開口部２６５が形成される。このとき、開口部２６５を介して、絶縁膜２２６上に配線１０２が露出することとなる。
次に、図３０（ａ）に示すように、絶縁膜２２６上、および開口部２６５中に、導電膜２６０を形成する。
次に、図３０（ｂ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、導電膜２６０を平坦化する。これにより、絶縁膜２２６上の導電膜２６０が除去され、開口部２６５中の導電膜２６０が残ることとなる。
次に、図３１（ａ）に示すように、絶縁膜２２６上、および導電膜２６０上に、絶縁膜３０を形成する。
次に、図３１（ｂ）に示すように、絶縁膜３０上に、レジスト膜２５０を形成する。次いで、レジスト膜２５０を露光および現像し、平面視で配線１０４上に位置する開口部２５２をレジスト膜２５０に形成する。なお、開口部２５２は、平面視で配線１０４の内側に位置するように設けられる。
次に、図３２（ａ）に示すように、レジスト膜２５０をマスクとしたドライエッチング等により、絶縁膜３０のうち開口部２５２下に位置する部分を選択的に除去する。これにより、絶縁膜３０に開口部３８が形成される。図３２（ａ）に示すように、当該エッチング工程により、開口部２５２下に位置する絶縁膜２２６も選択的に除去される。なお、絶縁膜２２６は、このエッチング工程の後に開口部２５２下に残っていてもよい。
次に、図３２（ｂ）に示すように、レジスト膜２５０を除去する。レジスト膜２５０の除去は、例えばアッシング等の方法により行われる。このアッシング処理時において、配線１０４は、絶縁膜２２４により覆われており、露出していない。従って、アッシングを受けて配線１０４が劣化してしまうことを抑制できる。
次に、図３３（ａ）に示すように、絶縁膜３０をマスクとしたドライエッチング等により、開口部３８下に位置する絶縁膜２２４を選択的に除去する。これにより、絶縁膜２２４、絶縁膜２２６、および絶縁膜３０を貫通する開口部３２が形成される。このとき、開口部３２を介して、絶縁膜３０上に配線１０４が露出することとなる。
次に、図３３（ｂ）に示すように、絶縁膜３０上、および開口部３２中に、ゲート電極２０を形成する。次いで、ゲート電極２０上に絶縁膜４０を形成する。次いで、図３４（ａ）に示すように、レジスト膜２５４を形成する。次いで、図３４（ｂ）に示すように、レジスト膜２５４をマスクとしたドライエッチング等により、絶縁膜４０を選択的に除去する。
次に、図３５（ａ）に示すように、レジスト膜２５４を、アッシング等の方法により除去する。次いで、図３５（ａ）に示すように、絶縁膜４０をマスクとしたドライエッチング等により、ゲート電極２０を選択的に除去する。このとき、ゲート電極２０の端部の一部が平面視で導電膜２６０と重なるように、ゲート電極２０が加工される。
これらの工程は、図１９、図２１、および図２２（ａ）に示す第４の実施形態の製造工程と同様に行うことができる。
次に、図３６に示すように、絶縁膜３０、ゲート電極２０、および絶縁膜４０の側面上、ゲート絶縁膜２２、および半導体層２４を順に形成する。この工程については、図９（ｂ）、図１０、および図１１（ａ）に示す第１の実施形態の製造工程と同様に行うことができる。
本実施形態では、ゲート絶縁膜２２および半導体層２４を全面エッチバックする工程において、配線１０２は導電膜２６０により覆われており、露出していない。このため、配線１０２がエッチングに曝されて生じるエッチング生成物の発生を抑制することができる。
なお、ゲート絶縁膜２２および半導体層２４を全面エッチバックする工程では、ゲート電極２０、ゲート絶縁膜２２、および半導体層２４と平面視で重ならない領域に位置する絶縁膜２２６も同様に除去されることとなる。
次に、拡散防止膜２２２および層間絶縁膜２２０を形成する。次いで、拡散防止膜２２２および層間絶縁膜２２０中に、各配線およびビアを形成する。これにより、配線層２００が得られる。これらの工程については、図１１（ｂ）、および図１２に示す第１の実施形態の製造工程と同様に行うことができる。
その後、例えば配線層２００上に他の配線層を形成し、本実施形態に係る半導体装置３１０が得られる。
次に、本実施形態の効果を説明する。
配線１０２がエッチングに曝されることにより、配線１０２周囲にはエッチング生成物が生じる。これは、例えば銅配線である場合において特に顕著となる。配線１０２から発生したエッチング生成物がゲート電極２０周囲に付着した場合、トランジスタ１０の動作不良等の原因となる。
本実施形態によれば、ゲート絶縁膜２２および半導体層２４を全面エッチバックする工程において、配線１０２がエッチングに曝されない。このため、当該エッチバック工程において、配線１０２からエッチング生成物が生じることを抑制することができる。従って、トランジスタの動作不良等が生じることを防止して、半導体装置の信頼性を向上することができる。
また、本実施形態によれば、配線１０２は、配線１０２とは異なる材料からなる導電膜２６０を介して半導体層２４と接続している。このため、配線１０２を構成する材料である銅が半導体層２４中へ拡散することを抑制することができる。従って、トランジスタ特性の安定化を図ることができる。
また、本実施形態によれば、第１の実施形態と同様の効果を得ることができる。
図３７は、第７の実施形態に係る半導体装置３１２を示す断面図であって、第６の実施形態における図２６に対応している。
本実施形態に係る半導体装置３１２は、導電膜２６２を備えている。この点を除いて、本実施形態に係る半導体装置３１２は、第６の実施形態に係る半導体装置３１０と同様の構成を有する。
図３７に示すように、半導体装置３１２は、導電膜２６２を備えている。導電膜２６２は、配線１０４上に設けられている。このため、配線１０４は、導電膜２６２を介してゲート電極２０と接続することとなる。導電膜２６２は、配線１０４とは異なる材料により構成される。
導電膜２６２は、導電膜２６０と同一の工程により形成される。このため、導電膜２６２は、導電膜２６０と同様の材料により構成される。導電膜２６０および導電膜２６２は、例えばＴｉ、Ｔａ、Ｗ、Ａｌ、ＴｉＮ、ＴａＮまたはＷＮ、ＣｏまたはＷを含む化合物、もしくはこれらのいずれかにＣおよびＯの少なくとも１つを導入した材料等により構成される。導電膜２６０および導電膜２６２は、これらの材料により構成された単層であってもよく、二つ以上の層が積層したものであってもよい。導電膜２６０および導電膜２６２の膜厚は、例えば１０〜５０ｎｍである、
本実施形態では、導電膜２６０および導電膜２６２は、後述するように、絶縁膜２２６上に設けられた導電膜２７０をドライエッチング等によりパターニングすることにより形成される。
次に、本実施形態に係る半導体装置３１２の製造方法を説明する。図３８〜４３は、本実施形態に係る半導体装置３１２の製造方法を示す断面図である。
まず、配線層１００を形成する。次いで、配線層１００上に、絶縁膜２２４および絶縁膜２２６を形成する。これらの工程は、図２７に示す第６の実施形態の製造工程と同様に行うことができる。
次いで、配線１０２上および配線１０４上に位置する開口部２６５を絶縁膜２２４および絶縁膜２２６に形成する。開口部２６５の形成は、図２８および図２９に示す第６の実施形態の製造工程と同様に行うことができる。これにより、図３８（ａ）に示す構造が得られる。
次に、図３８（ｂ）に示すように、絶縁膜２２６上、および開口部２６５内に、導電膜２７０を形成する。導電膜２７０は、導電膜２６０および導電膜２６２を構成する材料により構成される。
次に、図３９（ａ）に示すように、レジスト膜２７２を形成する。レジスト膜２７２は、平面視で配線１０２と重なる領域、および平面視で配線１０４と重なる領域のそれぞれに、各領域上に設けられたレジスト膜２７２が互いに分離するように設けられる。レジスト膜２７２は、導電膜２７０上に設けられたレジスト膜を露光および現像することにより形成される。
次に、図３９（ｂ）に示すように、レジスト膜２７２をマスクとしたドライエッチング等により、導電膜２７０を選択的に除去する。これにより、配線１０２上に導電膜２６０が、配線１０４上に導電膜２６２が形成されることとなる。
次に、図４０（ａ）に示すように、レジスト膜２７２をアッシング等の方法により除去する。次に、図４０（ｂ）に示すように、絶縁膜２２６上に絶縁膜３０を形成する。絶縁膜３０は、導電膜２６０および導電膜２６２を覆うように形成される。
次に、図４１（ａ）に示すように、絶縁膜３０上に、レジスト膜２５０を形成する。次いで、レジスト膜２５０を露光および現像し、平面視で導電膜２６２上に位置する開口部２５２をレジスト膜２５０に形成する。なお、開口部２５２は、平面視で導電膜２６２の内側に位置するように設けられる。
次に、図４１（ｂ）に示すように、レジスト膜２５０をマスクとしたドライエッチング等により、絶縁膜３０のうち開口部２５２下に位置する部分を選択的に除去する。これにより、絶縁膜３０に開口部３２が形成される。このとき、開口部３２を介して、絶縁膜３０上に導電膜２６２が露出することとなる。
次に、図４２（ａ）に示すように、レジスト膜２５０をアッシング等の方法により除去する。
次に、図４２（ｂ）に示すように、絶縁膜３０上および開口部３２内に、ゲート電極２０を形成する。次いで、ゲート電極２０上に、絶縁膜４０を形成する。
次に、図４３（ａ）に示すように、絶縁膜３０、ゲート電極２０、および絶縁膜４０を、所定の形状にパターニングする。当該パターニング工程は、図３４および図３５に示す第６の実施形態の製造工程と同様に行うことができる。
次に、図４３（ｂ）に示すように、絶縁膜３０、ゲート電極２０、および絶縁膜４０の側面上に、ゲート絶縁膜２２および半導体層２４を形成する。この工程については、図９（ｂ）、図１０、および図１１（ａ）に示す第１の実施形態の製造工程と同様に行うことができる。
次に、拡散防止膜２２２および層間絶縁膜２２０を形成する。次いで、拡散防止膜２２２および層間絶縁膜２２０中に、各配線およびビアを形成する。これにより、配線層２００が得られる。これらの工程については、図１１（ｂ）、および図１２に示す第１の実施形態の製造工程と同様に行うことができる。
その後、例えば配線層２００上に他の配線層を形成し、本実施形態に係る半導体装置３１２が得られる。
本実施形態においても、第６の実施形態と同様の効果を得ることができる。
図４４は、第８の実施形態に係る半導体装置３１４を示す断面図であって、第１の実施形態における図１に対応している。図４５は、図４４に示す半導体装置３１４を示す平面図であって、第１の実施形態における図２に対応している。図４４は、図４５におけるＢ−Ｂ'断面を示している。図４５は、図４４におけるＡ−Ａ'平面を示している。
本実施形態に係る半導体装置３１４は、配線１０２およびビア２１２の構成を除いて、第１の実施形態に係る半導体装置３００と同様の構成を有する。
半導体装置３１４において、平面視で配線１０２の上面とビア２１２の底面が重なる領域は、ゲート電極２０の一辺を含まず、当該一辺と隣接する二辺の一部を含む。
本実施形態において、ゲート電極２０は長方形である。図４４および図４５に示すように、配線１０２の上面とビア２１２の底面が重なる領域は、ゲート電極２０の短辺を含まず、当該短辺に隣接する二つの長辺の一部を含んでいる。
本実施形態では、半導体層２４のうち、配線１０２の上面とビア２１２の底面が重なる領域に含まれるゲート電極２０の上記一部に隣接して設けられた部分が、チャネル領域５０として機能することとなる。
本実施形態では、配線１０２およびビア２１２とゲート電極２０との位置関係にズレが生じても、配線１０２の上面とビア２１２の底面が重なる領域が含む、ゲート電極２０の辺の長さは一定となる。この場合、チャネル領域５０のチャネル幅も一定に保たれることとなる。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、平面視で配線１０２の上面とビア２１２の底面が重なる領域は、ゲート電極２０の一辺を含まず、当該一辺と隣接する二辺の一部を含む。この場合、プロセス上の変動等により、配線１０２およびビア２１２とゲート電極２０との間の位置関係にズレが生じても、チャネル幅は一定に保たれる。このため、半導体素子ごとの特性にばらつきが生じることを抑制することができる。
図４６は、第９の実施形態に係る半導体装置３１６を示す断面図であって、第８の実施形態における図４４に対応している。また、図４７は、図４６に示す半導体装置３１６を示す平面図であって、第８の実施形態における図４５に対応している。図４５は、図４６におけるＢ−Ｂ'断面を示している。図４６は、図４５におけるＡ−Ａ'平面を示している。
本実施形態に係る半導体装置３１６は、ビア２１２の構成を除いて、第８の実施形態に係る半導体装置３１４と同様の構成を有する。
半導体装置３１６において、配線１０２の上面とビア２１２の底面が重なる領域に位置するゲート電極２０の二辺の延伸方向において、配線１０２の上面およびビア２１２の底面のうち一方は、平面視で他方の内側に位置する。
本実施形態において、ゲート電極２０は長方形である。図４６および図４７に示すように、本実施形態に係る半導体装置３１６では、ビア２１２の底面が、平面視で配線１０２の上面の内側に位置している。すなわち、ゲート電極２０の長辺の延伸方向において、ビア２１２の底面は、配線１０２の上面の内側に位置することとなる。
この場合、配線１０２の上面とビア２１２の底面との間の位置関係にズレが生じても、配線１０２の上面とビア２１２の底面が重なる領域の大きさは一定に保たれる。この場合、チャネル領域５０のチャネル幅も一定に保たれることとなる。
なお、本実施形態では、ゲート電極２０の長辺の延伸方向において、配線１０２の上面が、平面視でビア２１２の底面の内側に位置していてもよい。
本実施形態においても、第８の実施形態と同様の効果を得ることができる。
また、配線１０２の上面とビア２１２の底面が重なる領域に位置するゲート電極２０の二辺の延伸方向において、配線１０２の上面およびビア２１２の底面のうち一方は、平面視で他方の内側に位置する。この場合、プロセス上の変動等により、配線１０２の上面とビア２１２の底面との間の位置関係にズレが生じても、チャネル幅は一定に保たれる。このため、半導体素子ごとの特性にばらつきが生じることを抑制することができる。
図４８は、第１０の実施形態に係る半導体装置３１８を示す平面図であって、第１の実施形態における図２に対応している。
本実施形態に係る半導体装置３１８は、配線１０２およびビア２１２の構成を除いて、第１の実施形態に係る半導体装置３００と同様の構成を有する。
本実施形態に係る半導体装置３１８において、平面視で配線１０２の上面とビア２１２の底面が重なる領域は、ゲート電極２０の一辺の少なくとも一部を含み、かつ当該一辺と隣接する二辺を含まない。
本実施形態において、ゲート電極２０は長方形である。図４８に示すように、ゲート電極２０の短辺の延伸方向において、ビア２１２の底面は、ゲート電極２０の短辺よりも短い。このため、配線１０２の上面とビア２１２の底面が重なる領域は、ゲート電極２０の短辺の一部を含み、かつ二つの長辺を含まない。
本実施形態では、半導体層２４のうち、配線１０２の上面とビア２１２の底面が重なる領域に含まれるゲート電極２０の上記一部に隣接する部分が、チャネル領域５０として機能する。このため、配線１０２およびビア２１２とゲート電極２０との位置関係にズレが生じても、配線１０２の上面とビア２１２の底面が重なる領域が含む、ゲート電極２０の辺の長さは一定となる。この場合、チャネル領域５０のチャネル幅も一定に保たれることとなる。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、平面視で配線１０２の上面とビア２１２の底面が重なる領域は、ゲート電極２０の一辺の少なくとも一部を含み、かつ当該一辺と隣接する二辺を含まない。この場合、プロセス上の変動等により、配線１０２およびビア２１２とゲート電極２０との間の位置関係にズレが生じても、チャネル幅は一定に保たれる。このため、半導体素子ごとの特性にばらつきが生じることを抑制することができる。
図４９は、第１１の実施形態に係る半導体装置３２０を示す断面図であって、第１の実施形態における図１に対応している。また、図５０は、図４９に示す半導体装置３２０を示す平面図であって、第１の実施形態における図２に対応している。図４９は、図５０におけるＢ−Ｂ'断面を示している。図５０は、図４９におけるＡ−Ａ'平面を示している。
本実施形態に係る半導体装置３２０は、二つのトランジスタを用いてＣＭＯＳを構成している。この点を除いて、本実施形態に係る半導体装置３２０は、第１の実施形態に係る半導体装置３００と同様の構成を有する。
図４９に示すように、配線層１００中には、配線１０８およびビア１１８が設けられている。ビア１１８は、配線１０８下に設けられており、配線１０８と接続している。
配線１０８は、層間絶縁膜１２０内に埋め込まれている。また、配線１０８は、例えば配線１０２と同一の工程により形成される。このため、配線１０８は、配線１０２と同一の深さを有し、かつ同一の材料により構成される。
図４９に示すように、配線層２００中には、配線２０８およびビア２１８が設けられている。ビア２１８は、配線２０８下に設けられており、配線２０８と接続している。
配線２０８は、層間絶縁膜２２０内に埋め込まれている。また、配線２０８は、例えば配線２０２と同一の工程により形成される。このため、配線２０８は、配線２０２と同一の深さを有し、かつ同一の材料により構成される。
また、図４９に示すように、配線２０８およびビア２１８を埋め込むための溝または孔の側壁には、バリアメタル膜２３８が形成されていてもよい。バリアメタル膜２３８は、例えばバリアメタル膜２３２と同様の材料および構成を有している。
図５０に示すビア２１８は、ビア２１８の底面を示している。また、図５０に示す配線１０８は、配線１０８の上面を示している。図５０に示すように、配線１０８の上面とビア２１８の底面は、平面視で重なっている。また、半導体層２４の一部は、配線１０８の上面とビア２１８の底面とが重なる領域に位置する。
図４９に示すように、ゲート電極２０と配線１０８との間には絶縁膜３０が設けられている。このため、ゲート電極２０は、配線１０８と接続していない。また、ゲート電極２０とビア２１８との間には、絶縁膜４０が設けられている。このため、ゲート電極２０は、ビア２１８と接続していない。
半導体層２４は、配線１０８およびビア２１８と接続している。半導体層２４のうち、配線１０２およびビア２１２と接続する部分は、第１導電型を有している。また、半導体層２４のうち、配線１０８およびビア２１８と接続する部分は、当該第１導電型とは異なる第２導電型を有する。半導体層２４を構成する材料を選択することにより、半導体層２４の導電型を設計することができる。ここで、第１導電型および第２導電型とは、Ｐ型およびＮ型のいずれかを意味する。
本実施形態においては、例えば半導体層２４の材料を作り分けることにより、半導体層２４の各部分における導電型を制御する。半導体層２４のうち第１導電型を有する部分または第２導電型を有する部分の一方を形成する際に、他方を形成する領域をマスクにより保護することで、半導体層２４の材料を作り分けることができる。
本実施形態において、配線１０８、配線２０８、ゲート電極２０、ゲート絶縁膜２２、および半導体層２４は、トランジスタ１２を構成する。
半導体層２４のうち、配線１０８の上面とビア２１８の底面とが重なる領域に位置する部分において、チャネル領域５２が形成される。また、ビア２１８を介して半導体層２４と接続する配線２０８、および半導体層２４と接続する配線１０８が、ソース・ドレイン電極として機能する。絶縁膜３０および絶縁膜４０は、ゲート電極２０とソース・ドレイン電極との間の距離を規定するサイドウォールとしての機能を有する。
本実施形態において、トランジスタ１２を構成する半導体層２４は、上述のように、第２導電型を有する。このため、トランジスタ１２は、第２導電型のトランジスタとなる。一方、トランジスタ１０を構成する半導体層２４は、第１導電型を有する。すなわち、トランジスタ１０は、第１導電型のトランジスタとなる。このため、トランジスタ１０およびトランジスタ１２により、ＣＭＯＳが構成されることとなる。
本実施形態では、トランジスタ１０のソース・ドレイン電極と、トランジスタ１２のソース・ドレイン電極と、を接続することにより、インバータとして動作させることが可能となる。
図４９に示すように、本実施形態では、第２の実施形態と同様、配線層２００に設けられた配線２０４を介してゲート電極２０へゲート電圧を印加している。なお、本実施形態では、第１の実施形態と同様、配線１０４を介してゲート電極２０へゲート電圧を印加する構成を有していてもよい。
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、多層配線層中にＣＭＯＳを備える半導体装置を提供することが可能となる。
図５１は、第１２の実施形態に係る半導体装置３２２を示す断面図である。
本実施形態に係る半導体装置３２２は、配線層１００および配線層２００により構成される、機能層４００および機能層５００を備えている。基板６０上に設けられた多層配線層のうち、機能層４００を構成する配線層１００および配線層２００には、トランジスタ１４（１０）が設けられている。また、機能層５００を構成する配線層１００および配線層２００には、トランジスタ１５（１０）が設けられている。また、トランジスタ１４とトランジスタ１５とは、互いに異なる特性を有する。
本明細書中において、機能層とは、多層配線層中における、特定の機能を有する素子が集まっている特定の領域を指す。このとき、特定の領域には、特定の機能を有する回路や素子のみが形成されていることが好ましい。特定の領域とは、基板平面と水平な面方向、および配線層の積層方向の両方により特定される領域を意味する。
なお、本実施形態における機能層４００および機能層５００は、それぞれ第１ないし第１０の実施形態のいずれかに開示される配線層１００および配線層２００からなる。本明細書において、機能層４００に設けられるトランジスタ１０をトランジスタ１４とし、機能層５００に設けられるトランジスタ１０をトランジスタ１５とする。
図５１に示すように、本実施形態に係る半導体装置３２２において、機能層５００は、機能層４００上に積層されている。この場合、機能層５００が有する配線層１００は、機能層４００が有する配線層２００上に位置することとなる。
なお、機能層４００と機能層５００は、多層配線層中のいずれの部分を構成してもよく、例えば互いに離間していてもよい。
図５１に示すように、本実施形態における機能層４００を構成する配線層１００および配線層２００は、例えば第２の実施形態に係る配線層１００および配線層２００と同様の構成を有する。すなわち、機能層４００において、ゲート電極２０には、配線層２００に設けられた配線２０６を介してゲート電圧が印加される。
また、本実施形態における機能層５００を構成する配線層１００および配線層２００は、例えば第１の実施形態に係る配線層１００および配線層２００と同様の構成を有する。すなわち、機能層５００において、ゲート電極２０には、配線層１００に設けられた配線１０６を介してゲート電圧が印加される。
図５１に示すように、機能層５００の配線１０６と、機能層４００の配線２０６は、機能層５００のビア１１６を介して接続している。このため、トランジスタ１４のゲート電極２０とトランジスタ１５のゲート電極２０は、互いに接続することとなる。
また、図５１に示すように、機能層４００の配線２０２と、機能層５００の配線１０２は、機能層５００のビア１１２を介して接続している。このため、トランジスタ１４のソース・ドレイン電極の一方と、トランジスタ１５のソース・ドレイン電極の一方は、互いに接続することとなる。
トランジスタ１４とトランジスタ１５は、互いに異なる特性を有している。ここで、異なる特性とは、例えばトランジスタの導電型、またはしきい値電圧を指す。
トランジスタの導電型は、半導体層２４を構成する材料を選択することにより、設計することができる。また、トランジスタのしきい値電圧は、例えばゲート電極２０の材料を選択することにより設計することができる。
本実施形態において、トランジスタ１４は、例えば第１導電型を有する。また、トランジスタ１５は、例えば第１導電型とは異なる第２導電型を有する。なお、ここで、第１導電型および第２導電型とは、Ｐ型およびＮ型のいずれかを意味する。
また、トランジスタ１４とトランジスタ１５は、互いにソース・ドレイン電極により接続されている。さらに、トランジスタ１４とトランジスタ１５のゲート電極２０は、互いに接続している。このため、半導体装置３２２は、トランジスタ１４およびトランジスタ１５により構成されるインバータを備えることとなる。
図５２は、図５１に示す半導体装置３２２が有するＣＭＯＳインバータ回路を示す回路図である。ここでは、トランジスタ１４をＰ型トランジスタとし、トランジスタ１５をＮ型トランジスタとしている。
図５２に示すように、トランジスタ１４およびトランジスタ１５のゲート電極２０を入力端子に接続し、ドレイン電極を出力端子に接続している。このとき、トランジスタ１４においては配線２０２がドレイン電極となり、トランジスタ１５においては配線１０２がドレイン電極となる。また、トランジスタ１４のソース電極が接地され、トランジスタ１５のソース電極が電源と接続している。このとき、トランジスタ１４の配線１０２がソース電極となり、トランジスタ１５の配線２０２がソース電極となる。
このように回路を設計することで、本実施形態に係る半導体装置３２２をインバータとして動作させることが可能となる。
図５３は、図５１に示す半導体装置３２２の第１変形例を示す断面図である。半導体装置３２２は、本変形例に係る配線層１００および配線層２００の構造を有していてもよい。
後述するように、本変形例に係る半導体装置３２２では、配線４２０、配線４３０、半導体層４２４、およびゲート絶縁膜４２２により、トランジスタ１０が構成される。
図５３に示すように、本変形例に係る半導体装置３２２では、配線層１００中に埋め込まれた配線４２０によりゲート電極が構成される。配線４２０は、例えば配線１０２と同様の材料により構成される。
配線４２０を埋め込むための溝の側壁には、バリアメタル膜４２１が形成されている。バリアメタル膜４２１は、例えばバリアメタル膜２３２と同様の材料により構成される。
また、配線４２０上には、拡散防止膜２２２と同一層に配置されたゲート絶縁膜４２２が形成されている。ゲート絶縁膜４２２は、例えば拡散防止膜２２２よりも薄い。ゲート絶縁膜４２２は、例えば拡散防止膜２２２のうち配線４２０と重なる領域、およびその周囲の上面に凹部を形成することにより形成される。
また、ゲート絶縁膜４２２およびその周囲に位置する拡散防止膜２２２上には、半導体層４２４が形成されている。半導体層４２４は、例えば半導体層２４と同様の材料により構成される。また、半導体層４２４は、例えばポリシリコン層またはアモルファスシリコン層であってもよい。
半導体層４２４には、ソースおよびドレインが設けられている。半導体膜４２４が酸化物半導体層である場合、ソースおよびドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体膜４２４がポリシリコン層やアモルファスシリコン層である場合、ソースおよびドレインは不純物を導入することにより形成される。半導体層４２４のうち、ソースおよびドレインに挟まれている領域が、チャネル領域となる。
また、配線層２００には、二つの配線４３０が形成されている。二つの配線４３０は、それぞれビア４３１を介して半導体層４２４のソース／ドレインに接続している。すなわち、二つの配線４３０により、ソース・ドレイン電極が構成されることとなる。配線４３０は、例えば配線２０２と同様の材料により構成される。
配線４３０およびビア４３１を埋め込むための溝または孔の側壁には、バリアメタル膜４３２が形成されている。バリアメタル膜４３２は、例えばバリアメタル膜２３２と同様の材料により構成される。
半導体層４２４上には、ハードマスク膜４２８が設けられている。ハードマスク膜４２８は、半導体膜４２４をエッチングにより選択的に残す際に用いられる。ハードマスク膜４２８は、半導体膜４２４に対してエッチング選択比が取れる材料であればよい。配線４３０は、ハードマスク膜４２８を貫通して、半導体層４２４と接続する。
図５３に示すように、各機能層は、例えばそれぞれ複数のトランジスタを有していてもよい。同一の機能層に設けられた複数のトランジスタそれぞれが有するゲート電極は、互いに同一の工程により形成される。このため、各ゲート電極は、同一の材料により構成されることとなる。また、同一の機能層に設けられた複数のトランジスタそれぞれが有する半導体層４２４は、互いに同一の工程により形成される。このため、各半導体層４２４は、同一の材料により構成されることとなる。
従って、同一の機能層に設けられたトランジスタは、同一の特性を有する。
本変形例においても、トランジスタ１４は、例えば第１導電型を有する。また、トランジスタ１５は、例えば第１導電型とは異なる第２導電型を有する。なお、ここで、第１導電型および第２導電型とは、Ｐ型およびＮ型のいずれかを意味する。
このため、トランジスタ１４とトランジスタ１５において、ソース・ドレイン電極の一方を互いに接続し、かつゲート電極を互いに接続することにより、インバータとしての動作を行うことができる。
図５４は、図５１に示す半導体装置３２２の第２変形例を示す断面図である。半導体装置３２２は、本変形例に係る配線層１００および配線層２００の構造を有していてもよい。
本変形例に係る半導体装置３２２は、ゲート電極およびゲート絶縁膜の構成を除いて、第１変形例に係る半導体装置３２２と同様の構成を有する。
図５４に示すように、本変形例に係る半導体装置３２２において、ゲート電極４４０は、配線４２０上に設けられており、配線４２０と接続している。ゲート電極４４０は、配線４２０とは別工程で形成されている。ゲート電極４４０は、例えばゲート電極２０と同様の材料により構成することができる。
ゲート電極４４０上には、ゲート絶縁膜４２２が設けられている。ゲート絶縁膜４２２は、拡散防止膜２２２とは別工程で形成されている。ゲート絶縁膜４２２は、例えばゲート絶縁膜２２と同様の材料により構成される。
次に、本実施形態の効果を説明する。
互いに特性の異なる二つのトランジスタを形成する場合、各トランジスタは、それぞれ別工程により形成される必要がある。このため、互いに特性の異なる二つのトランジスタを同一配線層内に設ける場合、一方のトランジスタを形成する際に、例えばハードマスクを形成して他方のトランジスタを保護する必要がある。すなわち、二つのトランジスタを作り分けるための工程を追加する必要がある。この場合、半導体装置の製造は、煩雑となってしまう。
また、この場合、二つのトランジスタを作り分ける工程において発生する目ズレ等を考慮してトランジスタを設計する必要がある。このため、同一配線層内におけるトランジスタの面内密度は制限されてしまう。
本実施形態によれば、半導体装置３２２は、互いに異なる特性を有するトランジスタ１４およびトランジスタ１５を備えている。また、トランジスタ１５は、トランジスタ１４が設けられる機能層４００とは異なる機能層５００に形成される。すなわち、トランジスタ１４とトランジスタ１５は、互いに異なる配線層に設けられることとなる。この場合、トランジスタ１４とトランジスタ１５を作り分けるための工程は不要となる。
従って、互いに異なる特性を有する二つのトランジスタを備える半導体装置を、容易に製造することが可能となる。
また、互いに異なる特性を有する二つのトランジスタを備える半導体装置において、トランジスタの面内密度を向上させることが可能となる。
互いに特性の異なる二つのトランジスタを同一配線層内に設ける場合、一方のトランジスタを形成する際に、例えばハードマスクを形成して他方のトランジスタを保護する。この場合、ハードマスクをドライエッチング等により除去する必要がある。これにより、配線層にダメージが生じてしまう。
本実施形態によれば、上述のように、トランジスタ１４とトランジスタ１５を作り分けるための工程は不要となる。従って、配線層にダメージが生じてしまうことを抑制することができる。
図５５は、第１３の実施形態に係る半導体装置３２４を示す回路図である。
本実施形態に係る半導体装置３２４は、配線層１００および配線層２００により構成される機能層６００を備えている。基板６０上に設けられた多層配線層のうち、機能層６００を構成する配線層２００には、アクセストランジスタとして機能するトランジスタ１６（１０）が設けられている。この点を除いて、本実施形態に係る半導体装置３２４は、第１２の実施形態に係る半導体装置３２２と同様の構成を有する。
なお、本実施形態における機能層６００は、第１ないし第１０の実施形態のいずれかに開示される配線層１００および配線層２００からなる。本明細書において、機能層６００に設けられるトランジスタ１０をトランジスタ１６とする。
図５５に示すように、本実施形態に係る半導体装置３２４は、二つのインバータおよび二つのアクセストランジスタにより構成される、６トランジスタ型のＳＲＡＭセルを備えている。
インバータは、第１２の実施形態に係る半導体装置３２２が有するトランジスタ１４およびトランジスタ１５により構成されるＣＭＯＳインバータである。当該インバータは、例えば図５１に示される構造を有する。また、アクセストランジスタは、トランジスタ１６により構成される。
図５５に示すように、本実施形態に係る半導体装置３２４は、機能層６００、機能層４００、および機能層５００をこの順に積層して構成される。
機能層４００は、ＰＭＯＳ層を構成する。この場合、機能層４００に設けられているトランジスタ１４は、Ｐ型トランジスタである。機能層４００は、一つのＳＲＡＭセルにつき、トランジスタ１４を二つずつ有する。
機能層５００は、ＮＭＯＳ層を構成する。この場合、機能層５００に設けられているトランジスタ１５は、Ｎ型トランジスタである。機能層５００は、一つのＳＲＡＭセルにつき、トランジスタ１５を二つずつ有する。
図５５に示すように、機能層６００は、アクセストランジスタ層を構成している。また、機能層６００は、一つのＳＲＡＭセルにつき、アクセストランジスタとして機能するトランジスタ１６を二つずつ有する。
二つのアクセストランジスタ１６のゲート電極は、共通のワード線（ＷＬ）に接続している。また、二つのアクセストランジスタ１６において、ソース・ドレイン電極の一方はそれぞれ異なるビット線（ＢＬ）に接続し、他方はインバータ回路と接続している。
本実施形態においても、第１２の実施形態と同様の効果を得ることができる。
アクセストランジスタを構成するトランジスタ１６と、インバータを構成するトランジスタ１４は、互いに機能が異なる。このため、トランジスタ１６と、トランジスタ１４およびトランジスタ１５は、別工程により形成される必要がある。このため、同一配線層内にトランジスタ１６と、トランジスタ１４またはトランジスタ１５とを形成する場合、これらを作り分けるための工程を追加する必要がある。
これに対し、本実施形態によれば、アクセストランジスタを構成するトランジスタ１６を、インバータを構成するトランジスタ１４およびトランジスタ１５が設けられた配線層とは異なる配線層に形成している。このため、互いに機能が異なるトランジスタ１６と、トランジスタ１４およびトランジスタ１５と、を作り分ける工程は不要となる。従って、半導体装置の製造が容易となる。
図５６は、第１４の実施形態に係る半導体装置３２６を示す回路図である。
本実施形態に係る半導体装置３２６は、機能層７００を備えている。機能層７００は、容量層を構成しており、容量素子７１０を有している。容量素子７１０は、機能層６００に設けられたトランジスタ１６のソース・ドレイン電極の一方に接続し、ＤＲＡＭセルを構成する。
なお、機能層６００は、第１３の実施形態と同様の構成とすることができる。
機能層６００は、アレイ状に配列された複数のトランジスタ１６を備えている。また、機能層７００は、複数の容量素子７１０を有している。複数の容量素子７１０は、それぞれ異なるトランジスタ１６と接続し、ＤＲＡＭセルアレイを構成する。
本実施形態では、例えば機能層６００に設けられる複数のトランジスタ１６のうちの一部がＤＲＡＭセルを構成し、他の一部が第１３の実施形態に係るＳＲＡＭセルを構成する。
図５６に示すように、容量素子７１０は、プレート線（ＰＬ）に接続している。また、アクセストランジスタとして機能するトランジスタ１６のゲート電極は、ワード線に接続している。さらに、トランジスタ１６のソース・ドレイン電極の一方はビット線（ＢＬ）に接続し、他方は容量素子７１０に接続している。
本実施形態によれば、ＤＲＡＭセルとＳＲＡＭセルは、いずれも同一の配線層に設けられたトランジスタ１６をアクセストランジスタとして用いる。この場合、ＤＲＡＭセルのアクセストランジスタとＳＲＡＭセルのアクセストランジスタを、同一の工程により形成することが可能となる。従って、半導体装置の製造を容易とすることができる。
図５７は、第１５の実施形態に係る半導体装置３２８を示す回路図である。
本実施形態に係る半導体装置３２８は、機能層８００を備えている。機能層８００は、抵抗変化素子層を構成しており、抵抗変化素子８１０を有している。抵抗変化素子８１０は、機能層６００に設けられたトランジスタ１６のソース・ドレイン電極の一方に接続し、抵抗変化素子セルを構成する。
なお、機能層６００は、第１３の実施形態と同様の構成とすることができる。
機能層６００は、アレイ状に配列された複数のトランジスタ１６を備えている。また、機能層８００は、複数の抵抗変化素子８１０を有している。複数の抵抗変化素子８１０は、それぞれ異なるトランジスタ１６と接続し、抵抗変化素子セルアレイを構成している。
本実施形態では、例えば機能層６００に設けられる複数のトランジスタ１６のうちの一部が抵抗変化素子セルを構成し、他の一部が第１３の実施形態に係るＳＲＡＭセルを構成する。さらに、例えば抵抗変化素子セルおよびＳＲＡＭセルを構成しない一部が、第１４の実施形態に係るＤＲＡＭセルを構成する。この場合、容量素子７１０を有する機能層７００と、抵抗変化素子８１０を有する機能層８００は、例えば同一の配線層により構成される。
図５７に示すように、抵抗変化素子８１０は、プレート線（ＰＬ）に接続している。また、アクセストランジスタとして機能するトランジスタ１６のゲート電極は、ワード線に接続している。さらに、トランジスタ１６のソース・ドレイン電極の一方はビット線（ＢＬ）に接続し、他方は抵抗変化素子８１０に接続している。
本実施形態によれば、抵抗変化素子セルとＳＲＡＭセルおよびＤＲＡＭセルは、いずれも同一の配線層に設けられたトランジスタ１６をアクセストランジスタとして用いる。この場合、抵抗変化素子セルのアクセストランジスタ、ＳＲＡＭセルのアクセストランジスタ、およびＤＲＡＭセルのアクセストランジスタを、同一の工程により形成することが可能となる。従って、半導体装置の製造を容易とすることができる。
図５８は、第１６の実施形態に係る半導体装置３３０を示す断面図である。図５９は、図５８に示す半導体装置３３０を示す平面図である。
本実施形態に係る半導体装置３３０は、機能層９００を備えている。機能層９００はＮＡＮＤ型Ｆｌａｓｈメモリ層を構成している。機能層９００は、第１ないし第１１いずれかの実施形態における配線層２００を多数積層した構造を有する。本実施形態において、機能層９００を構成する配線層２００は、後述するようにフローティングゲート膜２１を有するメモリ素子１８を備える。
図５８に示すように、機能層９００は、配線層２００を多数積層した構造を有する。本実施形態において、機能層９００は、例えば配線層２００を４段積層してなる。機能層９００のうち最下層に位置する配線層２００以外の各配線層２００に設けられている半導体層２４は、下層に位置する配線２０２と接続する。また、機能層９００のうち最下層に位置する配線層２００に設けられた半導体層２４は、ビット線（ＢＬ）と接続する。
機能層９００のうち最上層に位置する配線層２００に設けられた配線２０２は、プレート線（ＰＬ）と接続する。また、各配線層２００に設けられたゲート電極２０は、それぞれワード線（ＷＬ）を構成する。
本実施形態において、機能層９００を構成する配線層２００は、メモリ素子１８を有する。
メモリ素子１８は、絶縁膜２３およびフローティングゲート膜２１を有している。絶縁膜２３は、ゲート電極２０の側面上に設けられている。フローティングゲート膜２１は、絶縁膜２３を介してゲート電極２０の側面上に設けられている。ゲート絶縁膜２２は、絶縁膜２３およびフローティングゲート膜２１を介して、ゲート電極２０の側面上に設けられる。フローティングゲート膜２１は、絶縁膜３０により、下層に位置する配線２０２と電気的に分離される。また、フローティングゲート膜２１は、絶縁膜４０によりビア２１２と電気的に分離される。なお、ゲート電極２０は、Ｆｌａｓｈメモリのコントロールゲート膜として機能する。
また、本実施形態では、隣接する二つの配線層２００それぞれに設けられた配線２０２が、ソース・ドレイン電極を構成する。当該ソース・ドレイン電極、ならびに配線層２００の積層方向において当該ソース・ドレイン電極を構成する二つの配線２０２の間に位置するゲート電極２０、絶縁膜２３、フローティングゲート膜２１、ゲート絶縁膜２２、および半導体層２４により、メモリ素子１８が構成される。
これらの点を除いて、メモリ素子１８は、第１の実施形態におけるトランジスタ１０と同様の構成を有する。
図５８に示すように、配線層２００の積層方向において隣接する二つのメモリ素子１８は、互いにソース・ドレイン電極を介して接続することとなる。配線層２００の積層方向に配列され、かつソース・ドレイン電極を介して互いに直列に接続された複数のメモリ素子１８により、ＦｌａｓｈメモリのＮＡＮＤチェインが構成されることとなる。
図５９に示すように、各配線層２００において、ゲート電極２０は、図中Ｙ方向（図５９中の上下方向）に延伸している。また、ゲート電極２０上には、絶縁膜４０を介して、互いに分離した複数の配線２０２（図示せず）および複数のビア２１２が設けられている。このとき、ゲート絶縁膜２２を介してゲート電極２０の側面上に設けられた半導体層２４には、互いに分離した複数のビア２１２に対応して、互いに分離した複数のチャネル領域５０が形成される。これにより、同一配線層２００内において、図中Ｙ方向に配列された複数のメモリ素子１８が形成されることとなる。
さらに、ゲート電極２０、絶縁膜２３、フローティングゲート２１、ゲート絶縁膜２２、半導体層２４、および当該ゲート電極２０上に設けられた複数の配線２０２は、図中Ｘ方向（図５９中の左右方向）において、互いに分離するように複数配列されている。
従って、各配線層２００は、同一配線層内に、アレイ状に配列された複数のメモリ素子１８を有することとなる。
同一配線内にアレイ状に配列された複数のメモリ素子１８は、それぞれ異なるＮＡＮＤ型Ｆｌａｓｈメモリを構成する。このため、機能層９００に設けられる複数のメモリ素子１８により、Ｆｌａｓｈメモリアレイが構成されることとなる。
なお、本実施形態においては、フローティングゲート２１の代わりに、ＳｉＮ等により構成されるトラップ膜、ナノクリスタル等の微結晶により構成される電荷保持膜、またはその他の電荷を保持する機能を有する膜が設けられていてもよい。
本実施形態によれば、多層配線層中にＮＡＮＤ型Ｆｌａｓｈメモリを形成することができる。
また、本実施形態によれば、多層配線層の積層方向において積層された複数のメモリ素子１８により、ＮＡＮＤ型Ｆｌａｓｈメモリが構成される。このため、Ｆｌａｓｈメモリの搭載面積を縮小することが可能となる。従って、半導体装置に設けられる半導体素子の高密度化を図ることができる。
図６０は、第１７の実施形態に係る半導体装置３３２を示す断面図である。図６１は、図６０に示す半導体装置３３２を示す回路図である。
本実施形態に係る半導体装置３３２は、機能層９５０を備えている。機能層９５０は、ＮＯＲ型Ｆｌａｓｈメモリを構成している。機能層９５０は、第１ないし第１１いずれかの実施形態における配線層１００および配線層２００を有する。本実施形態において、機能層９５０を構成する配線層２００は、後述するようにフローティングゲート膜２１を有するメモリ素子１９を備える。
図６０に示すように、機能層９５０は、配線層１００、および配線層１００上に設けられた配線層２００により構成される。
本実施形態において、機能層９５０を構成する配線層２００は、メモリ素子１９を有する。
メモリ素子１９は、絶縁膜２３およびフローティングゲート膜２１を有している。絶縁膜２３は、ゲート電極２０の側面上に設けられている。フローティングゲート膜２１は、絶縁膜２３を介してゲート電極２０の側面上に設けられている。ゲート絶縁膜２２は、絶縁膜２３およびフローティングゲート膜２１を介して、ゲート電極２０の側面上に設けられる。フローティングゲート膜２１は、絶縁膜３０により配線１０２と電気的に分離される。また、フローティングゲート膜２１は、絶縁膜４０によりビア２１２と電気的に分離される。なお、ゲート電極２０は、Ｆｌａｓｈメモリのコントロールゲート膜として機能する。これらの点を除いて、メモリ素子１９は、第１の実施形態におけるトランジスタ１０と同様の構成を有する。
本実施形態において、機能層９５０を構成する配線層１００は、拡散防止膜１２２上に設けられたビット線（ＢＬ）を有している。メモリ素子１９を構成する配線１０２は、ビット線（ＢＬ）上に設けられており、ビット線（ＢＬ）と接続している。
配線層２００上には、プレート線（ＰＬ）が設けられている。メモリ素子１９を構成する配線２０２は、プレート線（ＰＬ）と接続している。
メモリ素子１９を構成するゲート電極２０は、それぞれワード線（ＷＬ）を構成する。
図６１に示すように、機能層９５０は、図６１中のＸ方向およびＹ方向にアレイ状に配列された複数のメモリ素子１９を備えている。図６１中のＸ方向に配列された複数のメモリ素子１９は、互いに並列となるよう、共通のビット線（ＢＬ）に接続されている。このように、共通のビット線（ＢＬ）に接続された複数のメモリ素子１９により、ＮＯＲ型Ｆｌａｓｈメモリが形成されることとなる。
本実施形態によれば、多層配線層中に、ＮＯＲ型Ｆｌａｓｈメモリを形成することができる。
図６２は、第１８の実施形態に係る半導体装置３３４を示す断面模式図である。
本実施形態に係る半導体装置３３４は、基板上に多層配線層を形成してなる。また、多層配線層は、互いに異なる配線層に設けられた、互いに異なる機能を有するデバイスを備えている。これにより、三次元ＬＳＩ構造が実現される。以下、当該三次元ＬＳＩ構造について詳細に説明する。
図６２に示すように、多層配線層は、互いに異なる複数の配線層それぞれに設けられたトランジスタを備えている。各配線層に設けられたトランジスタは、それぞれ各配線層により実現される機能に基づいて決定される特性を有する。トランジスタの特性とは、例えば導電型やしきい値電圧等である。
本実施形態において、多層配線層のうち一の層には、互いに同一の特性を有する複数のトランジスタが設けられている。また、多層配線層のうち上記一の層と異なる他の層には、上記一の層に設けられたトランジスタとは異なる特性を有し、かつ互いに同一の特性を有する複数のトランジスタが設けられている。
このように、一つの層内ではトランジスタの作り分けは行わず、異なる層の間においてトランジスタの作り分けを行う形態をとることにより、作り分けに伴って配線層内レイアウトが煩雑となることを抑制することができる。また、作り分けに伴ってトランジスタ素子の特性劣化が生じることを抑制することもできる。
多層配線層を構成する複数の配線層のうちの一部は、例えばロジック回路としての機能を有している。また、多層配線層を構成する複数の配線層のうちの他の一部は、例えば記憶回路としての機能を有している。本実施形態に係る半導体装置３３４は、例えば基板上に第１記憶回路、ロジック回路、第２記憶回路、ならびに電源系およびＩ／Ｏ回路を順に積層してなる多層配線構造を有する。
本実施形態において、基板は、例えば絶縁性基板、または半導体基板により構成することができる。絶縁性基板は、例えばガラス基板、または樹脂基板等である。
図６２に示すように、ロジック回路および記憶回路は、複数のトランジスタ層を積層して構成されている。ロジック回路および記憶回路を構成する複数のトランジスタ層は、しきい値電圧または導電型が互いに異なるトランジスタによりそれぞれ構成されている。本実施形態における半導体装置３３４を構成する各トランジスタ層は、第１ないし第１０いずれかの実施形態に係る配線層１００および配線層２００により構成される。
本実施形態に係る半導体装置３３４において、ロジック回路は、例えばＭＶｔ−ＰＭＯＳトランジスタ層、ＭＶｔ−ＮＭＯＳトランジスタ層、ＬＶｔ−ＰＭＯＳトランジスタ層、およびＬＶｔ−ＮＭＯＳトランジスタ層を順に積層して構成されている。
本実施形態におけるトランジスタ層は、ＬＶｔ、ＭＶｔ、ＨＶｔの順にしきい値電圧が高くなる。各しきい値電圧の値は、例えばＬＶｔが０．３Ｖ程度、ＭＶｔが０．４Ｖ程度、ＨＶｔが０．５Ｖ程度である。
本実施形態に係る半導体装置３３４において、第１記憶回路は、例えばアクセストランジスタ層、ＨＶｔ−ＰＭＯＳトランジスタ層、およびＨＶｔ−ＮＭＯＳトランジスタ層を順に積層してなる積層構造を含んでいる。アクセストランジスタ層は、例えばＨＶｔ−ＮＭＯＳトランジスタ層により構成される。
第１記憶回路は、ＳＲＡＭセルを備えている。ＳＲＡＭセルは、アクセストランジスタ層に設けられたアクセストランジスタ、およびアクセストランジスタ層上に設けられたインバータを用いて、第１３の実施形態と同様に形成される
また、第１記憶回路は、アクセストランジスタ層下に設けられた容量層を備えている。アクセストランジスタ層に設けられたアクセストランジスタ、および当該容量層を用いて、第１４の実施形態と同様に、ＤＲＡＭセルが形成される。
また、第１記憶回路は、アクセストランジスタ層下に設けられた抵抗変化素子層を備えている。アクセストランジスタ層に設けられたアクセストランジスタ、および当該抵抗変化素子層を用いて、第１５の実施形態と同様に、抵抗変化素子セルが形成される。
図６２に示すように、第１記憶回路は、受動素子を含んでいる。受動素子は、例えば抵抗素子等である。また、受動素子は、例えばアクセストランジスタ層の下層に位置する。
第２記憶回路は、Ｆｌａｓｈメモリ層により構成される。Ｆｌａｓｈメモリ層は、第１６の実施形態、または第１７の実施形態におけるＦｌａｓｈメモリを有する。
第２記憶回路上には、電源系配線およびＩ／Ｏ回路が形成されている。電源系配線は、外部から供給される電源電位およびＧＮＤ電位を、各回路に供給している。
なお、本実施形態に係る半導体装置３３４を構成する各配線層は、図６２に示す順に積層されていてもよく、図６２とは異なる順に積層されていてもよい。
次に、本実施形態の効果を説明する。
互いに特性の異なる複数のトランジスタを形成する場合、各トランジスタは、それぞれ別工程により形成される必要がある。このため、互いに特性の異なる複数のトランジスタを同一配線層内に設ける場合、一方のトランジスタを形成する際に、例えばハードマスクを形成して他方のトランジスタを保護する必要がある。すなわち、複数のトランジスタを作り分けるための工程を追加する必要がある。この場合、半導体装置の製造は、煩雑となってしまう。
本実施形態によれば、異なる特性を有する複数のトランジスタを、異なる配線層にそれぞれ設けている。これにより、互いに異なる配線層に設けられ、かつ互いに異なる機能を有する複数のデバイスを備えた三次元ＬＳＩ構造を実現している。この場合、異なる特性を有する複数のトランジスタを形成するための作り分け工程を追加する必要がない。従って、互いに異なる機能を有する複数のデバイスを備えた半導体装置の製造を容易とすることができる。
また、本実施形態によれば、半導体層をチャネルとして各配線層中にトランジスタを形成している。このため、絶縁性基板や半導体基板等、基板の種類を任意に選択することが可能となる。これにより、半導体装置の低コスト化を図ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０、１２、１４、１５、１６、７０、７２ トランジスタ
１８、１９ メモリ素子
２０、４４０ ゲート電極
２１ フローティングゲート膜
２２、４２２ ゲート絶縁膜
２４、４２４ 半導体層
２３、２６、３０、４０、２２４、２２６ 絶縁膜
３２、３８、２５２、２５８、２６４、２６５、２６６ 開口部
３４、４４ 下層絶縁膜
３６、４６ 上層絶縁膜
５０、５２ チャネル領域
６０ 基板
６２ 素子分離膜
７４ 受動素子
８０ ローカル配線層
８２ グローバル配線層
９０、１２０、２２０ 層間絶縁膜
９２、１１２、１１４、１１６、１１８、２１２、２１４、２１６、２１８、４３１ ビア
９４、１０２、１０４、１０６、１０８、２０２、２０４、２０６、２０８、４２０、４３０ 配線
１００、２００ 配線層
１２２、２２２ 拡散防止膜
２３２、２３４、２３６、２３８、４２１、４３２ バリアメタル膜
２５０、２５４、２５６、２７２ レジスト膜
２６０、２６２、２７０ 導電膜
３００、３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６、３１８、３２０、３２２、３２４、３２６、３２８、３３０、３３２、３３４ 半導体装置
４００、５００、６００、７００、８００、９００、９５０ 機能層
４２８ ハードマスク膜
７１０ 容量素子
８１０ 抵抗変化素子

Claims (7)

  1. 第１配線層に設けられた第１配線と、
    前記第１配線層上に積層された第２配線層に設けられた第２配線と、
    前記第１配線層と前記第２配線層の積層方向において前記第１配線と前記第２配線の間に位置し、かつ前記第１配線および前記第２配線と接続していないゲート電極と、
    前記ゲート電極の側面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲート電極の側面上に設けられ、かつ前記第１配線および前記第２配線と接続する半導体層と、
    を備え、
    前記第２配線下に設けられ、前記第２配線と接続するビアを備え、
    前記ゲート電極と前記第１配線との間に設けられた第２絶縁膜と、
    前記ゲート電極と前記ビアとの間に設けられた第３絶縁膜と、
    を備え、
    前記第２絶縁膜の膜厚は、前記第３絶縁膜の膜厚よりも大きい半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１配線の上面と前記ビアの底面は、平面視で重なっており、
    前記半導体層の一部は、前記第１配線の上面と前記ビアの底面が重なる領域に位置し、
    前記ゲート電極の平面形状は、多角形であり、
    前記第１配線の上面と前記ビアの底面が重なる領域は、前記ゲート電極の一辺を含む半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１配線の上面と前記ビアの底面が重なる領域は、前記ゲート電極の一辺の少なくとも一部を含み、かつ前記一辺と隣接する二辺を含まない半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１配線の上面と前記ビアの底面は、平面視で重なっており、
    前記半導体層の一部は、前記第１配線の上面と前記ビアの底面が重なる領域に位置し、
    前記ゲート電極の平面形状は、多角形であり、
    前記第１配線の上面と前記ビアの底面が重なる領域は、前記ゲート電極の一辺を含まず、前記一辺と隣接する二辺の一部を含む半導体装置。
  5. 半導体基板上に、第１配線を有する第１配線層を形成する工程と、
    前記第１配線層上に、前記第１配線と接続しないゲート電極を形成する工程と、
    前記ゲート電極の側面上に、ゲート絶縁膜を形成する工程と、
    前記ゲート電極の側面上に、前記ゲート絶縁膜を介して、前記第１配線と接続する半導体層を形成する工程と、
    前記第１配線層上に、前記ゲート電極と接続せず、かつ前記半導体層と接続する第２配線を有する第２配線層を形成する工程と、
    を備え、
    前記第１配線層は、第３配線を有しており、
    前記第１配線層を形成する工程の後であって、前記ゲート電極を形成する工程の前において、
    前記第１配線層上に、第１下層絶縁膜と、前記第１下層絶縁膜上に積層された第１上層絶縁膜と、からなる第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に、平面視で前記第３配線と重なる位置に開口部を有するレジスト膜を形成する工程と、
    前記レジスト膜をマスクとしたエッチングにより、前記第１上層絶縁膜の一部を除去する工程と、
    前記レジスト膜を、アッシングにより除去する工程と、
    前記第１上層絶縁膜をマスクとしたエッチングにより、前記第１下層絶縁膜の一部を除去して、前記第３配線を露出させる工程と、
    を備え、
    前記ゲート電極を形成する工程において、前記ゲート電極は、前記第３配線と接続するように形成される半導体装置の製造方法。
  6. 半導体基板上に、第１配線を有する第１配線層を形成する工程と、
    前記第１配線層上に、前記第１配線と接続しないゲート電極を形成する工程と、
    前記ゲート電極の側面上に、ゲート絶縁膜を形成する工程と、
    前記ゲート電極の側面上に、前記ゲート絶縁膜を介して、前記第１配線と接続する半導体層を形成する工程と、
    前記第１配線層上に、前記ゲート電極と接続せず、かつ前記半導体層と接続する第２配線を有する第２配線層を形成する工程と、
    を備え、
    前記第１配線層を形成する工程の後であって、前記ゲート電極を形成する工程の前において、前記第１配線上に第１導電膜を形成する工程を備え、
    前記ゲート電極を形成する工程において、前記ゲート電極は、平面視で端部が前記第１導電膜と重なるように設けられ、
    前記ゲート絶縁膜を形成する工程は、
    前記ゲート電極を覆うように前記第１配線層上に前記ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜をエッチバックによりパターニングする工程と、
    を含み、
    前記半導体層を形成する工程は、
    前記ゲート電極を覆うように前記第１配線層上に前記半導体層を形成する工程と、
    前記半導体層をエッチバックによりパターニングする工程と、
    を含む半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記第１配線層は、第３配線を有しており、
    前記第１導電膜を形成する工程は、前記第３配線上に第２導電膜を形成する工程を含み、
    前記ゲート電極を形成する工程において、前記ゲート電極は、前記第２導電膜と接続するように形成される半導体装置の製造方法。
JP2012021069A 2012-02-02 2012-02-02 半導体装置、および半導体装置の製造方法 Expired - Fee Related JP5830400B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2012021069A JP5830400B2 (ja) 2012-02-02 2012-02-02 半導体装置、および半導体装置の製造方法
TW102100311A TW201347185A (zh) 2012-02-02 2013-01-04 半導體裝置及半導體裝置之製造方法
US13/738,217 US9000540B2 (en) 2012-02-02 2013-01-10 Semiconductor device and a method for manufacturing a semiconductor device
CN201310041425.2A CN103247683B (zh) 2012-02-02 2013-02-01 半导体器件和用于制造半导体器件的方法
US14/667,915 US9368403B2 (en) 2012-02-02 2015-03-25 Method for manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012021069A JP5830400B2 (ja) 2012-02-02 2012-02-02 半導体装置、および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013161877A JP2013161877A (ja) 2013-08-19
JP5830400B2 true JP5830400B2 (ja) 2015-12-09

Family

ID=48902181

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012021069A Expired - Fee Related JP5830400B2 (ja) 2012-02-02 2012-02-02 半導体装置、および半導体装置の製造方法

Country Status (4)

Country Link
US (2) US9000540B2 (ja)
JP (1) JP5830400B2 (ja)
CN (1) CN103247683B (ja)
TW (1) TW201347185A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129956B2 (en) * 2013-12-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple-layer pins in memory MUX1 layout
TWI666749B (zh) * 2014-02-19 2019-07-21 矽品精密工業股份有限公司 封裝基板及封裝結構
US9837353B2 (en) 2016-03-01 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Middle end-of-line strap for standard cell
KR102631356B1 (ko) * 2019-11-14 2024-01-31 삼성전자주식회사 반도체 패키지
CN111430359B (zh) * 2020-04-07 2023-06-09 长江存储科技有限责任公司 三维存储器及三维存储器的制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3708732B2 (ja) 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2003110110A (ja) * 2001-09-28 2003-04-11 Ricoh Co Ltd 半導体装置及びその製造方法
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
JP2005101141A (ja) 2003-09-24 2005-04-14 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2008270757A (ja) * 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP2009272527A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2010040815A (ja) 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101670451B1 (ko) * 2010-03-12 2016-10-31 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 반도체 소자 및 그 제조 방법
CN101866953B (zh) * 2010-05-26 2012-08-22 清华大学 低肖特基势垒半导体结构及其形成方法

Also Published As

Publication number Publication date
US20150200135A1 (en) 2015-07-16
CN103247683A (zh) 2013-08-14
CN103247683B (zh) 2017-12-19
US9000540B2 (en) 2015-04-07
US20130200472A1 (en) 2013-08-08
JP2013161877A (ja) 2013-08-19
TW201347185A (zh) 2013-11-16
US9368403B2 (en) 2016-06-14

Similar Documents

Publication Publication Date Title
KR102352153B1 (ko) 집적회로 장치 및 이의 제조 방법
JP5876249B2 (ja) 半導体装置及び半導体装置の製造方法
US20150349134A1 (en) Semiconductor device
US11127730B2 (en) Semiconductor devices
KR102597954B1 (ko) 메모리 어레이 계단 구조체
US20060186449A1 (en) Semiconductor device and manufacturing method therof
US9368403B2 (en) Method for manufacturing a semiconductor device
JP2015060874A (ja) 不揮発性半導体記憶装置
CN113517297A (zh) 存储器单元、半导体器件及其形成方法
JP2006339241A (ja) 半導体集積回路装置
TWI759075B (zh) 鐵電隨機存取記憶體元件及形成方法
TWI440167B (zh) 記憶體裝置及其製造方法
JP6097434B2 (ja) 半導体装置、および半導体装置の製造方法
JP2008294111A (ja) 半導体装置の製造方法
US11844224B2 (en) Memory structure and method of forming the same
TWI796617B (zh) 記憶胞、記憶裝置與其形成方法
TWI580086B (zh) 記憶體裝置及其製造方法
JP5923334B2 (ja) 半導体装置
US11004726B2 (en) Stairstep structures in multilevel circuitry, and method for forming the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150721

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150911

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151026

R150 Certificate of patent or registration of utility model

Ref document number: 5830400

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees