KR102597954B1 - 메모리 어레이 계단 구조체 - Google Patents

메모리 어레이 계단 구조체 Download PDF

Info

Publication number
KR102597954B1
KR102597954B1 KR1020200182152A KR20200182152A KR102597954B1 KR 102597954 B1 KR102597954 B1 KR 102597954B1 KR 1020200182152 A KR1020200182152 A KR 1020200182152A KR 20200182152 A KR20200182152 A KR 20200182152A KR 102597954 B1 KR102597954 B1 KR 102597954B1
Authority
KR
South Korea
Prior art keywords
word line
layer
memory array
conductive
edge
Prior art date
Application number
KR1020200182152A
Other languages
English (en)
Other versions
KR20220015289A (ko
Inventor
멩-한 린
한-종 치아
셍-첸 왕
펭-쳉 양
유-밍 린
충-테 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220015289A publication Critical patent/KR20220015289A/ko
Application granted granted Critical
Publication of KR102597954B1 publication Critical patent/KR102597954B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

3D 메모리 어레이들을 위한 라우팅 배열체들 및 이를 형성하는 방법들이 개시된다. 실시예에서, 메모리 어레이는 제 1 방향으로 메모리 어레이의 제 1 에지로부터 연장되는 제 1 워드 라인 - 제 1 워드 라인은 메모리 어레이의 제 1 에지에 수직인 메모리 어레이의 제 2 에지의 길이보다 더 작은 길이를 가짐 -; 메모리 어레이의 제 1 에지와 대향하는 메모리 어레이의 제 3 에지로부터 연장되는 제 2 워드 라인 - 제 2 워드 라인은 제 1 방향으로 연장되고, 제 2 워드 라인은 메모리 어레이의 제 2 에지의 길이보다 더 작은 길이를 가짐 -; 제 1 워드 라인과 접촉하는 메모리 막; 및 제 1 소스 라인 및 제 1 비트 라인과 접촉하는 OS 층 - 메모리 막은 OS 층과 제 1 워드 라인 사이에 배치됨 - 을 포함한다.

Description

메모리 어레이 계단 구조체{MEMORY ARRAY STAIRCASE STRUCTURE}
우선권 주장 및 상호-참조
이 출원은 2020년 7월 30일자로 출원된 미국 가출원 제63/058,615호의 이익을 주장하고, 미국 가출원은 이로써, 참조로 본원에 편입된다.
반도체 메모리들은 예들로서, 라디오(radio)들, 텔레비전들, 셀 전화들, 및 개인용 컴퓨팅 디바이스들을 포함하는 전자 애플리케이션들을 위한 집적 회로들에서 이용된다. 반도체 메모리들은 2 개의 주요 범주들을 포함한다. 하나는 휘발성 메모리들이고; 다른 하나는 비-휘발성 메모리들이다. 휘발성 메모리들은 2 개의 하위-범주들, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 추가로 분할될 수 있는 랜덤 액세스 메모리(random access memory; RAM)를 포함한다. 양자의 SRAM 및 DRAM은 이들이 급전되지 않을 때에 이들이 저장하는 정보를 잃을 것이기 때문에 휘발성이다.
다른 한편으로, 비-휘발성 메모리들은 이들 상에서 저장된 데이터를 유지할 수 있다. 하나의 유형의 비-휘발성 반도체 메모리는 강유전성 랜덤 액세스 메모리(ferroelectric random access memory)(FERAM 또는 FRAM)이다. FERAM의 장점들은 그 고속 기록/판독 속력 및 작은 크기를 포함한다.
본 개시내용의 양태들은 동반 도면들과 함께 판독될 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 특징부(feature)들은 축척에 맞게 그려진 것이 아니라는 것이 주목된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위하여 임의적으로 증가될 수 있거나 감소될 수 있다.
도 1a 및 도 1b는 일부 실시예들에 따라, 메모리 어레이의 사시도 및 회로도를 예시한다.
도 2, 도 3, 도 4a, 도 4b, 도 4c, 도 5a, 도 5b, 도 5c, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 24d, 도 25a, 도 25b, 도 25c, 도 25d, 도 26a, 도 26b, 도 26c, 도 26d, 도 26e, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35, 도 36a, 도 36b, 도 36c, 도 36d, 및 도 36e는 일부 실시예들에 따라, 메모리 어레이를 포함하는 반도체 디바이스를 제조하는 변동되는 도면들을 예시한다.
다음의 개시내용은 발명의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열체들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제 2 특징부 상부 또는 그 상에서의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있도록, 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에서 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다.
다양한 실시예들은 복수의 적층된 메모리 셀들을 갖는 3D 메모리 어레이를 위한 계단 구조체(staircase structure) 및 이를 형성하기 위한 방법을 제공한다. 적층된 메모리 셀들은 로직 다이(logic die) 등일 수 있는 상보형 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 하부 어레이(CMOS under array; CUA) 상부에서 수직으로 적층될 수 있다. 적층된 메모리 셀들은 워드 라인들의 개개의 길이들이 CUA로부터 멀어지는 방향으로 감소하는 계단 구조체에서의 CUA의 주요 표면에 대해 평행한 방향으로 연장되는 워드 라인들을 포함한다. 계단 구조체는 제 1 경계에 인접하게 그리고 제 1 영역에서의 메모리 어레이의 제 1 경계를 따라 오직 부분적으로 연장되도록, 그리고 제 2 경계에 인접하게 그리고 제 2 영역에서의 제 1 경계의 반대편에 있는 메모리의 제 2 경계를 따라 오직 부분적으로 연장되도록 형성될 수 있다. 계단 구조체는 워드 라인들 상부에서 하드 마스크(hard mask)를 퇴적하고 패턴화함으로써, 하드 마스크 상부에서 포토레지스트(photoresist)를 형성함으로써, 그리고 포토레지스트 및 하부에 놓인 워드 라인들 상에서 반복된 트리밍(trimming) 및 에칭 프로세스들을 수행함으로써 형성될 수 있다. 계단 구조체들이 제 1 경계 및 제 2 경계의 전체를 따라 형성되는 프로세스들과 비교하면, 제 1 영역에서의 제 1 경계의 부분을 따라 그리고 제 2 영역에서의 제 2 경계의 부분을 따라 계단 구조체를 형성하는 것은 면적 절감 이익들을 제공하고, 이것은 디바이스 밀도를 증가시킨다.
도 1a 및 도 1b는 일부 실시예들에 따라, 메모리 어레이(200)의 예들을 예시한다. 도 1a는 일부 실시예들에 따라, 3 차원 뷰로 메모리 어레이(200)의 부분의 예를 예시하고, 도 1b는 메모리 어레이(200)의 회로도를 예시한다. 메모리 어레이(200)는 행(row)들 및 열(column)들의 격자로 배열될 수 있는 복수의 메모리 셀들(202)을 포함한다. 메모리 셀들(202)은 3 차원 메모리 어레이를 제공하기 위하여 수직으로 추가로 적층될 수 있음으로써, 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(200)는 반도체 다이의 후공정(back end of line; BEOL)에 배치될 수 있다. 예를 들어, 메모리 어레이(200)는 반도체 기판 상에서 형성된 하나 이상의 능동 디바이스들(예컨대, 트랜지스터들) 위와 같은, 반도체 다이의 상호접속 층들에 배치될 수 있다.
일부 실시예들에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 메모리 셀들(202)의 각각은 메모리 막(90)을 갖는 트랜지스터(204)를 포함할 수 있다. 메모리 막(90)은 게이트 유전체로서 역할을 할 수 있다. 일부 실시예들에서, 각각의 트랜지스터(204)의 게이트는 개개의 워드 라인(예컨대, 전도성 라인(72))에 전기적으로 결합되고, 각각의 트랜지스터(204)의 제 1 소스/드레인 영역은 개개의 비트 라인(예컨대, 전도성 라인(106))에 전기적으로 결합되고, 각각의 트랜지스터(204)의 제 2 소스/드레인 영역은 제 2 소스/드레인 영역을 접지에 전기적으로 결합하는 개개의 소스 라인(예컨대, 전도성 라인(108))에 전기적으로 결합된다. 메모리 어레이(200)의 동일한 수평 행에서의 메모리 셀들(202)은 공통 워드 라인을 공유할 수 있는 한편, 메모리 어레이(200)의 동일한 수직 열에서의 메모리 셀들(202)은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 전도성 라인들(72)의 인접한 것들 사이에 배치된 유전체 층들(52)을 갖는 복수의 수직으로 적층된 전도성 라인들(72)(예컨대, 워드 라인들)을 포함한다. 전도성 라인들(72)은 하부에 놓인 기판(도 1a 및 도 1b에서 별도로 예시되지 않음)의 주요 표면에 대해 평행한 방향으로 연장된다. 전도성 라인들(72)은 하부 전도성 라인들(72)이 상부 전도성 라인들(72)보다 더 길고 상부 전도성 라인들(72)의 종점들을 지나서 횡방향으로 연장되도록, 계단 구성을 가질 수 있다. 예를 들어, 도 1a에서, 전도성 라인들(72)의 다수의 적층된 층들이 예시되고, 최상단 전도성 라인들(72)이 가장 짧고, 최하단 전도성 라인들(72)이 가장 길다. 전도성 라인들(72)의 개개의 길이들은 하부에 놓인 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 전도성 라인들(72)의 각각의 부분은 메모리 어레이(200) 위로부터 접근가능할 수 있고, 전도성 접촉부들은 전도성 라인들(72)의 각각의 노출된 부분까지 만들어질 수 있다.
메모리 어레이(200)는 복수의 전도성 라인들(106)(예컨대, 비트 라인들) 및 복수의 전도성 라인들(108)(예컨대, 소스 라인들)을 더 포함한다. 전도성 라인들(106) 및 전도성 라인들(108)은 각각 전도성 라인들(72)에 수직인 방향으로 연장될 수 있다. 유전체 재료들(102)은 전도성 라인들(106) 및 전도성 라인들(108)의 인접한 것들 사이에 배치되고, 전도성 라인들(106) 및 전도성 라인들(108)의 인접한 것들을 격리시킨다. 교차하는 전도성 라인(72)과 함께, 전도성 라인들(106) 및 전도성 라인들(108)의 쌍들은 각각의 메모리 셀(202)의 경계들을 정의하고, 유전체 재료들(98)은 전도성 라인들(106) 및 전도성 라인들(108)의 인접한 쌍들 사이에 배치되고, 전도성 라인들(106) 및 전도성 라인들(108)의 인접한 쌍들을 격리시킨다. 일부 실시예들에서, 전도성 라인들(108)은 접지에 전기적으로 결합된다. 도 1a는 전도성 라인들(108)에 대한 전도성 라인들(106)의 특정한 배치를 예시하지만, 전도성 라인들(106) 및 전도성 라인들(108)의 배치는 뒤집힐 수 있다는 것이 인식되어야 한다.
메모리 어레이(200)는 또한, 산화물 반도체(oxide semiconductor; OS) 층(92)을 포함할 수 있다. OS 층(92)은 메모리 셀들(202)의 트랜지스터들(204)을 위한 채널 영역들을 제공할 수 있다. 예를 들어, (예컨대, 대응하는 트랜지스터(204)의 개개의 임계 전압(Vth)보다 더 높은) 적절한 전압이 대응하는 전도성 라인(72)을 통해 인가될 때, 전도성 라인(72)과 교차하는 OS 층(92)의 영역은 전류가 (예컨대, 화살표(206)에 의해 표시된 방향으로) 전도성 라인들(106)로부터 전도성 라인들(108)로 흐르는 것을 허용할 수 있다.
메모리 막(90)은 전도성 라인들(72)과 OS 층(92) 사이에 배치되고, 메모리 막(90)은 트랜지스터들(204)을 위한 게이트 유전체들을 제공할 수 있다. 일부 실시예들에서, 메모리 막(90)은 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 실리콘-도핑된 하프늄 산화물(silicon-doped hafnium oxide) 등과 같은 강유전성(ferroelectric; FE) 재료를 포함한다. 따라서, 메모리 어레이(200)는 강유전성 랜덤 액세스 메모리(FERAM) 어레이로서 지칭될 수 있다. 대안적으로, 메모리 막(90)은 다층 구조체, 상이한 강유전성 재료, (예컨대, 비트를 저장할 수 있는) 상이한 유형의 메모리 층 등일 수 있다.
메모리 막(90)이 FE 재료를 포함하는 실시예들에서, 메모리 막(90)은 2 개의 상이한 방향들 중의 하나로 분극(polarize)될 수 있다. 분극 방향은 메모리 막(90)을 가로질러서 적절한 전압 차이를 인가함으로써 그리고 적절한 전기장을 생성함으로써 변경될 수 있다. 분극은 상대적으로 국소화될 수 있고(예컨대, 일반적으로, 메모리 셀들(202)의 각각의 경계들 내에 포함됨), 메모리 막(90)의 연속적인 영역들은 복수의 메모리 셀들(202)을 가로질러서 연장될 수 있다. 메모리 막(90)의 특정한 영역의 분극 방향에 따라서는, 대응하는 트랜지스터(204)의 임계 전압이 변동되고, 디지털 값(예컨대, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 막(90)의 영역이 제 1 전기적 분극 방향을 가질 때, 대응하는 트랜지스터(204)는 상대적으로 낮은 임계 전압을 가질 수 있고, 메모리 막(90)의 영역이 제 2 전기적 분극 방향을 가질 때, 대응하는 트랜지스터(204)는 상대적으로 높은 문턱 전압을 가질 수 있다. 2 개의 임계 전압들 사이의 차이는 임계 전압 시프트(threshold voltage shift)로서 지칭될 수 있다. 더 큰 임계 전압 시프트는 대응하는 메모리 셀(202)에서 저장된 디지털 값을 판독하는 것을 더 용이하게(예컨대, 더 적은 에러의 경향이 있음) 한다.
메모리 셀(202) 상에서 기록 동작을 수행하기 위하여, 기록 전압은 메모리 셀(202)에 대응하는 메모리 막(90)의 부분을 가로질러서 인가된다. 기록 전압은 예를 들어, 적절한 전압들을 대응하는 전도성 라인(72)(예컨대, 대응하는 워드 라인) 및 대응하는 전도성 라인들(106) 및 전도성 라인들(108)(예컨대, 대응하는 비트 및 소스 라인들)에 인가함으로써 인가될 수 있다. 메모리 막(90)의 부분을 가로질러서 기록 전압을 인가함으로써, 메모리 막(90)의 영역의 분극 방향이 변경될 수 있다. 그 결과, 대응하는 트랜지스터(204)의 대응하는 임계 전압은 낮은 임계 전압으로부터 높은 임계 전압으로 또는 그 반대로 전환될 수 있고, 디지털 값은 메모리 셀(202)에서 저장될 수 있다. 전도성 라인들(72)은 전도성 라인들(106) 및 전도성 라인들(108)과 교차하므로, 개별적인 메모리 셀들(202)은 기록 동작을 위하여 선택될 수 있다.
메모리 셀(202) 상에서 판독 동작을 수행하기 위하여, 판독 전압(예컨대, 낮은 및 높은 임계 전압들 사이의 전압)은 대응하는 전도성 라인(72)(예컨대, 대응하는 워드 라인)에 인가된다. 메모리 막(90)의 대응하는 영역의 분극 방향에 따라서는, 메모리 셀(202)의 트랜지스터(204)가 턴온(turn on)될 수 있거나 턴온되지 않을 수 있다. 그 결과, 대응하는 전도성 라인(106)은 대응하는 전도성 라인(108)(예컨대, 접지에 결합되는 대응하는 소스 라인)을 통해 방전될 수 있거나 방전되지 않을 수 있고, 메모리 셀(202)에서 저장된 디지털 값이 결정될 수 있다. 전도성 라인들(72)은 전도성 라인들(106) 및 전도성 라인들(108)과 교차하므로, 개별적인 메모리 셀들(202)은 판독 동작을 위하여 선택될 수 있다.
도 1a는 더 이후의 도면에서 이용되는 메모리 어레이(200)의 참조 단면들을 추가로 예시한다. 단면 A-A'은 전도성 라인들(72)의 종방향 축들을 따르고 있고, 예를 들어, 트랜지스터들(204)의 OS 층(92)을 가로지르는 전류 흐름의 방향에 대해 평행한 방향이다. 단면 B-B'은 단면 A-A' 및 전도성 라인들(72)의 종방향 축들에 수직이다. 단면 B-B'은 유전체 재료들(98) 및 유전체 재료들(102)을 통해 연장된다. 단면 C-C'은 단면 B-B'에 대해 평행하고, 전도성 라인들(106)을 통해 연장된다. 단면 D-D'은 단면 A-A'에 대해 평행하고, 유전체 재료들(102)을 통해 연장된다. 추후의 도면들은 명확함을 위하여 이 참조 단면들을 참조한다.
도 2 내지 도 35는 일부 실시예들에 따른, 메모리 어레이(200)의 제조에서의 중간 스테이지들의 도면들이다. 도 2, 도 3, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 15b, 도 24b, 도 25b, 도 26b, 및 도 36b는 도 1a에서 예시된 참조 단면 A-A'을 따라 예시된다. 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13b, 도 14b, 도 15c, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 및 도 35는 도 1a에서 예시된 참조 단면 B-B'을 따라 예시된다. 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 및 도 36c는 도 1a에서 예시된 참조 단면 C-C'을 따라 예시된다. 도 24d, 도 25d, 도 26d, 및 도 36d는 도 1a에서 예시된 참조 단면 D-D'을 따라 예시된다. 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27, 및 도 36a는 탑다운 뷰(top-down view)들을 예시한다. 도 26e 및 도 36e는 사시도들을 예시한다.
도 2에서는, 기판(50)이 제공된다. 기판(50)은, (예컨대, p-형 또는 n-형 도펀트(dopant)로) 도핑될 수 있거나 비도핑될 수 있는, 벌크 반도체(bulk semiconductor), 절연체상 반도체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 로직 다이, 메모리 다이, ASIC 다이 등과 같은 집적 회로 다이일 수 있다. 기판(50)은 상보형 금속 산화물 반도체(CMOS) 다이일 수 있고, CMOS 하부 어레이(CUA)로서 지칭될 수 있다. 기판(50)은 실리콘 웨이퍼(silicon wafer)와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에서 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립된 산화물(buried oxide; BOX) 층, 실리콘 산화물(silicon oxide) 층 등일 수 있다. 절연체 층은 기판, 전형적으로, 실리콘 또는 유리 기판 상에서 제공된다. 다층 또는 경사 기판들과 같은 다른 기판들이 또한 이용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘(silicon); 게르마늄(germanium); 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide), 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide), 알루미늄 인듐 아세나이드(aluminum indium arsenide), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide), 갈륨 인듐 아세나이드(gallium indium arsenide), 갈륨 인듐 포스파이드(gallium indium phosphide), 및/또는 갈륨 인듐 아세나이드 포스파이드(gallium indium arsenide phosphide)를 포함하는 합금 반도체; 또는 그 조합들을 포함할 수 있다.
도 2는 기판(50) 상부에서 형성될 수 있는 회로들을 추가로 예시한다. 회로들은 기판(50)의 상단 표면에서의 트랜지스터들을 포함한다. 트랜지스터들은 기판(50)의 상단 표면들 위의 게이트 유전체 층들(302), 및 게이트 유전체 층들(302) 위의 게이트 전극들(304)을 포함할 수 있다. 소스/드레인 영역들(306)은 게이트 유전체 층들(302) 및 게이트 전극들(304)의 양쪽 측부들 상의 기판(50)에서 배치된다. 게이트 스페이서들(308)은 게이트 유전체 층들(302)의 측벽들을 따라 형성되고, 적절한 횡방향 거리들에 의해 게이트 전극들(304)로부터 소스/드레인 영역들(306)을 분리시킨다. 트랜지스터들은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)들, 나노구조체(예컨대, 나노시트(nanosheet), 나노와이어(nanowire), 게이트-올-어라운드(gate-all-around) 등) FETS(나노-FET들), 평면형 FET들 등, 또는 그 조합들을 포함할 수 있고, 게이트-최초 프로세스(gate-first process)들 또는 게이트-최후 프로세스(gate-last process)들에 의해 형성될 수 있다.
제 1 ILD(310)는 소스/드레인 영역들(306), 게이트 유전체 층들(302), 및 게이트 전극들(304)을 포위하고 격리시키고, 제 2 ILD(312)는 제 1 ILD(310) 상부에 있다. 소스/드레인 접촉부들(314)은 제 2 ILD(312) 및 제 1 ILD(310)를 통해 연장되고, 소스/드레인 영역들(306)에 전기적으로 결합되고, 게이트 접촉부들(316)은 제 2 ILD(312)를 통해 연장되고, 게이트 전극들(304)에 전기적으로 결합된다. 하나 이상의 적층된 유전체 층들(324) 및 하나 이상의 유전체 층들(324)에서 형성된 전도성 특징부들(322)을 포함하는 상호접속 구조체(320)는 제 2 ILD(312), 소스/드레인 접촉부들(314), 및 게이트 접촉부들(316) 상부에 있다. 상호접속 구조체(320)는 기능적인 회로들을 형성하기 위하여 게이트 접촉부들(316) 및 소스/드레인 접촉부들(314)에 전기적으로 접속될 수 있다. 일부 실시예들에서, 상호접속 구조체(320)에 의해 형성된 기능적인 회로들은 로직 회로들, 메모리 회로들, 감지 증폭기들, 제어기들, 입력/출력 회로들, 이미지 센서 회로들 등, 또는 그 조합들을 포함할 수 있다. 도 2는 기판(50) 상부에서 형성된 트랜지스터들을 논의하지만, 다른 능동 디바이스들(예컨대, 다이오드들 등) 및/또는 수동 디바이스들(예컨대, 커패시터들, 저항기들 등)은 또한, 기능적인 회로들의 일부로서 형성될 수 있다. 기판(50) 상부에서 형성된 트랜지스터들, ILD들, 및 상호접속 구조체(320)는 단순화 및 명확함의 목적들을 위하여 추후의 도면들로부터 생략될 수 있다. 트랜지스터들(예컨대, 소스/드레인 영역들(306), 게이트 유전체 층들(302), 및 게이트 전극들(304))과 함께 기판(50), 게이트 스페이서들(308), 제 1 ILD(310), 제 2 ILD(312), 및 상호접속 구조체(320)는 CMOS 하부 어레이(CUA), 로직 다이 등일 수 있다.
도 3에서, 에치 정지 층(etch stop layer)(51) 및 다층 적층체(multi-layer stack)(58)는 기판(50) 상부에서 형성된다. 에치 정지 층(51)은 기판(50)과 접촉하는 것으로서 예시되지만, 임의의 수의 중간 층들이 기판(50)과 에치 정지 층(51) 사이에 배치될 수 있다. 예를 들어, 절연 층들(예컨대, 로우-k(low-k) 유전체 층들)에서의 전도성 특징부들을 포함하는 하나 이상의 상호접속 층들은 기판(50)과 에치 정지 층(51) 사이에 배치될 수 있다. 일부 실시예들에서, 전도성 특징부들은 기판(50) 및/또는 메모리 어레이(200)(도 1a 및 도 1b 참조) 상의 능동 디바이스들을 위한 전력, 접지, 및/또는 신호 라인들을 제공하도록 패턴화될 수 있다.
에치 정지 층(51)은 다층 적층체(58)의 층들과 같은 상부에 놓인 층들 상에서 추후에 수행된 에칭 프로세스들을 위한 정지부(stop)로서 역할을 할 수 있다. 에치 정지 층(51)은 에치 정지 층(51)을 상당히 에칭하지 않으면서 다층 적층체(58)가 에칭될 수 있도록, 다층 적층체(58)의 재료들에 대해 높은 에치 선택성을 가지는 재료로 형성될 수 있다. 일부 실시예들에서, 에치 정지 층(51)은 실리콘 나이트라이드(silicon nitride), SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, 다른 유전체들, 그 조합들 등으로 형성될 수 있고, 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD) 등에 의해 형성될 수 있다.
다층 적층체(58)는 전도성 층들(54A 내지 54D)(전도성 층들(54)로서 집합적으로 지칭됨) 및 유전체 층들(52A 내지 52E)(유전체 층들(52)로서 집합적으로 지칭됨)의 교호층들을 포함한다. 전도성 층들(54)은 전도성 라인들(72)(예컨대, 워드 라인들)을 정의하기 위하여 추후의 단계들에서 패턴화될 수 있다. 전도성 층들(54)은 구리, 티타늄, 티타늄 나이트라이드(titanium nitride), 탄탈륨, 탄탈륨 나이트라이드(tantalum nitride), 텅스텐, 루테늄, 알루미늄, 코발트, 은, 금, 니켈, 크롬, 하프늄, 백금, 그 조합들 등과 같은 전도성 재료들을 포함할 수 있다. 유전체 층들(52)은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드(silicon oxynitride), 그 조합들 등과 같은 절연 재료들을 포함할 수 있다. 전도성 층들(54) 및 유전체 층들(52)은 각각 예를 들어, CVD, ALD, 물리적 기상 증착(physical vapor deposition; PVD), 플라즈마 강화된 CVD(plasma enhanced CVD; PECVD) 등을 이용하여 형성될 수 있다. 도 3은 특정한 수의 전도성 층들(54) 및 유전체 층들(52)을 예시하지만, 다른 실시예들은 상이한 수들의 전도성 층들(54) 및 유전체 층들(52)을 포함할 수 있다.
도 4a 내지 도 10c는 (도 10a 내지 도 10c에서 예시된) 계단 구조체(68)를 형성하기 위하여 다층 적층체(58)를 패턴화하는 것을 예시한다. 도 4a 내지 도 4c에서, 패턴화된 하드 마스크(57)는 다층 적층체(58) 상부에서 형성된다. 패턴화된 하드 마스크(57)는 다층 적층체(58)의 선택된 부분들에서 계단 구조체(68)를 형성하기 위하여 다층 적층체(58)를 에칭하기 위한 마스크로서 역할을 할 수 있다. 일부 실시예들에서, 다층 적층체(58)의 선택된 영역들은 추후에 형성된 계단 구조체(68)의 위치들에 대응할 수 있다. 하드 마스크 층(별도로 예시되지 않음)은 유전체 층(52E)의 상단 표면 상에서 배치될 수 있다. 하드 마스크 층은 CVD, ALD 등에 의해 퇴적될 수 있다. 하드 마스크 층은 그 다음으로, 패턴화된 하드 마스크(57)를 형성하기 위하여 리소그래피 프로세스(lithography process)를 이용하여 패턴화될 수 있다. 하드 마스크 층은 비정질 실리콘(a-Si), 실리콘 카바이드(SiC), 실리콘 옥시카바이드(silicon oxycarbide)(SiOC), 실리콘 옥시카보나이트라이드(silicon oxycarbonitride)(SiOCN), 실리콘 카보나이트라이드(silicon carbonitride)(SiCN), 하이-k(high-k) 유전체 재료, 그 조합들 또는 다수의 층들 등을 포함할 수 있다.
도 4a에서 예시된 바와 같이, 패턴화된 하드 마스크(57)는 유전체 층(52E)의 제 1 부분을 노출시키는 제 1 개방부(59A), 및 유전체 층(52E)의 제 2 부분을 노출시키는 제 2 개방부(59B)를 포함하도록 패턴화될 수 있다. 제 1 개방부(59A)는 구조체의 제 1 에지(E1) 및 제 2 에지(E2)로부터 연장되도록 형성될 수 있고, 제 2 개방부(59B)는 제 1 에지(E1) 및 제 2 에지(E2)의 반대편에 있는 구조체의 제 3 에지(E3) 및 제 4 에지(E4)로부터 연장되도록 형성될 수 있다. 도 4a에서 예시된 바와 같이, 제 1 개방부(59A) 및 제 2 개방부(59B)는 제 2 에지(E2) 및 제 4 에지(E4)에 대해 평행한 방향으로 엇갈릴 수 있다. 계단 구조체(68)는 추후에, 제 1 개방부(59A) 및 제 2 개방부(59B)를 통해 패턴화함으로써 형성될 것이다. 제 1 개방부(59A) 및 제 2 개방부(59B)를 도 4a의 엇갈린 구성(staggered configuration)으로 형성하는 것은 계단 구조체(68)가 엇갈린 구성으로 형성되는 것을 허용한다. 이것은 제 2 에지(E2) 및 제 4 에지(E4)의 길이를 연장시키는 계단 구조체들을 포함하는 디바이스들과 비교한 면적 절감들을 가지면서, 전도성 층들(54A 내지 54D)과, 양자의 제 2 에지(E2) 및 제 4 에지(E4)에 근접한 하부에 놓인 기판(50) 상의 회로들 사이에서 접속들이 행해지는 것을 허용한다. 또한, 패턴화된 하드 마스크(57)를 포함하는 것은 패턴화된 하드 마스크(57) 상부에서 추후에 형성된 (도 5a 내지 도 9c에 대하여 이하에서 논의된 포토레지스트(56)와 같은) 포토레지스트의 패턴화 및 트리밍이 단순화되는 것을 허용하고, 비희망된 에칭으로부터 다층 적층체(58)의 부분들을 보호하는 것을 돕고, 계단 구조체(68)의 패턴화의 정확도를 개선시킨다. 이것은 비용들을 감소시키고, 디바이스 결함들을 감소시키고, 디바이스 성능을 개선시킨다.
도 4a는 더 이후의 도면들에서 이용되는 참조 단면들을 추가로 예시한다. 단면 A-A'은 (도 14a 및 도 14b에 대하여 이하에서 논의된 전도성 라인들(72)과 같은) 추후에 형성된 전도성 라인들의 종방향 축들을 따라 제 1 개방부(59A)를 통해 연장된다. 단면 B-B'은 단면 A-A'에 수직인 방향으로 제 2 개방부(59B)를 통해 연장된다.
도 5a 내지 도 5c에서, 포토레지스트(56)는 다층 적층체(58) 및 패턴화된 하드 마스크(57) 상부에서 형성된다. 포토레지스트(56)는 스핀-온(spin-on) 기법을 이용함으로써 형성될 수 있고, 수락가능한 포토리소그래피(photolithography) 기법들을 이용하여 패턴화될 수 있다. 포토레지스트(56)를 패턴화하는 것은 다층 적층체(58)의 남아 있는 부분들을 마스킹하면서, 영역(60)에서의 다층 적층체(58)를 노출시킬 수 있다. 예를 들어, 다층 적층체(58)의 최상단 층(예컨대, 유전체 층(52E))은 영역(60)에서 노출될 수 있다.
도 6a 내지 도 6c에서, 영역(60)에서의 다층 적층체(58)의 노출된 부분들은 포토레지스트(56)를 마스크로서 이용하여 에칭된다. 에칭은 습식(wet) 또는 건식(dry) 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 수락가능한 에치 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 에칭은 영역(60)에서의 유전체 층(52E) 및 전도성 층(54D)의 부분들을 제거할 수 있고, 개방부(61)를 정의할 수 있다. 유전체 층(52E) 및 전도성 층(54D)은 상이한 재료 조성들을 가지므로, 이 층들의 노출된 부분들을 제거하기 위하여 이용된 에칭제(etchant)들은 상이할 수 있다. 일부 실시예들에서, 전도성 층(54D)은 유전체 층(52E)을 에칭하면서 에치 정지 층으로서 역할을 하고, 유전체 층(52D)은 전도성 층(54D)을 에칭하면서 에치 정지 층으로서 역할을 한다. 그 결과, 유전체 층(52E) 및 전도성 층(54D)의 부분들은 다층 적층체(58)의 남아 있는 층들을 제거하지 않으면서 선택적으로 제거될 수 있고, 개방부(61)는 희망된 깊이까지 연장될 수 있다. 대안적으로, 시간지정된 에치 프로세스(timed etch process)들은 개방부(61)가 희망된 깊이에 도달한 후에 개방부(61)의 에칭을 정지시키기 위하여 이용될 수 있다. 결과적인 구조체에서, 유전체 층(52D)은 영역(60)에서 노출된다.
도 7a 내지 도 7c에서, 포토레지스트(56)는 다층 적층체(58)의 추가적인 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 수락가능한 포토리소그래피 기법들을 이용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭은 감소되고, 영역(60) 및 영역(62)에서의 다층 적층체(58)의 부분들이 노출된다. 예를 들어, 영역(62)에서의 유전체 층(52E)의 상단 표면들 및 영역(60)에서의 유전체 층(52D)의 상단 표면들이 노출될 수 있다.
다층 적층체(58)의 노출된 부분들은 그 다음으로, 포토레지스트(56)를 마스크로서 이용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 적당한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다. 에칭은 개방부(61)를 다층 적층체(58)로 추가로 연장시킬 수 있다. 유전체 층들(52) 및 전도성 층들(54)은 상이한 재료 조성들을 가지므로, 이 층들의 노출된 부분들을 제거하기 위하여 이용된 에칭제들은 상이할 수 있다. 일부 실시예들에서, 전도성 층들(54)은 유전체 층들(52)을 에칭하면서 에치 정지 층들로서 역할을 하고, 유전체 층들(52)은 전도성 층들(54)을 에칭하면서 에치 정지 층들로서 역할을 한다. 그 결과, 유전체 층들(52) 및 전도성 층들(54)의 부분들은 다층 적층체(58)의 남아 있는 층들을 제거하지 않으면서 선택적으로 제거될 수 있고, 개방부(61)는 희망된 깊이까지 연장될 수 있다. 대안적으로, 시간지정된 에치 프로세스들은 개방부(61)가 희망된 깊이에 도달한 후에 개방부(61)의 에칭을 정지시키기 위하여 이용될 수 있다. 또한, 에칭 프로세스 동안에, 유전체 층들(52) 및 전도성 층들(54)의 비에칭된 부분들은 하부에 놓인 층들을 위한 마스크들로서 역할을 하고, 그 결과, 유전체 층(52E) 및 전도성 층(54D)의 이전의 패턴(도 6a 내지 도 6c 참조)은 하부에 놓인 유전체 층(52D) 및 하부에 놓인 전도성 층(54C)으로 전사될 수 있다. 결과적인 구조체에서, 유전체 층(52D)은 영역(62)에서 노출되고, 유전체 층(52C)은 영역(60)에서 노출된다.
도 8a 내지 도 8c에서, 포토레지스트(56)는 다층 적층체(58)의 추가적인 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 수락가능한 포토리소그래피 기법들을 이용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭은 감소되고, 영역(60), 영역(62), 및 영역(64)에서의 다층 적층체(58)의 부분들이 노출된다. 예를 들어, 영역(64)에서의 유전체 층(52E)의 상단 표면들, 영역(62)에서의 유전체 층(52D)의 상단 표면들, 및 영역(60)에서의 유전체 층(52C)의 상단 표면들이 노출될 수 있다.
다층 적층체(58)의 노출된 부분들은 그 다음으로, 포토레지스트(56)를 마스크로서 이용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 적당한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다. 에칭은 개방부(61)를 다층 적층체(58)로 추가로 연장시킬 수 있다. 유전체 층들(52) 및 전도성 층들(54)은 상이한 재료 조성들을 가지므로, 이 층들의 노출된 부분들을 제거하기 위하여 이용된 에칭제들은 상이할 수 있다. 일부 실시예들에서, 전도성 층들(54)은 유전체 층들(52)을 에칭하면서 에치 정지 층들로서 역할을 하고, 유전체 층들(52)은 전도성 층들(54)을 에칭하면서 에치 정지 층들로서 역할을 한다. 그 결과, 유전체 층들(52) 및 전도성 층들(54)의 부분들은 다층 적층체(58)의 남아 있는 층들을 제거하지 않으면서 선택적으로 제거될 수 있고, 개방부(61)는 희망된 깊이까지 연장될 수 있다. 대안적으로, 시간지정된 에치 프로세스들은 개방부(61)가 희망된 깊이에 도달한 후에 개방부(61)의 에칭을 정지시키기 위하여 이용될 수 있다. 또한, 에칭 프로세스 동안에, 유전체 층들(52) 및 전도성 층들(54)의 비에칭된 부분들은 하부에 놓인 층들을 위한 마스크들로서 역할을 하고, 그 결과, 유전체 층(52E), 전도성 층(54D), 유전체 층(52D), 및 전도성 층(54C)의 이전의 패턴(도 7a 내지 도 7c 참조)은 하부에 놓인 유전체 층(52C), 하부에 놓인 전도성 층(54B), 하부에 놓인 유전체 층(52D), 및 하부에 놓인 전도성 층(54C)으로 전사될 수 있다. 결과적인 구조체에서, 유전체 층(52D)은 영역(64)에서 노출되고, 유전체 층(52C)은 영역(62)에서 노출되고, 유전체 층(52B)은 영역(60)에서 노출된다.
도 9a 내지 도 9c에서, 포토레지스트(56)는 다층 적층체(58)의 추가적인 부분들을 노출시키도록 트리밍된다. 포토레지스트(56)는 수락가능한 포토리소그래피 기법들을 이용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭은 감소되고, 영역(60), 영역(62), 영역(64), 및 영역(66)에서의 다층 적층체(58)의 부분들이 노출된다. 예를 들어, 영역(66)에서의 유전체 층(52E)의 상단 표면들, 영역(64)에서의 유전체 층(52D)의 상단 표면들, 영역(62)에서의 유전체 층(52C)의 상단 표면들, 및 영역(60)에서의 유전체 층(52B)의 상단 표면들이 노출될 수 있다.
다층 적층체(58)의 노출된 부분들은 그 다음으로, 포토레지스트(56)를 마스크로서 이용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 적당한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다. 에칭은 개방부(61)를 다층 적층체(58)로 추가로 연장시킬 수 있다. 유전체 층들(52) 및 전도성 층들(54)은 상이한 재료 조성들을 가지므로, 이 층들의 노출된 부분들을 제거하기 위하여 이용된 에칭제들은 상이할 수 있다. 일부 실시예들에서, 전도성 층들(54)은 유전체 층들(52)을 에칭하면서 에치 정지 층들로서 역할을 한다. 그 결과, 유전체 층들(52)의 부분들은 다층 적층체(58)의 남아 있는 층들을 제거하지 않으면서 선택적으로 제거될 수 있고, 개방부(61)는 희망된 깊이까지 연장될 수 있다. 대안적으로, 시간지정된 에치 프로세스들은 개방부(61)가 희망된 깊이에 도달한 후에 개방부(61)의 에칭을 정지시키기 위하여 이용될 수 있다. 또한, 에칭 프로세스 동안에, 유전체 층들(52) 및 전도성 층들(54)의 비에칭된 부분들은 하부에 놓인 층들을 위한 마스크들로서 역할을 하고, 그 결과, 유전체 층(52E), 전도성 층(54D), 유전체 층(52D), 전도성 층(54C), 유전체 층(52C), 및 전도성 층(54B)의 이전의 패턴(도 8a 내지 도 8c를 참조)은 하부에 놓인 유전체 층(52B), 하부에 놓인 유전체 층(52C), 및 하부에 놓인 유전체 층(52D)으로 전사될 수 있다. 결과적인 구조체에서, 전도성 층(54A)은 영역(60)에서 노출되고, 전도성 층(54B)은 영역(62)에서 노출되고, 전도성 층(54C)은 영역(64)에서 노출되고, 전도성 층(54D)은 영역(66)에서 노출된다.
도 10a 내지 도 10c에서, 포토레지스트(56)는 수락가능한 애싱(ashing) 또는 습식 스트립(wet strip) 프로세스에 의한 것과 같이 제거될 수 있다. 이에 따라, 계단 구조체(68)가 형성된다. 계단 구조체(68)는 유전체 층들(52) 및 전도성 층들(54)의 교호층들의 적층체를 포함한다. 도 10a 내지 도 10c에서 예시된 바와 같이, 계단 구조체(68)를 형성하는 것은 전도성 층들(54A 내지 54D)의 각각의 부분들이 상부에 놓인 전도성 층들(54) 및 유전체 층들(52)로부터 노출되는 것을 허용한다. 그 결과, 전도성 접촉부들은 추후의 프로세싱 단계들에서 계단 구조체(68) 위로부터 전도성 층들(54)의 각각까지 만들어질 수 있다.
도 10a에서 예시된 바와 같이, 계단 구조체(68)는 제 1 부분(68A), 및 제 1 부분(68A)의 반대편에 있는 제 2 부분(68B)을 포함한다. 제 1 부분(68A)은 메모리 어레이(200)의 제 1 코너에서 배치될 수 있고, 제 2 부분(68B)은 제 1 코너의 반대편에 있는(예컨대, 대각선 코너) 메모리 어레이(200)의 제 2 코너에서 배치될 수 있다. 패턴화된 하드 마스크 층(57)은 제 1 코너와 제 2 코너 사이의 메모리 어레이(200)의 제 3 코너, 및 제 3 코너의 반대편에 있는(예컨대, 대각선 코너) 메모리 어레이(200)의 제 4 코너를 피복할 수 있다. 제 1 부분(68A)은 메모리 어레이(200)의 제 2 에지(E2)를 따라 오직 부분적으로 연장되고, 제 2 부분(68B)은 메모리 어레이(200)의 제 4 에지(E4)를 따라 오직 부분적으로 연장된다. 전도성 층들(54)은 전도성 라인들(예컨대, 도 14a 및 도 14b에 대하여 이하에서 논의된 전도성 라인들(72)과 같은 워드 라인들)을 형성하도록 추후에 에칭될 수 있다. 각각 제 2 에지(E2) 및 제 4 에지(E4)를 따라 부분적으로 연장되는 제 1 부분(68A) 및 제 2 부분(68B)을 포함하는 계단 구조체를 형성하는 것은 메모리 어레이(200)의 최소 풋프린트(footprint)를 소비하면서, (도 26a 내지 도 26e에 대하여 이하에서 논의된 전도성 접촉부들(122)과 같은) 접속들이 전도성 라인들의 각각까지 행해지는 것을 허용한다. 이것은 디바이스 밀도가 증가되는 것을 허용한다. 도 4a 내지 도 10c에서, 계단 구조체(68)의 제 2 부분(68B)을 정의하는 패턴화된 하드 마스크(57)의 측벽은 계단 구조체(68)의 제 1 부분(68A)을 정의하는 패턴화된 하드 마스크(57)의 측벽으로부터 오정렬되는 것으로서 예시된다. 그러나, 도 10a에서 점선에 의해 예시된 바와 같이, 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)을 정의하는 패턴화된 하드 마스크(57)의 측벽들은 정렬될 수 있다.
전도성 층들(54)은 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)의 외부에서 연속적일 수 있다. 이와 같이, 제 1 부분(68A)으로 연장되는 전도성 층들(54)의 부분들로 형성된 전도성 라인들은 제 4 에지(E4)까지 연장될 수 있고, 제 2 부분(68B)으로 연장되는 전도성 층들(54)의 부분들로 형성된 전도성 라인들은 제 2 에지(E2)까지 연장될 수 있다. 도 10b에서 예시된 바와 같이, 계단 구조체(68)의 제 1 부분(68A)의 반대편에 있는 전도성 층들(54) 및 유전체 층들(52)의 에지들은 에치 정지 층(51) 및 기판(50)의 에지들과 접할 수 있다. 도 10c에서 예시된 바와 같이, 계단 구조체(68)의 제 2 부분(68B)의 반대편에 있는 전도성 층들(54) 및 유전체 층들(52)의 에지들은 에치 정지 층(51) 및 기판(50)의 에지들과 접할 수 있다.
도 11a 내지 도 11c에서, 금속간 유전체(inter-metal dielectric; IMD)(70)는 다층 적층체(58) 상부에서 퇴적된다. IMD(70)는 유전체 재료로 형성될 수 있고, CVD, PECVD, 유동가능 CVD(flowable CVD; FCVD) 등과 같은 임의의 적당한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(phospho-silicate glass; PSG), 보로-실리케이트 유리(boro-silicate glass; BSG), 붕소-도핑된 포스포-실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG) 등을 포함할 수 있다. 일부 실시예들에서, IMD(70)는 산화물(예컨대, 실리콘 산화물 등), 나이트라이드(예컨대, 실리콘 나이트라이드 등), 또는 그 조합 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 유전체 재료들이 이용될 수 있다. IMD(70)는 전도성 층들(54B 내지 54D)의 측벽들, 유전체 층들(52B 내지 52E)의 측벽들, 패턴화된 하드 마스크(57)의 측벽들, 전도성 층들(54A 내지 54D)의 상단 표면들, 및 패턴화된 하드 마스크(57)의 상단 표면들을 따라 연장된다.
도 12a 내지 도 12c에서, 제거 프로세스는 다층 적층체(58) 상부에서 과잉 재료들을 제거하기 위하여 IMD(70) 및 하드 마스크(57)에 적용된다. 일부 실시예들에서, 화학적 기계적 연마(chemical mechanical polish; CMP) 프로세스, 에치-백 프로세스(etch-back process), 그 조합 등과 같은 평탄화 프로세스(planarization process)가 사용될 수 있다. 도 12a 내지 도 12c에서 예시된 실시예에서, 하드 마스크(57)는 완전히 제거될 수 있다. 평탄화 프로세스는 다층 적층체(58)(예컨대, 유전체 층(52E))의 상단 표면이 평탄화 프로세스가 완료된 후에 IMD(70)의 상단 표면들과 수평이 되도록, 다층 적층체(58)를 노출시킨다.
도 13a 내지 도 15b에서, 트렌치(trench)들(86)이 다층 적층체(58)에서 형성됨으로써, 전도성 라인들(72)을 정의한다. 전도성 라인들(72)은 메모리 어레이(200)에서의 워드 라인들에 대응할 수 있고, 전도성 라인들(72)은 메모리 어레이(200)(도 1a 및 도 1b 참조)의 결과적인 트랜지스터들(204)을 위한 게이트 전극들을 제공할 수 있다. 도 13a 내지 도 15b에서, "a"로 종료되는 도면들은 탑다운 뷰들을 예시하고, "b"로 종료되는 도면들은 도 1a의 참조 단면 B-B'을 따라 단면도들을 예시한다.
도 13a 및 도 13b에서, 하드 마스크(80)는 다층 적층체(58) 상부에서 퇴적된다. 하드 마스크(80)는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있는 예를 들어, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등을 포함할 수 있다. 하드 마스크(80)는 스핀-온 기법을 이용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기법들을 이용하여 패턴화될 수 있다. 포토레지스트(82)는 하드 마스크(80) 상부에서 형성되고 패턴화된다. 포토레지스트(82)는 하드 마스크(80)의 상단 표면의 부분들을 노출시키는 트렌치들(86)을 형성하도록 패턴화될 수 있다.
도 14a 및 도 14b에서, 포토레지스트(82)의 패턴은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 수락가능한 에칭 프로세스를 이용하여 하드 마스크(80)로 전사된다. 에칭은 이방성일 수 있다. 에칭은 유전체 층(52E)의 상단 표면들과 같은, 다층 적층체(58)의 상단 표면들을 노출시킬 수 있다. 이에 따라, 트렌치들(86)은 하드 마스크(80)로 전사된다. 또한, 도 14a 및 도 14b에서, 포토레지스트(82)는 습식 에칭 프로세스, 건식 에칭 프로세스, 그 조합 등과 같은 수락가능한 프로세스에 의해 제거될 수 있다.
도 15a 내지 도 15c에서, 하드 마스크(80)의 패턴은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 하나 이상의 수락가능한 에칭 프로세스들을 이용하여 다층 적층체(58)로 전사된다. 에칭 프로세스들은 이방성일 수 있다. 이에 따라, 트렌치들(86)은 다층 적층체(58)를 통해 연장된다. 트렌치들(86)은 에치 정지 층(51)의 상단 표면들을 노출시킬 수 있다. 전도성 라인들(72A 내지 72D)(예컨대, 전도성 라인들(72)로서 집합적으로 지칭된 워드 라인들)은 트렌치들(86)을 에칭함으로써 전도성 층들(54A 내지 54D)로부터 형성된다. 더 구체적으로, 전도성 층들(54)을 통해 트렌치들(86)을 에칭함으로써, 인접한 전도성 라인들(72)은 서로로부터 분리될 수 있다. 전도성 라인들(72)은 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)의 외부에서 연속적일 수 있다. 제 1 부분(68A)으로 연장되는 전도성 층들(54)의 부분들로 형성된 전도성 라인들(72)은 제 4 에지(E4)까지 연장될 수 있고, 제 2 부분(68B)으로 연장되는 전도성 층들(54)의 부분들로 형성된 전도성 라인들(72)은 제 2 에지(E2)까지 연장될 수 있다. 또한, 도 15a 내지 도 15c에서, 하드 마스크(80)는 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 그 조합 등과 같은 수락가능한 프로세스에 의해 제거될 수 있다.
전도성 라인들(72A) 및 유전체 층(52A)의 양쪽 단부 표면들은 IMD(70)의 제 2 에지(E2) 및 제 4 에지(E4)와 접할 수 있다. 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)에서의 전도성 라인들(72B 내지 72D) 및 유전체 층들(52B 내지 52E)의 제 1 단부들은 IMD(70)와 접촉할 수 있고, 동일한 전도성 라인들(72B 내지 72D) 및 유전체 층들(52B 내지 52E)의 반대편에 있는 제 2 단부들은 대향하는 IMD(70)와 접할 수 있다. 이것은 전도성 라인들(72A) 및 유전체 층(52A)의 단부 표면들을 따라, IMD에 의해 여분의 면적이 차지되지 않으므로, 메모리 어레이(200)에서의 이용가능한 면적의 이용을 최대화하는 것을 보조하고, 메모리 셀들(202)은 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)의 외부에서 전도성 라인들(72) 및 유전체 층들(52)의 길이들을 따라 형성될 수 있다.
도 16a 내지 도 19b는 트렌치들(86)에서 트랜지스터들(204)(도 1a 및 도 1b 참조)을 위한 채널 영역들을 형성하고 패턴화하는 것을 예시한다. 도 16a 및 도 16b에서, 메모리 막(90), OS 층(92), 및 제 1 유전체 층(98A)은 트렌치들(86)에서 퇴적된다. 메모리 막(90)은 전도성 라인들(72), 유전체 층들(52), 및 IMD(70)의 측벽들을 따라, 그리고 유전체 층(52E), 에치 정지 층(51), 및 IMD(70)의 상단 표면들을 따라, 트렌치들(86)에서 등각성으로 퇴적될 수 있다. 메모리 막(90)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다.
메모리 막(90)은 메모리 어레이(200)에서 형성된 트랜지스터들(204)을 위한 게이트 유전체들을 제공할 수 있다. 메모리 막(90)은 메모리 막(90)을 가로질러서 적절한 전압 차이를 인가함으로써 2 개의 상이한 분극 방향들 사이에서 전환할 수 있는 재료를 포함할 수 있다. 메모리 막(90)은 하프늄(Hf)계 유전체 재료 등과 같은 하이-k 유전체 재료일 수 있다. 일부 실시예들에서, 메모리 막(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘-도핑된 하프늄 산화물 등과 같은 강유전성(FE) 재료를 포함한다. 일부 실시예들에서, 메모리 막(90)은 상이한 강유전성 재료들 또는 상이한 유형들의 메모리 재료들을 포함할 수 있다. 일부 실시예들에서, 메모리 막(90)은 2 개의 SiOx 층들 사이의 SiNx의 층을 포함하는 다층 메모리 구조체(예컨대, ONO 구조체)일 수 있다.
OS 층(92)은 메모리 막(90) 위의 트렌치들(86)에서 등각성으로 퇴적된다. OS 층(92)은 트랜지스터들(204)(도 1a 및 도 1b 참조)을 위한 채널 영역들을 제공하기 위하여 적당한 재료들을 포함한다. 예를 들어, OS 층(92)은 아연 산화물(zinc oxide)(ZnO), 인듐 텅스텐 산화물(indium tungsten oxide)(InWO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide)(InGaZnO, IGZO), 인듐 아연 산화물(indium zinc oxide)(InZnO), 인듐 주석 산화물(indium tin oxide)(ITO), 다결정질 실리콘(폴리-Si), 실리콘(Si), 비정질 실리콘(a-Si), 그 조합들 등을 포함할 수 있다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. OS 층(92)은 메모리 막(90) 위의 트렌치들(86)의 측벽들 및 하단 표면들을 따라 연장될 수 있다.
제 1유전체 층(98A)은 OS 층(92) 위의 트렌치들(86)에서 퇴적된다. 제 1 유전체 층(98A)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있는 예를 들어, 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등을 포함할 수 있다. 제 1 유전체 층(98A)은 OS 층(92) 위의 트렌치들(86)의 측벽들 및 하단 표면들을 따라 연장될 수 있다. 도 17a 및 도 17b에 대하여 이하에서 논의된 바와 같이, 제 1 유전체 층(98A)은 추후에 패턴화될 수 있고, 하부에 놓인 OS 층(92)을 에칭하기 위한 마스크로서 이용될 수 있다.
도 17a 및 도 17b에서, 제 1 유전체 층(98A) 및 OS 층(92)의 하단 부분들은 트렌치들(86)에서 제거된다. 제 1 유전체 층(98A)의 하단 부분들은 포토리소그래피 및 에칭의 조합을 이용하여 제거될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 수락가능한 에치 프로세스일 수 있다. 에칭은 이방성일 수 있다.
제 1 유전체 층(98A)은 그 다음으로, 트렌치들(86)에서 OS 층(92)의 하단 부분들을 통해 에칭하기 위한 에치 마스크로서 이용될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 수락가능한 에치 프로세스일 수 있다. 에칭은 이방성일 수 있다. OS 층(92)을 에칭하는 것은 트렌치들(86)의 하단 표면들 상에서 메모리 막(90)의 부분들을 노출시킬 수 있다. 이에 따라, 트렌치들(86)의 반대편에 있는 측벽들 상의 OS 층(92)의 부분들은 서로로부터 분리될 수 있고, 이것은 메모리 어레이(200)(도 1a 및 도 1b 참조)의 메모리 셀들(202) 사이의 격리를 개선시킨다.
일부 실시예들(별도로 예시되지 않음)에서, OS 층(92)은 그 다음으로, 트렌치들(86)에서 메모리 막(90)의 하단 부분들을 통해 에칭하기 위한 에치 마스크로서 이용될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 수락가능한 에치 프로세스일 수 있다. 에칭은 이방성일 수 있다. 메모리 막(90)을 에칭하는 것은 트렌치들(86)의 하단 표면들 상에서 에치 정지 층(51)의 부분들을 노출시킬 수 있다. 이에 따라, 트렌치들(86)의 반대편에 있는 측벽들 상의 메모리 막(90)의 부분들은 서로로부터 분리될 수 있고, 이것은 메모리 어레이(200)(도 1a 및 도 1b 참조)의 메모리 셀들(202) 사이의 격리를 추가로 개선시킨다.
도 18a 및 도 18b에서, 추가적인 유전체 재료들(98B)은 트렌치들(86)의 남아 있는 부분들을 충전하기 위하여 퇴적된다. 추가적인 유전체 재료들(98B)은 제 1 유전체 층(98A)의 재료들과 동일하거나 유사한 재료들로, 그리고 제 1 유전체 층(98A)의 재료들과 동일하거나 유사한 프로세스들에 의해 형성될 수 있다. 추가적인 유전체 재료들(98B) 및 제 1 유전체 층(98A)은 유전체 재료들(98)로서 집합적으로 지칭될 수 있다.
도 19a 및 도 19b에서, 제거 프로세스는 다층 적층체(58) 상부에서 과잉 재료들을 제거하기 위하여 유전체 재료들(98), OS 층(92), 및 메모리 막(90)에 적용된다. 일부 실시예들에서는, CMP, 에치-백 프로세스, 그 조합들 등과 같은 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스는 다층 적층체(58)(예컨대, 유전체 층(52E)), IMD(70), 메모리 막(90), OS 층(92), 및 유전체 재료들(98)의 상단 표면들이 평탄화 프로세스가 완료된 후에 수평이 되도록, 다층 적층체(58) 및 IMD(70)를 노출시킨다.
도 20a 내지 도 23c는 메모리 어레이(200)에서 유전체 재료들(102), 전도성 라인들(106)(예컨대, 비트 라인들), 및 전도성 라인들(108)(예컨대, 소스 라인들)을 제조하는 중간 단계들을 예시한다. 전도성 라인들(106) 및 전도성 라인들(108)은 메모리 어레이(200)의 개별적인 메모리 셀들(202)이 판독 및 기록 동작들을 위하여 선택될 수 있도록, 전도성 라인들(72)에 수직인 방향으로 연장될 수 있다.
도 20a 및 도 20b에서, 트렌치들(100)은 유전체 재료들(98) 및 OS 층(92)을 통해 패턴화된다. 트렌치들(100)은 포토리소그래피 및 에칭의 조합을 통해 유전체 재료들(98) 및 OS 층(92)에서 패턴화될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 수락가능한 에칭 프로세스들일 수 있다. 에칭은 이방성일 수 있다. 트렌치들(100)은 메모리 막(90)의 반대편에 있는 측벽들 사이에 배치될 수 있고, 트렌치들(100)은 메모리 어레이(200)(도 1a 참조)에서의 메모리 셀들(202)의 인접한 적층체들을 물리적으로 분리시킬 수 있다. 유전체 재료들(98) 및 OS 층(92)은 IMS(70), 전도성 라인들(72), 및 유전체 층들(52)에 인접한 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)에서 완전히 제거될 수 있다. 제 2 에지(E2) 및 제 4 에지(E4)에 대해 평행한 방향으로 계단 구조체(68)의 제 2 부분(68B)에 인접한 유전체 재료들(98) 및 OS 층(92)의 부분들이 또한 제거될 수 있다.
일부 실시예들(별도로 예시되지 않음)에서, 트렌치들(100)은 또한, 메모리 막(90)을 통해 패턴화될 수 있다. 이와 같이, 트렌치들(100)은 다층 적층체(59)의 반대편에 있는 측벽들 사이에 배치될 수 있고, 트렌치들(100)은 메모리 어레이(200)(도 1a 참조)에서의 메모리 셀들(202)의 인접한 적층체들을 물리적으로 분리시킬 수 있다. 유전체 재료들(98), OS 층(90), 및 메모리 막(90)은 IMS(70), 전도성 라인들(72), 및 유전체 층들(52)에 인접한 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)에서 완전히 제거될 수 있다. 제 2 에지(E2) 및 제 4 에지(E4)에 대해 평행한 방향으로 계단 구조체(68)의 제 2 부분(68B)에 인접한 유전체 재료들(98), OS 층(90), 및 메모리 막(90)의 부분들이 또한 제거될 수 있다.
도 21a 및 도 21b에서, 유전체 재료들(102)은 트렌치들(100)에서 배치되고, 트렌치들(100)을 충전한다. 유전체 재료들(102)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있는 예를 들어, 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등을 포함할 수 있다. 유전체 재료들(102)은 OS 층(92) 위의 트렌치들(100)의 측벽들 및 하단 표면들을 따라 연장될 수 있다. 퇴적 후에, 평탄화 프로세스(예컨대, CMP, 에치-백 등)는 유전체 재료들(102)의 과잉 부분들을 제거하기 위하여 수행될 수 있다. 결과적인 구조체에서, 다층 적층체(58), 메모리 막(90), OS 층(92), 유전체 재료들(98), 및 유전체 재료들(102)의 상단 표면들은 서로 실질적으로 수평(예컨대, 프로세스 변동들 이내)일 수 있다.
일부 실시예들에서, 유전체 재료들(98) 및 유전체 재료들(102)의 재료들은 이들이 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예를 들어, 일부 실시예들에서, 유전체 재료들(98)은 산화물이고, 유전체 재료들(102)은 나이트라이드이다. 일부 실시예들에서, 유전체 재료들(98)은 나이트라이드이고, 유전체 재료들(102)은 산화물이다. 다른 재료들이 또한 가능하다.
도 22a 및 도 22b에서, 트렌치들(104)은 유전체 재료들(98)을 통해 패턴화된다. 트렌치들(104)은 전도성 라인들을 형성하기 위하여 추후에 이용될 수 있다. 트렌치들(104)은 포토리소그래피 및 에칭의 조합을 이용하여 유전체 재료들(98)을 통해 패턴화될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 수락가능한 에치 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 유전체 재료들(102), OS 층(92), 및 메모리 막(90)을 상당히 에칭하지 않으면서 유전체 재료들(98)을 에칭하는 에칭제들을 이용할 수 있다. 트렌치들(104)의 패턴은 (도 23a 내지 도 23c에 대하여 이하에서 논의된 전도성 라인들(106) 및 전도성 라인들(108)과 같은) 추후에 형성된 전도성 라인들의 패턴에 대응할 수 있다. 유전체 재료들(98)의 부분들은 트렌치들(104)의 각각의 쌍 사이에서 남아 있을 수 있고, 유전체 재료들(102)은 트렌치들(104)의 인접한 쌍들 사이에 배치될 수 있다. 또한, OS 층(92) 및 메모리 막(90)의 부분들은 트렌치들(104)과 유전체 층들(52) 및 전도성 라인들(72)의 각각 사이에서 트렌치들(104)에 인접하게 남아 있을 수 있다. OS 층(92) 및 메모리 막(90)의 부분들은 추후에 형성된 트랜지스터들(204)의 일부로서 이용될 수 있다. 일부 실시예들에서, OS 층(92) 및 메모리 막(90)에 대하여 유전체 재료들(98)의 재료를 선택적으로 에칭하기 위하여 트렌치들(100)을 패턴화하기 위하여 이용된 프로세스와 반대로, 상이한 에칭이 트렌치들(104)을 패턴화하기 위하여 이용될 수 있다.
도 23a 내지 도 23c에서, 트렌치들(104)은 전도성 라인들(106) 및 전도성 라인들(108)을 형성하기 위하여 전도성 재료로 충전된다. 도 23a는 더 이후의 도면들에서 이용되는 참조 단면들을 예시한다. 단면 B-B'은 전도성 라인들(72)의 종방향 축들에 수직인 방향으로 연장되고, 유전체 재료들(98)을 통해 연장된다. 단면 C-C'은 단면 B-B'에 대해 평행한 방향으로 연장되고, 전도성 라인들(106) 및/또는 전도성 라인들(108)을 통해 연장된다. 전도성 라인(106), 전도성 라인(108), 전도성 라인(72), 메모리 막(90)의 부분, 및 OS 층(92)의 부분을 각각 포함하는 메모리 셀들(202) 및 트랜지스터들(204)이 형성된다. 전도성 라인들(106) 및 전도성 라인들(108)은 구리, 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드, 텅스텐, 루테늄, 알루미늄, 그 조합들 등과 같은 전도성 재료들을 각각 포함할 수 있다. 전도성 라인들(106) 및 전도성 라인들(108)은 예를 들어, CVD, ALD, PVD, PECVD 등을 이용하여 형성될 수 있다. 전도성 재료들이 퇴적된 후에, 평탄화(예컨대, CMP, 에치-백 등)는 전도성 재료들의 과잉 부분들을 제거하기 위하여 수행될 수 있음으로써, 전도성 라인들(106) 및 전도성 라인들(108)을 형성할 수 있다. 결과적인 구조체에서, 다층 적층체(58), IMD(70), 메모리 막(90), OS 층(92), 유전체 재료들(98), 유전체 재료들(102), 전도성 라인들(106), 및 전도성 라인들(108)의 상단 표면들은 서로 실질적으로 수평(예컨대, 프로세스 변동들 이내)일 수 있다.
전도성 라인들(106)은 메모리 어레이(200)에서의 비트 라인들에 대응할 수 있고, 전도성 라인들(108)은 메모리 어레이(200)에서의 소스 라인들에 대응할 수 있다. 또한, 전도성 라인들(106) 및 전도성 라인들(108)은 메모리 어레이(200)에서의 트랜지스터들(204)을 위한 소스/드레인 전극들을 제공할 수 있다. 도 23c는 전도성 라인들(106)을 오직 도시하는 단면도를 예시하지만, 전도성 라인들(108)의 단면도는 유사할 수 있다.
트랜지스터들(204)을 위한 채널 영역들, 전도성 라인들(106), 및 전도성 라인들(108)은 계단 구조체(68)를 형성한 후에 형성되는 것으로서 논의되었지만, 일부 실시예들에서, 계단 구조체(68)는 트랜지스터들(204)을 위한 채널 영역들, 전도성 라인들(106), 및 전도성 라인들(108)을 형성한 후에 형성될 수 있다. 예를 들어, 계단 구조체(68)를 형성하기 위하여 도 4a 내지 도 12c에서 예시되고 도 4a 내지 도 12c에 대하여 설명된 제조 단계들은 도 13a 내지 도 23c에서 예시되고 도 13a 내지 도 23c에 대하여 설명된 제조 단계들 후에 수행될 수 있다. 동일하거나 유사한 프로세스들은 계단-최초 및 계단-최후 실시예들에서 이용될 수 있다.
도 24a 내지 도 24d에서, 유전체 층(120)은 다층 적층체(58), IMD(70), 메모리 막(90), OS 층(92), 유전체 재료들(98), 유전체 재료들(102), 전도성 라인들(106), 및 전도성 라인들(108) 상부에서 형성된다. 유전체 층(120)은 로우-k 유전체 재료, 추가 로우-k(extra low-k; ELK) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 유전체 층(120)은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 그 조합들 등과 같은 절연 재료들을 포함할 수 있다. 유전체 층(120)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 프로세스를 이용하여 퇴적될 수 있다.
도 24a는 더 이후의 도면들에서 이용되는 참조 단면들을 추가로 예시한다. 단면 A-A'은 전도성 라인들(72)의 종방향 축들을 따라 계단 구조체(68)의 제 1 부분(68A)을 통해 연장된다. 단면 B-B'은 단면 A-A'에 수직인 방향으로 계단 구조체(68)의 제 2 부분(68B)을 통해 연장된다. 단면 D-D'은 단면 A-A에 대해 평행한 방향으로 전도성 라인들(72)에 인접한 유전체 재료들(98) 및 유전체 재료들(102)을 통해 연장된다.
또한, 도 24a 내지 도 24d에서, 트렌치들(110)은 유전체 층(120) 및 IMD(70)에서 형성되고, 트렌치들(112)은 유전체 층(120), 유전체 재료들(98), 메모리 막(90), 및 에치 정지 층(51)에서 형성되고, 트렌치들(114)은 유전체 층(120)에서 형성된다. 트렌치들(110), 트렌치들(112), 및 트렌치들(114)은 전도성 접촉부들을 형성하기 위하여 추후에 이용될 수 있다. 더 구체적으로, 트렌치들(110)은 전도성 라인들(72)까지 연장되는 전도성 접촉부들을 형성하기 위하여(예컨대, 워드 라인 접촉부들, 게이트 접촉부들 등을 형성하기 위하여) 추후에 이용될 수 있고, 트렌치들(112)은 기판(50) 상부에서 형성된 회로들까지 연장되는 전도성 접촉부들을 형성하기 위하여 추후에 이용될 수 있고, 트렌치들(114)은 전도성 라인들(106) 및 전도성 라인들(108)까지 연장되는 전도성 접촉부들을 형성하기 위하여(예컨대, 비트 라인 접촉부들, 소스 라인 접촉부들 등을 형성하기 위하여) 추후에 이용될 수 있다.
도 24b 및 도 24c에서 예시된 바와 같이, 트렌치들(110)은 유전체 층(120) 및 IMD(70)를 통해 연장될 수 있고, 전도성 라인들(72)의 상단 표면들을 노출시킬 수 있다. 전도성 라인들(72)의 계단 형상은 트렌치들(110)이 연장될 수 있는 전도성 라인들(72)의 각각 상에서 표면들을 제공한다. 도 24c 및 도 24d에서 예시된 바와 같이, 트렌치들(112)은 유전체 층(120), 유전체 재료들(102), 메모리 막(90), 및 에치 정지 층(41)을 통해 연장될 수 있다. 메모리 막(90)의 하단 부분들이 제거되는 실시예들에서, 트렌치들(112)은 유전체 층(120), 유전체 재료들(102), 및 에치 정지 층(51)만을 통해 연장될 수 있다. 트렌치들(112)은 기판(50)의 상단 표면들을 노출시킬 수 있다. 상호접속 구조체(320)가 기판(50) 상부에서 형성되는 실시예들(도 2 참조)에서, 트렌치들(112)은 상호접속 구조체(320)의 전도성 특징부들(322)의 상단 표면들을 노출시킬 수 있다. 도 24a 및 도 24c에서 예시된 바와 같이, 트렌치들(110) 및 트렌치들(112)은 그 단면이 전도성 라인들(72)의 종방향 축들에 수직인 동일한 단면에서, 유전체 층(120), IMD(70), 유전체 재료들(102), 메모리 막(90), 및 에치 정지 층(51)의 인접한 부분들을 통해 연장될 수 있다.
이하에서 더 상세하게 논의되는 바와 같이, (도 26a 내지 도 26e에 대하여 이하에서 논의된 전도성 접촉부들(122) 및 전도성 접촉부들(124)과 같은) 전도성 접촉부들은 트렌치들(110) 및 트렌치들(112)에서 형성될 수 있고, 전도성 접촉부들은 (도 26a 내지 도 26e에 대하여 이하에서 논의된 전도성 라인들(128)과 같은) 전도성 라인들을 통해 서로에 전기적으로 결합될 수 있다. 메모리 어레이(200)의 반대편에 있는 에지들을 따라 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)을 형성하는 것은 접속들이 전도성 라인들(72)의 각각으로부터 하부에 놓인 기판(50)의 상이한 부분들까지 행해지는 것을 허용한다. 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)은 제 2 에지(E2) 및 제 4 에지(E4)의 오직 부분들을 따라 형성되므로, 메모리 셀들(202)은 제 2 에지(E2) 및 제 4 에지(E4)의 나머지를 따라 형성될 수 있다. 이것은 디바이스 밀도가 증가되는 것을 허용한다.
도 24c 및 도 24d에서 예시된 바와 같이, 트렌치들(114)은 유전체 층(120)을 통해 연장될 수 있고, 전도성 라인들(106) 및 전도성 라인들(108)을 노출시킬 수 있다. 트렌치들(114)은 전도성 라인들(106) 및 전도성 라인들(108)에 전기적으로 결합된 전도성 접촉부들(예컨대, 도 26a 내지 도 26e에 대하여 이하에서 논의된 전도성 접촉부들(126) 및 전도성 접촉부들(124)과 같은 소스 라인 접촉부들 및 비트 라인 접촉부들)을 형성하기 위하여 추후에 이용될 수 있다.
트렌치들(110), 트렌치들(112), 및 트렌치들(114)은 포토리소그래피 및 에칭의 조합을 이용하여 형성될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 그 조합과 같은 임의의 수락가능한 에치 프로세스일 수 있다. 에칭은 이방성일 수 있다. 일부 실시예들에서, 트렌치들(110), 트렌치들(112), 및 트렌치들(114)은 동시에 형성될 수 있지만; 그러나, 트렌치들(110), 트렌치들(112), 및 트렌치들(114)은 또한, 다수의 에칭 프로세스들을 이용하여 별도로 형성될 수 있다.
도 25a 내지 도 25d에서, 유전체 층(121)은 유전체 층(120) 상부에서 형성된다. 유전체 층(121)은 로우-k 유전체 재료, 추가 로우-k(ELK) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 유전체 층(121)은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 그 조합들 등과 같은 절연 재료들을 포함할 수 있다. 유전체 층(121)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 프로세스를 이용하여 퇴적될 수 있다. 또한, 도 25a 내지 도 25d에서, 트렌치들(116) 및 트렌치들(118)은 유전체 층(121)에서 형성된다. 트렌치들(116) 및 트렌치들(118)은 전도성 라인들을 형성하기 위하여 추후에 이용될 수 있다. 더 구체적으로, 트렌치들(116)은 추후에 형성된 전도성 접촉부들을 서로에, 그리고 기판(50) 상에서 형성된 회로들과 같은 하부에 놓인 구조체들에 전기적으로 결합하는 전도성 라인들을 형성하기 위하여 추후에 이용될 수 있다.
도 26a 내지 도 26e에서, 전도성 접촉부들(122)은 트렌치들(110)에서 형성되고, 전도성 접촉부들(124)은 트렌치들(112)에서 형성되고, 전도성 접촉부들(126)은 트렌치들(114)에서 형성되고, 전도성 라인들(128)은 트렌치들(116)에서 형성되고, 전도성 라인들(130)은 트렌치들(118)에서 형성된다. 도 26e는 전도성 접촉부들(122), 전도성 접촉부들(124), 전도성 접촉부들(126), 전도성 라인들(128), 및 전도성 라인들(130)과, 메모리 어레이(200)의 다른 엘리먼트들 사이의 관계들을 더 명확하게 도시하기 위하여 IMD(70), 유전체 층(120), 및 유전체 층(121)이 생략되는 사시도를 예시한다. 전도성 라인들(128)은 전도성 접촉부들(122) 및 전도성 접촉부들(124)을 전기적으로 결합한다. 전도성 라인들(72)은 전도성 접촉부들(124), 전도성 라인들(128), 및 전도성 접촉부들(122)을 통해 기판(50) 상에서 형성된 회로들에 전기적으로 결합된다. 전도성 접촉부들(122)은 유전체 층(120) 및 IMD(70)를 통해 연장된다. 전도성 접촉부들(122)은 워드 라인 접촉부들, 게이트 접촉부들 등으로서 지칭될 수 있다. 전도성 접촉부들(124)은 유전체 층(120), 유전체 재료들(102), 메모리 막(90), 및 에치 정지 층(51)을 통해 연장된다. 전도성 라인들(128)은 유전체 층(121)을 통해 연장된다.
전도성 라인들(72)은 계단 구조체(68)에서 형성되므로, 전도성 라인들(72)의 각각 상의 표면들은 전도성 접촉부들(122)이 그 상에서 랜딩(land)하기 위하여 제공된다. 전도성 라인들(72)의 각각이 계단 구조체(68) 내에 포함되도록, 다수의 전도성 라인들(72)이 계단 구조체(68)의 제 1 부분(68A) 내에 포함될 수 있고, 전도성 라인들(72)의 나머지는 계단 구조체(68)의 제 2 부분(68B) 내에 포함될 수 있다. 이와 같이, 전도성 접촉부들(122)은 전도성 라인들(72)의 각각까지 연장될 수 있다. 메모리 어레이(200)의 제 2 에지(E2), 및 제 2 에지(E2)의 반대편에 있는 메모리 어레이(200)의 제 4 에지(E4)를 따라 계단 구조체(68)의 제 1 부분(68A) 및 계단 구조체(68)의 제 2 부분(68B)을 형성하는 것은 접속들이 하부에 놓인 기판(50)의 상이한 부분들까지 행해지는 것을 허용한다. 메모리 어레이(200)의 제 2 에지(E2) 및 제 4 에지(E4)를 따라 오직 부분적으로 연장되는 계단 구조체(68)의 제 1 부분(68A) 및 계단 구조체(68)의 제 2 부분(68B)을 형성하는 것은 또한, 계단 구조체(68)에 의해 차지된 공간을 최소화한다. 예를 들어, 메모리 셀들(202)은 메모리 어레이(200)의 제 2 에지(E2) 및 제 4 에지(E4)와 평행한 방향으로 계단 구조체(68)의 제 1 부분(68A) 및 제 2 부분(68B)에 인접하게 형성될 수 있고, 이것은 메모리 어레이(200)에서 형성될 수 있는 메모리 셀들(202)의 수를 최소화하고 디바이스 밀도를 증가시킨다.
또한, 전도성 라인들(128)은 계단 구조체의 제 1 부분(68A) 및 제 2 부분(68B) 내에서 전도성 접촉부들(122)과 전도성 접촉부들(124) 사이의 접속들을 라우팅(route)하고, 전도성 라인들(72)의 종방향 축들에 수직인 방향으로 연장된다. 이 라우팅 구성은 기존의 설계들보더 더 적은 면적을 요구하고, 이것은 더 큰 디바이스 밀도들이 달성되는 것을 허용한다. 접속들은 또한 기존의 설계들보다 더 짧을 수 있고, 이것은 저항을 감소시키고 디바이스 성능을 개선시킨다. 더 적은 리소그래피 단계들 및 더 적은 퇴적 단계들이 이용될 수 있고, 이것이 비용들 및 생산 시간을 감소시키도록, 트렌치들(110) 및 트렌치들(112)은 동시에 형성될 수 있고, 전도성 접촉부들(122) 및 전도성 접촉부들(124)은 동시에 형성될 수 있다.
전도성 라인들(130)은 전도성 접촉부들(126)에 전기적으로 결합되고, 전도성 접촉부들(126) 및 전도성 라인들(130)을 통해 전도성 라인들(106) 및 전도성 라인들(108)을 기판(50) 상에서 형성된 회로들에 전기적으로 결합할 수 있다. 전도성 접촉부들(126)은 유전체 층(120)을 통해 연장된다. 전도성 접촉부들(126)은 소스 라인 접촉부들, 비트 라인 접촉부들 등으로서 지칭될 수 있다. 전도성 라인들(130)은 유전체 층(121)을 통해 연장된다.
전도성 접촉부들(122), 전도성 접촉부들(124), 전도성 접촉부들(126), 전도성 라인들(128), 및 전도성 라인들(130)은 확산 장벽 층들, 접착 층들 등과 같은 라이너들(별도로 예시되지 않음)을 형성함으로써 그리고 라이너들 상부에서 전도성 재료들을 형성함으로써 형성될 수 있다. 전도성 접촉부들(122), 전도성 접촉부들(124), 전도성 접촉부들(126), 전도성 라인들(128), 및 전도성 라인들(130)의 각각은 동시에, 또는 하나 이상의 퇴적 프로세스들을 이용하여 별도로 형성될 수 있다. 라이너들은 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함할 수 있다. 전도성 재료들은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 프로세스는 유전체 층(121)의 표면들로부터 과잉 재료를 제거하기 위하여 수행될 수 있다.
도 27은 메모리 어레이(200)에서의 메모리 셀들(202)이 제 2 에지(E2) 및 제 4 에지(E4)에 대해 평행한 방향으로 정렬되는 실시예를 예시한다. 제 1 에지(E1) 및 제 3 에지(E3)에 대해 평행한 방향으로 계단 구조체(68)의 제 1 부분(68A)과 정렬된 영역에서의 메모리 셀들(202)은 제 1 에지(E1) 및 제 3 에지(E3)에 대해 평행한 방향으로 계단 구조체(68)의 제 2 부분(68B)과 정렬된 영역에서의 메모리 셀들(202)과 오정렬되지만, 양자의 영역들에서의 메모리 셀들(202)은 제 2 에지(E2) 및 제 4 에지(E4)에 대해 평행한 방향으로 정렬될 수 있다. 메모리 셀들(202)을 서로 정렬하는 것은 전도성 접촉부들(126) 및 전도성 라인들(130)과 같은, 메모리 셀들(202)까지의 접속들의 라우팅을 단순화할 수 있다.
도 28 내지 도 35는 다층 적층체(59)가 교호하는 유전체 층들(52) 및 희생 층들(74)을 포함하는 실시예를 예시한다. 도 28은 도 3 내지 도 12에서 예시되고 위에서 논의된 것과 유사하거나 동일한 단계들이 계단 구조체(68) 및 계단 구조체(68) 위의 IMD(70)를 형성하기 위하여 수행된 후의 다층 적층체(59)를 예시한다. 다층 적층체(59)는 희생 층들(74A 내지 74D)(희생 층들(74)로서 집합적으로 지칭됨) 및 유전체 층들(52A 내지 52E)(유전체 층들(52)로서 집합적으로 지칭됨)의 교호층들을 포함한다. 희생 층들(74)은 전도성 라인들(76)(예컨대, 워드 라인들)을 정의하기 위하여 후속 단계들에서의 전도성 재료들로 대체될 수 있다. 희생 층들(74)은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 그 조합들 등과 같은 절연 재료들을 포함할 수 있다. 유전체 층들(52)은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 그 조합들 등과 같은 절연 재료들을 포함할 수 있다. 추후의 에칭 단계들을 보조하기 위하여, 유전체 층들(52)은 희생 층들(74)의 에칭으로부터 높은 에치 선택성을 가지는 재료로 형성될 수 있고, 기판(50)은 양자의 희생 층들(74) 및 유전체 층들(52)의 에칭으로부터 높은 에치 선택성을 가지는 재료로 형성될 수 있다. 일부 실시예들에서, 기판(50)은 실리콘 카바이드로 형성될 수 있고, 유전체 층들(52)은 실리콘 산화물과 같은 산화물로 형성될 수 있고, 희생 층들(74)은 실리콘 나이트라이드와 같은 나이트라이드로 형성될 수 있다. 희생 층들(74) 및 유전체 층들(52)은 각각 예를 들어, CVD, ALD, 물리적 기상 증착(PVD), 플라즈마 강화된 CVD(PECVD) 등을 이용하여 형성될 수 있다. 도 28은 특정한 수의 희생 층들(74) 및 유전체 층들(52)을 예시하지만, 다른 실시예들은 상이한 수들의 희생 층들(74) 및 유전체 층들(52)을 포함할 수 있다.
도 29에서, 제 1 트렌치들(402)은 다층 적층체(59)에서 형성된다. 예시된 실시예에서, 제 1 트렌치들(402)은 기판(50)을 노출시키기 위하여 다층 적층체(59) 및 에치 정지 층(51)을 통해 연장된다. 일부 실시예들에서, 제 1 트렌치들(402)은 다층 적층체(59)의 전부가 아닌 일부의 층들을 통해 연장되거나, 에치 정지 층(51)이 아니라 다층 적층체(59)를 통해 연장된다. 제 1 트렌치들(402)은 다층 적층체(59)에 대해 선택적인(예컨대, 기판(50)의 재료보다 더 빠른 레이트로 유전체 층들(52) 및 희생 층들(74)의 유전체 재료들을 에칭하는) 에칭 프로세스에 의한 것과 같은, 수락가능한 포토리소그래피 및 에칭 기법들을 이용하여 형성될 수 있다. 에칭은 반응성 이온 에치(reactive ion etch; RIE), 중성 빔 에치(neutral beam etch; NBE) 등, 또는 그 조합과 같은 임의의 수락가능한 에치 프로세스일 수 있다. 에칭은 이방성일 수 있다. 기판(50)이 실리콘 카바이드로 형성되는 실시예들에서, 유전체 층들(52)은 실리콘 산화물로 형성되고, 희생 층들(74)은 실리콘 나이트라이드로 형성되고, 제 1 트렌치들(402)은 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예컨대, C4F6)를 이용하는 건식 에치에 의해 형성될 수 있다.
도 30에서, 제 1 트렌치들(402)은 제 1 측벽 리세스(recess)들(403)을 형성하기 위하여 확대된다. 구체적으로, 제 1 트렌치들(402)에 의해 노출된 희생 층들(74)의 측벽들의 부분들은 제 1 측벽 리세스들(403)로부터 리세싱된다. 희생 층들(74)의 측벽들이 일직선인 것으로서 예시되지만, 측벽들은 오목할 수 있거나 볼록할 수 있다. 제 1 측벽 리세스들(403)은 희생 층들(74)의 재료에 대해 선택적인(예컨대, 유전체 층들(52), 에치 정지 층(51), 및 기판(50)의 재료들보다 더 빠른 레이트로 희생 층들(74)의 재료를 선택적으로 에칭하는) 것과 같은 수락가능한 에칭 프로세스에 의해 형성될 수 있다. 에칭은 등방성(isotropic)일 수 있다. 기판(50)이 실리콘 카바이드로 형성되고, 유전체 층들(52)은 실리콘 산화물로 형성되고, 희생 층들(74)은 실리콘 나이트라이드로 형성되는 실시예들에서, 제 1 트렌치들(402)은 인산(H3PO4)을 이용하는 습식 에치에 의해 확대될 수 있다. 그러나, 건식 선택적 에치와 같은 임의의 적당한 에칭 프로세스가 또한 사용될 수 있다.
도 31에서, 시드 층(seed layer)(404) 및 전도성 충전 재료(406)는 제 1 측벽 리세스들(403)에서, 그리고 제 1 트렌치들(402)을 충전 및/또는 과다충전(overfill)하기 위하여 형성된다. 시드 층들, 접착제 층(glue layer)들, 장벽 층들, 확산 층들, 충전 층들 등과 같은 하나 이상의 추가적인 층들은 또한, 제 1 트렌치들(402) 및 제 1 측벽 리세스들(403)에서 충전될 수 있다. 일부 실시예들에서, 시드 층(404)은 생략될 수 있다. 시드 층(404)은 추후에 퇴적된 재료를 성장시키는 것을 돕거나 추후에 퇴적된 재료를 접착시키는 것을 돕기 위하여 사용될 수 있는 제 1 전도성 재료로 형성될 수 있다. 일부 실시예들에서, 시드 층(404)은 티타늄 나이트라이드, 탄탈륨 나이트라이드, 티타늄, 탄탈륨, 몰리브덴, 루테늄, 로듐, 하프늄, 이리듐, 니오븀, 레늄, 텅스텐, 이들의 조합들, 이들의 산화물들 등을 포함할 수 있다. 전도성 충전 재료(406)는 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 몰리브덴, 루테늄, 몰리브덴 나이트라이드, 그 합금들 등과 같은 금속일 수 있는 제 2 전도성 재료로 형성될 수 있다. 유전체 층들(52)이 실리콘 산화물과 같은 산화물로 형성되는 실시예들에서, 시드 층(404)은 티타늄 나이트라이드로 형성될 수 있고, 전도성 충전 재료(406)는 텅스텐으로 형성될 수 있다. 시드 층(404) 및 전도성 충전 재료(406)는 각각, 화학적 기상 증착(CVD), 원자 층 증착(ALD) 등과 같은 수락가능한 퇴적 프로세스에 의해 형성될 수 있다.
일단 시드 층(404) 및 전도성 충전 재료(406)가 제 1 트렌치들(402)을 충전 및/또는 과다충전하기 위하여 퇴적되었으면, 시드 층(404) 및 전도성 충전 재료(406)는 제 1 트렌치들(402)의 외부에서 과잉 재료를 제거하기 위하여 평탄화될 수 있어서, 평탄화 후에, 시드 층(404) 및 전도성 충전 재료(406)는 제 1 트렌치들(402)의 상단 부분에 완전히 걸쳐 이어진다. 실시예에서, 시드 층(404) 및 전도성 충전 재료(406)는 예를 들어, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스를 이용하여 평탄화될 수 있다. 그러나, 그라인딩 프로세스(grinding process)와 같은 임의의 적당한 평탄화 프로세스가 또한 사용될 수 있다.
도 32에서, 제 2 트렌치들(405)은 다층 적층체(59)에서 형성된다. 예시된 실시예에서, 제 2 트렌치들(405)은 다층 적층체(59) 및 에치 정지 층(51)을 통해 연장되고 기판(50)을 노출시킨다. 일부 실시예들에서, 제 2 트렌치들(405)은 다층 적층체(59)의 전부가 아닌 일부의 층들을 통해 연장되거나, 에치 정지 층(51)이 아니라 다층 적층체(59)를 통해 연장된다. 제 2 트렌치들(405)은 다층 적층체(59)에 대해 선택적인(예컨대, 기판(50)의 재료보다 더 빠른 레이트로 유전체 층들(52) 및 희생 층들(74)의 유전체 재료들을 에칭하는) 에칭 프로세스에 의한 것과 같은, 수락가능한 포토리소그래피 및 에칭 기법들을 이용하여 형성될 수 있다. 에칭은 임의의 수락가능한 에치 프로세스일 수 있고, 일부 실시예들에서, 도 29에 대하여 논의된 제 1 트렌치들(402)을 형성하기 위하여 이용된 에치와 유사할 수 있다.
도 33에서, 제 2 트렌치들(405)은 제 2 측벽 리세스들(407)을 형성하기 위하여 확대된다. 구체적으로, 희생 층들(74)의 남아 있는 부분들은 제 2 측벽 리세스들(407)을 형성하기 위하여 제거된다. 제 2 측벽 리세스들(407)은 이에 따라, 시드 층(404)의 부분들, 또는 시드 층(404)이 존재하지 않는 실시예들에서는, 전도성 충전 재료(406)를 노출시킨다. 제 2 측벽 리세스들(407)은 희생 층들(74)의 재료에 대해 선택적인(예컨대, 유전체 층들(52), 에치 정지 층(51), 및 기판(50)의 재료들보다 더 빠른 레이트로 희생 층들(74)의 재료를 선택적으로 에칭하는) 것과 같은 수락가능한 에칭 프로세스에 의해 형성될 수 있다. 에칭은 임의의 수락가능한 에치 프로세스일 수 있고, 일부 실시예들에서, 도 30에 대하여 논의된 제 1 측벽 리세스들(403)을 형성하기 위하여 이용된 에치와 유사할 수 있다.
도 34에서, 시드 층(408) 및 전도성 충전 재료(410)는 제 2 측벽 리세스들(407)에서, 그리고 제 2 트렌치들(405)을 충전 및/또는 과다충전하기 위하여 형성된다. 시드 층(408) 및 전도성 충전 재료(410)는 각각 시드 층(404) 및 전도성 충전 재료(406)의 후보 재료들의 동일한 그룹들로부터 선택되는 재료들로 형성될 수 있고, 각각 시드 층(404) 및 전도성 충전 재료(406)의 재료들을 형성하기 위한 후보 방법들의 동일한 그룹으로부터 선택되는 방법들을 이용하여 형성될 수 있다.
일단 시드 층(408) 및 전도성 충전 재료(410)가 제 2 트렌치들(405)을 충전 및/또는 과다충전하기 위하여 퇴적되었으면, 시드 층(408) 및 전도성 충전 재료(410)는 제 2 트렌치들(405)의 외부에서 과잉 재료를 제거하기 위하여 평탄화될 수 있어서, 평탄화 후에, 시드 층(408) 및 전도성 충전 재료(410)는 제 2 트렌치들(405)의 상단 부분에 완전히 걸쳐 이어진다. 실시예에서, 시드 층(408) 및 전도성 충전 재료(410)는 예를 들어, 화학적 기계적 평탄화(CMP) 프로세스를 이용하여 평탄화될 수 있다. 그러나, 그라인딩 프로세스와 같은 임의의 적당한 평탄화 프로세스가 또한 사용될 수 있다.
시드 층(404), 전도성 충전 재료(406), 시드 층(408), 및 전도성 충전 재료(410)는 전도성 라인들(412)로서 집합적으로 지칭된다. 전도성 라인들(412)은 전도성 라인들(72)과 유사하게 수행할 수 있고, 워드 라인들로서 이용될 수 있다. 시드 층(404), 전도성 충전 재료(406), 시드 층(408), 및 전도성 충전 재료(410)의 인접한 세트들은 서로 물리적 접촉하고 있고 서로 전기적으로 결합된다. 이에 따라, 시드 층(404), 전도성 충전 재료(406), 시드 층(408), 및 전도성 충전 재료(410)의 각각의 세트는 단일 워드 라인으로서 기능한다.
도 35에서, 제 3 트렌치들(414)은 전도성 라인들(412)을 통해 연장되도록 형성되어, 개별적인 전도성 라인들(412A 내지 412D)을 형성한다. 제 3 트렌치들(414)을 형성하는 것은 유전체 층들(52)의 측벽들을 노출시킬 수 있다. 일부 실시예들에서, 전도성 라인들(412)은 예를 들어, 이방성 에칭 프로세스를 이용하여 에칭될 수 있다. 그러나, 임의의 적당한 에칭 프로세스가 사용될 수 있다. 일부 실시예들에서, 에칭 프로세스는 유전체 층들(520에 의해 피복되지 않는 전도성 라인들(412)의 재료가 제거되었을 때까지 수행된다. 이와 같이, 전도성 라인들(4120의 남아 있는 재료는 유전체 층들(52)의 남아 있는 부분과 유사한 폭을 가진다.
다층 적층체(59)에서 희생 층들을 형성하고 대체함으로써 전도성 라인들(412)을 형성하는 것은 메모리 어레이(200)의 열들의 종횡비(aspect ratio)를 개선시키고, 형성 동안에 특징부들의 트위스팅 또는 붕괴를 방지한다. 이것은 디바이스 결함들을 감소시키고 디바이스 성능을 개선시킨다. 도 28 내지 도 35에서 수행된 단계들은 도 13a 내지 도 15c에서 수행된 단계들 대신에 수행될 수 있고, 메모리 어레이(200)를 형성하기 위한 남아 있는 단계들은 위에서 논의된 것들과 동일할 수 있다(예컨대, 도 2 내지 도 12c에서 수행된 단계들이 수행되고, 그 다음으로, 도 28 내지 도 35에서 수행된 단계들이 수행되고, 최종적으로, 도 16a 내지 도 26e에서 수행된 단계들이 수행된다.).
도 36a 내지 도 36e는 도 16a 내지 도 26e의 단계들이 수행된 후의 도 28 내지 도 35의 실시예를 예시한다. 전도성 라인들(72)이 시드 층(404), 전도성 충전 재료(406), 시드 층(408), 및 전도성 충전 재료(410)를 포함하는 전도성 살인들(412)에 의해 대체된다는 것을 제외하고는, 도 36a 내지 도 36e의 구조체들은 도 26a 내지 도 26e에서 예시된 것들과 유사할 수 있다.
실시예들은 다양한 장점들을 달성할 수 있다. 예를 들어, 메모리 어레이(200)의 제 2 에지(E2) 및 제 4 에지(E4)를 따라 부분적으로 각각 연장되는 계단 구조체(68)의 제 1 부분(68A) 및 계단 구조체(68)의 제 2 부분(68B)을 형성하는 것은, 계단 구조체(68)에 의해 차지된 면적을 최소화하고 메모리 어레이(200)에서 형성된 메모리 셀들(202)의 수를 최대화하면서, 접속들이 하부에 놓인 기판(50)의 다양한 부분들까지 행해지는 것을 허용한다. 이것은 디바이스 밀도를 증가시킨다.
실시예에 따르면, 메모리 어레이는 제 1 방향으로 메모리 어레이의 제 1 에지로부터 연장되는 제 1 워드 라인 - 제 1 워드 라인은 메모리 어레이의 제 2 에지의 길이보다 더 작은 길이를 가지고, 메모리 어레이의 제 2 에지는 메모리 어레이의 제 1 에지에 수직임 -; 메모리 어레이의 제 3 에지로부터 연장되는 제 2 워드 라인 - 메모리 어레이의 제 3 에지는 메모리 어레이의 제 1 에지의 반대편에 있고, 제 2 워드 라인은 제 1 방향으로 연장되고, 제 2 워드 라인은 메모리 어레이의 제 2 에지의 길이보다 더 작은 길이를 가짐 -; 제 1 워드 라인과 접촉하는 메모리 막; 및 제 1 소스 라인 및 제 1 비트 라인과 접촉하는 산화물 반도체(OS) 층 - 메모리 막은 OS 층과 제 1 워드 라인 사이에 배치됨 - 을 포함한다. 실시예에서, 메모리 막은 강유전성(FE) 재료를 포함한다. 실시예에서, 메모리 어레이는 제 1 워드 라인 위의 금속간 유전체(IMD); IMD를 통해 제 1 워드 라인까지 연장되는 제 1 접촉부 - 제 1 접촉부는 제 1 워드 라인에 전기적으로 결합됨 -; 메모리 막과 접촉하는 유전체 재료 - 메모리 막은 유전체 재료와 제 1 워드 라인 사이에 배치됨 -; 유전체 재료 및 FE 재료를 통해 연장되는 제 2 접촉부; 및 제 1 접촉부를 제 2 접촉부에 전기적으로 결합하는 제 1 전도성 라인을 더 포함한다. 실시예에서, 제 2 접촉부는 제 1 접촉부의 길이보다 더 큰 길이를 가진다. 실시예에서, 메모리 어레이는 제 1 워드 라인 위의 제 3 워드 라인 - 제 3 워드 라인은 제 1 방향으로 메모리 어레이의 제 1 에지로부터 연장되고, 제 3 워드 라인은 제 1 워드 라인의 길이보다 더 작은 길이를 가짐 - 을 더 포함한다. 실시예에서, 메모리 어레이는 메모리 막의 반대편에 있는, 제 1 워드 라인과 접촉하는 제 2 메모리 막; 및 제 2 소스 라인 및 제 2 비트 라인과 접촉하는 제 2 OS 층 - 제 2 메모리 막은 제 2 OS 층과 제 1 워드 라인 사이에 배치되고, 제 2 소스 라인은 메모리 어레이의 제 1 에지에 대해 평행한 방향으로 제 1 소스 라인 또는 제 1 비트 라인 중의 하나와 정렬되고, 제 2 비트 라인은 메모리 어레이의 제 1 에지에 대해 평행한 방향으로 제 1 소스 라인 또는 제 1 비트 라인 중의 다른 하나와 정렬됨 - 을 더 포함한다. 실시예에서, 메모리 어레이는 제 1 워드 라인 위의 제 1 금속간 유전체(IMD) 및 제 2 워드 라인 위의 제 2 IMD - 제 1 IMD 및 제 2 IMD는 단면도에서 계단 형상들을 가짐 - 를 더 포함한다.
또 다른 실시예에 따르면, 디바이스는 반도체 기판 위의 제 1 워드 라인; 제 1 워드 라인의 제 1 단부와 접촉하는 제 1 금속간 유전체(IMD); 반도체 기판 위의 제 2 워드 라인 - 제 2 워드 라인의 제 1 단부는 제 1 IMD의 제 1 에지와 정렬됨 -; 제 2 워드 라인의 제 1 단부의 반대편에 있는 제 2 워드 라인의 제 2 단부와 접촉하는 제 2 IMD - 제 2 IMD의 제 1 에지는 제 1 워드 라인의 제 1 단부의 반대편에 있는 제 1 워드 라인의 제 2 단부와 정렬됨 -; 제 1 워드 라인 및 제 1 IMD와 접촉하는 메모리 막; 및 메모리 막 위의 산화물 반도체(OS) 층 - OS 층은 소스 라인 및 비트 라인과 접촉함 - 을 포함한다. 실시예에서, 제 1 워드 라인은 제 1 단부와 제 2 단부 사이의 제 1 길이를 가지고, 제 2 워드 라인은 제 1 단부와 제 2 단부 사이의 제 2 길이를 가지고, 제 2 길이는 제 1 길이와 동일하다. 실시예에서, 반도체 기판의 주요 표면에 수직인 방향으로의 반도체 기판과 제 1 워드 라인 사이의 제 1 거리는 반도체 기판의 주요 표면에 수직인 방향으로의 반도체 기판과 제 2 워드 라인 사이의 제 2 거리와 동일하다. 실시예에서, 메모리 막은 제 2 워드 라인과 접촉한다. 실시예에서, 제 1 IMD 및 제 2 IMD는 단면도에서 계단 형상들을 가진다. 실시예에서, 메모리 막의 제 1 단부 및 OS 층의 제 1 단부는 제 1 워드 라인의 제 2 단부와 정렬된다.
또 다른 실시예에 따르면, 방법은 반도체 기판 상부에서 다층 적층체를 형성하는 단계 - 다층 적층체는 제 1 재료 및 제 2 재료의 교호층들을 포함함 -; 다층 적층체 상부에서 제 1 하드 마스크 층을 퇴적하는 단계; 다층 적층체의 제 1 코너 영역, 및 제 1 코너 영역의 대각선-코너인 다층 적층체의 제 2 코너 영역을 노출시키기 위하여 제 1 하드 마스크 층을 패턴화하는 단계 - 제 1 하드 마스크 층은 제 1 하드 마스크 층을 패턴화한 후에 다층 적층체의 제 3 코너 영역 및 다층 적층체의 제 4 코너 영역을 피복하고, 제 4 코너 영역은 제 3 코너 영역의 대각선-코너임 -; 제 1 코너 영역에서의 제 1 계단 구조체 및 제 2 코너 영역에서의 제 2 계단 구조체를 형성하기 위하여 제 1 하드 마스크 층을 통해 다층 적층체를 패턴화하는 단계; 다층 적층체를 통해 연장되는 제 1 트렌치를 패턴화하는 단계; 제 1 트렌치의 측벽들 및 하단 표면을 따라 메모리 막을 퇴적하는 단계; 및 메모리 막 상부에서 산화물 반도체(OS) 층을 퇴적하는 단계를 포함한다. 실시예에서, 방법은 제 1 계단 구조체, 제 2 계단 구조체, 및 제 1 하드 마스크 층 상부에서 금속간 유전체(IMD)를 퇴적하는 단계 - 제 1 트렌치를 패턴화하는 단계는 IMD를 통해 연장되는 제 1 트렌치를 패턴화하는 단계를 더 포함함 - 를 더 포함한다. 실시예에서, 방법은 IMD 및 제 1 하드 마스크 층을 평탄화하는 단계 - IMD 및 제 1 하드 마스크 층을 평탄화하는 단계는 제 1 하드 마스크층을 제거하고, IMD의 상단 표면들은 IMD 및 제 1 하드 마스크 층을 평탄화한 후에 다층 적층체의 상단 표면과 수평임 - 를 더 포함한다. 실시예에서, 방법은 메모리 막 상부에서 유전체 재료를 퇴적하는 단계; IMD를 통해 다층 적층체의 제 1 전도성 층까지 연장되는 제 1 전도성 접촉부를 형성하는 단계 - 제 1 전도성 접촉부는 제 1 전도성 층에 전기적으로 결합됨 -; 유전체 재료 및 메모리 막을 통해 연장되는 제 2 전도성 접촉부를 형성하는 단계; 및 제 2 전도성 접촉부를 제 1 전도성 접촉부와 전기적으로 결합하는 전도성 라인을 형성하는 단계를 더 포함한다. 실시예에서, 제 1 재료는 전도성 재료를 포함하고, 제 2 재료는 유전체 재료를 포함하고, 제 1 트렌치를 패턴화하는 단계는 제 1 재료를 포함하는 복수의 워드 라인들을 형성한다. 실시예에서, 제 1 재료는 산화물 유전체 재료를 포함하고, 제 2 재료는 나이트라이드 유전체 재료를 포함한다. 실시예에서, 방법은 제 2 재료를 전도성 재료로 대체하는 단계를 더 포함한다.
상기한 것은 몇몇 실시예들의 특징부들의 개요를 기술하여, 당해 분야에서의 당업자들은 본 개시내용의 양태들을 더 양호하게 이해할 수 있다. 당해 분야에서의 당업자들은 본원에서 도입된 실시예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 당해 분야에서의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
<부기>
1. 메모리 어레이로서,
제 1 방향으로 상기 메모리 어레이의 제 1 에지로부터 연장되는 제 1 워드 라인 - 상기 제 1 워드 라인은 상기 메모리 어레이의 제 2 에지의 길이보다 더 작은 길이를 가지고, 상기 메모리 어레이의 상기 제 2 에지는 상기 메모리 어레이의 상기 제 1 에지에 수직임 -;
상기 메모리 어레이의 제 3 에지로부터 연장되는 제 2 워드 라인 - 상기 메모리 어레이의 상기 제 3 에지는 상기 메모리 어레이의 상기 제 1 에지의 반대편에 있고, 상기 제 2 워드 라인은 상기 제 1 방향으로 연장되고, 상기 제 2 워드 라인은 상기 메모리 어레이의 상기 제 2 에지의 길이보다 더 작은 길이를 가짐 -;
제 1 워드 라인과 접촉하는 메모리 막; 및
제 1 소스 라인 및 제 1 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS) 층 - 상기 메모리 막은 상기 OS 층과 상기 제 1 워드 라인 사이에 배치됨 - 을 포함하는, 메모리 어레이.
2. 제 1 항에 있어서,
상기 메모리 막은 강유전성(ferroelectric; FE) 재료를 포함하는 것인, 메모리 어레이.
3. 제 1 항에 있어서,
상기 제 1 워드 라인 위의 금속간 유전체(inter-metal dielectric; IMD);
상기 IMD를 통해 상기 제 1 워드 라인까지 연장되는 제 1 접촉부 - 상기 제 1 접촉부는 상기 제 1 워드 라인에 전기적으로 결합됨(coupled) -;
상기 메모리 막과 접촉하는 유전체 재료 - 상기 메모리 막은 상기 유전체 재료와 상기 제 1 워드 라인 사이에 배치됨 -;
상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제 2 접촉부; 및
상기 제 1 접촉부를 상기 제 2 접촉부에 전기적으로 결합하는 제 1 전도성 라인을 더 포함하는, 메모리 어레이.
4. 제 3 항에 있어서,
상기 제 2 접촉부는 상기 제 1 접촉부의 길이보다 더 큰 길이를 가지는 것인, 메모리 어레이.
5. 제 1 항에 있어서,
상기 제 1 워드 라인 위의 제 3 워드 라인 - 상기 제 3 워드 라인은 상기 제 1 방향으로 상기 메모리 어레이의 상기 제 1 에지로부터 연장되고, 상기 제 3 워드 라인은 상기 제 1 워드 라인의 길이보다 더 작은 길이를 가짐 - 을 더 포함하는, 메모리 어레이.
6. 제 1 항에 있어서,
상기 메모리 막의 반대편에 있는, 상기 제 1 워드 라인과 접촉하는 제 2 메모리 막; 및
제 2 소스 라인 및 제 2 비트 라인과 접촉하는 제 2 OS 층 - 상기 제 2 메모리 막은 상기 제 2 OS 층과 상기 제 1 워드 라인 사이에 배치되고, 상기 제 2 소스 라인은 상기 메모리 어레이의 상기 제 1 에지에 대해 평행한 방향으로 상기 제 1 소스 라인 또는 상기 제 1 비트 라인 중의 하나와 정렬되고, 상기 제 2 비트 라인은 상기 메모리 어레이의 상기 제 1 에지에 대해 평행한 방향으로 상기 제 1 소스 라인 또는 상기 제 1 비트 라인 중의 다른 하나와 정렬됨 - 을 더 포함하는, 메모리 어레이.
7. 제 1 항에 있어서,
상기 제 1 워드 라인 위의 제 1 금속간 유전체(IMD) 및 상기 제 2 워드 라인 위의 제 2 IMD - 상기 제 1 IMD 및 상기 제 2 IMD는 단면도에서 계단 형상을 가짐 - 를 더 포함하는, 메모리 어레이.
8. 디바이스로서,
반도체 기판 위의 제 1 워드 라인;
상기 제 1 워드 라인의 제 1 단부(end)와 접촉하는 제 1 금속간 유전체(IMD);
상기 반도체 기판 위의 제 2 워드 라인 - 상기 제 2 워드 라인의 제 1 단부는 상기 제 1 IMD의 제 1 에지와 정렬됨 -;
상기 제 2 워드 라인의 상기 제 1 단부의 반대편에 있는 상기 제 2 워드 라인의 제 2 단부와 접촉하는 제 2 IMD - 상기 제 2 IMD의 제 1 에지는 상기 제 1 워드 라인의 상기 제 1 단부의 반대편에 있는 상기 제 1 워드 라인의 제 2 단부와 정렬됨 -;
상기 제 1 워드 라인 및 상기 제 1 IMD와 접촉하는 메모리 막; 및
상기 메모리 막 위의 산화물 반도체(OS) 층 - 상기 OS 층은 소스 라인 및 비트 라인과 접촉함 - 을 포함하는, 디바이스.
9. 제 8 항에 있어서,
상기 제 1 워드 라인은 상기 제 1 단부와 상기 제 2 단부 사이의 제 1 길이를 가지고, 상기 제 2 워드 라인은 상기 제 1 단부와 상기 제 2 단부 사이의 제 2 길이를 가지고, 상기 제 2 길이는 상기 제 1 길이와 동일한 것인, 디바이스.
10. 제 9 항에 있어서,
상기 반도체 기판의 주요 표면에 수직인 방향으로의 상기 반도체 기판과 상기 제 1 워드 라인 사이의 제 1 거리는 상기 반도체 기판의 상기 주요 표면에 수직인 방향으로의 상기 반도체 기판과 상기 제 2 워드 라인 사이의 제 2 거리와 동일한 것인, 디바이스.
11. 제 8 항에 있어서,
상기 메모리 막은 상기 제 2 워드 라인과 접촉하는 것인, 디바이스.
12. 제 8 항에 있어서,
상기 제 1 IMD 및 상기 제 2 IMD는 단면도에서 계단 형상들을 가지는 것인, 디바이스.
13. 제 8 항에 있어서,
상기 메모리 막의 제 1 단부 및 상기 OS 층의 제 1 단부는 상기 제 1 워드 라인의 상기 제 2 단부와 정렬되는, 디바이스.
14. 방법으로서,
반도체 기판 위에 다층 적층체(multi-layer stack)를 형성하는 단계 - 상기 다층 적층체는 제 1 재료 및 제 2 재료의 교호층을 포함함 -;
상기 다층 적층체 위에 제 1 하드 마스크 층을 퇴적(deposit)하는 단계;
상기 다층 적층체의 제 1 코너 영역, 및 상기 제 1 코너 영역의 대각선-코너(kitty-corner)인 상기 다층 적층체의 제 2 코너 영역을 노출시키기 위하여 상기 제 1 하드 마스크 층을 패턴화하는 단계 - 상기 제 1 하드 마스크 층은 상기 제 1 하드 마스크 층을 패턴화한 후에 상기 다층 적층체의 제 3 코너 영역 및 상기 다층 적층체의 제 4 코너 영역을 피복하고, 상기 제 4 코너 영역은 상기 제 3 코너 영역의 대각선-코너임 -;
상기 제 1 코너 영역에서의 제 1 계단 구조체 및 상기 제 2 코너 영역에서의 제 2 계단 구조체를 형성하기 위하여 상기 제 1 하드 마스크 층을 통해 상기 다층 적층체를 패턴화하는 단계;
상기 다층 적층체를 통해 연장되는 제 1 트렌치를 패턴화하는 단계;
상기 제 1 트렌치의 측벽 및 하단(bottom) 표면을 따라 메모리 막을 퇴적하는 단계; 및
상기 메모리 막 위에 산화물 반도체(OS) 층을 퇴적하는 단계를 포함하는, 방법.
15. 제 14 항에 있어서,
상기 제 1 계단 구조체, 상기 제 2 계단 구조체, 및 상기 제 1 하드 마스크 층 위에 금속간 유전체(IMD)를 퇴적하는 단계 - 상기 제 1 트렌치를 패턴화하는 단계는 상기 IMD를 통해 연장되는 상기 제 1 트렌치를 패턴화하는 단계를 더 포함함 - 를 더 포함하는, 방법.
16. 제 15 항에 있어서,
상기 IMD 및 상기 제 1 하드 마스크 층을 평탄화하는 단계 - 상기 IMD 및 상기 제 1 하드 마스크 층을 평탄화하는 단계는 상기 제 1 하드 마스크층을 제거하고, 상기 IMD의 상단 표면들은 상기 IMD 및 상기 제 1 하드 마스크 층을 평탄화한 후에 상기 다층 적층체의 상단 표면과 수평임 - 를 더 포함하는, 방법.
17. 제 15 항에 있어서,
상기 메모리 막 위에 유전체 재료를 퇴적하는 단계;
상기 IMD를 통해 상기 다층 적층체의 제 1 전도성 층까지 연장되는 제 1 전도성 접촉부를 형성하는 단계 - 상기 제 1 전도성 접촉부는 상기 제 1 전도성 층에 전기적으로 결합됨 -;
상기 유전체 재료 및 상기 메모리 막을 통해 연장되는 제 2 전도성 접촉부를 형성하는 단계; 및
상기 제 2 전도성 접촉부를 상기 제 1 전도성 접촉부와 전기적으로 결합하는 전도성 라인을 형성하는 단계를 더 포함하는, 방법.
18. 제 14 항에 있어서,
상기 제 1 재료는 전도성 재료를 포함하고, 상기 제 2 재료는 유전체 재료를 포함하고, 상기 제 1 트렌치를 패턴화하는 단계는 상기 제 1 재료를 포함하는 복수의 워드 라인들을 형성하는 것인, 방법.
19. 제 14 항에 있어서,
상기 제 1 재료는 산화물 유전체 재료를 포함하고, 상기 제 2 재료는 나이트라이드 유전체 재료를 포함하는, 방법.
20. 제 19 항에 있어서,
상기 제 2 재료를 전도성 재료로 대체하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 메모리 어레이로서,
    제 1 방향으로 상기 메모리 어레이의 제 1 에지로부터 연장되는 제 1 워드 라인 - 상기 제 1 워드 라인은 상기 메모리 어레이의 제 2 에지의 길이보다 더 작은 길이를 가지고, 상기 메모리 어레이의 상기 제 2 에지는 상기 메모리 어레이의 상기 제 1 에지에 수직이고, 상기 제 1 워드 라인은 상기 제 2 에지에 평행임 -;
    상기 메모리 어레이의 제 3 에지로부터 연장되는 제 2 워드 라인 - 상기 메모리 어레이의 상기 제 3 에지는 상기 메모리 어레이의 상기 제 1 에지의 반대편에 있고, 상기 제 2 워드 라인은 상기 제 1 방향으로 연장되고, 상기 제 2 워드 라인은 상기 메모리 어레이의 상기 제 2 에지의 길이보다 더 작은 길이를 가짐 -;
    제 1 워드 라인과 접촉하는 메모리 막;
    제 1 소스 라인 및 제 1 비트 라인과 접촉하는 산화물 반도체(oxide semiconductor; OS) 층 - 상기 메모리 막은 상기 OS 층과 상기 제 1 워드 라인 사이에 배치됨 -; 및
    상기 제 1 워드 라인 위의 제 1 금속간 유전체(inter-metal dielectric, IMD) 및 상기 제 2 워드 라인 위의 제 2 IMD
    를 포함하고,
    상기 제 2 IMD는 상기 메모리 어레이 위의 상기 제 1 IMD의 대각선 코너에 배치되는 것인, 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 메모리 막은 강유전성(ferroelectric; FE) 재료를 포함하는 것인, 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 제 1 워드 라인 위의 금속간 유전체(inter-metal dielectric; IMD);
    상기 IMD를 통해 상기 제 1 워드 라인까지 연장되는 제 1 접촉부 - 상기 제 1 접촉부는 상기 제 1 워드 라인에 전기적으로 결합됨(coupled) -;
    상기 메모리 막과 접촉하는 유전체 재료 - 상기 메모리 막은 상기 유전체 재료와 상기 제 1 워드 라인 사이에 배치됨 -;
    상기 유전체 재료 및 상기 FE 재료를 통해 연장되는 제 2 접촉부; 및
    상기 제 1 접촉부를 상기 제 2 접촉부에 전기적으로 결합하는 제 1 전도성 라인을 더 포함하는, 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 제 2 접촉부는 상기 제 1 접촉부의 길이보다 더 큰 길이를 가지는 것인, 메모리 어레이.
  5. 제 1 항에 있어서,
    상기 제 1 워드 라인 위의 제 3 워드 라인 - 상기 제 3 워드 라인은 상기 제 1 방향으로 상기 메모리 어레이의 상기 제 1 에지로부터 연장되고, 상기 제 3 워드 라인은 상기 제 1 워드 라인의 길이보다 더 작은 길이를 가짐 - 을 더 포함하는, 메모리 어레이.
  6. 제 1 항에 있어서,
    상기 메모리 막의 반대편에 있는, 상기 제 1 워드 라인과 접촉하는 제 2 메모리 막; 및
    제 2 소스 라인 및 제 2 비트 라인과 접촉하는 제 2 OS 층 - 상기 제 2 메모리 막은 상기 제 2 OS 층과 상기 제 1 워드 라인 사이에 배치되고, 상기 제 2 소스 라인은 상기 메모리 어레이의 상기 제 1 에지에 대해 평행한 방향으로 상기 제 1 소스 라인 또는 상기 제 1 비트 라인 중의 하나와 정렬되고, 상기 제 2 비트 라인은 상기 메모리 어레이의 상기 제 1 에지에 대해 평행한 방향으로 상기 제 1 소스 라인 또는 상기 제 1 비트 라인 중의 다른 하나와 정렬됨 - 을 더 포함하는, 메모리 어레이.
  7. 제 1 항에 있어서,
    상기 제 1 IMD 및 상기 제 2 IMD는 단면도에서 계단 형상을 가지는 것인, 메모리 어레이.
  8. 디바이스로서,
    반도체 기판 위의 제 1 워드 라인;
    상기 제 1 워드 라인의 제 1 단부(end)와 접촉하는 제 1 금속간 유전체(IMD);
    상기 반도체 기판 위의 제 2 워드 라인 - 상기 제 2 워드 라인의 제 1 단부는 상기 제 1 IMD의 제 1 에지와 정렬됨 -;
    상기 제 2 워드 라인의 상기 제 1 단부의 반대편에 있는 상기 제 2 워드 라인의 제 2 단부와 접촉하는 제 2 IMD - 상기 제 2 IMD의 제 1 에지는 상기 제 1 워드 라인의 상기 제 1 단부의 반대편에 있는 상기 제 1 워드 라인의 제 2 단부와 정렬됨 -;
    상기 제 1 워드 라인 및 상기 제 1 IMD와 접촉하는 메모리 막; 및
    상기 메모리 막 위의 산화물 반도체(OS) 층 - 상기 OS 층은 소스 라인 및 비트 라인과 접촉함 - 을 포함하고,
    상기 제 2 IMD는 상기 반도체 기판 위의 상기 제 1 IMD의 대각선 코너에 배치되고, 상기 제 1 워드 라인은 상기 제 2 워드 라인에 평행인 것인, 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 워드 라인은 상기 제 1 단부와 상기 제 2 단부 사이의 제 1 길이를 가지고, 상기 제 2 워드 라인은 상기 제 1 단부와 상기 제 2 단부 사이의 제 2 길이를 가지고, 상기 제 2 길이는 상기 제 1 길이와 동일한 것인, 디바이스.
  10. 방법으로서,
    반도체 기판 위에 다층 적층체(multi-layer stack)를 형성하는 단계 - 상기 다층 적층체는 제 1 재료 및 제 2 재료의 교호층을 포함함 -;
    상기 다층 적층체 위에 제 1 하드 마스크 층을 퇴적(deposit)하는 단계;
    상기 다층 적층체의 제 1 코너 영역, 및 상기 제 1 코너 영역의 대각선-코너(kitty-corner)인 상기 다층 적층체의 제 2 코너 영역을 노출시키기 위하여 상기 제 1 하드 마스크 층을 패턴화하는 단계 - 상기 제 1 하드 마스크 층은 상기 제 1 하드 마스크 층을 패턴화한 후에 상기 다층 적층체의 제 3 코너 영역 및 상기 다층 적층체의 제 4 코너 영역을 피복하고, 상기 제 4 코너 영역은 상기 제 3 코너 영역의 대각선-코너임 -;
    상기 제 1 코너 영역에서의 제 1 계단 구조체 및 상기 제 2 코너 영역에서의 제 2 계단 구조체를 형성하기 위하여 상기 제 1 하드 마스크 층을 통해 상기 다층 적층체를 패턴화하는 단계;
    상기 다층 적층체를 통해 연장되는 제 1 트렌치를 패턴화하는 단계;
    상기 제 1 트렌치의 측벽 및 하단(bottom) 표면을 따라 메모리 막을 퇴적하는 단계; 및
    상기 메모리 막 위에 산화물 반도체(OS) 층을 퇴적하는 단계를 포함하는, 방법.
KR1020200182152A 2020-07-30 2020-12-23 메모리 어레이 계단 구조체 KR102597954B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063058615P 2020-07-30 2020-07-30
US63/058,615 2020-07-30
US17/081,380 US11423966B2 (en) 2020-07-30 2020-10-27 Memory array staircase structure
US17/081,380 2020-10-27

Publications (2)

Publication Number Publication Date
KR20220015289A KR20220015289A (ko) 2022-02-08
KR102597954B1 true KR102597954B1 (ko) 2023-11-02

Family

ID=77411530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200182152A KR102597954B1 (ko) 2020-07-30 2020-12-23 메모리 어레이 계단 구조체

Country Status (7)

Country Link
US (3) US11423966B2 (ko)
EP (1) EP3945582A1 (ko)
JP (1) JP2022027627A (ko)
KR (1) KR102597954B1 (ko)
CN (1) CN113675215A (ko)
DE (1) DE102020128755A1 (ko)
TW (1) TWI770897B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US20230024339A1 (en) * 2021-07-21 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory structure and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190148286A1 (en) * 2015-09-21 2019-05-16 Monolithic 3D Inc. Multi-level semiconductor device and structure with memory
CN111180451A (zh) * 2019-12-31 2020-05-19 长江存储科技有限责任公司 3d存储器件及其制造方法

Family Cites Families (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843979C1 (de) 1998-09-24 2000-03-02 Siemens Ag Speicherzellenanordnung mit ferroelektrischem oder dynamischen Speicherzellen und entsprechendes Herstellungsverfahren
DE19914490C1 (de) * 1999-03-30 2000-07-06 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6872996B2 (en) 1999-04-30 2005-03-29 Stmicroelectronics S.R.L. Method of fabricating a ferroelectric stacked memory cell
JP2002270788A (ja) 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
KR100956985B1 (ko) 2008-06-03 2010-05-11 경북대학교 산학협력단 고집적 수직형 플래시 메모리 셀 스트링, 셀 소자, 및 그제조 방법
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP2010123590A (ja) 2008-11-17 2010-06-03 Toshiba Corp 半導体記憶装置
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101604054B1 (ko) 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
KR101652873B1 (ko) 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
KR20110112727A (ko) 2010-04-07 2011-10-13 주식회사 하이닉스반도체 더블 패터닝을 이용한 반도체소자의 패턴형성방법
KR101102548B1 (ko) * 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101762823B1 (ko) 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140024632A (ko) 2012-08-20 2014-03-03 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8878279B2 (en) 2012-12-12 2014-11-04 Intel Corporation Self-aligned floating gate in a vertical memory structure
US9281044B2 (en) 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US9230973B2 (en) 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
US9419010B2 (en) 2014-02-24 2016-08-16 Macronix International Co., Ltd. High aspect ratio etching method
KR102243497B1 (ko) 2014-07-22 2021-04-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US9620514B2 (en) 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
KR20160060850A (ko) 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
KR102270099B1 (ko) 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
EP3038141B1 (en) 2014-12-23 2019-08-28 IMEC vzw Method of reading a memory cell of a vertical ferroelectric memory device
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US10515981B2 (en) 2015-09-21 2019-12-24 Monolithic 3D Inc. Multilevel semiconductor device and structure with memory
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9570464B1 (en) 2015-12-15 2017-02-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
KR102550575B1 (ko) 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102594494B1 (ko) 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9947721B2 (en) 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
KR102607833B1 (ko) 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10256248B2 (en) 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US9953993B2 (en) 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
US10446437B2 (en) 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
KR102653527B1 (ko) 2016-11-09 2024-04-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2020505789A (ja) * 2017-01-20 2020-02-20 ウェイミン リーＬＩ， Ｗｅｉｍｉｎ 三次元不揮発性メモリデバイスを構築するためのメタルゲートファースト法の使用
WO2018144957A1 (en) * 2017-02-04 2018-08-09 Monolithic 3D Inc. 3d semiconductor device and structure
US9953992B1 (en) 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
US10109639B1 (en) * 2017-06-09 2018-10-23 International Business Machines Corporation Lateral non-volatile storage cell
EP3646379A4 (en) 2017-06-29 2020-07-01 Micron Technology, Inc. STORAGE ARRANGEMENTS WITH VERTICAL ALTERNATING LAYERS OF INSULATING MATERIAL AND STORAGE CELLS AND METHOD FOR PRODUCING A STORAGE ARRANGEMENT WITH STORAGE CELLS THAT INDIVIDUALLY INCLUDE A TRANSISTOR AND A CAPACITOR
KR102423766B1 (ko) 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
US10522561B2 (en) 2017-08-23 2019-12-31 Yangtze Memory Technologies Co., Ltd. Method for forming a three-dimensional memory device
CN107658311B (zh) 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
US10374014B2 (en) 2017-10-16 2019-08-06 Sandisk Technologies Llc Multi-state phase change memory device with vertical cross-point structure
CN109698162A (zh) 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
US10283513B1 (en) 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
KR102533145B1 (ko) 2017-12-01 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치
US10593399B2 (en) 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10115681B1 (en) 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
KR20190118751A (ko) 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치
US10593692B2 (en) 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
WO2020000306A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
KR102640174B1 (ko) 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자
JP2020024965A (ja) 2018-08-06 2020-02-13 キオクシア株式会社 半導体記憶装置
US10930333B2 (en) 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
KR102638794B1 (ko) 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
KR102596799B1 (ko) 2018-10-24 2023-10-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
US20200152502A1 (en) 2018-11-08 2020-05-14 NEO Semiconductor, Inc. Methods and apparatus for a three-dimensional (3d) array having aligned deep-trench contacts
KR20200067424A (ko) 2018-12-04 2020-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
WO2020118301A1 (en) 2018-12-07 2020-06-11 Sunrise Memory Corporation Methods for forming multi-layer vertical nor-type memory string arrays
US11043496B2 (en) 2018-12-18 2021-06-22 Micron Technology, Inc. Thin film transistors and related fabrication techniques
US10903223B2 (en) 2019-01-15 2021-01-26 Micron Technology, Inc. Driver placement in memories having stacked memory arrays
KR20200107341A (ko) 2019-03-07 2020-09-16 삼성전자주식회사 반도체 메모리 소자
JP2020150199A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20200138994A (ko) * 2019-06-03 2020-12-11 삼성전자주식회사 3차원 메모리 장치
KR20210017091A (ko) 2019-08-06 2021-02-17 에스케이하이닉스 주식회사 강유전 유도층을 포함하는 강유전 메모리 장치
CN113272958A (zh) 2019-08-13 2021-08-17 桑迪士克科技有限责任公司 包含源极层和漏极层的交替堆叠和竖直栅极电极的三维存储器器件
KR20210045538A (ko) 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
US11282827B2 (en) 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
US20210242241A1 (en) 2019-12-27 2021-08-05 Sandisk Technologies Llc Three-dimensional nor array including vertical word lines and discrete memory elements and methods of manufacture
EP3939083A4 (en) * 2020-05-27 2022-12-14 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICES
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11587823B2 (en) 2020-06-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
WO2022000486A1 (en) * 2020-07-03 2022-01-06 Yangtze Memory Technologies Co., Ltd. Method for reading and writing memory cells in three-dimensional feram
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11527553B2 (en) 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) * 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190148286A1 (en) * 2015-09-21 2019-05-16 Monolithic 3D Inc. Multi-level semiconductor device and structure with memory
CN111180451A (zh) * 2019-12-31 2020-05-19 长江存储科技有限责任公司 3d存储器件及其制造方法

Also Published As

Publication number Publication date
US20220366952A1 (en) 2022-11-17
EP3945582A1 (en) 2022-02-02
TWI770897B (zh) 2022-07-11
US11423966B2 (en) 2022-08-23
CN113675215A (zh) 2021-11-19
US20220036931A1 (en) 2022-02-03
TW202205634A (zh) 2022-02-01
KR20220015289A (ko) 2022-02-08
JP2022027627A (ja) 2022-02-10
DE102020128755A1 (de) 2022-02-03
US11776602B2 (en) 2023-10-03
US20230377624A1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
KR102597954B1 (ko) 메모리 어레이 계단 구조체
US11600520B2 (en) Air gaps in memory array structures
US11765892B2 (en) Three-dimensional memory device and method of manufacture
KR102558611B1 (ko) 메모리 어레이 접촉 구조
KR102509243B1 (ko) 메모리 어레이 워드 라인 라우팅
US11532343B2 (en) Memory array including dummy regions
US20230255032A1 (en) Memory devices
KR102611769B1 (ko) 메모리 어레이 및 그 형성 방법
TWI807270B (zh) 記憶胞、半導體元件及形成半導體元件的方法
TW202145505A (zh) 三維記憶體裝置及其形成方法
US20230008998A1 (en) Three-Dimensional Memory Device and Method
US20230063038A1 (en) Memory Device and Method of Forming Thereof
US11844224B2 (en) Memory structure and method of forming the same
US12002534B2 (en) Memory array word line routing
KR102667250B1 (ko) 3차원 메모리 디바이스 및 방법
US20240064994A1 (en) Memory device and method of forming the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant