TW202205634A - 記憶體陣列及其製造方法以及半導體裝置 - Google Patents

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Abstract

揭露用於三維記憶體陣列的佈線佈置及其形成方法。在實施例中，一種記憶體陣列包括：在第一方向上自記憶體陣列的第一邊緣延伸的第一字元線，第一字元線的長度小於與記憶體陣列的第一邊緣垂直的記憶體陣列的第二邊緣的長度；第二字元線，自與記憶體陣列的第一邊緣相對的記憶體陣列的第三邊緣延伸，第二字元線在第一方向上延伸，第二字元線的長度小於記憶體陣列的第二邊緣的長度；接觸第一字元線的記憶膜；以及接觸第一源極線及第一位元線的氧化物半導體層，記憶膜設置在氧化物半導體層與第一字元線之間。

Description

記憶體陣列階梯結構
在電子應用（例如包括無線電、電視、手機及個人計算裝置）的積體電路中使用半導體記憶體。半導體記憶體包括兩大類別。一種是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體（random access memory，RAM），隨機存取記憶體可被進一步劃分成兩個子類別，即靜態隨機存取記憶體（static random access memory，SRAM）及動態隨機存取記憶體（dynamic random access memory，DRAM）。由於SRAM及DRAM在其斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保存其上所儲存的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體（ferroelectric random access memory，FERAM或FRAM）。FERAM的優點包括其寫入/讀取速度快且尺寸小。
以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例而非旨在進行限制。例如，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露在各種實例中可重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下」、「在...下方」、「下部的」、「在...上方」、「上部的」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可被另外定向（旋轉90度或處於其他定向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供一種用於具有多個堆疊記憶胞的三維（three-dimensional，3D）記憶體陣列的階梯結構及其形成方法。堆疊記憶胞可垂直堆疊在可為邏輯晶粒等的陣列下互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）（CMOS under array，CUA）之上。堆疊記憶胞包括在與階梯結構中的CUA的主表面平行的方向上延伸的多條字元線，其中多條字元線的相應的多個長度在遠離CUA的方向上減小。階梯結構可鄰近第一邊界形成且在第一區中僅部分地沿著記憶體陣列的第一邊界延伸，並且鄰近第二邊界形成且在第二區中僅部分地沿著記憶體陣列的與第一邊界相對的第二邊界延伸。階梯結構可藉由在多條字元線之上沈積及圖案化硬遮罩、在硬遮罩之上形成光阻以及在光阻及下伏多條字元線上執行重複的修整及蝕刻製程來形成。相較於其中沿著整個第一邊界及第二邊界形成階梯結構的製程而言，在第一區中沿著第一邊界的一部分及在第二區中沿著第二邊界的一部分形成階梯結構提供面積節省的有益效果，此會增大裝置密度。
圖1A及圖1B示出根據一些實施例的記憶體陣列200的實例。圖1A示出根據一些實施例三維視圖中的記憶體陣列200的一部分的實例，且圖1B示出記憶體陣列200的電路圖。記憶體陣列200包括多個記憶胞202，所述多個記憶胞202可排列成多個列及多個行的柵格。多個記憶胞202可進一步垂直地堆疊以提供三維記憶體陣列，由此增大裝置密度。可在半導體晶粒的後段製程（back end of line，BEOL）中設置記憶體陣列200。舉例而言，記憶體陣列200可設置於半導體晶粒的內連線層中（例如形成於半導體基底上的一或多個主動裝置（例如，電晶體）上方）。
在一些實施例中，記憶體陣列200是快閃記憶體陣列，例如反或快閃記憶體陣列（NOR flash memory array）等。多個記憶胞202中的每一者可包括具有記憶膜90的電晶體204。記憶膜90可用作閘極介電質。在一些實施例中，每一電晶體204的閘極電性耦合至相應的字元線（例如，導電線72），每一電晶體204的第一源極/汲極區電性耦合至相應的位元線（例如，導電線106），且每一電晶體204的第二源極/汲極區電性耦合至相應的源極線（例如，導電線108），所述相應的源極線將第二源極/汲極區電性耦合至接地。記憶體陣列200的同一水平列中的多個記憶胞202可共享共用字元線，而記憶體陣列200的同一垂直行中的多個記憶胞202可共享共用源極線及共用位元線。
記憶體陣列200包括多條垂直堆疊的導電線72（例如，字元線），其中在多條導電線72中的相鄰的導電線72之間設置有介電層52。多條導電線72在與下伏基底（未在圖1A及圖1B中單獨示出）的主表面平行的方向上延伸。多條導電線72可具有階梯配置，使得下部的導電線72較上部的導電線72長且在側向上延伸超過上部的導電線72的端點。舉例而言，在圖1A中，示出多條導電線72的多個堆疊層，其中最頂部導電線72是最短的且最底部導電線72是最長的。多條導電線72的相應的多個長度可在朝向下伏基底的方向上增大。以此種方式，可自記憶體陣列200上方觸及多條導電線72中的每一者的一部分，且可製成與多條導電線72中的每一者的被暴露部分接觸的導電接觸件。
記憶體陣列200更包括多條導電線106（例如，位元線）及多條導電線108（例如，源極線）。多條導電線106及多條導電線108可各自在與多條導電線72垂直的方向上延伸。在多條導電線106及多條導電線108中的相鄰的導電線106與導電線108之間設置有介電材料98且介電材料98將所述相鄰的導電線106與導電線108隔離開。一對導電線106及導電線108與相交的一條導電線72一起界定每一記憶胞202的邊界，並且在相鄰的導電線106及導電線108對之間設置有介電材料102且介電材料102將所述相鄰的導電線106及導電線108對隔離開。在一些實施例中，導電線108電性耦合至接地。儘管圖1A示出導電線106相對於導電線108的特定放置，然而應理解，可將導電線106及導電線108的放置翻轉。
記憶體陣列200亦可包括氧化物半導體（oxide semiconductor，OS）層92。氧化物半導體層92可為多個記憶胞202的多個電晶體204提供多個通道區。舉例而言，當藉由對應的導電線72施加適當的電壓（例如，高於對應電晶體204的相應臨限電壓（Vth ））時，氧化物半導體層92的與所述導電線72相交的區可使得電流能夠自導電線106流動至導電線108（例如，在箭頭206所指示的方向上）。
記憶膜90設置在多條導電線72與氧化物半導體層92之間，且記憶膜90可為多個電晶體204提供閘極介電質。在一些實施例中，記憶膜90包含鐵電（FE）材料，例如氧化鉿、氧化鉿鋯、矽摻雜氧化鉿等。因此，記憶體陣列200可被稱為鐵電隨機存取記憶體（FERAM）陣列。作為另一選擇，記憶膜90可為多層式結構、不同的鐵電材料、不同類型的記憶體層（例如，能夠儲存位元）等。
在其中記憶膜90包含鐵電材料的實施例中，記憶膜90可在兩個不同方向中的一個方向上極化。可藉由在記憶膜90兩端施加適當的電壓差動並產生適當的電場來改變極化方向。極化可相對局部化（例如，一般包含於記憶胞202的每一邊界內），且記憶膜90的連續區可延伸跨越多個記憶胞202。依據記憶膜90的特定區的極化方向，對應的電晶體204的臨限電壓變化，且可儲存數位值（digital value）（例如，0或1）。舉例而言，當記憶膜90的區具有第一電性極化方向時，對應的電晶體204可具有相對低的臨限電壓，且當記憶膜90的區具有第二電性極化方向時，對應的電晶體204可具有相對高的臨限電壓。所述兩個臨限電壓之間的差可被稱為臨限電壓移位。較大的臨限電壓移位使得讀取儲存於對應的記憶胞202中的數位值更容易（例如，更不容易出現錯誤）。
為對記憶胞202執行寫入操作，在記憶膜90的與記憶胞202對應的一部分兩端施加寫入電壓。可例如藉由向對應的導電線72（例如，對應的字元線）及對應的導電線106及導電線108（例如，對應的位元線及源極線）施加適當的電壓來施加寫入電壓。藉由在記憶膜90的所述部分兩端施加寫入電壓，可改變記憶膜90的區的極化方向。因此，對應的電晶體204的對應臨限電壓可自低臨限電壓切換至高臨限電壓或者自高臨限電壓切換至低臨限電壓，且數位值可被儲存於記憶胞202中。由於導電線72與導電線106及導電線108相交，因此可為寫入操作選擇各別的記憶胞202。
為對記憶胞202執行讀取操作，向對應的導電線72（例如，對應的字元線）施加讀取電壓（例如，低臨限電壓與高臨限電壓之間的電壓）。依據記憶膜90的對應區的極化方向而定，可接通或可不接通記憶胞202的電晶體204。因此，對應的導電線106可藉由對應的導電線108（例如，耦合至接地的對應的源極線）放電或可不放電，且可確定儲存於記憶胞202中的數位值。由於導電線72與導電線106及導電線108相交，因此可為讀取操作選擇各別的記憶胞202。
圖1A進一步示出用於後面的圖中的記憶體陣列200的參考橫截面。橫截面A-A’沿著導電線72的縱向軸線且位於例如與電流流動跨越電晶體204的氧化物半導體層92的方向平行的方向上。橫截面B-B’垂直於橫截面A-A’及導電線72的縱向軸線。橫截面B-B’延伸穿過介電材料98及介電材料102。橫截面C-C’平行於橫截面B-B’且延伸穿過導電線106。橫截面D-D’平行於橫截面A-A’且延伸穿過介電材料102。為清晰起見，後續的圖參照該些參考橫截面。
圖2至圖35是根據一些實施例在製造記憶體陣列200中的各中間階段的視圖。圖2、圖3、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖15B、圖24B、圖25B、圖26B、及圖36B是沿著圖1A中所示的參考橫截面A-A’示出。圖4C、圖5C、圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖12C、圖13B、圖14B、圖15C、圖16B、圖17B、圖18B、圖19B、圖20B、圖21B、圖22B、圖23B、圖28、圖29、圖30、圖31、圖32、圖33、圖34及圖35是沿著圖1A中所示的參考橫截面B-B’示出。圖22C、圖23C、圖24C、圖25C、圖26C及圖36C是沿著圖1A中所示的參考橫截面C-C’示出。圖24D、圖25D、圖26D及圖36D是沿著圖1A中所示的參考橫截面D-D’示出。圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A、圖23A、圖24A、圖25A、圖26A、圖27及圖36A示出俯視圖。圖26E及圖36E示出立體圖。
在圖2中，提供基底50。基底50可為半導體基底，例如塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基底等，所述半導體基底可為經摻雜的（例如，用p型或n型摻雜劑）或未經摻雜的。基底50可為積體電路晶粒，例如邏輯晶粒、記憶體晶粒、特殊應用積體電路（application-specific integrated circuit，ASIC）晶粒等。基底50可為互補金屬氧化物半導體（CMOS）晶粒且可被稱為陣列下CMOS（CUA）。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底是形成在絕緣體層上的半導體材料層。絕緣體層可為例如掩埋氧化物（buried oxide，BOX）層、氧化矽層等。絕緣體層設置在基底（通常為矽或玻璃基底）上。亦可使用例如多層式基底或梯度基底（gradient substrate）等的其他基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵（gallium arsenide phosphide）、砷化鋁銦（aluminum indium arsenide）、砷化鋁鎵（aluminum gallium arsenide）、砷化鎵銦（gallium indium arsenide）、磷化鎵銦（gallium indium phosphide）及/或砷磷化鎵銦（gallium indium arsenide phosphide）；或其組合。
圖2進一步示出可形成於基底50之上的電路。所述電路包括位於基底50的頂表面處的電晶體。電晶體可包括位於基底50的頂表面之上的閘極介電層302及位於閘極介電層302之上的閘極電極304。在基底50中在閘極介電層302及閘極電極304的相對兩側上設置有源極/汲極區306。閘極間隔件308沿著閘極介電層302的側壁形成且將源極/汲極區306與閘極電極304隔開適當的側向距離。電晶體可包括鰭型場效電晶體（fin field effect transistor，FinFET）、奈米結構（例如，奈米片、奈米線、環繞式閘極（gate-all-around）等）、FET（奈米FET）、平面FET、類似結構或其組合，且可藉由先閘極製程（gate-first process）或後閘極製程（gate-last process）形成電晶體。
第一層間介電質（interlaye dielectric，ILD）310環繞源極/汲極區306、閘極介電層302及閘極電極304且將源極/汲極區306、閘極介電層302及閘極電極304隔離開，且第二層間介電質312位於第一層間介電質310之上。源極/汲極接觸件314延伸穿過第二層間介電質312及第一層間介電質310且電性耦合至源極/汲極區306，且閘極接觸件316延伸穿過第二層間介電質312且電性耦合至閘極電極304。包括一或多個堆疊介電層324與形成於所述一或多個介電層324中的導電特徵322的內連線結構320位在第二層間介電質312、源極/汲極接觸件314及閘極接觸件316之上。內連線結構320可電性連接至閘極接觸件316及源極/汲極接觸件314，以形成功能電路。在一些實施例中，由內連線結構320形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖2論述形成於基底50之上的電晶體，然而亦可形成其他主動裝置（例如，二極體等）及/或被動裝置（例如，電容器、電阻器等）作為功能電路的部件。為簡潔及清晰的目的，在基底50之上形成的電晶體、層間介電質及內連線結構320可自隨後的圖式中省略。基底50連同電晶體（例如，源極/汲極區306、閘極介電層302及閘極電極304）、閘極間隔件308、第一層間介電質310、第二層間介電質312及內連線結構320可為陣列下CMOS（CUA）、邏輯晶粒等。
在圖3中，在基底50之上形成蝕刻停止層51及多層式堆疊58。儘管蝕刻停止層51被示出為接觸基底50，但可在基底50與蝕刻停止層51之間設置任何數目的中間層。舉例而言，可在基底50與蝕刻停止層51之間設置包括位於絕緣層（例如，低介電常數（low-k）介電層）中的導電特徵的一或多個內連線層。在一些實施例中，可將導電特徵圖案化以為基底50及/或記憶體陣列200（參見圖1A及圖1B）上的主動裝置提供電源、接地及/或訊號線。
蝕刻停止層51可充當隨後在上覆層（例如多層式堆疊58的層）之上執行的蝕刻製程的停止件。蝕刻停止層51可由對多層式堆疊58的材料具有高蝕刻選擇性的材料形成，使得多層式堆疊58可被蝕刻而不會對蝕刻停止層51進行顯著蝕刻。在一些實施例中，蝕刻停止層51可由氮化矽、SiON、SiCON、SiC、SiOC、SiCx Ny 、SiOx 、其他介電質、其組合等形成，且可藉由化學氣相沈積（chemical vapor deposition，CVD）、原子層沈積（atomic layer deposition，ALD）等形成。
多層式堆疊58包括多個導電層54A至54D（被統稱為多個導電層54）與多個介電層52A至52E（被統稱為多個介電層52）的交替層。在後續步驟中可將導電層54圖案化以界定多條導電線72（例如，字元線）。導電層54可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、鈷、銀、金、鎳、鉻、鉿、鉑、其組合等。介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。導電層54及介電層52可各自使用例如CVD、ALD、物理氣相沈積（physical vapor deposition，PVD）、電漿增強型化學氣相沈積（plasma enhanced CVD，PECVD）等形成。儘管圖3示出特定數目的導電層54及介電層52，然而其他實施例可包括不同數目的導電層54及介電層52。
圖4A至圖10C示出將多層式堆疊58圖案化以形成階梯結構68（在圖10A至圖10C中示出）。在圖4A至圖4C中，在多層式堆疊58之上形成圖案化的硬遮罩57。圖案化的硬遮罩57可充當蝕刻多層式堆疊58的遮罩，以在多層式堆疊58的選定部分中形成階梯結構68。在一些實施例中，多層式堆疊58的選定區可對應於隨後形成的階梯結構68的位置。可在介電層52E的頂表面上沈積硬遮罩層（未單獨示出）。硬遮罩層可藉由CVD、ALD等來沈積。然後，可使用微影製程對硬遮罩層進行圖案化，以形成圖案化的硬遮罩57。硬遮罩層可包含非晶矽（a-Si）、碳化矽（SiC）、碳氧化矽（SiOC）、氧碳氮化矽（SiOCN）、碳氮化矽（SiCN）、高介電常數介電材料、其組合或多個層等。
如圖4A所示，可將圖案化的硬遮罩57圖案化成包括暴露出介電層52E的第一部分的第一開口59A及暴露出介電層52E的第二部分的第二開口59B。第一開口59A可被形成為自所述結構的第一邊緣E1 及第二邊緣E2 延伸，且第二開口59B可被形成為自所述結構的第三邊緣E3 及第四邊緣E4 延伸，第三邊緣E3 及第四邊緣E4 與第一邊緣E1 及第二邊緣E2 相對。如圖4A所示，第一開口59A及第二開口59B可在與第二邊緣E2 及第四邊緣E4 平行的方向上交錯。階梯結構68隨後將藉由穿過第一開口59A及第二開口59B進行圖案化而形成。以圖4A的交錯配置形成第一開口59A及第二開口59B容許階梯結構68以交錯配置形成。此容許在多個導電層54A至54D及靠近第二邊緣E2 及第四邊緣E4 二者的下伏基底50上的電路之間形成連接，相較於包括沿第二邊緣E2 及第四邊緣E4 的長度延伸的階梯結構的裝置而言，會節省面積。此外，包括圖案化的硬遮罩57容許圖案化及修整隨後在圖案化的硬遮罩57之上形成的光阻（例如下面關於圖5A至圖9C論述的光阻56）以被簡化，進而有助於保護多層式堆疊58的部分免受不期望的蝕刻，並提高圖案化階梯結構68的準確度。此會降低成本，減少裝置缺陷，並提高裝置效能。
圖4A進一步示出用於後面的圖中的參考橫截面。橫截面A-A’沿著隨後形成的導電線（例如下面關於圖14A及圖14B論述的導電線72）的縱向軸線延伸穿過第一開口59A。橫截面B-B’在與橫截面A-A’垂直的方向上延伸穿過第二開口59B。
在圖5A至圖5C中，在多層式堆疊58及圖案化的硬遮罩57之上形成光阻56。光阻56可藉由使用旋塗技術來形成，且可使用可接受的微影技術來圖案化。將光阻56圖案化可在區60中暴露出多層式堆疊58，同時掩蔽多層式堆疊58的其餘部分。例如，可在區60中暴露出多層式堆疊58的最頂層（例如，介電層52E）。
在圖6A至圖6C中，使用光阻56作為遮罩來蝕刻多層式堆疊58的位於區60中的被暴露部分。蝕刻可為任何可接受的蝕刻製程，例如濕法或乾法蝕刻、反應性離子蝕刻（reactive ion etching，RIE）、中性束蝕刻（neutral beam etching，NBE）、類似蝕刻或其組合。蝕刻可為非等向性的。所述蝕刻可移除介電層52E及導電層54D的位於區60中的部分且界定開口61。由於介電層52E與導電層54D具有不同的材料組成，因此用於移除該些層的被暴露部分的蝕刻劑可不同。在一些實施例中，在蝕刻介電層52E時導電層54D充當蝕刻停止層，且在蝕刻導電層54D時介電層52D充當蝕刻停止層。因此，可選擇性地移除介電層52E及導電層54D的部分，而不移除多層式堆疊58的剩餘層，且開口61可延伸至期望的深度。作為另一選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。在所得結構中，介電層52D在區60中被暴露出。
在圖7A至圖7C中，對光阻56進行修整以暴露出多層式堆疊58的額外部分。光阻56可使用可接受的微影技術來修整。作為修整的結果，光阻56的寬度減小，且多層式堆疊58的位於區60及區62中的部分被暴露出。例如，介電層52E的位於區62中的頂表面及介電層52D的位於區60中的頂表面可被暴露出。
然後，可使用光阻56作為遮罩來蝕刻多層式堆疊58的被暴露部分。蝕刻可為任何合適的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為非等向性的。蝕刻可將開口61進一步延伸至多層式堆疊58中。由於介電層52與導電層54具有不同的材料組成，因此用於移除該些層的被暴露部分的蝕刻劑可不同。在一些實施例中，在蝕刻介電層52時導電層54充當蝕刻停止層，且在蝕刻導電層54時介電層52充當蝕刻停止層。因此，可選擇性地移除介電層52及導電層54的部分，而不移除多層式堆疊58的剩餘層，且開口61可延伸至期望的深度。作為另一選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，介電層52及導電層54的未蝕刻部分充當下伏層的遮罩，且因此介電層52E及導電層54D（參見圖6A至圖6C）的先前圖案可轉移至下伏介電層52D及下伏導電層54C。在所得結構中，介電層52D在區62中被暴露出，且介電層52C在區60中被暴露出。
在圖8A至圖8C中，對光阻56進行修整以暴露出多層式堆疊58的額外部分。光阻56可使用可接受的微影技術來修整。作為修整的結果，光阻56的寬度減小，且多層式堆疊58的位於區60、區62及區64中的部分被暴露出。例如，介電層52E的位於區64中的頂表面、介電層52D的位於區62中的頂表面以及介電層52C的位於區60中的頂表面可被暴露出。
然後，可使用光阻56作為遮罩來蝕刻多層式堆疊58的被暴露部分。蝕刻可為任何合適的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為非等向性的。蝕刻可將開口61進一步延伸至多層式堆疊58中。由於介電層52與導電層54具有不同的材料組成，因此用於移除該些層的被暴露部分的蝕刻劑可不同。在一些實施例中，在蝕刻介電層52時導電層54充當蝕刻停止層，且在蝕刻導電層54時介電層52充當蝕刻停止層。因此，可選擇性地移除介電層52及導電層54的部分，而不移除多層式堆疊58的剩餘層，且開口61可延伸至期望的深度。作為另一選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，介電層52及導電層54的未蝕刻部分充當下伏層的遮罩，且因此介電層52E、導電層54D、介電層52D及導電層54C（參見圖7A至圖7C）的先前圖案可被轉移至下伏介電層52C、下伏導電層54B、下伏介電層52D及下伏導電層54C。在所得結構中，介電層52D在區64中被暴露出，介電層52C在區62中被暴露出，且介電層52B在區60中被暴露出。
在圖9A至圖9C中，對光阻56進行修整以暴露出多層式堆疊58的額外部分。光阻56可使用可接受的微影技術來修整。作為修整的結果，光阻56的寬度減小，且多層式堆疊58的位於區60、區62、區64及區66中的部分被暴露出。例如，介電層52E的位於區66中的頂表面、介電層52D的位於區64中的頂表面、介電層52C的位於區62中的頂表面以及介電層52B的位於區60中的頂表面可被暴露出。
然後，可使用光阻56作為遮罩來蝕刻多層式堆疊58的被暴露部分。蝕刻可為任何合適的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻製程可為非等向性的。蝕刻可將開口61進一步延伸至多層式堆疊58中。由於介電層52與導電層54具有不同的材料組成，因此用於移除該些層的被暴露部分的蝕刻劑可不同。在一些實施例中，在蝕刻介電層52時，導電層54充當蝕刻停止層。因此，可選擇性地移除介電層52的部分，而不移除多層式堆疊58的剩餘層，且開口61可延伸至期望的深度。作為另一選擇，在開口61達到期望的深度之後，可使用定時蝕刻製程來停止對開口61的蝕刻。此外，在蝕刻製程期間，介電層52及導電層54的未蝕刻部分充當下伏層的遮罩，且因此介電層52E、導電層54D、介電層52D、導電層54C、介電層52C及導電層54B（參見圖8A至圖8C）的先前圖案可被轉移至下伏介電層52B、下伏介電層52C及下伏介電層52D。在所得結構中，導電層54A在區60中被暴露出，導電層54B在區62中被暴露出，導電層54C在區64中被暴露出，且導電層54D在區66中被暴露出。
在圖10A至圖10C中，可例如藉由可接受的灰化或濕法剝除製程來移除光阻56。因此，形成階梯結構68。階梯結構68包括介電層52與導電層54的交替層的堆疊。如圖10A至圖10C所示，形成階梯結構68容許多個導電層54A至54D中的每一者的部分自上覆導電層54及介電層52被暴露出。因此，在隨後的處理步驟中，可製成自階梯結構68上方至多個導電層54中的每一者的導電接觸件。
如圖10A所示，階梯結構68包括第一部分68A及與第一部分68A相對的第二部分68B。第一部分68A可設置在記憶體陣列200的第一隅角中，且第二部分68B可設置在記憶體陣列200的與第一隅角相對（例如，斜對角）的第二隅角中。圖案化的硬遮罩57可覆蓋記憶體陣列200的第一隅角與第二隅角之間的第三隅角以及記憶體陣列200的與第三隅角相對（例如，斜對角）的第四隅角。第一部分68A僅部分地沿著記憶體陣列200的第二邊緣E2 延伸，且第二部分68B僅部分地沿著記憶體陣列200的第四邊緣E4 延伸。可隨後蝕刻導電層54以形成導電線（例如，字元線，例如下面關於圖14A及圖14B論述的導電線72）。形成包括分別部分地沿著第二邊緣E2 及第四邊緣E4 延伸的第一部分68A及第二部分68B的階梯結構68容許形成對多條導電線中的每一者的連接（例如，下面關於圖26A至圖26E論述的導電接觸件122），同時消耗記憶體陣列200的最小覆蓋區。此容許增加裝置密度。在圖4A至圖10C中，圖案化的硬遮罩57的界定階梯結構68的第二部分68B的側壁被示出為與圖案化的硬遮罩57的界定階梯結構68的第一部分68A的側壁不對準。然而，如圖10A中的虛線所示，圖案化的硬遮罩57的界定階梯結構68的第一部分68A及第二部分68B的側壁可對準。
導電層54在階梯結構68的第一部分68A及第二部分68B的外側可為連續的。如此，由導電層54的延伸至第一部分68A中的部分形成的導電線可延伸至第四邊緣E4 ，且由導電層54的延伸至第二部分68B中的部分形成的導電線可延伸至第二邊緣E2 。如圖10B所示，導電層54及介電層52的與階梯結構68的第一部分68A相對的邊緣可與蝕刻停止層51及基底50的邊緣相連。如圖10C所示，導電層54及介電層52的與階梯結構68的第二部分68B相對的邊緣可與蝕刻停止層51及基底50的邊緣相連。
在圖11A至圖11C中，在多層式堆疊58之上沈積金屬間介電質（inter-metal dielectric，IMD）70。金屬間介電質70可由介電材料形成，且可藉由例如CVD、PECVD或可流動CVD（flowable CVD，FCVD）等任何合適的方法來沈積。介電材料可包括磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phospho-silicate glass，BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass，USG）等。在一些實施例中，金屬間介電質70可包含氧化物（例如，氧化矽等）、氮化物（例如，氮化矽等）、其組合等。可使用藉由任何可接受的製程形成的其他介電材料。金屬間介電質70沿著導電層54B至54D的側壁、介電層52B至52E的側壁、圖案化的硬遮罩57的側壁、導電層54A至54D的頂表面及圖案化的硬遮罩57的頂表面延伸。
在圖12A至圖12C中，對金屬間介電質70及圖案化的硬遮罩57實施移除製程，以移除多層式堆疊58之上的多餘材料。在一些實施例中，可利用平坦化製程，例如化學機械平坦化（chemical mechanical planarization，CMP）製程、回蝕製程、其組合等。在圖12A至圖12C所示的實施例中，可完全移除圖案化的硬遮罩57。平坦化製程暴露出多層式堆疊58，使得在平坦化製程完成之後，多層式堆疊58（例如，介電層52E）的頂表面與金屬間介電質70的頂表面齊平。
在圖13A至圖15C中，在多層式堆疊58中形成多個溝渠86，由此界定多條導電線72。導電線72可對應於記憶體陣列200中的字元線，且導電線72可為記憶體陣列200的所得電晶體204（參見圖1A及圖1B）提供閘極電極。
在圖13A及圖13B中，在多層式堆疊58之上沈積硬遮罩80。硬遮罩80可包含例如氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。硬遮罩80可藉由使用旋塗技術來形成，且可使用可接受的微影技術來圖案化。在硬遮罩80之上形成光阻82並將其圖案化。可將光阻82圖案化以形成暴露出硬遮罩80的頂表面的部分的多個溝渠86。
在圖14A及圖14B中，使用可接受的蝕刻製程（例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合），將光阻82的圖案轉移至硬遮罩80。蝕刻可為非等向性的。蝕刻可暴露出多層式堆疊58的頂表面，例如介電層52E的頂表面。因此，多個溝渠86被轉移至硬遮罩80。進一步在圖14A及圖14B中，可藉由例如濕法蝕刻製程、乾法蝕刻製程、其組合等可接受的製程來移除光阻82。
在圖15A至圖15C中，使用例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合等一或多個可接受的蝕刻製程將硬遮罩80的圖案轉移至多層式堆疊58。蝕刻製程可為非等向性的。因此，多個溝渠86延伸穿過多層式堆疊58。多個溝渠86可暴露出蝕刻停止層51的頂表面。多條導電線72A至72D（例如，字元線，被統稱為多條導電線72）藉由蝕刻多個溝渠86而由多個導電層54A至54D形成。更具體而言，藉由穿過多個導電層54蝕刻多個溝渠86，相鄰的導電線72可彼此分開。導電線72在階梯結構68的第一部分68A及第二部分68B的外側可為連續的。由導電層54的延伸至第一部分68A中的部分形成的導電線72可延伸至第四邊緣E4 ，且由導電層54的延伸至第二部分68B中的部分形成的導電線72可延伸至第二邊緣E2 。在圖15A至圖15C中，可藉由例如濕法蝕刻製程、乾法蝕刻製程、平坦化製程、其組合等可接受的製程來移除硬遮罩80。
導電線72A及介電層52A的相對的端面可與金屬間介電質70的第二邊緣E2 及第四邊緣E4 相連。階梯結構68的第一部分68A及第二部分68B中的導電線72B至72D及介電層52B至52E的第一端部可接觸金屬間介電質70，且導電線72B至72D及介電層52B至52E的相對的第二端部可與相對的金屬間介電質70相連。此有助於將記憶體陣列200中的可用區域的使用最大化，此乃因沒有額外的區域被金屬間介電質沿著導電線72A及介電層52A的端面佔據，且多個記憶胞202可沿著導電線72及介電層52的在階梯結構68的第一部分68A及第二部分68B外側的長度形成。
圖16A至圖19B示出在多個溝渠86中形成多個電晶體204（參見圖1A及圖1B）的通道區並將其圖案化。在圖16A及圖16B中，在多個溝渠86中沈積記憶膜90、氧化物半導體層92及第一介電層98A。記憶膜90可沿著多條導電線72、多個介電層52及金屬間介電質70的側壁以及沿著介電層52E、蝕刻停止層51及金屬間介電質70的頂表面共形地沈積在多個溝渠86中。記憶膜90可藉由CVD、PVD、ALD、PECVD等來沈積。
記憶膜90可為形成於記憶體陣列200中的電晶體204提供閘極介電質。記憶膜90可包含能夠藉由在記憶膜90兩端施加適當的電壓差動而在兩個不同的極化方向之間切換的材料。記憶膜90可為高介電常數介電材料，例如鉿（Hf）系介電材料等。在一些實施例中，記憶膜90包含鐵電（FE）材料，例如氧化鉿、氧化鉿鋯、矽摻雜氧化鉿等。在一些實施例中，記憶膜90可包含不同的鐵電材料或不同類型的記憶材料。在一些實施例中，記憶膜90可為包括位於兩個SiOx 層之間的SiNx層的多層式記憶體結構（例如，ONO結構）。
氧化物半導體層92共形地沈積在多個溝渠86中且記憶膜90之上。氧化物半導體層92包含適於為電晶體204（參見圖1A及圖1B）提供通道區的材料。例如，氧化物半導體層92可包含氧化鋅（ZnO）、氧化銦鎢（InWO）、氧化銦鎵鋅（InGaZnO，IGZO）、氧化銦鋅（InZnO）、氧化銦錫（ITO）、多晶矽（poly-Si）、矽（Si）、非晶矽（a-Si）、其組合等。氧化物半導體層92可藉由CVD、PVD、ALD、PECVD等來沈積。氧化物半導體層92可在記憶膜90之上沿著多個溝渠86的側壁及底表面延伸。
第一介電層98A沈積在多個溝渠86中且氧化物半導體層92之上。第一介電層98A可包含例如氧化矽、氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。第一介電層98A可在氧化物半導體層92之上沿著多個溝渠86的側壁及底表面延伸。如下面關於圖17A及圖17B所論述的，第一介電層98A可隨後被圖案化並用作蝕刻下伏氧化物半導體層92的遮罩。
在圖17A及圖17B中，在多個溝渠86中移除第一介電層98A及氧化物半導體層92的底部部分。可使用微影與蝕刻的組合來移除第一介電層98A的底部部分。蝕刻可為任何可接受的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻可為非等向性的。
然後，可使用第一介電層98A作為蝕刻遮罩來蝕刻穿過多個溝渠86中的氧化物半導體層92的底部部分。蝕刻可為任何可接受的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻氧化物半導體層92可暴露出記憶膜90的位於多個溝渠86的底表面上的部分。因此，氧化物半導體層92的位於溝渠86的相對側壁上的部分可彼此分開，此會改善記憶體陣列200的多個記憶胞202（參見圖1A及圖1B）之間的隔離。
在一些實施例（未單獨示出）中，氧化物半導體層92然後可用作蝕刻遮罩，以蝕刻穿過多個溝渠86中的記憶膜90的底部部分。蝕刻可為任何可接受的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻記憶膜90可暴露出蝕刻停止層51的位於多個溝渠86的底表面上的部分。因此，記憶膜90的位於溝渠86的相對側壁上的部分可彼此分開，此會進一步改善記憶體陣列200的多個記憶胞202（參見圖1A及圖1B）之間的隔離。
在圖18A及圖18B中，沈積附加介電材料98B來填充多個溝渠86的剩餘部分。附加介電材料98B可由與第一介電層98A相同或相似的材料且藉由與其相同或相似的製程來形成。附加介電材料98B及第一介電層98A可被統稱為介電材料98。
在圖19A及圖19B中，對介電材料98、氧化物半導體層92及記憶膜90執行移除製程，以移除多層式堆疊58之上的多餘材料。在一些實施例中，可利用平坦化製程，例如CMP、回蝕製程、其組合等。平坦化製程暴露出多層式堆疊58及金屬間介電質70，使得在平坦化製程完成之後，多層式堆疊58（例如，介電層52E）、金屬間介電質70、記憶膜90、氧化物半導體層92及介電材料98的頂表面齊平。
圖20A至圖23C示出製造記憶體陣列200中的介電材料102、多條導電線106（例如，位元線）及多條導電線108（例如，源極線）的中間步驟。導電線106及導電線108可在與導電線72垂直的方向上延伸，使得可為讀取及寫入操作選擇記憶體陣列200的各別記憶胞202。
在圖20A及圖20B中，穿過介電材料98及氧化物半導體層92圖案化出多個溝渠100。可藉由微影與蝕刻的組合在介電材料98及氧化物半導體層92中圖案化出多個溝渠100。蝕刻可為任何可接受的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻可為非等向性的。溝渠100可設置在記憶膜90的相對側壁之間，且溝渠100可實體地分開記憶體陣列200中的相鄰記憶胞202堆疊（參見圖1A）。可在階梯結構68的鄰近金屬間介電質70、導電線72及介電層52的第一部分68A及第二部分68B中完全移除介電材料98及氧化物半導體層92。介電材料98及氧化物半導體層92的在與第二邊緣E2 及第四邊緣E4 平行的方向上鄰近階梯結構68的第二部分68B的部分亦可被移除。
在一些實施例（未單獨示出）中，多個溝渠100亦可穿過記憶膜90而被圖案化出。因此，溝渠100可設置在多層式堆疊58的相對側壁之間，且溝渠100可實體地分開記憶體陣列200中的相鄰記憶胞202堆疊（參見圖1A）。可在階梯結構68的鄰近金屬間介電質70、導電線72及介電層52的第一部分68A及第二部分68B中完全移除介電材料98、氧化物半導體層92及記憶膜90。介電材料98、氧化物半導體層92及記憶膜90的在與第二邊緣E2 及第四邊緣E4 平行的方向上鄰近階梯結構68的第二部分68B的部分亦可被移除。
在圖21A及圖21B中，在多個溝渠100中沈積介電材料102且介電材料102對多個溝渠100進行填充。介電材料102可包含例如氧化矽、氮化矽、氮氧化矽等，其可藉由CVD、PVD、ALD、PECVD等來沈積。介電材料102可在氧化物半導體層92之上沿著多個溝渠100的側壁及底表面延伸。在沈積之後，可執行平坦化製程（例如，CMP、回蝕等），以移除介電材料102的多餘部分。在所得結構中，多層式堆疊58、記憶膜90、氧化物半導體層92、介電材料98及介電材料102的頂表面可彼此實質上齊平（例如，在製程變化內）。
在一些實施例中，介電材料98及介電材料102的材料可被選擇成使得介電材料98及介電材料102可相對於彼此被選擇性地蝕刻。例如，在一些實施例中，介電材料98是氧化物，且介電材料102是氮化物。在一些實施例中，介電材料98是氮化物，且介電材料102是氧化物。其他材料亦是可能的。
在圖22A及圖22B中，穿過介電材料98圖案化出多個溝渠104。隨後可使用多個溝渠104來形成多條導電線。可使用微影與蝕刻的組合穿過介電材料98圖案化出多個溝渠104。蝕刻可為任何可接受的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可使用對介電材料98進行蝕刻而不對介電材料102、氧化物半導體層92或記憶膜90進行顯著蝕刻的蝕刻劑。多個溝渠104的圖案可對應於隨後形成的多條導電線（例如，以下關於圖23A至圖23C論述的導電線106及導電線108）的圖案。介電材料98的部分可保留在每一對溝渠104之間，且介電材料102可設置於相鄰的溝渠104對之間。此外，氧化物半導體層92及記憶膜90的部分可保持在溝渠104與介電層52及導電線72中的每一者之間且鄰近溝渠104。氧化物半導體層92及記憶膜90的部分可用作隨後形成的電晶體204的一部分。一些實施例中，與用於圖案化出溝渠100的製程對照，可使用不同的蝕刻來圖案化出溝渠104，以相對於氧化物半導體層92及記憶膜90選擇性地蝕刻介電材料98的材料。
在圖23A至圖23C中，用導電材料填充多個溝渠104，以形成多條導電線106及多條導電線108。圖23A示出用於後面的圖中的參考橫截面。橫截面B-B’在與導電線72的縱向軸線垂直的方向上延伸，並延伸穿過介電材料98。橫截面C-C’在與橫截面B-B’平行的方向上延伸，並延伸穿過導電線106及/或導電線108。形成多個記憶胞202及多個電晶體204，其每一者包括一條導電線106、一條導電線108、一條導電線72、記憶膜90的一部分及氧化物半導體層92的一部分。導電線106及導電線108可各自包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合等。導電線106及導電線108可使用例如CVD、ALD、PVD、PECVD等來形成。在沈積導電材料之後，可執行平坦化（例如，CMP、回蝕等）來移除導電材料的多餘部分，由此形成多條導電線106及多條導電線108。在所得結構中，多層式堆疊58、金屬間介電質70、記憶膜90、氧化物半導體層92、介電材料98、介電材料102、導電線106及導電線108的頂表面可彼此實質上齊平（例如，在製程變化內）。
導電線106可對應於記憶體陣列200中的位元線，且導電線108可對應於記憶體陣列200中的源極線。此外，導電線106及導電線108可為記憶體陣列200中的電晶體204提供源極/汲極電極。儘管圖23C揭示僅示出導電線106的剖視圖，但導電線108的剖視圖可為相似的。
儘管已將電晶體204的通道區、導電線106及導電線108論述為在形成階梯結構68之後形成，但在一些實施例中，階梯結構68可在形成電晶體204的通道區、導電線106及導電線108之後形成。例如，在圖13A至圖23C中示出及關於所述圖闡述的製造步驟之後，可執行在圖4A至12C中示出及關於所述圖闡述的形成階梯結構68的製造步驟。在先階梯及後階梯實施例中可使用相同或相似的製程。
在圖24A至圖24D中，在多層式堆疊58、金屬間介電質70、記憶膜90、氧化物半導體層92、介電材料98、介電材料102、導電線106及導電線108之上形成介電層120。介電層120可包含介電材料，例如低介電常數介電材料、超低介電常數（extra low-k）介電材料等。在一些實施例中，介電層120可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。介電層120可使用例如CVD、ALD、PVD、PECVD等適當製程來沈積。
圖24A進一步示出用於後面的圖中的參考橫截面。橫截面A-A’沿著導電線72的縱向軸線延伸穿過階梯結構68的第一部分68A。橫截面C-C’在與橫截面A-A’垂直的方向上延伸穿過階梯結構68的第二部分68B。橫截面D-D’在與橫截面A-A’平行的方向上延伸穿過鄰近導電線72的介電材料98及介電材料102。
進一步在圖24A至圖24D中，在介電層120及金屬間介電質70中形成多個溝渠110，在介電層120、介電材料98、記憶膜90及蝕刻停止層51中形成多個溝渠112，且在介電層120中形成多個溝渠114。溝渠110、溝渠112及溝渠114可隨後用於形成導電接觸件。更具體而言，溝渠110可隨後用於形成延伸至導電線72的導電接觸件（例如，形成字元線接觸件、閘極接觸件等），溝渠112可隨後用於形成延伸至形成在基底50之上的電路的導電接觸件，且溝渠114可隨後用於形成延伸至導電線106及導電線108的導電接觸件（例如，形成位元線接觸件、源極線接觸件等）。
如圖24B及圖24C所示，溝渠110可延伸穿過介電層120及金屬間介電質70，且可暴露出導電線72的頂表面。導電線72的階梯形狀在導電線72中的每一者上提供溝渠110可延伸至的表面。如圖24C及圖24D所示，溝渠112可延伸穿過介電層120、介電材料102、記憶膜90及蝕刻停止層51。在其中移除記憶膜90的底部部分的實施例中，溝渠112可僅延伸穿過介電層120、介電材料102及蝕刻停止層51。溝渠112可暴露出基底50的頂表面。在其中內連線結構320形成在基底50之上（參見圖2）的實施例中，溝渠112可暴露出內連線結構320的導電特徵322的頂表面。如圖24A及圖24C所示，溝渠110及溝渠112可在相同的橫截面中延伸穿過介電層120、金屬間介電質70、介電材料102、記憶膜90及蝕刻停止層51的鄰近部分，所述橫截面垂直於導電線72的縱向軸線。
如將在下面更詳細論述的，可在溝渠110及溝渠112中形成多個導電接觸件（例如，下面關於圖26A至圖26E論述的導電接觸件122及導電接觸件124），且所述多個導電接觸件可藉由多個導電線（例如，下面關於圖26A至圖26E論述的導電線128）彼此電性耦合。沿著記憶體陣列200的相對的邊緣形成階梯結構68的第一部分68A及第二部分68B容許形成自多條導電線72中的每一者至下伏基底50的不同部分的連接。由於階梯結構68的第一部分68A及第二部分68B僅沿著第二邊緣E2 及第四邊緣E4 的部分形成，因此多個記憶胞202可沿著第二邊緣E2 及第四邊緣E4 的剩餘部分形成。此容許增大裝置密度。
如圖24C及圖24D所示，多個溝渠114可延伸穿過介電層120，且可暴露出導電線106及導電線108。多個溝渠114可隨後用於形成電性耦合至導電線106及導電線108的導電接觸件（例如，源極線接觸件及位元線接觸件，例如下面關於圖26A至圖26E論述的導電接觸件126及導電接觸件124）。
溝渠110、溝渠112及溝渠114可使用微影與蝕刻的組合來形成。蝕刻可為任何可接受的蝕刻製程，例如濕法或乾法蝕刻、RIE、NBE、類似蝕刻或其組合。蝕刻可為非等向性的。在一些實施例中，溝渠110、溝渠112及溝渠114可同時形成；然而，溝渠110、溝渠112及溝渠114亦可使用多個蝕刻製程而分別形成。
在圖25A至圖25D中，在介電層120之上形成介電層121。介電層121可包含介電材料，例如低介電常數介電材料、超低介電常數（ELK）介電材料等。在一些實施例中，介電層121可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。介電層121可使用例如CVD、ALD、PVD、PECVD等適當製程來沈積。此外，在圖25A至圖25D中，在介電層121中形成多個溝渠116及多個溝渠118。溝渠116及溝渠118可隨後用於形成導電線。更具體而言，溝渠116可隨後用於形成導電線，所述導電線將隨後形成的導電接觸件彼此電性耦合，並電性耦合至下伏結構（例如形成在基底50上的電路）。
在圖26A至圖26E中，在多個溝渠110中形成多個導電接觸件122，在多個溝渠112中形成多個導電接觸件124，在多個溝渠114中形成多個導電接觸件126，在多個溝渠116中形成多條導電線128，且在多個溝渠118中形成多條導電線130。圖26E示出其中省略金屬間介電質70、介電層120及介電層121，以更清晰地示出導電接觸件122、導電接觸件124、導電接觸件126、導電線128及導電線130與記憶體陣列200的其他元件之間的關係的立體圖。導電線128電性耦合導電接觸件122及導電接觸件124。導電線72藉由導電接觸件124、導電線128及導電接觸件122電性耦合至基底50上形成的電路。導電接觸件122延伸穿過介電層120及金屬間介電質70。導電接觸件122可被稱為字元線接觸件、閘極接觸件等。導電接觸件124延伸穿過介電層120、介電材料102、記憶膜90及蝕刻停止層51。導電線128延伸穿過介電層121。
由於多條導電線72形成在階梯結構68中，因此多條導電線72中的每一者上的表面被提供用於多個導電接觸件122著陸。多條導電線72中的一些可被包括在階梯結構68的第一部分68A中，且多條導電線72中的剩餘者可被包括在階梯結構68的第二部分68B中，使得多條導電線72中的每一者被包括在階梯結構68中。如此，多個導電接觸件122可延伸至多條導電線72中的每一者。沿著記憶體陣列200的第二邊緣E2 及記憶體陣列200的與第二邊緣E2 相對的第四邊緣E4 形成階梯結構68的第一部分68A及階梯結構68的第二部分68B容許形成至下伏基底50的不同部分的連接。形成僅部分地沿著記憶體陣列200的第二邊緣E2 及第四邊緣E4 延伸的階梯結構68的第一部分68A及階梯結構68的第二部分68B亦會將被階梯結構68佔據的空間最小化。例如，可在與記憶體陣列200的第二邊緣E2 及第四邊緣E4 平行的方向上鄰近階梯結構68的第一部分68A及第二部分68B來形成多個記憶胞202，此將可在記憶體陣列200中形成的記憶胞202的數目最大化，且增大裝置密度。
此外，導電線128對在階梯結構68的第一部分68A及第二部分68B內的導電接觸件122與導電接觸件124之間的連接進行佈線，且在與導電線72的縱向軸線垂直的方向上延伸。此種佈線配置較傳統設計需要更少的面積，此容許達成更大的裝置密度。所述連接亦可較傳統設計更短，此會降低電阻並提高裝置效能。溝渠110與溝渠112可同時形成，且導電接觸件122與導電接觸件124可同時形成，使得可使用更少的微影步驟及更少的沈積步驟，此會降低成本及生產時間。
導電線130電性耦合至導電接觸件126，且可藉由導電接觸件126及導電線130將導電線106及導電線108電性耦合至形成在基底50上的電路。導電接觸件126延伸穿過介電層120。導電接觸件126可被稱為源極線接觸件、位元線接觸件等。導電線130延伸穿過介電層121。
導電接觸件122、導電接觸件124、導電接觸件126、導電線128及導電線130可藉由形成襯裡（liner）（未單獨示出）（例如擴散阻擋層、黏合層等），並在襯裡之上形成導電材料來形成。導電接觸件122、導電接觸件124、導電接觸件126、導電線128及導電線130中的每一者可同時形成，或者使用一或多個沈積製程分別地形成。襯裡可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行例如CMP等平坦化製程，以自介電層121的表面移除多餘的材料。
圖27示出其中記憶體陣列200中的多個記憶胞202在與第二邊緣E2 及第四邊緣E4 平行的方向上對準的實施例。儘管在平行於第一邊緣E1 及第三邊緣E3 的方向上與階梯結構68的第一部分68A對準的區中的多個記憶胞202與在平行於第一邊緣E1 及第三邊緣E3 的方向上與階梯結構68的第二部分68B對準的區中的多個記憶胞202未對準，但所述兩個區中的多個記憶胞202可在平行於第二邊緣E2 及第四邊緣E4 的方向上對準。將多個記憶胞202彼此對準可簡化連接至多個記憶胞202的佈線（例如導電接觸件126及導電線130）。
圖28至圖35示出其中多層式堆疊59包括交替的介電層52與犧牲層74的實施例。圖28示出在已經執行與圖3至圖12C中示出的以及上面論述的步驟相似或相同的步驟以形成階梯結構68及階梯結構68之上的金屬間介電質70之後的多層式堆疊59。多層式堆疊59包括多個犧牲層74A至74D（被統稱為多個犧牲層74）與多個介電層52A至52E（被統稱為多個介電層52）的交替層。犧牲層74可在隨後的步驟中用導電材料代替以界定導電線412（例如，字元線）。犧牲層74可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。介電層52可由對犧牲層74的蝕刻具有高蝕刻選擇性的材料形成，且基底50可由對犧牲層74及介電層52二者的蝕刻皆具有高蝕刻選擇性的材料形成，以有助於後續蝕刻步驟。在一些實施例中，基底50可由碳化矽形成，介電層52可由例如氧化矽等氧化物形成，且犧牲層74可由例如氮化矽等氮化物形成。犧牲層74及介電層52可各自使用例如CVD、ALD、物理氣相沈積（physical vapor deposition，PVD）、電漿增強型化學氣相沈積（PECVD）等形成。儘管圖28示出特定數目的犧牲層74及介電層52，然而其他實施例可包括不同數目的犧牲層74及介電層52。
在圖29中，在多層式堆疊59中形成多個第一溝渠402。在所示實施例中，第一溝渠402延伸穿過多層式堆疊59以暴露出蝕刻停止層51。在一些實施例中，第一溝渠402延伸穿過多層式堆疊59的一些層而非所有層，或者延伸穿過多層式堆疊59及蝕刻停止層51。第一溝渠402可使用可接受的微影及蝕刻技術（例如利用對多層式堆疊59具有選擇性的蝕刻製程（例如，以較基底50的材料更快的速率蝕刻介電層52及犧牲層74的介電材料））來形成。蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、類似蝕刻或其組合。蝕刻可為非等向性的。在其中基底50由碳化矽形成、介電層52由氧化矽形成、且犧牲層74由氮化矽形成的實施例中，第一溝渠402可藉由使用與氫氣（H2 ）或氧氣（O2 ）氣體混合的氟系氣體（例如，C4 F6 ）的乾法蝕刻來形成。
在圖30中，擴展多個第一溝渠402以形成多個第一側壁凹陷403。具體而言，犧牲層74的由多個第一溝渠402暴露出的側壁的部分自多個第一側壁凹陷403進行凹陷。儘管犧牲層74的側壁被示為筆直的，但側壁可為凹的或凸的。第一側壁凹陷403可藉由可接受的蝕刻製程形成，所述蝕刻製程為例如對犧牲層74的材料具有選擇性的蝕刻製程（例如，以較介電層52、蝕刻停止層51及基底50的材料更快的速率選擇性地蝕刻犧牲層74的材料）。蝕刻可為等向性的。在其中基底50由碳化矽形成、介電層52由氧化矽形成、且犧牲層74由氮化矽形成的實施例中，第一溝渠402可藉由使用磷酸（H3 PO4 ）的濕法蝕刻來擴展。然而，亦可使用任何合適的蝕刻製程，例如乾法選擇性蝕刻。
在圖31中，晶種層404及導電填充材料406形成在多個第一側壁凹陷403中，且形成為填充及/或過度填充多個第一溝渠402。亦可在第一溝渠402及第一側壁凹陷403中填充一或多個附加層，例如晶種層、膠層、阻擋層、擴散層、填充層等。在一些實施例中，可省略晶種層404。晶種層404可由第一導電材料形成，所述第一導電材料可用於幫助生長或幫助黏合隨後沈積的材料。在一些實施例中，晶種層404可包含氮化鈦、氮化鉭、鈦、鉭、鉬、釕、銠、鉿、銥、鈮、錸、鎢、該些的組合、該些的氧化物等。導電填充材料406可由第二導電材料形成，所述第二導電材料可為金屬，例如鎢、鈷、鋁、鎳、銅、銀、金、鉬、釕、氮化鉬、其合金等。在其中介電層52由例如氧化矽等氧化物形成的實施例中，晶種層404可由氮化鈦形成，且導電填充材料406可由鎢形成。晶種層404及導電填充材料406各自可藉由例如化學氣相沈積（CVD）、原子層沈積（ALD）等可接受的沈積製程來形成。
一旦晶種層404及導電填充材料406已經被沈積以填充及/或過度填充多個第一溝渠402，晶種層404及導電填充材料406可被平坦化以移除多個第一溝渠402外部的多餘材料，使得在平坦化之後，晶種層404及導電填充材料406完全跨越多個第一溝渠402的頂部部分。在一實施例中，晶種層404及導電填充材料406可使用例如化學機械平坦化（chemical mechanical planarization，CMP）製程來平坦化。然而，亦可利用任何合適的平坦化製程，例如磨削製程。
在圖32中，在多層式堆疊59中形成多個第二溝渠405。在所示實施例中，第二溝渠405延伸穿過多層式堆疊59，且暴露出蝕刻停止層51。在一些實施例中，多個第二溝渠405延伸穿過多層式堆疊59的一些層而非所有層，或者延伸穿過多層式堆疊59及蝕刻停止層51。第二溝渠405可使用可接受的微影及蝕刻技術（例如利用對多層式堆疊59具有選擇性的蝕刻製程（例如，以較基底50的材料更快的速率蝕刻介電層52及犧牲層74的介電材料））來形成。蝕刻可為任何可接受的蝕刻製程，且在一些實施例中，可類似於關於圖29論述的用於形成第一溝渠402的蝕刻。
在圖33中，擴展多個第二溝渠405以形成多個第二側壁凹陷407。具體而言，移除犧牲層74的剩餘部分以形成多個第二側壁凹陷407。多個第二側壁凹陷407因此暴露出晶種層404的部分，或者在其中不存在晶種層404的實施例中，暴露出導電填充材料406。第二側壁凹陷407可藉由可接受的蝕刻製程形成，所述蝕刻製程為例如對犧牲層74的材料具有選擇性的蝕刻製程（例如，以較介電層52、蝕刻停止層51及基底50的材料更快的速率選擇性地蝕刻犧牲層74的材料）。蝕刻可為任何可接受的蝕刻製程，且在一些實施例中，可類似於關於圖30論述的用於形成第一側壁凹陷403的蝕刻。
在圖34中，晶種層408及導電填充材料410形成在多個第二側壁凹陷407中，且形成為填充及/或過度填充多個第二溝渠405。晶種層408及導電填充材料410可由分別選自晶種層404及導電填充材料406的相同候選材料群組的材料形成，且可使用分別選自用於形成晶種層404及導電填充材料406的材料的相同候選方法群組的方法形成。
一旦晶種層408及導電填充材料410已經被沈積以填充及/或過度填充多個第二溝渠405，晶種層408及導電填充材料410可被平坦化以移除多個第二溝渠405外部的多餘材料，使得在平坦化之後，晶種層408及導電填充材料410完全跨越多個第二溝渠405的頂部部分。在一實施例中，晶種層408及導電填充材料410可使用例如化學機械平坦化（CMP）製程來平坦化。然而，亦可利用任何合適的平坦化製程，例如磨削製程。
晶種層404、導電填充材料406、晶種層408及導電填充材料410被統稱為多條導電線412。導電線412可以類似於導電線72的方式執行，且可用作字元線。晶種層404、導電填充材料406、晶種層408及導電填充材料410的相鄰組彼此實體接觸，且彼此電性耦合。因此，晶種層404、導電填充材料406、晶種層408及導電填充材料410的每一組用作單個字元線。
在圖35中，形成延伸穿過多條導電線412的多個第三溝渠414，以形成各別導電線412A至412D。形成第三溝渠414可暴露出介電層52的側壁。在一些實施例中，導電線412可使用例如非等向性蝕刻製程來蝕刻。然而，可利用任何合適的蝕刻製程。在一些實施例中，執行蝕刻製程，直至導電線412的不被介電層52覆蓋的材料已被移除。如此，導電線412的剩餘材料具有與介電層52的剩餘部分相似的寬度。
藉由形成及替換多層式堆疊59中的犧牲層74來形成導電線412會提高記憶體陣列200的行的縱橫比，且防止特徵在形成期間的扭曲或塌陷。此會減少裝置缺陷並提高裝置效能。圖28至圖35中執行的步驟可代替圖13A至圖15C中執行的步驟來執行，用於形成記憶體陣列200的剩餘步驟相同於上面論述的步驟（例如，執行在圖2至圖12C中執行的步驟，然後執行在圖28至圖35中執行的步驟，且最後執行在圖16A至圖26E中執行的步驟）。
圖36A至圖36E示出在執行圖16A至圖26E的步驟之後圖28至圖35的實施例。除了導電線72被包括晶種層404、導電填充材料406、晶種層408及導電填充材料410的導電線412替換之外，圖36A至圖36E的結構可類似於圖26A至圖26E所示的結構。
各實施例可達成許多優點。例如，形成各自部分地沿著記憶體陣列200的第二邊緣E2 及第四邊緣E4 延伸的階梯結構68的第一部分68A及階梯結構68的第二部分68B容許形成與下伏基底50的不同部分的連接，同時最小化被階梯結構68佔據的面積，且最大化在記憶體陣列200中形成的記憶體胞202的數目。此會增大裝置密度。
根據實施例，一種記憶體陣列包括：在第一方向上自所述記憶體陣列的第一邊緣延伸的第一字元線，所述第一字元線的長度小於所述記憶體陣列的第二邊緣的長度，所述所述記憶體陣列的所述第二邊緣垂直於所述記憶體陣列的所述第一邊緣；自所述記憶體陣列的第三邊緣延伸的第二字元線，所述記憶體陣列的所述第三邊緣與所述記憶體陣列的所述第一邊緣相對，所述第二字元線在所述第一方向上延伸，所述第二字元線的長度小於所述記憶體陣列的所述第二邊緣的長度；接觸所述第一字元線的記憶膜；以及接觸第一源極線及第一位元線的氧化物半導體（OS）層，所述記憶膜設置在所述氧化物半導體層與所述第一字元線之間。在實施例中，所述記憶膜包含鐵電（FE）材料。在實施例中，所述記憶體陣列更包括：位於所述第一字元線之上的金屬間介電質（IMD）；藉由所述金屬間介電質延伸至所述第一字元線的第一接觸件，所述第一接觸件電性耦合至所述第一字元線；接觸所述記憶膜的介電材料，所述記憶膜設置在所述介電材料與所述第一字元線之間；延伸穿過所述介電材料及所述鐵電材料的第二接觸件；以及將所述第一接觸件電性耦合至所述第二接觸件的第一導電線。在實施例中，所述第二接觸件的長度大於所述第一接觸件的長度。在實施例中，所述記憶體陣列更包括位於所述第一字元線之上的第三字元線，所述第三字元線在所述第一方向上自所述記憶體陣列的所述第一邊緣延伸，所述第三字元線的長度小於所述第一字元線的長度。在實施例中，所述記憶體陣列更包括：接觸所述第一字元線與所述記憶膜相對的第二記憶膜；以及接觸第二源極線及第二位元線的第二氧化物半導體層，所述第二記憶膜設置在所述第二氧化物半導體層與所述第一字元線之間，所述第二源極線在與所述記憶體陣列的所述第一邊緣平行的方向上與所述第一源極線或所述第一位元線中的一者對準，且所述第二位元線在與所述記憶體陣列的所述第一邊緣平行的所述方向上與所述第一源極線或所述第一位元線中的另一者對準。在實施例中，所述記憶體陣列更包括位於所述第一字元線之上的第一金屬間介電質（IMD）及位於所述第二字元線之上的第二金屬間介電質，所述第一金屬間介電質及所述第二金屬間介電質在剖視圖中具有階梯形狀。
根據另一實施例，一種裝置包括：位於半導體基底之上的第一字元線；接觸所述第一字元線的第一端部的第一金屬間介電質（IMD）；位於所述半導體基底之上的第二字元線，所述第二字元線的第一端部與所述第一金屬間介電質的第一邊緣對準；接觸與所述第二字元線的所述第一端部相對的所述第二字元線的第二端部的第二金屬間介電質，所述第二金屬間介電質的第一邊緣與和所述第一字元線的所述第一端部相對的所述第一字元線的第二端部對準；與所述第一字元線及所述第一金屬間介電質接觸的記憶膜；以及位於所述記憶膜之上的氧化物半導體（OS）層，所述氧化物半導體層接觸源極線及位元線。在實施例中，所述第一字元線在所述第一端部與所述第二端部之間具有第一長度，所述第二字元線在所述第一端部與所述第二端部之間具有第二長度，且所述第二長度等於所述第一長度。在實施例中，所述半導體基底與所述第一字元線之間在與所述半導體基底的主表面垂直的方向上的第一距離等於所述半導體基底與所述第二字元線之間在與所述半導體基底的所述主表面垂直的方向上的第二距離。在實施例中，所述記憶膜與所述第二字元線接觸。在實施例中，所述第一金屬間介電質及所述第二金屬間介電質在剖視圖中具有階梯形狀。在實施例中，所述記憶膜的第一端部及所述氧化物半導體層的第一端部與所述第一字元線的所述第二端部對準。
根據又一實施例，一種方法包括：在半導體基底之上形成多層式堆疊，所述多層式堆疊包括第一材料與第二材料的交替層；在所述多層式堆疊之上沈積第一硬遮罩層；將所述第一硬遮罩層圖案化以暴露出所述多層式堆疊的第一隅角區及所述多層式堆疊的與所述第一隅角區成斜對角的第二隅角區，在將所述第一硬遮罩層圖案化之後所述第一硬遮罩層覆蓋所述多層式堆疊的第三隅角區及所述多層式堆疊的第四隅角區，所述第四隅角區與所述第三隅角區成斜對角；透過所述第一硬遮罩層將所述多層式堆疊圖案化，以在所述第一隅角區中形成第一階梯結構以及在所述第二隅角區中形成第二階梯結構；圖案化出延伸穿過所述多層式堆疊的第一溝渠；沿著所述第一溝渠的側壁及底表面沈積記憶膜；以及在所述記憶膜之上沈積氧化物半導體（OS）層。在實施例中，所述方法更包括：在所述第一階梯結構、所述第二階梯結構及所述第一硬遮罩層之上沈積金屬間介電質（IMD），圖案化出所述第一溝渠更包括圖案化出延伸穿過所述金屬間介電質的所述第一溝渠。在實施例中，所述方法更包括將所述金屬間介電質及所述第一硬遮罩層平坦化，將所述金屬間介電質及所述第一硬遮罩層平坦化會移除所述第一硬遮罩層，且在將所述金屬間介電質及所述第一硬遮罩層平坦化之後，所述金屬間介電質的頂表面與所述多層式堆疊的頂表面齊平。在實施例中，所述方法更包括：在所述記憶膜之上沈積介電材料；形成穿過所述金屬間介電質延伸至所述多層式堆疊的第一導電層的第一導電接觸件，所述第一導電接觸件電性耦合至所述第一導電層；形成延伸穿過所述介電材料及所述記憶膜的第二導電接觸件；以及形成將所述第二導電接觸件與所述第一導電接觸件電性耦合的導電線。在實施例中，所述第一材料包括導電材料，所述第二材料包括介電材料，且圖案化出所述第一溝渠會形成包含所述第一材料的多條字元線。在實施例中，所述第一材料包括氧化物介電材料，且所述第二材料包括氮化物介電材料。在實施例中，所述方法更包括用導電材料替換所述第二材料。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
50:基底 51:蝕刻停止層 52、52A、52B、52C、52D、52E、120、121:介電層 54、54A、54B、54C、54D:導電層 56、82:光阻 57:圖案化的硬遮罩 58、59:多層式堆疊 59A:第一開口 59B:第二開口 60、62、64、66:區 61:開口 68:階梯結構 68A:第一部分 68B:第二部分 70:金屬間介電質（IMD） 72、72A、72B、72C、72D、106、108、128、130、412、412A、412B、412C、412D:導電線 74、74A、74B、74C、74D:犧牲層 80:硬遮罩 86、100、104、110、112、114、116、118:溝渠 90:記憶膜 92:氧化物半導體（OS）層 98、102:介電材料 98A:第一介電層 98B:附加介電材料 122、124、126:導電接觸件 200:記憶體陣列 202:記憶胞 204:電晶體 206:箭頭 302:閘極介電層 304:閘極電極 306:源極/汲極區 308:閘極間隔件 310:第一層間介電質 312:第二層間介電質 314:源極/汲極接觸件 316:閘極接觸件 320:內連線結構 322:導電特徵 324:堆疊介電層 402:第一溝渠 403:第一側壁凹陷 404、408:晶種層 405:第二溝渠 406:導電填充材料 407:第二側壁凹陷 410:導電填充材料 414:第三溝渠 A-A’、B-B’、C-C’、D-D’:橫截面 E1 :第一邊緣 E2 :第二邊緣 E3 :第三邊緣 E4 :第四邊緣
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A及圖1B示出根據一些實施例的記憶體陣列的立體圖及電路圖。
圖2、圖3、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C、圖6A、圖6B、圖6C、圖7A、圖7B、圖7C、圖8A、圖8B、圖8C、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖15C、圖16A、圖16B、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖20A、圖20B、圖21A、圖21B、圖22A、圖22B、圖22C、圖23A、圖23B、圖23C、圖24A、圖24B、圖24C、圖24D、圖25A、圖25B、圖25C、圖25D、圖26A、圖26B、圖26C、圖26D、圖26E、圖27、圖28、圖29、圖30、圖31、圖32、圖33、圖34、圖35、圖36A、圖36B、圖36C、圖36D及圖36E示出根據一些實施例的製造包括記憶體陣列的半導體裝置的不同視圖。
52:介電層
72、106、108:導電線
90:記憶膜
92:氧化物半導體(OS)層
98、102:介電材料
200:記憶體陣列
202:記憶胞
204:電晶體
206:箭頭
A-A’、B-B’、C-C’、D-D’:橫截面

Claims (20)

  1. 一種記憶體陣列，包括： 在第一方向上自所述記憶體陣列的第一邊緣延伸的第一字元線，所述第一字元線的長度小於所述記憶體陣列的第二邊緣的長度，所述記憶體陣列的所述第二邊緣垂直於所述記憶體陣列的所述第一邊緣； 自所述記憶體陣列的第三邊緣延伸的第二字元線，所述記憶體陣列的所述第三邊緣與所述記憶體陣列的所述第一邊緣相對，所述第二字元線在所述第一方向上延伸，所述第二字元線的長度小於所述記憶體陣列的所述第二邊緣的所述長度； 接觸所述第一字元線的記憶膜；以及 接觸第一源極線及第一位元線的氧化物半導體（OS）層，其中所述記憶膜設置在所述氧化物半導體層與所述第一字元線之間。
  2. 如請求項1所述的記憶體陣列，其中所述記憶膜包含鐵電（FE）材料。
  3. 如請求項1所述的記憶體陣列，更包括： 位於所述第一字元線之上的金屬間介電質（IMD）； 穿過所述金屬間介電質延伸至所述第一字元線的第一接觸件，其中所述第一接觸件電性耦合至所述第一字元線； 接觸所述記憶膜的介電材料，其中所述記憶膜設置在所述介電材料與所述第一字元線之間； 延伸穿過所述介電材料及所述鐵電材料的第二接觸件；以及 將所述第一接觸件電性耦合至所述第二接觸件的第一導電線。
  4. 如請求項3所述的記憶體陣列，其中所述第二接觸件的長度大於所述第一接觸件的長度。
  5. 如請求項1所述的記憶體陣列，更包括位於所述第一字元線之上的第三字元線，所述第三字元線在所述第一方向上自所述記憶體陣列的所述第一邊緣延伸，所述第三字元線的長度小於所述第一字元線的所述長度。
  6. 如請求項1所述的記憶體陣列，更包括： 接觸所述第一字元線與所述記憶膜相對的第二記憶膜；以及 接觸第二源極線及第二位元線的第二氧化物半導體層，其中所述第二記憶膜設置在所述第二氧化物半導體層與所述第一字元線之間，其中所述第二源極線在與所述記憶體陣列的所述第一邊緣平行的方向上與所述第一源極線或所述第一位元線中的一者對準，且其中所述第二位元線在與所述記憶體陣列的所述第一邊緣平行的所述方向上與所述第一源極線或所述第一位元線中的另一者對準。
  7. 如請求項1所述的記憶體陣列，更包括位於所述第一字元線之上的第一金屬間介電質（IMD）及位於所述第二字元線之上的第二金屬間介電質，其中所述第一金屬間介電質及所述第二金屬間介電質在剖視圖中具有階梯形狀。
  8. 一種半導體裝置，包括： 位於半導體基底之上的第一字元線； 接觸所述第一字元線的第一端部的第一金屬間介電質（IMD）； 位於所述半導體基底之上的第二字元線，其中所述第二字元線的第一端部與所述第一金屬間介電質的第一邊緣對準； 接觸與所述第二字元線的所述第一端部相對的所述第二字元線的第二端部的第二金屬間介電質，其中所述第二金屬間介電質的第一邊緣與和所述第一字元線的所述第一端部相對的所述第一字元線的第二端部對準； 與所述第一字元線及所述第一金屬間介電質接觸的記憶膜；以及 位於所述記憶膜之上的氧化物半導體（OS）層，所述氧化物半導體層接觸源極線及位元線。
  9. 如請求項8所述的半導體裝置，其中所述第一字元線在所述第一端部與所述第二端部之間具有第一長度，其中所述第二字元線在所述第一端部與所述第二端部之間具有第二長度，且其中所述第二長度等於所述第一長度。
  10. 如請求項9所述的半導體裝置，其中所述半導體基底與所述第一字元線之間在與所述半導體基底的主表面垂直的方向上的第一距離等於所述半導體基底與所述第二字元線之間在與所述半導體基底的所述主表面垂直的方向上的第二距離。
  11. 如請求項8所述的半導體裝置，其中所述記憶膜與所述第二字元線接觸。
  12. 如請求項8所述的半導體裝置，其中所述第一金屬間介電質及所述第二金屬間介電質在剖視圖中具有階梯形狀。
  13. 如請求項8所述的半導體裝置，其中所述記憶膜的第一端部及所述氧化物半導體層的第一端部與所述第一字元線的所述第二端部對準。
  14. 一種記憶體陣列的製造方法，包括： 在半導體基底之上形成多層式堆疊，所述多層式堆疊包括第一材料與第二材料的交替層； 在所述多層式堆疊之上沈積第一硬遮罩層； 將所述第一硬遮罩層圖案化以暴露出所述多層式堆疊的第一隅角區及所述多層式堆疊的與所述第一隅角區成斜對角的第二隅角區，其中所述第一硬遮罩層在將所述第一硬遮罩層圖案化之後覆蓋所述多層式堆疊的第三隅角區及所述多層式堆疊的第四隅角區，其中所述第四隅角區與所述第三隅角區成斜對角； 透過所述第一硬遮罩層將所述多層式堆疊圖案化，以在所述第一隅角區中形成第一階梯結構以及在所述第二隅角區中形成第二階梯結構； 圖案化出延伸穿過所述多層式堆疊的第一溝渠； 沿著所述第一溝渠的側壁及底表面沈積記憶膜；以及 在所述記憶膜之上沈積氧化物半導體（OS）層。
  15. 如請求項14所述的記憶體陣列的製造方法，更包括：在所述第一階梯結構、所述第二階梯結構及所述第一硬遮罩層之上沈積金屬間介電質（IMD），其中圖案化出所述第一溝渠更包括圖案化出延伸穿過所述金屬間介電質的所述第一溝渠。
  16. 如請求項15所述的記憶體陣列的製造方法，更包括將所述金屬間介電質及所述第一硬遮罩層平坦化，其中將所述金屬間介電質及所述第一硬遮罩層平坦化會移除所述第一硬遮罩層，且其中在將所述金屬間介電質及所述第一硬遮罩層平坦化之後，所述金屬間介電質的頂表面與所述多層式堆疊的頂表面齊平。
  17. 如請求項15所述的記憶體陣列的製造方法，更包括： 在所述記憶膜之上沈積介電材料； 形成穿過所述金屬間介電質延伸至所述多層式堆疊的第一導電層的第一導電接觸件，其中所述第一導電接觸件電性耦合至所述第一導電層； 形成延伸穿過所述介電材料及所述記憶膜的第二導電接觸件；以及 形成將所述第二導電接觸件與所述第一導電接觸件電性耦合的導電線。
  18. 如請求項14所述的記憶體陣列的製造方法，其中所述第一材料包括導電材料，其中所述第二材料包括介電材料，且其中圖案化出所述第一溝渠會形成包含所述第一材料的多條字元線。
  19. 如請求項14所述的記憶體陣列的製造方法，其中所述第一材料包括氧化物介電材料，且其中所述第二材料包括氮化物介電材料。
  20. 如請求項19所述的記憶體陣列的製造方法，更包括用導電材料替換所述第二材料。
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