TWI763347B - 三維記憶體裝置及其形成方法 - Google Patents

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Abstract

本發明實施例提供一种三維記憶體裝置及其形成方法。 三維記憶體裝置包括：一對介電層；字元線，位於所述介電層之間，所述介電層的側壁自所述字元線的側壁凹陷；穿隧條，位於所述字元線的頂表面、所述字元線的所述側壁、所述字元線的底表面及所述介電層的所述側壁上；半導體條，位於所述穿隧條上；位元線，接觸所述半導體條的側壁；以及源極線，接觸所述半導體條的所述側壁。

Description

三維記憶體裝置及其形成方法
本發明實施例是有關於一種三維記憶體裝置及其形成方法。
半導體記憶體用於電子應用(舉例而言包括收音機、電視、手機及個人計算裝置)的積體電路中。半導體記憶體包括兩大類別。一種是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可進一步被分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。SRAM及DRAM二者均為揮發性的，其原因在於它們將會在斷電時丟失它們所儲存的資訊。
另一方面，非揮發性記憶體可保持儲存於其上的資料。一種類型的非揮發性半導體記憶體是鐵電式隨機存取記憶體(ferroelectric random access memory，FeRAM)。FeRAM的優點 包括其寫入/讀取速度快且尺寸小。
本發明實施例提供一種形成三維記憶體裝置的方法，其包括：在一對介電層之間形成字元線；使所述介電層的側壁自所述字元線的側壁凹陷，以暴露出所述字元線的頂表面及底表面；在所述介電層的所述側壁以及所述字元線的所述頂表面、所述底表面及所述側壁上形成穿隧條；在所述穿隧條上形成半導體條；以及形成接觸所述半導體條的位元線及源極線。
本發明實施例提供一種三維記憶體裝置，其包括：一對介電層；字元線，位於所述一對介電層之間，所述一對介電層的側壁自所述字元線的側壁凹陷；穿隧條，位於所述字元線的頂表面、所述字元線的所述側壁、所述字元線的底表面及所述一對介電層的所述側壁上；半導體條，位於所述穿隧條上；位元線，接觸所述半導體條的側壁；以及源極線，接觸所述半導體條的所述側壁。
本發明實施例提供一種三維記憶體一種裝置，其包括：第一字元線；介電層，位於所述第一字元線上；第二字元線，位於所述介電層上；半導體條，具有沿著所述第一字元線的側壁的第一部分、沿著所述介電層的側壁的第二部分、以及沿著所述第二字元線的側壁的第三部分；位元線，接觸所述半導體條的所述 第一部分及所述第三部分；以及隔離區，位於所述位元線與所述半導體條的所述第二部分之間。
50:隨機存取記憶體
52:記憶體陣列
54:列解碼器
56:行解碼器
58:記憶體胞元
62:字元線
62B:最底部的字元線
62T:最頂部的字元線
64B:位元線
64S:源極線
68:TFT
72:介電層
74:隔離區
76:隔離區
82:半導體條
84:穿隧條
102:基底
104:多層式堆疊
106:介電層
108:犧牲層
110:溝渠
112:字元線
112A:第一導電特徵
112B:第二導電特徵
114:側壁凹陷
122:穿隧條
122A:第一介電層
122B:第二介電層
122C:第三介電層
124:半導體條
124C:通道區
126:隔離區
126P:隔離區的部分
132:導線
134:蝕刻罩幕
142:隔離區
144B:位元線
144S:源極線
148:蝕刻罩幕
152:層間介電質(ILD)
154:位元線接觸件
156:源極線接觸件
160:內連結構
162:金屬化圖案
164:介電材料
172:隔離層
174:隔離條
176:蝕刻罩幕
200:半導體裝置
200L:邏輯區
200M:記憶體區
202:半導體基底
204:裝置
206:層間介電(ILD)層
208:接觸插塞
210:內連結構
B-B、C-C、D-D:參考橫截面
D1:第一方向
D2:第二方向
D3:第三方向
D4:深度
L1、L2、L3、L4、L5:金屬線
M1、M2、M3:金屬化層/下部金屬化層
M4:金屬化層/中間金屬化層
M5:金屬化層/上部金屬化層
S1:分隔距離
V1、V2、V3、V4、V5:金屬通孔
W1、W2、W3、W4、W5、W6、W7、W8:寬度
θ1:直角/角度
θ2:鈍角/角度
θ3:銳角/角度
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是隨機存取記憶體的方塊圖。
圖2A及圖2B是記憶體陣列的各種視圖。
圖3至圖11D是根據一些實施例，製造記憶體陣列時的中間階段的各種視圖。
圖14至圖17C是根據一些其他實施例，製造記憶體陣列52時的中間階段的各種視圖。
圖18A至圖18C是根據一些其他實施例的記憶體陣列的各種視圖。
圖19是根據一些實施例的半導體裝置的剖視圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說 明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據各種實施例，三維記憶體陣列由具有三維通道區的薄膜電晶體(thin film transistor，TFT)形成。此種通道區可藉由以下製程來形成：在介電層之間形成字元線、以及使介電層的側壁自字元線的側壁凹陷。然後沿著字元線的側壁且沿著字元線的藉由所述凹陷暴露出的頂表面及底表面沈積TFT的膜堆疊。位元線及源極線被形成為與TFT的膜堆疊接觸，藉此完成TFT的形成。形成具有三維通道區的TFT可使得能夠提高TFT的效能。
圖1是隨機存取記憶體50的方塊圖。隨機存取記憶體50包括記憶體陣列52、列解碼器54及行解碼器56。記憶體陣列52、列解碼器54及行解碼器56可各自為同一半導體晶粒的一部分，或者可為不同半導體晶粒的一些部分。舉例而言，記憶體陣列52可為第一半導體晶粒的一部分，而列解碼器54及行解碼器56可為第二半導體晶粒的一些部分。
記憶體陣列52包括記憶體胞元58、字元線62、位元線64B及源極線64S。記憶體胞元58排列成列及行。字元線62、位元線64B及源極線64S電性連接至記憶體胞元58。字元線62是沿著記憶體胞元58的列延伸的導線。位元線64B及源極線64S是沿著記憶體胞元58的行延伸的導線。
列解碼器54可為例如靜態互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)解碼器、偽N型金屬氧化物半導體(pseudo N-type Metal Oxide Semiconductor，pseudo-NMOS)解碼器或類似解碼器。在操作期間，列解碼器54選擇記憶體陣列52中的一列中的期望的記憶體胞元58是藉由激活用於所述一列的字元線62來達成。行解碼器56可為例如靜態CMOS解碼器、偽NMOS解碼器或類似解碼器，並且可包括寫入驅動器、感測放大器、其組合或類似物。在操作期間，行解碼器56在所選擇的列中自記憶體陣列52的多個行中選擇期望的記憶體胞元58，並利用位元線64B及源極線64S自所選擇的記憶體胞元58讀取資料或將資料寫入所選擇的記憶體胞元 58。
圖2A及圖2B是記憶體陣列52的各種視圖。圖2A是記憶體陣列52的電路圖。圖2B是記憶體陣列52的一部分的三維視圖，並且結合圖2A進行描述。記憶體陣列52的每一記憶體胞元58為包括可程式化TFT的快閃記憶體胞元。
圖2A及圖2B示出三個垂直的方向D1、D2及D3，為例示清晰起見，後續圖式參考所述方向。第一方向D1平行於下伏基底的主表面。第二方向D2垂直於第一方向D1，並且平行於下伏基底的主表面。第三方向D3垂直於第一方向D1、第二方向D2及下伏基底的主表面。
在一些實施例中，記憶體陣列52是快閃記憶體陣列，例如反或(NOR)快閃記憶體陣列。在一些實施例中，記憶體陣列52是另一種類型的非揮發性記憶體陣列，例如磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)陣列、電阻式隨機存取記憶體(resistive random-access memory，RRAM)陣列或類似陣列。每個記憶體胞元58是包括TFT 68的快閃記憶體胞元。每個TFT 68的閘極電性連接至相應的字元線62，每個TFT 68的第一源極/汲極區電性連接至相應的位元線64B，並且每個TFT 68的第二源極/汲極區電性連接至相應的源極線64S(源極線64S各自電性連接至接地)。記憶體陣列52的同一列中的記憶體胞元58共享共用字元線62，而記憶體陣列52的同一行中的記憶體胞元共享共用位元線64B及共用源極線64S。
記憶體陣列52包括多個水平排列的導線(例如，字元線62)，其中每個字元線62設置於介電層72之間。字元線62在第一方向D1上延伸。字元線62可具有階梯式排列形式，使得下部字元線62比上部字元線62更長並且側向延伸超出上部字元線62的端點。舉例而言，在圖2B中，字元線62的多個堆疊層被示出為最頂部的字元線62T為最短的線，且最底部的字元線62B為最長的線。字元線62各自的長度在朝向下伏基底延伸的方向上增加。如此一來，可自記憶體陣列52上方存取每個字元線62的一部分，使得可形成至每個字元線62的被暴露出的部分的導電接觸件。
位元線64B及源極線64S是垂直排列的導線。位元線64B及源極線64S在第三方向D3上延伸。隔離區74設置於位元線64B與源極線64S中相鄰的位元線與源極線之間並將位元線與源極線隔離開。各個記憶體胞元58的邊界由各對位元線64B及源極線64S以及相交字元線62界定。隔離區76設置於相鄰的TFT 68(例如，相鄰的多對位元線64B與源極線64S)之間並將相鄰的TFT 68隔離開。儘管圖2A及圖2B示出位元線64B相對於源極線64S的特定放置，但應理解，在其他實施例中，位元線64B及源極線64S的放置可翻轉。
記憶體陣列52更包括半導體條82及穿隧條84。穿隧條84與字元線62接觸。半導體條82設置於穿隧條84與位元線64B、源極線64S以及隔離區74之間。
半導體條82為記憶體胞元58的TFT 68提供通道區，並且亦可被稱為通道層。舉例而言，當經由對應的字元線62施加適當的電壓(例如，高於對應的TFT 68的相應閥值電壓)時，半導體條82的與字元線62相交的一部分可允許電流自位元線64B流向對應的源極線64S(例如，在第一方向D1上)。在圖2B中，每個半導體條82接觸每個對應的字元線62的一個表面，因此為TFT 68提供平面通道區。如下文更詳細論述，根據各種實施例，半導體條82被形成為接觸對應的字元線62的多個表面，因此為TFT 68提供三維通道區。
藉由在穿隧條84兩端施加適當的電壓，穿隧條84可被極化為兩個不同方向中的一者，並且亦可被稱為資料儲存層。依據穿隧條84的特定部分的極化方向，對應的TFT 68的閥值電壓變化，並且可儲存數位值(例如，0或1)。舉例而言，當穿隧條84的一部分具有第一電極化方向時，對應的TFT 68可具有相對低的閥值電壓，而當穿隧條84的所述部分具有第二電極化方向時，對應的TFT 68可具有相對高的閥值電壓。兩個閥值電壓之間的差可被稱為閥值電壓位移。較大的閥值電壓位移使得更容易(例如，不易出錯)讀取儲存在對應的記憶體胞元58中的數位值。在一些實施例中，穿隧條84由高介電常數鐵電材料形成，且因此記憶體陣列52亦可被稱為鐵電隨機存取記憶體(FeRAM)陣列。
為對特定記憶體胞元58執行寫入操作，在穿隧條84的對應於記憶體胞元58的一部分兩端施加寫入電壓。舉例而言，可 藉由向對應於記憶體胞元58的字元線62、位元線64B及源極線64S施加適當的電壓來施加寫入電壓。藉由在穿隧條84的所述部分兩端施加寫入電壓，可改變穿隧條84的所述部分的極化方向。因此，對應的TFT 68的對應閥值電壓可自低閥值電壓切換至高閥值電壓(反之亦可)，使得數位值可儲存在記憶體胞元58中。由於字元線62與位元線64B在記憶體陣列52中相交，因此可選擇個別記憶體胞元58並對其進行寫入。
為對特定記憶體胞元58執行讀取操作，向對應於記憶體胞元58的字元線62施加讀取電壓(低閥值電壓與高閥值電壓之間的電壓)。依據穿隧條84的對應部分的極化方向，記憶體胞元58的TFT 68可被導通，抑或可不被導通。因此，位元線64B可經由源極線64S放電(例如，至接地)，抑或可不經由源極線64S放電(例如，至接地)，使得可確定儲存在記憶體胞元58中的數位值。由於字元線62及位元線64B在記憶體陣列52中相交，因此可選擇個別記憶體胞元58並從該記憶體胞元58進行讀取。
圖3至圖11D是根據一些實施例，製造記憶體陣列52時的中間階段的各種視圖。圖3、圖4、圖5、圖6、圖7A、圖8A、圖9A、圖10及圖11A是三維視圖。圖7B、圖8B及圖9B是分別沿著圖7A、圖8A及圖9A中的參考橫截面B-B所示的剖視圖。圖11B、圖11C及圖11D是分別沿著圖11A中的參考橫截面B-B、C-C及D-D示出的剖視圖。示出記憶體陣列52的一部分。為例示清晰起見，未示出例如字元線的階梯式排列(參見圖2B)等一些 特徵。
在圖3中，提供基底102。基底102可為半導體基底，例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底或類似物，所述半導體基底可經摻雜(例如，具有p型或n型摻雜劑)或未經摻雜。基底102可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似層。絕緣體層設置於基底上(通常是矽或玻璃基底)。亦可使用其他基底，例如多層式或梯度基底。在一些實施例中，基底102的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。基底102可包含介電材料。舉例而言，基底102可為介電基底，或者可包括位於半導體基底上的介電層。用於基底102的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、氧碳氮化矽或類似材料。在一些實施例中，基底102由碳化矽形成。
在基底102上方形成多層式堆疊104。多層式堆疊104包括交替的介電層106及犧牲層108。介電層106由第一介電材料形成，且犧牲層108由第二介電材料形成。所述介電材料可各自選自基底102的候選介電材料。
將在後續處理中將多層式堆疊104圖案化。因此，介電層106的介電材料及犧牲層108的介電材料兩者皆具有相對於基底102的材料的蝕刻的高蝕刻選擇性。將使用經圖案化的介電層106來隔離後續形成的TFT。經圖案化的犧牲層108亦可被稱為虛設層，並且在後續處理中將被替換為用於TFT的字元線。因此，犧牲層108的第二介電材料亦具有相對於介電層106的第一介電材料的蝕刻的高蝕刻選擇性。在基底102由碳化矽形成的實施例中，介電層106可由氧化矽形成，且犧牲層108可由氮化矽形成。亦可使用相對於彼此具有可接受的蝕刻選擇性的介電材料的其他組合。
可藉由例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)或類似沈積等可接受的沈積製程來形成多層式堆疊104的每個層。每個層的厚度可在約40奈米至約50奈米的範圍內。在一些實施例中，介電層106被形成至具有不同於犧牲層108的厚度。舉例而言，介電層106可被形成至具有比犧牲層108更大的厚度。在所示實施例中，多層式堆疊104包括三層介電層106及兩層犧牲層108。應理解，多層式堆疊104可包括其他數量的介電層106及犧牲層108。多層式堆疊104可具有約1000奈米至約10000奈米範圍內的總高度。
在圖4中，在多層式堆疊104中圖案化出溝渠110。在所示實施例中，溝渠110延伸穿過多層式堆疊104並暴露出基底 102。在另一實施例中，溝渠110延伸穿過多層式堆疊104的一些層而非所有層。可使用可接受的微影及蝕刻技術(例如，利用對多層式堆疊104具有選擇性(例如，以較移除基底102的材料更快的速率選擇性地移除介電層106及犧牲層108的介電材料)的蝕刻製程)來圖案化溝渠110。蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻、或其組合。蝕刻可為非等向性的。在基底102由碳化矽形成、介電層106由氧化矽形成、且犧牲層108由氮化矽形成的實施例中，可使用與氫氣(H2)或氧氣(O2)氣體混合的氟系氣體(例如，C4F6)藉由乾法蝕刻來形成溝渠110。在圖案化之後，多層式堆疊104的各個部分設置於溝渠110中的相應溝渠之間。多層式堆疊104的每個部分在第二方向D2上具有寬度W1，所述寬度W1可在約100奈米至約120奈米的範圍內。此外，多層式堆疊104的每個部分在第二方向D2上分隔開分隔距離S1，所述分隔距離S1可在約75奈米至約85奈米的範圍內。
在圖5中，用字元線112替換犧牲層108。字元線112各自包括主層，並且可包括一或多個附加層，例如黏著層、阻擋層、擴散層及類似物。在一些實施例中，字元線112各自包括主層及一或多個黏著層。舉例而言，黏著層可沿著主層的頂表面及底表面延伸。黏著層可由例如金屬氮化物(例如，氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似物)等對介電層106的材料具有良好黏著性的第一導電材料形成。主層可由例如金屬(例如，鎢、 釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金或類似物)等對黏著層的材料具有良好黏著性的第二導電材料形成。字元線112的材料可各自由例如化學氣相沈積(CVD)、原子層沈積(ALD)或類似製程等可接受的沈積製程形成。
字元線112可包括在不同製程中形成的多個導電特徵。舉例而言，可形成第一導電特徵112A來替換犧牲層108的一些部分，並且隨後可形成第二導電特徵112B來替換犧牲層108的剩餘部分。在此類實施例中，在對溝渠110的第二子集進行遮罩的同時執行側向蝕刻以擴展溝渠110的第一子集。具體而言，使犧牲層108的側壁的被溝渠110暴露出的部分凹陷，以形成側壁凹陷。所述側壁凹陷可藉由可接受的蝕刻製程(例如，對犧牲層108的材料具有選擇性(例如，以較移除介電層106及基底102的材料更快的速率選擇性地移除犧牲層108的材料)的蝕刻製程)形成。蝕刻可為等向性的。在基底102由碳化矽形成、介電層106由氧化矽形成、且犧牲層108由氮化矽形成的實施例中，可使用磷酸(H3PO4)藉由濕法蝕刻來擴展溝渠110。在另一實施例中，可使用對犧牲層108的材料具有選擇性的乾法蝕刻。然後，在側壁凹陷中共形地沈積字元線112的材料，以形成第一導電特徵112A。可執行例如乾法蝕刻(例如，反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻)、濕法蝕刻、類似蝕刻或其組合等可接受的蝕刻製程以自介電層106的側壁及基底102的頂表面移除字元線112的多餘材料。蝕刻可為非等向性的。然後可重複以上所論 述的製程以形成第二導電特徵112B。第一導電特徵112A及第二導電特徵112B統稱為記憶體陣列52的字元線112。
應理解，可以其他方式形成介電層106及字元線112。舉例而言，可形成交替的介電層及導電層的多層式堆疊，而非形成圖3的多層式堆疊104並用字元線112替換犧牲層108。所述多層式堆疊可被圖案化成具有溝渠，以自所述導電層的剩餘部分形成字元線112。
在圖6中，擴展溝渠110以形成側壁凹陷114。具體而言，使介電層106的側壁的被溝渠110暴露出的部分凹陷，以形成側壁凹陷114。儘管介電層106的側壁被示出為直的，但所述側壁亦可為凹的或凸的。側壁凹陷114可藉由可接受的蝕刻製程(例如，對介電層106的材料具有選擇性(例如，以較移除字元線112及基底102的材料更快的速率選擇性地移除介電層106的材料)的蝕刻製程)來形成。蝕刻可為等向性的。在基底102由碳化矽形成、介電層106由氧化矽形成、且字元線112由鎢形成的實施例中，可使用稀氫氟酸(dHF)藉由濕法蝕刻來擴展溝渠110。在另一實施例中，可使用四氟化碳(CF4)藉由乾法蝕刻來擴展溝渠110。
在形成之後，側壁凹陷114具有延伸超出介電層106的側壁的深度D4。可使用定時蝕刻製程，以使得在側壁凹陷114在第二方向D2上達到期望的深度D4之後，停止側壁凹陷114的蝕刻。舉例而言，側壁凹陷114可被形成至具有在約30奈米至約40奈米的範圍內的深度D4。形成側壁凹陷114會暴露出字元線112 的頂表面及底表面。如下文更詳細論述，在側壁凹陷114中形成用於後續所形成的TFT的通道區及資料儲存的一或多個層，因此使得所述層能夠接觸字元線112的頂表面及底表面。在形成側壁凹陷114之後，介電層106的剩餘部分在第二方向D2上具有寬度W2(所述寬度W2可在約20奈米至約40奈米的範圍內)，並且字元線112在第二方向D2上具有寬度W3(所述寬度W3可在約100奈米至約120奈米的範圍內)。形成側壁凹陷114可將介電層106的寬度減小約60%至約80%。將側壁凹陷114的尺寸形成在本文中所論述的範圍內允許TFT形成有具有期望長度的通道區。將側壁凹陷114的尺寸形成在本文中所論述的範圍外可能不允許TFT形成有具有期望長度的通道區。
在圖7A及圖7B中，在溝渠110及側壁凹陷114中形成TFT膜堆疊。具體而言，在每個溝渠110(及其對應的側壁凹陷114)中形成兩個穿隧條122、兩個半導體條124及隔離區126。在此實施例中，在溝渠110中未形成其他層。在另一實施例(下文更詳細地論述)中，在溝渠110中形成附加層。
穿隧條122是由可接受的材料形成的用於儲存數位值的資料儲存條。在一些實施例中，穿隧條122由高介電常數鐵電材料形成，高介電常數鐵電材料例如是：氧化鉿鋯(HfZrO)；氧化鋯(ZrO)；摻雜有鑭(La)、矽(Si)、鋁(Al)或類似物的氧化鉿(HfO)；未經摻雜的氧化鉿(HfO)；或類似材料。在另一實施例(以下進一步論述)中，穿隧條122包含低介電常數介電材料， 例如氮化矽、氧化矽、氮氧化矽或類似物。穿隧條122的材料可藉由例如ALD、CVD、物理氣相沈積(physical vapor deposition，PVD)或類似製程等可接受的沈積製程形成。穿隧條122可具有在約9奈米至約11奈米範圍內的厚度。
半導體條124是由可接受的材料形成的用於為TFT提供通道區的的通道條，所述可接受的材料例如為氧化銦鎵鋅錫(IGZTO)、氧化銦鎵鋅(IGZO)、氧化銦錫(ITO)、氧化鋅(ZnO)、多晶矽、非晶矽或其類似物。半導體條124的材料可藉由例如ALD、CVD、PVD等可接受的沈積製程形成。半導體條124可具有在約9奈米至約11奈米範圍內的厚度。
隔離區126由可接受的材料形成，用於保護並電性隔離下伏半導體條124及穿隧條122。可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、氧碳氮化矽等。隔離區126的材料可藉由例如ALD、CVD、可流動CVD(flowable CVD，FCVD)等可接受的沈積製程形成。隔離區126可具有在約8奈米至約14奈米範圍內的厚度。
穿隧條122、半導體條124及隔離區126可藉由沈積、蝕刻及平坦化的組合來形成。舉例而言，在溝渠110及側壁凹陷114中共形地沈積穿隧層。具體而言，穿隧層沿著字元線112的側壁、介電層106的凹陷側壁以及字元線112的被側壁凹陷114暴露出的頂表面及底表面延伸。在一些實施例中，穿隧層是藉由ALD沈 積的HfZrO。可視情況非等向性地蝕刻穿隧層，以移除穿隧層的位於溝渠110底部的部分，因此暴露出基底102並分隔開水平相鄰的TFT的穿隧條。然後，在穿隧層上以及溝渠110及側壁凹陷114中共形地沈積半導體層。在一些實施例中，半導體層是藉由ALD沈積的IGZTO。然後可非等向性地蝕刻半導體層，以移除半導體層的位於溝渠110底部的部分，因此暴露出基底102並分隔開水平相鄰的TFT的半導體條。然後，在半導體層上以及溝渠110及側壁凹陷114的剩餘部分中共形地沈積介電層。在一些實施例中，介電層是氧化物，例如藉由FCVD沈積的氧化矽。然後，對各種層施加移除製程，以移除最頂部的介電層106/字元線112上方的多餘材料。移除製程可為平坦化製程，例如化學機械拋光(chemical mechanical polish，CMP)、回蝕、其組合或類似製程。穿隧層、半導體層及介電層的保留在溝渠110中的部分分別形成穿隧條122、半導體條124及隔離區126。平坦化製程暴露出最頂部的介電層106/字元線112，使得在平坦化製程之後，最頂部的介電層106/字元線112的頂表面、穿隧條122的頂表面、半導體條124的頂表面及隔離區126的頂表面(在製程變化內)共面。
至少穿隧條122及半導體條124具有位於側壁凹陷114中的一些部分。隔離區126亦可具有位於側壁凹陷114中的一些部分。穿隧條122及半導體條124因此沿著字元線112的被側壁凹陷114暴露出的頂表面及底表面延伸，因此為TFT提供三維通道區124C(參見圖8B)。藉由增加字元線112的接觸面積，TFT 的通道區124C的長度可因此增加，藉此相較於具有平面通道區的TFT提高TFT的效能及效率。舉例而言，相較於平面通道區，三維通道區可用更低的閘極電壓產生更大的電場。增大通道區中的電場可有助於提高記憶體陣列52的寫入速度。
在圖8A及圖8B中，於隔離區126中形成導線132。導線132可接觸基底102。如下文更詳細論述，導線132是將被劃分成用於TFT的位元線及源極線的行。位元線及源極線亦充當TFT的源極/汲極區。因此，導線132被形成為與半導體條124接觸，使得位元線及源極線將鄰接通道區124C。
作為形成導線132的實例，形成穿過隔離區126的用於導線132的開口。可用對隔離區126具有選擇性(例如，以較移除穿隧條122及半導體條124的材料更快的速率選擇性地移除隔離區126的材料)的蝕刻製程來形成所述開口。舉例而言，可使用氨(NH3)及氟化氫(HF)氣體藉由乾法蝕刻形成穿過隔離區126的開口，所述乾法蝕刻可使用具有導線132的圖案的蝕刻罩幕134來執行。蝕刻罩幕134可包含可使用可接受的微影及蝕刻技術來圖案化的光阻、硬罩幕、間隔件、其組合或其類似物。在開口中形成襯墊(例如擴散阻擋層、黏著層或其類似物)以及主層。襯墊可由例如鈦、氮化鈦、鉭、氮化鉭或其類似物等導電材料形成，其可藉由例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等共形沈積製程沈積。在一些實施例中，襯墊可包括黏著層，並且黏著層的至少一部分可被處理以形成擴 散阻擋層。主層可由例如鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金等導電材料形成，其可藉由ALD、CVD、PVD或類似製程來沈積。在一些實施例中，導線132包括由氮化鈦形成的襯墊及由鎢形成的主層。然後，對各種層施加移除製程，以移除位於隔離區126、半導體條124、穿隧條122及最頂部的介電層106/字元線112上方的導線132的多餘材料。移除製程可為平坦化製程，例如化學機械拋光(CMP)、回蝕、其組合等。剩餘的材料在開口中形成導線132。蝕刻罩幕134可在用於形成導線132的製程期間(例如，藉由蝕刻製程、移除製程等)被移除，或者可在形成導線132之後例如藉由可接受的一或多個灰化及/或蝕刻製程移除蝕刻罩幕13。
在形成導線132之後，隔離區126的位於側壁凹陷114(參見圖7A)外部的一些部分被替換，但隔離區126的位於側壁凹陷114中的部分保留。因此，隔離區126的部分126P設置於導線132與相應的半導體條124之間。半導體條124具有接觸導線132的第一部分(例如，位於側壁凹陷114外部的部分)，並且具有藉由隔離區126的部分126P與導線132分隔開的第二部分(例如，位於側壁凹陷114中的部分)。
在圖9A及圖9B中，形成穿過半導體條124、隔離區126及導線132的隔離區142。隔離區142劃分半導體條124及導線132以形成TFT 68(參見圖9B)。具體而言，劃分導線132以形成位元線144B及源極線144S。如上所述，位元線144B及源極線 144S充當TFT 68的源極/汲極區。在形成隔離區142之後，每個TFT 68包括穿隧條122的一部分、半導體條124的一部分、位元線144B及源極線144S。隔離區142亦延伸至字元線112及穿隧條122的一些部分中，但不劃分字元線112或穿隧條122。
作為形成隔離區142的實例，形成穿過半導體條124、隔離區126及導線132的用於隔離區142的開口。所述開口亦延伸至穿隧條122的一些部分(例如沿著字元線112的頂表面、底表面及側表面延伸的那些部分)及字元線112的一些部分(例如位於穿隧條122的被移除部分下方的那些部分)。每個開口將導線132劃分成位元線144B及源極線144S，且亦將兩個半導體條124劃分成四個半導體條124。可利用蝕刻製程移除記憶體陣列52的多個層的導電材料及介電材料來形成開口。舉例而言，可使用氟系氣體(例如，C4F6)及氫氣(H2)或氧氣(O2)氣體藉由乾法蝕刻來形成開口，所述乾法蝕刻可使用具有隔離區142的圖案的蝕刻罩幕148來執行。蝕刻罩幕148可包括光阻、硬罩幕、間隔件、其組合或其類似物，其可使用可接受的微影及蝕刻技術來圖案化。可使用可接受的微影及蝕刻技術來形成開口。然後在開口中形成介電材料。介電材料可由氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、碳化物(例如，碳化矽)、其組合或其類似物形成，可藉由CVD、ALD等沈積所述介電材料。在一些實施例中，隔離區142由氮化矽形成。然後，對各種層施加移除製程，以移除位於位元線144B、源極線144S、隔離區142、隔離區126、半 導體條124、穿隧條122及最頂部的介電層106/字元線112上方的隔離區142的多餘介電材料。移除製程可為平坦化製程，例如化學機械拋光(CMP)、回蝕、其組合或類似製程。剩餘的介電材料在開口中形成隔離區142。蝕刻罩幕148可在形成隔離區142的製程期間(例如，藉由蝕刻製程、移除製程等)被移除，或者可在形成隔離區142之後例如藉由一或多個可接受的灰化及/或蝕刻製程移除蝕刻罩幕148。
隔離區142各自在第一方向D1上具有寬度W4，所述寬度W4可在約38奈米至約41奈米的範圍內。隔離區142可將導線132劃分成寬度相等或不等的位元線144B及源極線144S。位元線144B各自在第一方向D1上具有寬度W5，所述寬度W5可在約38奈米至約42奈米的範圍內，並且源極線144S各自在第一方向D1上具有寬度W6，所述寬度W6可在約38奈米至約42奈米的範圍內。寬度W4可大於、小於或等於寬度W6。隔離區126的位於位元線144B與源極線144S之間的部分在第一方向D1上具有寬度W7，所述寬度W7可在約90奈米至約110奈米的範圍內。位元線144B、源極線144S以及隔離區126的位於位元線144B與源極線144S之間的部分各自在第二方向D2上具有寬度W8，所述寬度W8可在約35奈米至約45奈米的範圍內。
在圖10中，在位元線144B、源極線144S、隔離區142、隔離區126、半導體條124、穿隧條122及最頂部的介電層106/字元線112上方沈積層間介電質(inter-layer dielectric，ILD)152。 ILD 152可由介電材料形成，並且可藉由例如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、FCVD等任何合適的方法進行沈積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜有硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，在ILD 152與位元線144B、源極線144S、隔離區142、隔離區126、半導體條124、穿隧條122及最頂部的介電層106/字元線112之間形成蝕刻停止層。蝕刻停止層可由例如氮化矽、氧化矽、氮氧化矽等相對於ILD 152的蝕刻具有高蝕刻選擇性的介電材料形成。蝕刻停止層可藉由例如CVD、ALD等任何合適的方法形成。
然後形成延伸穿過ILD 152的位元線接觸件154及源極線接觸件156。穿過ILD 152形成接觸開口。可使用可接受的微影及蝕刻技術來形成接觸開口。然後在接觸開口中形成襯墊(例如擴散阻擋層、黏著層或類似層)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。襯墊可藉由例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等共形沈積製程進行沈積。在一些實施例中，襯墊可包括黏著層，並且黏著層的至少一部分可被處理以形成擴散阻擋層。導電材料可為鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金或類似材料。導電材料可藉由ALD、CVD、PVD等進行沈積。可執行移除製程以自ILD 152的頂表面 移除多餘的材料。移除製程可為平坦化製程，例如化學機械拋光(CMP)、回蝕、其組合等。接觸開口中剩餘的襯墊及導電材料形成位元線接觸件154及源極線接觸件156。位元線接觸件154物理並電性耦合至位元線144B。源極線接觸件156物理並電性耦合至源極線144S。
在圖11A、圖11B、圖11C及圖11D中，在中間結構上方形成內連結構160。內連結構160可包括例如位於介電材料164中的金屬化圖案162(圖11A中未示出，參見圖11B、圖11C及圖11D)。介電材料164可包括一或多個介電層，例如一或多個低介電常數(low-k，LK)或超低介電常數(extra low-K，ELK)介電材料層。金屬化圖案162可為形成於一或多個介電層中的金屬內連件(例如，導線、導電通孔等)。內連結構160可藉由例如單鑲嵌製程、雙鑲嵌製程等鑲嵌製程形成。內連結構160的金屬化圖案162(藉由位元線接觸件154)電性連接至位元線144B且(藉由源極線接觸件156)電性連接至源極線144S，並且內連TFT 68以形成功能記憶體。
如圖11C及圖11D所示，以交替圖案形成位元線144B及源極線144S。以交替圖案形成位元線144B及源極線144S有助於當字元線112被激活時避免圖11C的橫截面中相鄰位元線144B/源極線144S的短路。
圖12A、圖12B及圖12C是根據各種實施例的記憶體陣列52的剖視圖。圖12A、圖12B及圖12C是沿著圖11A中的參 考橫截面C-C示出的。示出具有不同輪廓形狀的字元線112。字元線112的輪廓形狀可由在用於形成側壁凹陷114的蝕刻製程期間(參見圖6)介電層106的材料與字元線112的材料之間的蝕刻選擇性來確定。
在圖12A中，字元線112具有四邊形輪廓形狀。每個字元線112的側壁與字元線112的頂表面及底表面形成直角θ1。可藉由利用在介電層106與字元線112之間具有高蝕刻選擇性的蝕刻製程使介電層的側壁凹陷而形成具有四邊形輪廓形狀的字元線112，所述蝕刻製程例如為以較移除字元線112的材料快約5倍至約8倍的速率選擇性地移除介電層106的材料的蝕刻製程。
在圖12B中，字元線112具有錐形(tapered)輪廓形狀。每個字元線112的側壁與字元線112的頂表面及底表面形成鈍角θ2。角度θ2大於90度，例如在約92度至約98度的範圍內。可藉由利用在介電層106與字元線112之間具有高蝕刻選擇性的蝕刻製程使介電層的側壁凹陷而形成具有錐形輪廓形狀的字元線112，所述蝕刻製程例如為以較移除字元線112的材料快約5倍至約8倍的速率選擇性地移除介電層106的材料的蝕刻製程。
在圖12C中，字元線112具有喇叭型(flared)輪廓形狀。每個字元線112的側壁與字元線112的頂表面及底表面形成銳角θ3。角度θ3小於90度，例如在約85度至約89度的範圍內。可藉由利用在介電層106與字元線112之間具有高蝕刻選擇性的蝕刻製程使介電層的側壁凹陷而形成具有喇叭型輪廓形狀的字元線 112，所述蝕刻製程例如為以較移除字元線112的材料快約5倍至約8倍的速率選擇性地移除介電層106的材料的蝕刻製程。
圖12A、圖12B及圖12C的字元線112具有尖銳隅角(sharp corner)形狀。尖銳隅角形狀是由長度小於字元線112厚度的約3%的弧(例如在約1.2奈米至約1.5奈米範圍內的弧長)形成的形狀。字元線112的隅角形狀可由用於形成側壁凹陷114(參見圖6)的蝕刻製程的側向蝕刻速率來確定。可藉由利用側向蝕刻速率在約2微米/分鐘至約2.5微米/分鐘範圍內的蝕刻製程使介電層106凹陷而形成具有尖銳隅角形狀的字元線112。
圖13A、圖13B及圖13C是根據各種實施例的記憶體陣列52的剖視圖。圖13A、圖13B及圖13C是沿著圖11A中的參考橫截面C-C示出的。除了字元線112具有圓化隅角(rounded corner)形狀之外，圖13A、圖13B及圖13C所示的實施例分別類似於圖12A、圖12B及圖12C所示的實施例。圓化隅角形狀是由長度大於字元線112厚度的約3%的弧(例如，具有在約1.2奈米至約1.5奈米範圍內的長度)形成的形狀。可藉由利用側向蝕刻速率在約2微米/分鐘至約2.5微米/分鐘範圍內的蝕刻製程使介電層106凹陷而形成具有圓化隅角形狀的字元線112。
圖14至圖17C是根據一些其他實施例，製造記憶體陣列52時的中間階段的各種視圖。圖14、圖15、圖16A及圖17A是三維視圖。圖16B是示出與圖9B類似的橫截面的剖視圖。圖17B及圖17C是示出與圖11B及圖11C類似的橫截面的剖視圖。為例 示清晰起見，未示出例如字元線的階梯式排列(參見圖2B)等一些特徵。在此實施例中，在穿隧條122與字元線112之間形成隔離條，此可有助於減小TFT的寄生電容。
在圖14中，形成或獲得與關於圖6描述的結構類似的結構。然後，在溝渠110及側壁凹陷114中共形地沈積隔離層172。具體而言，隔離層172沿著字元線112的側壁、介電層106的凹陷側壁以及字元線112的被側壁凹陷114暴露出的頂表面及底表面延伸。隔離層172可由介電材料形成。介電材料可由氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、碳化物(例如，碳化矽)、其組合等形成，所述材料可藉由CVD、ALD等進行沈積。在一些實施例中，隔離層172為藉由ALD沈積的氧化矽或氧化鋁。隔離層172可具有在約9奈米至約10奈米範圍內的厚度。
在圖15中，將隔離層172圖案化以形成隔離條174。可使用對隔離層172具有選擇性(例如，以較移除介電層106及字元線112的材料更快的速率選擇性地移除隔離層172的材料)的蝕刻製程來圖案化隔離層172。舉例而言，可使用氨(NH3)及氟化氫(HF)氣體藉由乾法蝕刻形成穿過隔離層172的開口，所述蝕刻可使用具有隔離條174的圖案的蝕刻罩幕176來執行。蝕刻罩幕176可包括光阻、硬罩幕、間隔件、其組合等，其可使用可接受的微影及蝕刻技術來被圖案化。蝕刻罩幕176可在用於形成隔離條174的製程期間(例如，藉由蝕刻製程)被移除，或者可在形成隔離條174之後例如藉由一或多個可接受的灰化及/或蝕刻 製程來移除蝕刻罩幕176。
在圖16A及圖16B中，使用與關於圖7A至圖9B所述的製程類似的製程形成穿隧條122、半導體條124、隔離區126、隔離區142、位元線144B及源極線144S。在形成之後，穿隧條122接觸字元線112的一些部分，並且隔離條174接觸字元線112的其他部分。換言之，穿隧條122形成於隔離條174上及字元線112的一些部分上。位元線144B及源極線144S直接鄰近隔離條174形成。換言之，每個隔離條174設置於一行字元線112與位元線144B或源極線144S中的相應一者之間。隔離條174增加字元線112與位元線144B/源極線144S之間的電性隔離量，藉此降低TFT 68的通道區124C上的寄生電容。減小TFT 68的寄生電容可有助於提高記憶體陣列52的讀取速度。
在圖17A及圖17B中，於中間結構上方形成內連結構160。內連結構160可使用與關於圖11A、圖11B、圖11C及圖11D描述的製程類似的製程來形成。
圖18A至圖18C是根據一些其他實施例的記憶體陣列52的各種視圖。圖18A是示出與圖9B類似的橫截面的剖視圖。圖18B及圖18C是示出與圖11B及圖11C類似的橫截面的剖視圖。為例示清晰起見，未示出例如字元線的階梯式排列(參見圖2B)等一些特徵。在此實施例中，穿隧條122包含低介電常數介電材料。具體而言，穿隧條122包括多個低介電常數介電層122A、122B、122C代替高介電常數鐵電層。
第一介電層122A形成於基底102上，並與介電層106的側壁及字元線112的側壁接觸。第二介電層122B形成於第一介電層122A上。第三介電層122C形成於第二介電層122B上。在一些實施例中，第一介電層122A及第三介電層122C由第一介電材料(例如，氧化物(例如氧化矽))形成，且第二介電層122B由不同的第二介電材料(例如，氮化物(例如氮化矽))形成。第一介電層122A、第二介電層122B及第三介電層122C可以與以上關於高介電常數穿隧條122所論述的方式類似的方式藉由沈積、蝕刻及平坦化的組合來形成。在一些實施例中，介電層122A、122B、122C是用於浮置閘極電晶體的層。舉例而言，介電層122A可為阻擋層，介電層122B可為俘獲層(trapping layer)，且介電層122C可為穿隧層。
圖14至圖18C的實施例示出具有四邊形輪廓形狀及尖銳隅角形狀的字元線112(類似於關於圖12A所描述者)。應理解，圖14至圖18C的實施例可形成有具有錐形輪廓形狀或喇叭型輪廓形狀的字元線112，並且可形成有具有圓化隅角形狀的字元線112。
在關於圖3至圖18C描述的實施例中，記憶體陣列52形成於基底102(例如，介電基底)上方。在一些實施例中，記憶體陣列52形成為獨立裝置(例如，記憶體晶粒)的一部分，其藉由裝置封裝而與其他裝置(例如，邏輯晶粒)相整合。在一些實施例中，記憶體陣列52嵌入在另一裝置(例如，邏輯晶粒)中。在此類實施例中，基底102可被省略，抑或可為例如下伏介電層、 下伏半導體基底等下伏層。
圖19是根據一些實施例的半導體裝置200的剖視圖。圖19是簡化視圖，且為例示清晰起見，省略了一些特徵。半導體裝置200包括邏輯區200L及記憶體區200M。記憶體裝置(例如，快閃記憶體)形成於記憶體區200M中，且邏輯裝置(例如，邏輯電路)形成於邏輯區200L中。舉例而言，記憶體陣列52(參見圖1)可形成於記憶體區200M中，且列解碼器54及行解碼器56(參見圖1)可形成於邏輯區200L中。記憶體區200M可設置於邏輯區200L的邊緣處，或者邏輯區200L可圍繞記憶體區200M。
邏輯區200L及記憶體區200M形成於同一半導體基底202上方。半導體基底202可為經摻雜或未摻雜的矽、或者絕緣體上半導體(SOI)基底的主動層。半導體基底202可包括例如以下其他半導體材料：鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，例如多層式或梯度基底。
裝置204形成於半導體基底202的主動表面處。裝置204可為主動裝置或被動裝置。舉例而言，電性組件可為藉由任何合適的形成方法形成的電晶體、二極體、電容器、電阻器等。裝置204互連以形成半導體裝置200的記憶體裝置及邏輯裝置。
在半導體基底202上形成有一或多個層間介電(inter-layer dielectric，ILD)層206，並且形成有電性連接至裝 置204的導電特徵，例如接觸插塞208。ILD層206可由例如以下任何合適的介電材料形成：氧化物，例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜有硼的磷矽酸鹽玻璃(BPSG)或類似物；氮化物，例如氮化矽或類似物。ILD層可藉由例如旋轉塗佈、物理氣相沈積(PVD)、化學氣相沈積(CVD)、類似製程或其組合等任何可接受的沈積製程形成。ILD層中的導電特徵可藉由任何合適的製程形成，所述任何合適的製程可為例如沈積、鑲嵌(例如，單鑲嵌、雙鑲嵌等)等或其組合。
內連結構210形成於半導體基底202上方。內連結構210內連裝置204，以在邏輯區200L及記憶體區200M中的每一者中形成積體電路。內連結構210包括多個金屬化層M1至M5。儘管示出五個金屬化層，但應理解，可包括更多或更少的金屬化層。金屬化層M1至M5中的每一者包括位於介電層中的金屬化圖案。金屬化圖案連接至半導體基底202的裝置204，並且分別包括形成於一或多個金屬間介電(inter-metal dielectric，IMD)層中的金屬線L1至L5及金屬通孔V1至V5。內連結構210可藉由例如單鑲嵌製程、雙鑲嵌製程等鑲嵌製程形成。在一些實施例中，接觸插塞208亦為金屬化圖案的一部分，例如金屬通孔V1的最下層的一部分。
在此實施例中，記憶體陣列52形成於內連結構210中。記憶體陣列52可形成於金屬化層M1至M5中的任一者中，並且被示出為形成於中間金屬化層M4中，但記憶體陣列52亦可形成 於下部金屬化層M1至M3或上部金屬化層M5中。記憶體陣列52電性連接至裝置204。在此實施例中，位於記憶體陣列52上方的金屬化層(例如，金屬化層M5)含有連接至位元線144B及源極線144S的內連件。在另一實施例中，位於記憶體陣列52下方的金屬化層(例如，金屬化層M3)含有連接至位元線144B及源極線144S的內連件。
在一些實施例中，內連結構210可藉由以下製程來形成：首先形成位於記憶體陣列52下方的層(例如，金屬化層M1至M3)。然後可在金屬化層M3上形成記憶體陣列52，其中基底102是金屬化層M3的IMD上的蝕刻停止層。在形成記憶體陣列52之後，可例如藉由沈積並平坦化用於金屬化層M4的IMD、且然後形成金屬線L4及金屬通孔V4來形成金屬化層M4的剩餘部分。然後可形成位於記憶體陣列52上方的層(若存在)，例如金屬化層M5。
實施例可達成多個優點。可藉由在形成TFT 68的膜堆疊之前使介電層106側向凹陷而使每個字元線112形成有鰭狀結構。具有鰭狀結構的字元線112具有三維通道區124C。形成具有三維通道區的TFT 68可使得能夠提高TFT 68的效能。舉例而言，相較於平面通道區，三維通道區可用更低的閘極電壓產生更大的電場。因此可形成適用於要求高效能記憶體的應用(例如，人工智慧、高效能計算等)的快閃記憶體陣列。此外，形成具有三維通道區的記憶體陣列可使得能夠減小記憶體陣列中的裝置(例 如，TFT)的平均尺寸，同時通道區保持足夠的效能。快閃記憶體的密度因此可得到改善。
在實施例中，一種方法包括：在一對介電層之間形成字元線；使所述介電層的側壁自所述字元線的側壁凹陷，以暴露出所述字元線的頂表面及底表面；在所述介電層的所述側壁以及所述字元線的所述頂表面、所述底表面及所述側壁上形成穿隧條；在所述穿隧條上形成半導體條；以及形成接觸所述半導體條的位元線及源極線。
在一些實施例中，所述方法更包括：在多層式堆疊中形成溝渠，所述多層式堆疊包括介電層，其中使所述介電層的所述側壁凹陷會擴展所述溝渠以形成側壁凹陷，所述穿隧條及所述半導體條各自延伸至所述側壁凹陷中；以及在所述溝渠及所述側壁凹陷中沈積第一隔離區。在所述方法的一些實施例中，形成所述位元線及所述源極線包括：用導線替換所述第一隔離區的位於所述側壁凹陷外部的第一部分，所述第一隔離區的第二部分保留在所述側壁凹陷中；以及形成將所述導線劃分成所述位元線及所述源極線的第二隔離區。在所述方法的一些實施例中，所述多層式堆疊更包括位於所述介電層之間的犧牲層，並且形成所述字元線包括：用所述字元線替換所述犧牲層。在所述方法的一些實施例中，使所述介電層的所述側壁凹陷包括：用蝕刻製程蝕刻所述介電層，所述蝕刻製程以較移除所述字元線的導電材料更快的速率移除所述介電層的介電材料。在所述方法的一些實施例中，所述 蝕刻製程將所述介電層的寬度減小60%至80%。在所述方法的一些實施例中，所述蝕刻製程包括用稀氫氟酸執行的濕法蝕刻，所述濕法蝕刻形成側壁凹陷，所述側壁凹陷各自具有在30奈米至40奈米範圍內的深度。在所述方法的一些實施例中，所述穿隧條接觸所述介電層的所述側壁以及所述字元線的所述頂表面、所述底表面及所述側壁。在一些實施例中，所述方法更包括：形成接觸所述介電層的所述側壁以及所述字元線的所述頂表面、所述底表面及所述側壁的隔離條，所述隔離條設置於所述穿隧條與所述字元線之間。
在實施例中，一種裝置包括：一對介電層；字元線，位於所述介電層之間，所述介電層的側壁自所述字元線的側壁凹陷；穿隧條，位於所述字元線的頂表面、所述字元線的所述側壁、所述字元線的底表面及所述介電層的所述側壁上；半導體條，位於所述穿隧條上；位元線，接觸所述半導體條的側壁；以及源極線，接觸所述半導體條的所述側壁。
在一些實施例中，所述裝置更包括：位於所述半導體條上的隔離區，所述位元線及所述源極線各自延伸穿過所述隔離區，所述隔離區的第一部分設置於所述半導體條與所述位元線及所述源極線中的每一者之間。在所述裝置的一些實施例中，所述字元線的所述側壁與所述字元線的所述頂表面及所述底表面中的每一者形成銳角。在所述裝置的一些實施例中，所述字元線的所述側壁與所述字元線的所述頂表面及所述底表面中的每一者形成 鈍角。在所述裝置的一些實施例中，所述字元線的所述側壁與所述字元線的所述頂表面及所述底表面中的每一者形成直角。在所述裝置的一些實施例中，所述字元線具有尖銳隅角形狀。在所述裝置的一些實施例中，所述字元線具有圓化隅角形狀。
在實施例中，一種裝置包括：第一字元線；介電層，位於所述第一字元線上；第二字元線，位於所述介電層上；半導體條，具有沿著所述第一字元線的側壁的第一部分、沿著所述介電層的側壁的第二部分、以及沿著所述第二字元線的側壁的第三部分；位元線，接觸所述半導體條的所述第一部分及所述第三部分；以及隔離區，位於所述位元線與所述半導體條的所述第二部分之間。
在一些實施例中，所述裝置更包括：位於所述半導體條與所述第一字元線及所述第二字元線中的每一者之間的穿隧條，所述穿隧條包含高介電常數鐵電材料。在一些實施例中，所述裝置更包括：位於所述半導體條與所述第一字元線及所述第二字元線中的每一者之間的穿隧條，所述穿隧條包含低介電常數介電材料。在一些實施例中，所述裝置更包括：位於所述位元線與所述第一字元線及所述第二字元線中的每一者之間的隔離條；以及位於所述隔離條與所述半導體條之間的穿隧條。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行 與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
52:記憶體陣列
62:字元線
62B:最底部的字元線
62T:最頂部的字元線
64B:位元線
64S:源極線
68:TFT
72:介電層
74:隔離區
76:隔離區
82:半導體條
84:穿隧條
D1:第一方向
D2:第二方向
D3:第三方向

Claims (10)

  1. 一種形成三維記憶體裝置的方法，包括：在一對介電層之間形成字元線；使所述介電層的側壁自所述字元線的側壁凹陷，以暴露出所述字元線的頂表面及底表面；在所述介電層的所述側壁以及所述字元線的所述頂表面、所述底表面及所述側壁上形成穿隧條；在所述穿隧條上形成半導體條；以及形成接觸所述半導體條的位元線及源極線。
  2. 如請求項1所述的形成三維記憶體裝置的方法，更包括：在多層式堆疊中形成溝渠，所述多層式堆疊包括所述介電層，其中使所述介電層的所述側壁凹陷會擴展所述溝渠以形成側壁凹陷，所述穿隧條及所述半導體條各自延伸至所述側壁凹陷中；以及在所述溝渠及所述側壁凹陷中沈積第一隔離區。
  3. 如請求項1所述的形成三維記憶體裝置的方法，其中所述穿隧條接觸所述介電層的所述側壁以及所述字元線的所述頂表面、所述底表面及所述側壁。
  4. 如請求項1所述的形成三維記憶體裝置的方法，更包括：形成接觸所述介電層的所述側壁以及所述字元線的所述頂表 面、所述底表面及所述側壁的隔離條，所述隔離條設置於所述穿隧條與所述字元線之間。
  5. 一種三維記憶體裝置，包括：一對介電層；字元線，位於所述一對介電層之間，所述一對介電層的側壁自所述字元線的側壁凹陷；穿隧條，位於所述字元線的頂表面、所述字元線的所述側壁、所述字元線的底表面及所述一對介電層的所述側壁上；半導體條，位於所述穿隧條上；位元線，接觸所述半導體條的側壁；以及源極線，接觸所述半導體條的所述側壁。
  6. 如請求項5所述的三維記憶體裝置，更包括：隔離區，位於所述半導體條上，所述位元線及所述源極線各自延伸穿過所述隔離區，所述隔離區的第一部分設置於所述半導體條與所述位元線及所述源極線中的每一者之間。
  7. 如請求項5所述的三維記憶體裝置，其中所述字元線的所述側壁與所述字元線的所述頂表面及所述底表面中的每一者形成銳角、鈍角或直角，其中所述字元線具有尖銳隅角形狀或圓化隅角形狀。
  8. 一種三維記憶體裝置，包括：第一字元線；一對介電層，其中所述第一字元線位於所述一對介電層之 間，所述一對介電層的側壁自所述第一字元線的側壁凹陷，且所述一對介電層包括位於所述第一字元線下方的第一介電層以及位於所述第一字元線上的第二介電層；第二字元線，位於所述第二介電層上；穿隧條，位於所述第一字元線的頂表面、所述第一字元線的所述側壁、所述第一字元線的底表面、所述一對介電層的所述側壁上及所述第二字元線上；半導體條，位於所述穿隧條上，且具有沿著所述第一字元線的所述側壁的第一部分、沿著所述一對介電層的所述側壁的第二部分、以及沿著所述第二字元線的側壁的第三部分；位元線，接觸所述半導體條的所述第一部分及所述第三部分；以及隔離區，位於所述位元線與所述半導體條的所述第二部分之間。
  9. 如請求項8所述的三維記憶體裝置，其中所述穿隧條位於所述半導體條與所述第一字元線及所述第二字元線中的每一者之間，且所述穿隧條包含高介電常數鐵電材料或低介電常數介電材料。
  10. 如請求項8所述的三維記憶體裝置，更包括：隔離條，位於所述位元線與所述第一字元線及所述第二字元線中的每一者之間；其中所述穿隧條位於所述隔離條與所述半導體條之間。
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