CN109786390A - 三维储存元件及其制造方法 - Google Patents

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Abstract

本发明公开一种三维储存元件及其制造方法。三维储存元件包括多条底部源极线、叠层体、多条位线以及多个柱状结构。多条底部源极线沿着第一水平方向延伸。叠层体设置于多条底部源极线，其中，叠层体包括相互隔离且位于不同阶层的复合结构，且每一复合结构包括一栅导电层以及包覆栅导电层的铁电层。多条位线设置于叠层体上，并沿着一第二水平方向延伸。多条位线与多条底部源极线彼此交错。多个柱状结构贯穿叠层体。每一柱状结构连接于相对应的位线与相对应的底部源极线之间，且每一复合结构和相对应的柱状结构形成记忆胞。每一柱状结构包括阻隔层、栅绝缘层以及通道层，且铁电层与栅绝缘层通过阻隔层的阻隔而相互隔离。

Description

三维储存元件及其制造方法
技术领域
本发明涉及一种储存元件及其制造方法，特别是涉及一种垂直式的三维储存元件及其制造方法。
背景技术
随着近年的电子设备的发展，研发具有更大数据储存容量的存储元件成为趋势。为了在电源断开后也能保存数据，非易失性内存(non-volatile memory)，如闪存或铁电随机存取内存(Fe-RAM)，也受到关注。可是，为了处理高速、大容量的数据，需进一步发展运行更快速，且储存容量更大的内存元件。
此外，现有的内存元件中所使用的铁电材料通常是由具有钙钛矿结构的材料所形成。但是，由这种材料构成的铁电层的厚度需大于200纳米，才能表现出铁电特性，难以使内存元件的尺寸进一步缩小。
然而，要利用其他铁电材料来代替具有钙钛矿结构的铁电材料，需确保铁电材料的铁电性质不会在制造过程中受到影响，或者是随着使用时间增加而改变，从而影响数据读写及保存。因此，现有的内存元件仍有改善的空间。
发明内容
本发明的其中一目的在于，提供一种三维储存元件及其制造方法，其中三维储存元件具有垂直堆叠的记忆胞而具有更大的储存容量。本发明所采用的其中一技术方案是，提供一种三维储存元件，其包括多条底部源极线、叠层体、多条位线以及多个柱状结构。多条底部源极线沿着一第一水平方向延伸。叠层体设置于多条底部源极线，其中，叠层体包括相互隔离且位于不同阶层的复合结构，且每一复合结构包括一栅导电层以及包覆栅导电层的铁电层。多条位线设置于叠层体上，并沿着一第二水平方向延伸。多条位线与多条底部源极线彼此交错。多个柱状结构贯穿叠层体。每一柱状结构连接于相对应的位线与相对应的底部源极线之间，且每一复合结构和相对应的柱状结构形成一记忆胞。每一柱状结构包括一阻隔层、一栅绝缘层以及一通道层，且铁电层与栅绝缘层通过阻隔层的阻隔而相互隔离。
更进一步地，阻隔层为柱状结构的最外层，柱状结构包括一核心绝缘柱，且通道层位于核心绝缘柱与栅绝缘层之间。
更进一步地，构成阻隔层的材料为导电材料，且阻隔层与位线以及底部源极线两者电性绝缘。
更进一步地，通道层的两端部分别连接于相对应的底部源极线与相对应的位线。
更进一步地，叠层体包括多层绝缘层，且每一复合结构位于由每两层相邻的绝缘层所定义出的空间内。
更进一步地，每一复合结构的铁电层顺形地覆盖柱状结构的一部分侧表面、其中一绝缘层的上表面以及另一绝缘层的下表面。
更进一步地，三维储存元件还包括位于叠层体顶端的一介电层，介电层接触多条位线，且介电层具有多个分别对应于多个柱状结构的开口，其中，每一位线具有多个导电部，且多个导电部分别填入多个开口内，以电性连接于相对应的柱状结构。
更进一步地，构成铁电层的材料包括一铁电材料以及一掺杂物，其中，铁电材料为氧化铪、氧化锆铪、氧化硅铪或氧化钛锆，且掺杂物为硅、铝、镧、钇、锶、钆、铌、镍、钽或其组合物。
更进一步地，叠层体具有一元件区，且多个柱状结构分布于元件区内，其中，存储元件包括两个分别位于元件区两侧的隔离部，且隔离部由叠层体的顶面延伸至叠层体的底面。
本发明所采用的另外一技术方案是，提供一种三维储存元件的制造方法，其包括：形成多条沿着一第一水平方向延伸的底部源极线；形成一初始叠层体于多条底部源极线，其中，初始叠层体包括交替堆叠的多层绝缘层以及多层间隔层；形成多个贯穿初始叠层体的柱状结构，其中，每一柱状结构对应至少一底部源极线，且每一柱状结构包括一阻隔层、一栅绝缘层以及一通道层；去除初始叠层体中的多层间隔层，其中，多层绝缘层与柱状结构相互配合以产生多个空间，每一空间位于相对应的绝缘层与相对应的柱状结构之间；形成多个分别位于多个空间内的复合结构，以形成一叠层体，其中，复合结构包括一栅导电层以及包覆栅导电层的铁电层，且铁电层通过阻隔层的阻隔而和栅绝缘层相互隔离；以及形成多条沿着第二水平方向延伸的位线于叠层体上，其中，每一柱状结构连接于相对应的位线与相对应的底部源极线之间。
更进一步地，多层绝缘层包括一底部绝缘层以及一顶部绝缘层，底部绝缘层形成于初始叠层体底部，并接触底部源极线，且多层间隔层被夹设于底部绝缘层以及顶部绝缘层之间。
更进一步地，在形成多个柱状结构的步骤中，还进一步包括：在初始叠层体内形成多个彼此分离的柱状开口，每一柱状开口由初始叠层体的顶面延伸至位于底部绝缘层，其中，每一间隔层裸露于相对应的柱状开口的内壁面；在每一柱状开口的内侧壁面上形成一阻隔层；通过阻隔层执行一蚀刻步骤，以在每一柱状开口底部形成一延伸孔，延伸孔由柱状开口的底面向下延伸，以暴露相对应的底部源极线；以及在每一柱状开口内形成一柱体部，其中，柱体部包括栅绝缘层、通道层以及一核心绝缘柱，且通道层通过延伸孔以接触相对应的底部源极线。
更进一步地，在形成多个柱状结构的步骤中，还进一步包括：去除一部分位于顶部绝缘层内的阻隔层，以形成分别围绕多个柱体部的多个环状开口；以及填入一绝缘材料于多个环状开口内，以分别形成多个环形绝缘部，其中，阻隔层通过相对应的环形绝缘部以与相对应的位线绝缘。
更进一步地，在每一柱状开口内形成柱体部的步骤中，还进一步包括：按序形成一栅绝缘层以及一外侧通道层，以形成一管状叠层；去除位于延伸孔底部的部分管状叠层；在柱状开口的一部分空间内形成一覆盖管状叠层以及延伸孔底部的内侧通道层，其中，外侧通道层与内侧通道层共同形成通道层；以及在每一柱状开口的其余空间内填入一绝缘材料，以形成绝缘核心柱。
更进一步地，在形成多条位线的步骤之前，还进一步包括：形成一介电层，以覆盖多个柱状结构。
更进一步地，在去除初始叠层体中的多层间隔层的步骤中，还进一步包括：形成两条沿着第一水平方向的沟渠于初始叠层体中，其中，两条沟渠由初始叠层体的顶面向下延伸至初始叠层体的底面，且多层间隔层裸露于沟渠的侧壁面；以及通过一选择性蚀刻步骤以去除多层间隔层，并保留多层绝缘层。
更进一步地，在去除初始叠层体中的多层间隔层的步骤后，还进一步包括：填入一隔离材料于两条沟渠内，以形成隔离部。
在本发明实施例所提供的三维储存元件及其制造方法中，通过“每一柱状结构包括阻隔层、栅绝缘层以及通道层，且铁电层与栅绝缘层通过阻隔层的阻隔而相互隔离”的技术手段，可以避免在制造过程中，栅绝缘层内的原子扩散到铁电层内，从而影响铁电层的铁电性质。另外，本发明实施例所提供的三维储存元件具有在垂直方向堆叠且串联的记忆胞，可提高单位面积的储存容量。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅提供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1为本发明的三维储存元件的局部俯视示意图。
图2为沿着图1中的剖面线II-II的局部剖面示意图。
图3为本发明实施例的三维储存元件的制造方法的流程图。
图4为本发明实施例的三维储存元件在图3中的步骤S101的局部剖面示意图。
图5A为本发明实施例的三维储存元件在步骤S102中的局部剖面示意图。
图5B为本发明实施例的三维储存元件在图3中的步骤S102的局部俯视示意图。
图5C为本发明实施例的三维储存元件在图3中的步骤S102的局部剖面示意图。
图5D为本发明实施例的三维储存元件在图3中的步骤S102的局部剖面示意图。
图5E为本发明实施例的三维储存元件在图3中的步骤S102的局部剖面示意图。
图5F为本发明实施例的三维储存元件在图3中的步骤S102的局部剖面示意图。
图5G为本发明实施例的三维储存元件在图3中的步骤S102的局部剖面示意图。
图6A为本发明实施例的三维储存元件在图3中的步骤S103的局部剖面示意图。
图6B为本发明实施例的三维储存元件在图3中的步骤S103的局部剖面示意图。
图6C为本发明实施例的三维储存元件在图3中的步骤S103的局部俯视示意图。
图6D为本发明实施例的三维储存元件在图3中的步骤S103的局部剖面示意图。
图7A为本发明实施例的三维储存元件在图3中的步骤S104的局部剖面示意图。
图7B为本发明实施例的三维储存元件在图3中的步骤S104的局部剖面示意图。
图7C为本发明实施例的三维储存元件在图3中的步骤S104的局部剖面示意图。
图7D为本发明实施例的三维储存元件在图3中的步骤S104的局部剖面示意图。
图8A为本发明实施例的三维储存元件在图3中的步骤S105的局部俯视示意图。
图8B为本发明实施例的三维储存元件在图3中的步骤S105的局部剖面示意图。
具体实施方式
请参照图1至图2。图1为本发明的三维储存元件的局部俯视示意图。图2为沿着图1中的剖面线II-II的局部剖面示意图。
本发明实施例的三维储存元件1包括多条底部源极线SL1～SL2、叠层体10、多条位线BL1～BL3以及多个柱状结构T11～T23。
多条底部源极线SL1～SL2沿着一第一水平方向D1延伸，且相互并列设置。如图1所示，在本实施例中，多条底部源极线SL1～SL2沿着第二水平方向D2并列设置。另外，多条底部源极线SL1～SL2彼此分离地设置在另一基板(图未示)上。在一实施例中，三维储存元件1还包括多个绝缘部14，每一个绝缘部14是设置于每两相邻的底部源极线SL1～SL2之间，以使每两相邻的底部源极线SL1～SL2彼此绝缘。在一实施例中，构成底部源极线SL1～SL2的材料可以是具有重掺杂的N型或P型半导体，例如是重掺杂的多晶硅。
承上述，叠层体10设置于多条底部源极线SL1～SL2上。请参照图1，叠层体10会具有多个相互隔离的元件区R1以及多个隔离部S1。须说明的是，本发明的图1中仅示出一个元件区R1以及两个隔离部S1来进行说明。如图1所示，两个隔离部S1分别位于元件区R1的两侧，以定义出元件区R1的范围。在本实施例中，构成隔离部S1的材料为绝缘材料，且隔离部S1从叠层体10的顶面延伸至叠层体10的底面。
请参照图2，在本实施例中，叠层体10包括多层绝缘层11以及多个相互隔离且位于不同阶层的复合结构12。
具体而言，多个复合结构12与多层绝缘层11是在一垂直方向上交替堆叠。也就是说，每两相邻的复合结构12之间通过绝缘层11相互隔离。进一步而言，每一个复合结构12是位于由每两层相邻的绝缘层11所定义出的空间内。另外，每一复合结构12包括一栅导电层120以及包覆栅导电层120的铁电层121。
须说明的是，位于不同阶层的栅导电层120可以做为三维储存元件1的多条字线(word line)。也就是说，通过对位于不同阶层的栅导电层120分别施加读取电压、写入电压或清除电压，可以写入或者读取三维储存元件1。在一实施例中，构成栅导电层120的材料可以是氮化钛、氮化钽、氮化钨、铱、铂、钯或其组合。
铁电层121包覆栅导电层120。构成铁电层121的材料包括一铁电材料以及一掺杂物，其中，铁电材料为氧化铪、氧化锆铪、氧化硅铪或氧化钛锆，且掺杂物为硅、铝、镧、钇、锶、钆、铌、镍、钽或其组合物。铁电层121的电偶极矩的方向(也就是极化方向)会随着施加于对应的栅导电层120的电压而改变。
请再参照图1，多条沿着第二水平方向D2延伸的位线BL1～BL3设置于叠层体10上，并在第一水平方向D1上并排。因此，多条位线BL1～BL3的垂直投影会和多条底部源极线SL1～SL2彼此交错。如图1所示，在俯视方向上，每一条位线BL1～BL3和每一条底部源极线SL1～SL2之间形成一交叉位置。多个交叉位置大致排列成矩阵阵列。在本实施例中，构成多条底部源极线SL1～SL2以及多条位线BL1～BL3的材料都是重掺杂的半导体材料。在一实施例中，构成多条底部源极线SL1～SL2以及多条位线BL1～BL3的材料为具有重掺杂的N型导电性杂质或P型导电性杂质的多晶硅。
承上述，多个柱状结构T11～T23贯穿叠层体10，且每一柱状结构T11～T23连接于相对应的位线BL1～BL3与相对应的底部源极线SL1～SL2之间。如图1所示，多个柱状结构T11～T23是分别对应于前述的多个交叉位置，贯穿叠层体10。另外，每一个元件区R1内设有多个柱状结构T11～T23。在图1的实施例中，元件区R1内具有6(2×3个)个柱状结构T11～T23，如通过该元件区R1的底部源极线SL1～SL2(图1中示出的2条)以及位线BL1～BL3(图1中示出的3条)的数量而定。
然而，每一个元件区R1内的柱状结构T11～T23的数量可以如实际需求来增减，并不以此例为限。当欲增加每一个元件区R1内的柱状结构T11～T23的数量时，可以增加通过元件区R1的底部源极线SL1～SL2的数量以及位线BL1～BL3的数量，以增加底部源极线SL1～SL2与位线BL1～BL3之间的交叉位置。
请继续参照图2，每一个柱状结构T11～T23都会贯穿多条在垂直方向(Z方向)上堆叠的复合结构12。多个在垂直方向上堆叠的复合结构12，和贯穿其的柱状结构T11～T23之间形成多个彼此串接的记忆胞C11～C17。换句话说，在其中一个元件区R1内，每一个复合结构12(如复合结构12)和相对应的柱状结构(如：T11)之间会形成记忆胞C11～C17。据此，通过控制施加于每一栅导电层120的电压、相对应的底部源极线SL1～SL2的电压以及位线BL1～BL3的电压，可对选取的记忆胞C11～C17写入或读取数据。
须说明的是，请参照图2，每一个复合结构12的铁电层121会顺形地覆盖对应的柱状结构T11～T23的一部分侧表面、其中一绝缘层11的上表面以及另一绝缘层11的下表面。
另外，如图2所示，每一柱状结构T11～T23由外至内按序包括阻隔层20、栅绝缘层21、通道层22以及核心绝缘柱23。
在本发明实施例中，阻隔层20为柱状结构T11～T23的最外层。据此，铁电层121与栅绝缘层21会通过阻隔层20的阻隔而相互隔离。另外，本实施例中，构成阻隔层20的材料为导电材料，例如是氮化钛、氮化钽、氮化钨、铱、铂、钯或其组合。在另一实施例中，构成阻隔层20的材料也可以是重掺杂的半导体材料。因此，在本发明实施例的三维储存元件1中，阻隔层20可作为记忆胞C11～C17的浮接栅(floatinggate)。
据此，在一实施例中，当阻隔层20为导电材料，阻隔层20会和相对应的底部源极线SL1～SL2以及位线BL1～BL3两者电性绝缘。进一步而言，在本发明实施例中，每一柱状结构T11～T23还包括一环形绝缘部24，以隔绝阻隔层20以及相对应的位线BL1～BL3。
如图2所示，环形绝缘部24位于柱状结构T11～T23最靠近位线BL1～BL3的一端部，并且环形绝缘部24位于阻隔层20以及相对应的位线BL1～BL3之间。
请继续参照图2，栅绝缘层21位于通道层22与阻隔层20之间，而通道层22位于栅绝缘层21与核心绝缘柱23之间。在一实施例中，栅绝缘层21的材料可以是氮化硅、氧化硅或其组合，而通道层22的材料可以是轻掺杂的多晶硅材料。进一步而言，构成通道层22的材料的导电型，通常和构成位线BL1～BL3(以及底部源极线SL1～SL2)的材料的导电型相反。举例而言，当构成通道层22的材料为P型半导体时，构成位线BL1～BL3(以及底部源极线SL1～SL2)的材料为N型半导体。
基于上述，本发明实施例的三维储存元件1中，每一个记忆胞C11～C17实际上具有金属-铁电层-金属-绝缘-半导体(Metal Ferroelectric Metal InsulatorSemiconductor,MFMIS)结构。
此外，要说明的是，若是栅绝缘层21或者通道层22中的原子扩散至铁电层121内，极有可能影响铁电层121的铁电特性。举例而言，若是铁电层121的材料为掺杂硅的氧化铪，铁电层121的硅浓度需控制在一定范围之内，才能使铁电层121具有较好的铁电特性。若是在制作过程或者是操作过程中，栅绝缘层21或者是通道层22的硅原子扩散到铁电层121内，会改变铁电层121内的硅浓度，导致铁电层121的铁电特性不如预期。
如此，也会对三维储存元件1的数据保存有不良影响。据此，本实施例的铁电层121通过阻隔层20和栅绝缘层21以及通道层22隔离，可以避免在制作过程中，栅绝缘层21或者通道层22中的原子扩散至铁电层121内，而影响铁电层121的铁电特性。
请参照图2，通道层22电性连接于相对应的底部源极线SL1～SL2以及相对应的位线BL1～BL3之间。在本实施例中，三维储存元件1包括位于叠层体10上的一介电层13。介电层13接触多条位线BL1～BL3，且介电层13具有多个分别对应于多个柱状结构T11～T23的开口。另外，每一位线BL1～BL3具有多个导电部E1，且多个导电部E1分别填入多个开口13h内，以电性连接于相对应的柱状结构T11～T23的通道层22。
然而，在其他实施例中，介电层13也可以省略。在这个情况下，位线BL1～BL3可以直接设置在多层绝缘层11中位于最顶端的顶部绝缘层11a，以电性连接于相对应的柱状结构T11～T23的通道层22。
基于上述，当操作本发明实施例的三维储存元件时，可以通过对栅导电层120、相对应的底部源极线SL1～SL2以及位线BL1～BL3施加电压，来控制记忆胞C11～C17的写入状态。
具体而言，复合结构12中的铁电层121的电偶极矩的方向，也就是极化方向，会随着施加于相对应的栅导电层120的写入电压而改变。由于铁电层121的极化方向会决定通道层22的电阻值或导电度(conductance)，因此通过对相对应的栅导电层120施加改变铁电层121的极化方向的阈值电压(threshold voltage)，可改变通道层22的电阻值，而改变记忆胞C11～C17的写入状态。之后，再通过测量通道层22的电流值，即可判断所选取的记忆胞的写入状态(如，1或0)。
以下以图2中的其中一个记忆胞C11～C17为例，来说明本发明实施例的三维储存元件1的操作原理。另外，假设构成通道层22的材料为P型半导体，且构成位线BL1～BL3(以及底部源极线SL1～SL2)的材料为N型半导体。在这个情况下，在对对应于记忆胞C11～C17的栅导电层120施加足够的正偏压时，铁电层121的极化方向促使电子(electrons)较容易在通道层22内累积，而使所选取的记忆胞C11～C17处于较导通的第一状态。
另外，当对栅导电层120施加足够的负偏压时，铁电层121的极化方向促使在通道层22内产生空穴(Electron hole)，从而使记忆胞C11～C17处于较不导通的第二状态。
在读取三维储存元件1时，可通过判断通道层22的总电流值的大小，来判读记忆胞C11～C17的写入状态。具体而言，可通过控制每一栅导电层120的电压，以及对相对应的底部源极线SL1～SL2以及位线BL1～BL3施加偏压，来得到通道层22的总电流值的大小。当所选取的记忆胞C11～C17处于较导通的第一状态时，所测量的总电流值会高于一预设值。反之，当所选取的记忆胞C11～C17处于较不导通的第二状态时，所测量到的总电流值会低于一预设值。在一实施例中，第一状态可以被定义为”1”，而第二状态可以被定义为”0”。
需注意的是，在选取其中一记忆胞C11～C17，并施加一读取电压于对应的栅导电层120时，读取电压通常会小于临限电压，以免影响铁电层121的极化方向。前述的临限电压是指改变铁电层121的极化方向的最小电压值。
接着，请参照图3，图3为本发明实施例的三维储存元件的制造方法的流程图。首先，在步骤S100中，形成多条沿着一第一水平方向延伸的底部源极线。接着，在步骤S101中，形成一初始叠层体于多条底部源极线，其中，初始叠层体包括交替堆叠的多层绝缘层以及多层间隔层。
随后，在步骤S102中，形成多个贯穿初始叠层体的柱状结构，其中，每一柱状结构对应至少一底部源极线，且每一柱状结构包括一阻隔层、一栅绝缘层以及一通道层。
接着，在步骤S103中，去除初始叠层体中的多层间隔层，其中，多层绝缘层与柱状结构相互配合以产生多个空间，每一空间位于相对应的绝缘层与相对应的柱状结构之间。
在步骤S104中，形成多个分别位于多个空间内的复合结构，以形成一叠层体，其中，复合结构包括一栅导电层以及包覆栅导电层的铁电层，且铁电层通过阻隔层的阻隔而和栅绝缘层相互隔离。之后，在步骤S105中，形成多条沿着第二水平方向延伸的位线于叠层体上，其中，每一柱状结构连接于相对应的位线与相对应的底部源极线之间。
以下将进一步说明本发明实施例的三维储存元件的制造方法的详细流程及步骤。请参考图4，图4显示本发明实施例的三维储存元件在图3的步骤S101中的局部剖面示意图。多条底部源极线SL1～SL2是沿着第一水平方向D1延伸，且在第二水平方向D2上并排。
另外，在形成多条底部源极线SL1～SL2的步骤中，本发明实施例的三维储存元件的制造方法还包括形成多个绝缘部14，且每一个绝缘部14是设置于每两相邻的底部源极线SL1～SL2之间，以使每两相邻的底部源极线SL1～SL2彼此绝缘。在一实施例中，多条底部源极线SL1～SL2是设置在另一基材(图未示)上。另外，构成底部源极线SL1～SL2为导电材料，如：重掺杂多晶硅。
接着，初始叠层体10’被形成于多条底部源极线SL1～SL2上。如图4所示，初始叠层体10’包括交替堆叠的多层绝缘层11以及多层间隔层12’。在本发明实施例中，绝缘层11的材料与间隔层12’的材料不同。另外，间隔层12’的材料相较于绝缘层11的材料可具有高蚀刻选择性。举例而言，间隔层12’的材料可以是氮化硅，而绝缘层11的材料可以是氧化硅。
另外，须说明的是，初始叠层体10’的顶部与底部都是绝缘层11。也就是说，多层绝缘层11包括一位于初始叠层体10’最底部的底部绝缘层11b以及一位于初始叠层体10’最顶部的顶部绝缘层11a。多层间隔层12’被夹设在底部绝缘层11b与顶部绝缘层11a之间。
接着，进一步说明图3的步骤S102的详细流程。请先参照图5A以及图5B。图5A显示本发明实施例的三维储存元件在步骤S102中的局部剖面示意图，而图5B为本发明实施例的三维储存元件在图3中的步骤S102的局部俯视示意图。
进一步而言，先在初始叠层体10’内形成多个彼此分离的柱状开口H1。先说明的是，在本实施例中，初始叠层体10’已经预先划分出多个元件区R1，每一个元件区R1内设有多个彼此分离的柱状开口H1。图5A以及图5B仅示出的其中一个元件区R1内的多个柱状开口H1，来进行说明。
如图5B所示，每一柱状开口H1会对应至少一条底部源极线SL1～SL2。从另一方面来说，每一条底部源极线SL1～SL2上形成多个柱状开口H1。另外，请参照图5A，每一柱状开口H1是由初始叠层体10’的顶面延伸至底部绝缘层11b。初始叠层体10’的每一间隔层12’会由裸露于相对应的柱状开口H1的内侧壁面。
请继续参照图5C。接着，在每一柱状开口H1的内侧壁面上形成一阻隔层20。具体而言，先形成一阻隔材料层覆盖初始叠层体10’的整个顶面以及每一柱状开口H1的内壁面(包含内侧壁面及底面)。随后，去除位于初始叠层体10’顶面以及位于柱状开口H1底面的一部分阻隔材料层，并保留位于柱状开口H1的内侧壁面的阻隔材料层，而形成如图5C所示的阻隔层20。阻隔层20的材料为导电材料，例如是氮化钛、氮化钽、氮化钨、铱、铂、钯或其组合。
请参照图5D，接着，通过阻隔层20执行一蚀刻步骤，以在每一柱状开口H1底部形成一延伸孔h1。具体而言，通过蚀刻步骤去除位于柱状开口H1正下方的一部分底部绝缘层11b，以局部地暴露对应的底部源极线SL1～SL2。因此，延伸孔h1由柱状开口H1的底面向下延伸至对应的底部源极线SL1～SL2的顶面。
随后，在每一柱状开口H1内形成一柱体部。请先参照图5E，按序形成一初始栅绝缘层21’以及一外侧通道层22a，以形成一管状叠层。具体而言，初始栅绝缘层21’以及外侧通道层22a会先形成于每一柱状开口H1的内壁面以及延伸孔h1的内壁面。之后，去除位于延伸孔h1底部的部分管状叠层。也就是说，仅去除覆盖在延伸孔h1底面的一部分初始栅绝缘层21’以及一部分外侧通道层22a。在本实施例中，外侧通道层22a是由多晶硅材料所构成，而初始栅绝缘层21’的材料可以是氧化硅。
接着，如图5F所示，在柱状开口H1的一部分空间内形成一覆盖管状叠层以及延伸孔h1底部的外侧通道层22b。外侧通道层22a与外侧通道层22b会共同形成一通道层22。进一步而言，外侧通道层22b的材料可以和外侧通道层22a的材料相同。通过前述步骤所形成的通道层22，会电性接触于相对应的底部源极线SL1～SL2。
随后，如图5F所示，在每一柱状开口H1的其余空间内填入一绝缘材料，以形成绝缘核心柱23。整体而言，通过前述步骤，可在每一柱状开口H1内形成一柱体部(未标号)，且柱体部包括栅绝缘层21、通道层22以及核心绝缘柱23，且通道层22可通过延伸孔h1以接触相对应的底部源极线SL1～SL2。
请继续参照图5G，在形成柱体部的步骤之后，可进一步去除一部分位于顶部绝缘层11a内的阻隔层20，以形成分别围绕多个柱体部的多个环状开口11h。随后，填入一绝缘材料于多个环状开口11h内，以分别形成多个环形绝缘部24。如此，阻隔层20可以通过相对应的环形绝缘部24以与在后续制程中所形成的位线绝缘。在其他实施例中，也可以在阻隔层20上覆盖其他绝缘材料来使阻隔层20与位线隔绝。此时，也可以省略形成环形绝缘部24的步骤。
通过图5A至图5G所示的步骤，可形成多个贯穿初始叠层体10’的柱状结构T11～T23，且每一柱状结构T11～T23会包括阻隔层20、栅绝缘层21、通道层22以及核心绝缘柱23。另外，如前所述，通道层22会连接并接触对应的底部源极线SL1～SL2。
接着，请参照图6A至图6D，对应于图3中的步骤S103。请先参照图6A，在本实施例中，在执行图3中的步骤S103之前，可以先形成一介电层13，以覆盖多个柱状结构T11～T23。介电层13可以是一氧化层，并且介电层13的材料和初始叠层体10’中的间隔层12’的材料不同，以避免在后续制程中被移除。
请参照图6B以及图6C。图6B为本发明实施例的三维储存元件在图3中的步骤S103的局部剖面示意图。图6C为本发明实施例的三维储存元件在图3中的步骤S103的局部俯视示意图。
请先参照图6C，形成多条沿着第一水平方向D1的沟渠H2于初始叠层体10’中。在图6C中，仅示出的其中两个沟渠H2为例来说明。具体而言，多条沟渠H2是沿着元件区R1的预设边界形成于初始叠层体10’中，以定义出彼此分离的多个元件区R1。
如图6C所示，本实施例中的每一条沟渠H2沿着第一水平方向D1，从初始叠层体10’的其中一侧延伸至相反的另一侧。另外，请再参照图6B，在垂直方向上，沟渠H2由介电层13的顶面向下延伸至初始叠层体10’的底面。如此，多层间隔层12’会裸露于沟渠H2的侧壁面。
接着，请参照图6D，去除初始叠层体10’中的多层间隔层12’。在本实施例中，由于间隔层12’的材料与绝缘层11的材料不同，因此可通过一选择性蚀刻步骤，以去除多层间隔层12’，并保留多层绝缘层11。在一实施例中，当间隔层12’的材料为氮化硅时，可以通过蚀刻液(如：热磷酸)来去除这些间隔层12’。
如图6D所示，在去除多层间隔层12’之后，多层绝缘层11与柱状结构T11～T23相互配合以定义出多个空间12h。每一空间12h位于相对应的绝缘层11与相对应的柱状结构T11～T23之间。须说明的是，在图6D中，在同一元件区R1内，每两层相邻的绝缘层11(如：底部绝缘层11b以及与其紧邻的绝缘层11)以及多个柱状结构T11～T23所定义出的其中一空间12h并未被柱状结构T11～T23隔绝，而仍可允许流体(如：气体)流通。
另外，同一元件区R1内的多个位于不同的空间12h会分别通过多个绝缘层11相互隔开，但是多个位于不同阶层的空间12h会通过沟渠H2而流体连通。
接着，请参照图7A至图7D，对应于图3中的步骤S104。请先参照图7A，具体而言，形成复合结构的步骤是先形成一铁电层121覆盖沟渠H2的侧壁面、每一层绝缘层11的上表面、下表面以及柱状结构T11～T23的一部分侧壁面。铁电层121可以通过化学气相沉积来形成。
接着，请继续参照图7B，填入栅导电层120于每一个空间12h的剩余部分。须说明的是，对于两相邻绝缘层11之间的空间12h而言，铁电层121只是披覆在绝缘层11的表面(包含上表面以及下表面)以及柱状结构T11～T23一部分侧壁面，并没有将空间12h填满。在形成栅导电层120的步骤中，栅导电层120将每两相邻的绝缘层11所定义出的剩余空间完全填满。
随后，请参照图7C，去除位于每一沟渠H2的侧壁面上的一部分铁电层121以及一部分栅导电层120，以在每一空间12h内形成前述的复合结构12。据此，可形成一具有多个复合结构12的叠层体10。复合结构12包括栅导电层120以及包覆栅导电层120的铁电层121，且铁电层121会通过阻隔层20的阻隔而和栅绝缘层21相互隔离。
请参照图7D，在形成多个复合结构12之后，填入一隔离材料于每一沟渠H2内，以在每一沟渠H2内形成隔离部S1。
接着，请继续参照图8A以及图8B，对应于图3中的步骤S105。在图8A中，多条沿着第二水平方向D2延伸的位线BL1～BL3，被形成于叠层体10上。如图8A所示，每一柱状结构T11～T23是位于位线BL1～BL3与底部源极线SL1～SL2的交叉位置。另外，如图8B所示，每一柱状结构T11～T23会连接于相对应的位线BL1～BL3与相对应的底部源极线SL1～SL2之间。具体而言，每一柱状结构T11～T23的通道层22会电性连接于相对应的位线BL1～BL3与相对应的底部源极线SL1～SL2。
在本实施例中，在形成多条位线BL1～BL3的步骤之前，会先在介电层13中形成多个分别对应于柱状结构T11～T23的开口13h。之后，在每一开口13h内形成导电部E1，以使每一条位线BL1～BL3可通过对应的导电部E1和对应的柱状结构T11～T23的通道层22连接。
在其他实施例中，若是在先前的步骤中没有形成介电层13，则多条位线BL1～BL3可以直接设置在顶部绝缘层11a上，以电性连接于相对应的柱状结构T11～T23的通道层22。
基于本发明实施例所提供的制造方法，可以形成具有三维结构的储存元件。另外，三维储存元件1中的每一个复合结构12与相对应的柱状结构T11～T23可形成具有MFMIS结构的记忆胞C11～C17。本发明实施例的三维储存元件1并可作为与非(NAND)型快闪储存元件。
综上所述，本发明的有益效果在于，在本发明实施例所提供的三维储存元件及其制造方法中，通过“每一柱状结构T11～T23包括一阻隔层20、一栅绝缘层21以及一通道层22，且铁电层121与栅绝缘层21通过阻隔层20的阻隔而相互隔离”的技术手段，可以避免在制造过程中，栅绝缘层21内的原子扩散到铁电层121内，从而影响铁电层121的铁电性质。另外，本发明实施例所提供的三维储存元件1具有在垂直方向堆叠且串联的记忆胞C11～C17，可提高单位面积的储存容量。
以上所述仅为本发明的优选可行实施例，非因此局限本发明的权利要求的保护范围，故举凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。

Claims (17)

1.一种三维储存元件，其特征在于，所述三维储存元件包括：
多条底部源极线，多条所述底部源极线沿着一第一水平方向延伸；
一叠层体，其设置于多条所述底部源极线，其中，所述叠层体包括相互隔离且位于不同阶层的复合结构，且每一所述复合结构包括一栅导电层以及包覆所述栅导电层的铁电层；
多条位线，其设置于所述叠层体上，并沿着一第二水平方向延伸，其中，多条所述位线与多条所述底部源极线彼此交错；以及
多个柱状结构，其贯穿所述叠层体，其中，每一所述柱状结构连接于相对应的所述位线与相对应的所述底部源极线之间，且每一所述复合结构和相对应的所述柱状结构形成一记忆胞；
其中，每一所述柱状结构包括一阻隔层、一栅绝缘层以及一通道层，且所述铁电层与所述栅绝缘层通过所述阻隔层的阻隔而相互隔离。
2.根据权利要求1所述的三维储存元件，其特征在于，所述阻隔层为所述柱状结构的最外层，所述柱状结构包括一核心绝缘柱，且所述通道层位于所述核心绝缘柱与所述栅绝缘层之间。
3.根据权利要求1所述的三维储存元件，其特征在于，构成所述阻隔层的材料为导电材料，且所述阻隔层与所述位线以及所述底部源极线两者电性绝缘。
4.根据权利要求3所述的三维储存元件，其特征在于，所述通道层的两端部分别连接于相对应的所述底部源极线与相对应的所述位线。
5.根据权利要求1所述的三维储存元件，其特征在于，所述叠层体包括多层绝缘层，且每一所述复合结构位于由每两层相邻的所述绝缘层所定义出的空间内。
6.根据权利要求5所述的三维储存元件，其特征在于，每一所述复合结构的所述铁电层顺形地覆盖所述柱状结构的一部分侧表面、其中一所述绝缘层的上表面以及另一所述绝缘层的下表面。
7.根据权利要求1所述的三维储存元件，其特征在于，所述三维储存元件还包括位于所述叠层体顶端的一介电层，所述介电层接触多条所述位线，且所述介电层具有多个分别对应于多个所述柱状结构的开口，其中，每一所述位线具有多个导电部，且多个所述导电部分别填入多个所述开口内，以电性连接于相对应的所述柱状结构。
8.根据权利要求1所述的三维储存元件，其特征在于，构成所述铁电层的材料包括一铁电材料以及一掺杂物，其中，所述铁电材料为氧化铪、氧化锆铪、氧化硅铪或氧化钛锆，且所述掺杂物为硅、铝、镧、钇、锶、钆、铌、镍、钽或其组合物。
9.根据权利要求1所述的三维储存元件，其特征在于，所述叠层体具有一元件区，且多个所述柱状结构分布于所述元件区内，其中，所述三维储存元件包括两个分别位于所述元件区两侧的隔离部，且所述隔离部由所述叠层体的顶面延伸至所述叠层体的底面。
10.一种三维储存元件的制造方法，其特征在于，所述三维储存元件的制造方法包括：
形成多条沿着一第一水平方向延伸的底部源极线；
形成一初始叠层体于多条所述底部源极线，其中，所述初始叠层体包括交替堆叠的多层绝缘层以及多层间隔层；
形成多个贯穿所述初始叠层体的柱状结构，其中，每一所述柱状结构对应至少一所述底部源极线，且每一所述柱状结构包括一阻隔层、一栅绝缘层以及一通道层；
去除所述初始叠层体中的多层所述间隔层，其中，多层所述绝缘层与所述柱状结构相互配合以产生多个空间，每一空间位于相对应的所述绝缘层与相对应的所述柱状结构之间；
形成多个分别位于多个所述空间内的复合结构，以形成一叠层体，其中，所述复合结构包括一栅导电层以及包覆所述栅导电层的铁电层，且所述铁电层通过所述阻隔层的阻隔而和所述栅绝缘层相互隔离；以及
形成多条沿着第二水平方向延伸的位线于所述叠层体上，其中，每一所述柱状结构连接于相对应的所述位线与相对应的所述底部源极线之间。
11.根据权利要求10所述的三维储存元件的制造方法，其特征在于，多层所述绝缘层包括一底部绝缘层以及一顶部绝缘层，所述底部绝缘层位于所述初始叠层体底部，并接触所述底部源极线，且多层所述间隔层被夹设于所述底部绝缘层以及所述顶部绝缘层之间。
12.根据权利要求11所述的三维储存元件的制造方法，其特征在于，在形成多个所述柱状结构的步骤中，还进一步包括：
在所述初始叠层体内形成多个彼此分离的柱状开口，每一所述柱状开口由所述初始叠层体的顶面延伸至所述底部绝缘层，其中，每一所述间隔层裸露于相对应的所述柱状开口的内壁面；
在每一所述柱状开口的内侧壁面上形成一阻隔层；
通过所述阻隔层执行一蚀刻步骤，以在每一所述柱状开口底部形成一延伸孔，所述延伸孔由所述柱状开口的底面向下延伸，以暴露相对应的所述底部源极线；以及
在每一所述柱状开口内形成一柱体部，其中，所述柱体部包括所述栅绝缘层、所述通道层以及一核心绝缘柱，且所述通道层通过所述延伸孔以接触相对应的所述底部源极线。
13.根据权利要求12所述的三维储存元件的制造方法，其特征在于，在形成多个所述柱状结构的步骤中，还进一步包括：
去除一部分位于所述顶部绝缘层内的所述阻隔层，以形成分别围绕多个所述柱体部的多个环状开口；以及
填入一绝缘材料于多个所述环状开口内，以分别形成多个环形绝缘部，其中，所述阻隔层通过相对应的所述环形绝缘部以与相对应的所述位线绝缘。
14.根据权利要求12所述的三维储存元件的制造方法，其特征在于，在每一所述柱状开口内形成所述柱体部的步骤中，还进一步包括：
按序形成一初始栅绝缘层以及一外侧通道层，以形成一管状叠层；
去除位于所述延伸孔底部的部分所述管状叠层；
在所述柱状开口的一部分空间内形成一覆盖所述管状叠层以及所述延伸孔底部的内侧通道层，其中，所述外侧通道层与所述内侧通道层共同形成所述通道层；以及
在每一所述柱状开口的其余空间内填入一绝缘材料，以形成所述绝缘核心柱。
15.根据权利要求10所述的三维储存元件的制造方法，其特征在于，在形成多条所述位线的步骤之前，还进一步包括：形成一介电层，以覆盖多个所述柱状结构。
16.根据权利要求10所述的三维储存元件的制造方法，其特征在于，在去除所述初始叠层体中的多层所述间隔层的步骤中，还进一步包括：
形成多个沿着所述第一水平方向的沟渠于所述初始叠层体中，其中，多个所述沟渠由所述初始叠层体的顶面向下延伸至所述初始叠层体的底面，且多层所述间隔层裸露于所述沟渠的侧壁面；以及
通过一选择性蚀刻步骤以去除多层所述间隔层，并保留多层所述绝缘层。
17.根据权利要求16所述的三维储存元件的制造方法，其特征在于，在形成多个所述复合结构的步骤后，还进一步包括：填入一隔离材料于每一所述沟渠内，以每一在所述沟渠内形成一隔离部。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752229A (zh) * 2019-11-28 2020-02-04 厦门半导体工业技术研发有限公司 一种集成电路和电子设备
CN113380829A (zh) * 2020-05-28 2021-09-10 台湾积体电路制造股份有限公司 存储器件及其形成方法
TWI747312B (zh) * 2020-02-25 2021-11-21 日商鎧俠股份有限公司 半導體記憶裝置
WO2021237730A1 (zh) * 2020-05-29 2021-12-02 华为技术有限公司 一种三维铁电存储器、制作方法及电子设备
CN114388513A (zh) * 2020-10-22 2022-04-22 旺宏电子股份有限公司 闪存
TWI787769B (zh) * 2020-06-29 2022-12-21 台灣積體電路製造股份有限公司 半導體元件及形成三維記憶體元件的方法
US11716855B2 (en) 2020-05-28 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9513244B2 (en) 2011-04-14 2016-12-06 Regents Of The University Of Minnesota Ultra-compact, passive, varactor-based wireless sensor using quantum capacitance effect in graphene
KR20180134122A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
US11908901B1 (en) * 2019-03-14 2024-02-20 Regents Of The University Of Minnesota Graphene varactor including ferroelectric material
US11538862B2 (en) * 2020-06-18 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
JP2022052154A (ja) 2020-09-23 2022-04-04 キオクシア株式会社 半導体記憶装置
US11652148B2 (en) * 2021-05-13 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of selective film deposition and semiconductor feature made by the method
US11818894B2 (en) * 2021-08-29 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US20230328998A1 (en) * 2022-04-11 2023-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and forming method thereof
US12108605B2 (en) * 2022-08-19 2024-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120120728A1 (en) * 2010-11-16 2012-05-17 Samsung Electronics Co., Ltd Non-volatile memory device
US20130078776A1 (en) * 2011-09-23 2013-03-28 Samsung Electronics Co., Ltd. Methods of Manufacturing a Three-Dimensional Semiconductor Device
US20160093636A1 (en) * 2014-09-29 2016-03-31 Sandisk Technologies Inc. Alternating Refractive Index In Charge-Trapping Film In Three-Dimensional Memory
US20160181259A1 (en) * 2014-12-23 2016-06-23 Imec Vzw Vertical ferroelectric memory device and a method for manufacturing thereof
CN106206600A (zh) * 2016-09-30 2016-12-07 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN107305893A (zh) * 2016-04-18 2017-10-31 三星电子株式会社 半导体存储器装置及半导体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
US9515079B2 (en) * 2014-12-16 2016-12-06 Sandisk Technologies Llc Three dimensional memory device with blocking dielectric having enhanced protection against fluorine attack
US11193206B2 (en) * 2017-03-15 2021-12-07 Versum Materials Us, Llc Formulation for deposition of silicon doped hafnium oxide as ferroelectric materials
CN109698162A (zh) * 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
KR102550605B1 (ko) * 2018-08-28 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120120728A1 (en) * 2010-11-16 2012-05-17 Samsung Electronics Co., Ltd Non-volatile memory device
US20130078776A1 (en) * 2011-09-23 2013-03-28 Samsung Electronics Co., Ltd. Methods of Manufacturing a Three-Dimensional Semiconductor Device
US20160093636A1 (en) * 2014-09-29 2016-03-31 Sandisk Technologies Inc. Alternating Refractive Index In Charge-Trapping Film In Three-Dimensional Memory
US20160181259A1 (en) * 2014-12-23 2016-06-23 Imec Vzw Vertical ferroelectric memory device and a method for manufacturing thereof
CN107305893A (zh) * 2016-04-18 2017-10-31 三星电子株式会社 半导体存储器装置及半导体装置
CN106206600A (zh) * 2016-09-30 2016-12-07 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110752229A (zh) * 2019-11-28 2020-02-04 厦门半导体工业技术研发有限公司 一种集成电路和电子设备
TWI747312B (zh) * 2020-02-25 2021-11-21 日商鎧俠股份有限公司 半導體記憶裝置
CN113380829A (zh) * 2020-05-28 2021-09-10 台湾积体电路制造股份有限公司 存储器件及其形成方法
TWI763347B (zh) * 2020-05-28 2022-05-01 台灣積體電路製造股份有限公司 三維記憶體裝置及其形成方法
US11716855B2 (en) 2020-05-28 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
CN113380829B (zh) * 2020-05-28 2024-07-05 台湾积体电路制造股份有限公司 存储器件及其形成方法
WO2021237730A1 (zh) * 2020-05-29 2021-12-02 华为技术有限公司 一种三维铁电存储器、制作方法及电子设备
TWI787769B (zh) * 2020-06-29 2022-12-21 台灣積體電路製造股份有限公司 半導體元件及形成三維記憶體元件的方法
US11587823B2 (en) 2020-06-29 2023-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US12027412B2 (en) 2020-06-29 2024-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
CN114388513A (zh) * 2020-10-22 2022-04-22 旺宏电子股份有限公司 闪存

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US10777578B2 (en) 2020-09-15
CN109786390B (zh) 2022-12-20
US20190148406A1 (en) 2019-05-16

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