CN108962906A - 具有用于抵抗变形的扶壁结构的三维集成电路装置 - Google Patents

Abstract

一种集成电路，包括位于叠层区中的叠层及位于所述叠层区之外的区。设置于叠层之外的扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的材料在朝向所述叠层区的方向上的膨胀。

Description

具有用于抵抗变形的扶壁结构的三维集成电路装置

技术领域

本发明涉及可在制造期间经受变形应力的包括三维(3D)存储器装置的高密度集成电路装置。

背景技术

三维集成电路包括材料的叠层，在叠层中设置有多个电路元件平面。举例而言，已开发出用于叠层多级(multiple levels)存储单元以达成较高储存容量的技术。研究者已开发出例如位成本可缩放(Bit Cost Scalable，BiCS)存储器、百万兆单元阵列晶体管(Terabit Cell Array Transistor，TCAT)、及垂直与非(Vertical NAND，V-NAND)等各种结构。对于这些类型的结构以及包括由被绝缘(或无源)层分离开的有源层形成的叠层的其他复杂结构，形成导体或其他电路元件来连接所述叠层深处的层与上部层(upper layers)或连接所述叠层深处的层与图案化金属层通常是有用的，所述图案化金属层是位于所述叠层之上用于周边电路的连接。

然而，这些导体或其他电路元件可能是难以形成的。当所述叠层被刻蚀以在可包括高深宽比(aspect ratio)沟道的中间结构中界定图案时，所述中间结构易于因制造工艺或环境而变形。

图1是对三维(3D)与非非易失性存储器装置的简化说明，所述三维与非非易失性存储器装置中具有由位于基底100上的交替的导电层(例如，111、113、115、117)与绝缘层(例如，110、112、116、118)形成的叠层、以及位于所述叠层中的多个存储器柱(例如，130-137)及多个高深宽比沟道(例如，120、121、122、123)。如图1中所见，所述叠层因例如由环绕结构的热膨胀引起的应力或其他应力而变形。此种变形会增加填充沟道的难度。

图2是对三维(3D)与非非易失性存储器装置的简化说明，在所述三维与非非易失性存储器装置中，沟道中的导体(例如，201、202、203、204)由于因导体的沉积引发的应力而变形。在填充沟道前或填充沟道后形成的变形，将引起柱(pillars)及导电线的位置改变。这些位置改变可能引起与上部层结构的对齐问题，且常常在后端(back-end-of-line，BEOL)路由中导致与实施于叠层之上的图案化导体层的错接(misconnection)及/或错位(misalignment)。

期望能提供一种变形得到减少的三维集成电路结构。其可提高延伸穿过叠层或延伸至所述叠层中的电路元件的质量，并提高后端路由及其他结构的对齐容差(alignmenttolerance)。

发明内容

阐述一种用于制作扶壁结构的工艺及所得结构，所述所得结构可反抗所形成装置的由应力引发的变形。

在一个方案中，本文所述的一种集成电路包括：叠层区及所述叠层区之外的区，位于基底之上；叠层，包括多个层，设置于所述叠层区中；多个电路元件，延伸穿过所述叠层；以及扶壁结构，设置于所述叠层区周围，所述扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的所述区中的材料在朝向所述叠层区的方向上的膨胀。

在另一方案中，本文所述的一种制造集成电路的方法包括：在基底上的叠层区中形成包括多个层的叠层；在所述叠层周围形成扶壁结构；在形成所述扶壁结构后，刻蚀穿过所述叠层中的所述多个层，以在所述叠层中形成多个开口的图案；以及使用导电材料或半导电材料填充所述叠层中的所述开口中的至少某些开口，以在所述叠层中形成电路元件。

在又一方案中，本文所述的一种集成电路包括：由有源层及无源层形成的叠层，设置于基底之上；多个垂直导体，延伸穿过所述由有源层及无源层形成的叠层；以及环绕所述叠层的区，包括位于填充材料中的扶壁结构，其中所述扶壁结构包含杨氏模量(Young’smodulus)大于所述填充材料的材料。

通过附图、详细说明及权利要求可看出本技术的其他方案及优点。

附图说明

图1是对在形成沟道被填充的垂直导体前的变形三维与非非易失性存储器装置的简化说明。

图2是对在形成沟道被填充的垂直导体后的变形三维与非非易失性存储器装置的简化说明。

图3是说明一个实施例中的三维存储器装置的启发式布局(heuristic layout)。

图4说明本文所述的扶壁结构的各种配置。

图5至图9是说明本文所述的一个实施例中的三维与非存储器在各制造阶段期间的结构的剖面图。

图10A至图10D说明具有电路元件的三维叠层的简化剖面图、以及扶壁结构的元件的替代性剖面形状，所述电路元件延伸穿过例如与图9所示存储器阵列类似的存储器阵列中所使用的叠层的层。

图11A及图11B是分别示出不具有与具有扶壁结构的三维存储器的ANSYS仿真结果的曲线图(由ANSYS公司提供的ANSYS计算机仿真工具)。

图12是说明扶壁结构的位移随深度变化的直方图。

图13是包括具有本文所述扶壁结构的三维存储器阵列的集成电路存储装置的方块图。

【附图标记说明】

100、500：基底

110、112、116、118：绝缘层

111、113、115、117、567：导电层

120、121、122、123：高深宽比沟道

130、131、132、133、134、135、136、137：存储器柱

201、202、203、204：导体

301、302、303、304、320、506：区

310：叠层区

330、532、961、1031、1032：扶壁结构

371、571、572：电路元件

510、512、514、516、518：无源绝缘层

511、513、515、517：牺牲层

520、1020：填充材料

521：存储器层

522：薄膜/半导体薄膜

523：绝缘结构

524：插塞

530：顶盖层

540：氧化物膜

541、542、543、544：薄层

551、552、553、554：金属栅极

560：绝缘体/绝缘层

561、562：开口

565：势垒层

901：集成电路

905：数据总线

910：控制逻辑

920：区块

930：总线

940：译码器/SSL/GSL译码器

945：SSL/GSL线

950：译码器/级译码器

955：字线

960：存储器阵列/三维存储器阵列

965：全局位线

970：译码器/行译码器/全局位线行译码器

975：第一数据线

980：电路/感测放大器/程序缓冲器电路

985：第二数据线

990：多级数据缓冲器

991：输入/输出电路

993：数据路径

1032B、1032C、1032D：结构

1050：下表面

1051：顶表面

1060：顶部有源层

1065：中间有源层

1069：底部有源层

1071、1072、1073、1074、1075、1076：垂直导体

D1、D2、d：距离

H_B、H_C：深度

具体实施方式

参照图3至图10来提供本发明的实施例的详细说明。

图3是说明集成电路装置的启发式布局，所述集成电路装置包括位于基底之上的叠层区310及叠层区310之外的区320。叠层包括设置于叠层区310中的多个层。多个电路元件371延伸穿过叠层。位于叠层之上的图案化导体层中的电导体(图中未示出)连接至电路元件371中的一个或多者。叠层区310可包括多个叠层。所述叠层包括有源层(如电路功能中所涉及的导体)及无源层(如首先运作以电性隔离所述叠层中的所述有源层的绝缘体)。

在此实例中，梯阶结构(stair step structure)设置于区301、302、303、304中且可例如沿一或多个叠层的侧边被配置成字线着陆垫(landing pad)。在另一实例中，梯阶结构可设置于其他布局配置中(例如一或多个叠层中间)。梯阶结构的数目及位置可根据装置布局及设计来改变。

扶壁结构330设置于叠层区310周围且包括栅栏形电性无源元件(fence-shaped，electrically passive element)，所述栅栏形电性无源元件在环绕所述叠层区的闭合折线(closed polygonal line)中设置于填充材料中。栅栏形电性无源元件被配置成反抗区320中的材料在朝向叠层区310的方向上的膨胀。在此实例中，栅栏形电性无源元件是一体的元件且具有闭合矩形形状。扶壁结构330在其不具有任何电路功能的意义上而言是电性被动结构。电性被动的扶壁结构330与地电位(ground potential)以及其他电压源隔离。在某些实施例中，扶壁结构可例如不被隔离，但对电路的电性功能没有贡献。在某些实施例中，扶壁结构可延伸穿过叠层中的多个层，或具有与所述多个层一样深的深度。

扶壁结构设置于叠层区与一结构之间的中间区中，所述结构在所述叠层区之外的周边区中形成周边电路。在此实例中，不存在延伸穿过所述中间区的导电线，其中设置于中间区中的扶壁是从所述叠层形成至所述周边电路。叠层中的电路元件与周边电路之间的所有电性连接形成于扶壁结构之上的图案化导体中，或者是形成于所述扶壁结构之下。

在一个实施例中，扶壁结构330可包含杨氏模量(Young’s modulus)大于其中设置有扶壁结构330的填充材料的材料。在另一实施例中，扶壁结构330可包括间隙(gap)。

所述装置包括在叠层区310之外的区320中形成周边电路的结构，所述结构主要由周边电路填充材料(peripheral circuit fill material)构成，且至少位在邻近叠层的上部层的高度(elevation)处。扶壁结构330可包括杨氏模量大于周边电路填充材料的材料。

所述装置可包括三维存储器，所述三维存储器包括叠层，有多个电路元件(例如，沟道被填充的垂直导体)及位于几对所述垂直导体之间的多个存储器柱(图中未示出)穿过所述叠层进行设置。

在形成例如叠层中用于形成电路元件371(垂直导体)的细长沟道的开口之前，扶壁结构330被形成于叠层区310周围。

根据布局或其他设计规则，扶壁结构可具有但不仅限于图4中所示的配置及形状。如图4的(a)、(b)及(c)中所示，栅栏形电性无源元件是一体的闭合多边形元件，其呈现设置于环绕叠层区的线上的各种构形。如图4的(d)及(e)中所示，扶壁结构包括设置于环绕叠层区的折线上的各种构形的多个栅栏形电性无源元件。如图4的(f)、(g)及(h)中所示，扶壁结构包括设置于围绕叠层区的侧边的折线上的各种构形的多个栅栏形电性无源元件。如图4的(i)中所示，扶壁结构包括多个栅栏形电性无源元件，所述多个栅栏形电性无源元件为L形且设置于环绕叠层区的折线的隅角(corners)上。如图4的(j)至(o)中所示，扶壁结构包括排列于环绕叠层区的同心线上的各种构形的多个栅栏形电性无源元件。

图5至图9说明用于制造包括包含扶壁结构的垂直通道三维结构的集成电路的示例性工艺流程中的各阶段。

图5是说明处于制造阶段中的结构的剖面图，所述结构具有包括多个层的叠层，包括在由所述图所示的制造阶段中位于基底500之上的无源绝缘层(例如，510、512、514、516、518)及牺牲层(例如，511、513、515、517)。基底500可包括例如位于通过掺杂工艺(dopingprocess)形成的晶粒上的有界导电板(bounded conductive plate)，在所述掺杂工艺中，n型或p型掺杂材料被添加至半导体层或块状半导体(bulk semiconductor)以形成导电区、或支撑所述叠层的其他底层结构。所述叠层形成于被称作存储器装置的阵列区的叠层区中。在此实例中，无源绝缘层(例如，510、512、514、516、518)包括例如氧化硅等绝缘体，且牺牲层(例如，511、513、515、517)包括例如氮化硅等可相对于所述绝缘体被选择性地刻蚀的材料。在此实例中，实施刻蚀工艺(etch process)以在叠层的周边上的区506中形成梯阶结构，所述梯阶结构配置于被示出为提供字线着陆垫的三维存储器中。填充材料520被沉积成覆盖叠层区中的叠层且沉积于基底300之上的叠层区之外的区中，随后进行平坦化工艺(planarization process)(如化学机械平坦化(chemical mechanical planarization，CMP)技术)。

图6是说明处于后续制造阶段中的结构的剖面图，所述结构具有位于叠层中的多个垂直通道柱。实施孔刻蚀(hole etch)以形成穿过所述叠层的多个开口，随后在所述叠层之上及所述多个开口内沉积存储器层521。存储器层521可为复合的多层膜，所述复合的多层膜包括被配置成阻挡层(blocking layer)的第一层、被配置成电荷捕捉层(chargetrapping layer)的第二层、及被配置成隧穿层(tunneling layer)的第三层。存储器层521在所述多个开口的侧壁上及所述多个开口的底部处具有共形表面。

在一个实例中，存储器层包括第一层、第二层、及第三层。存储器层521的第一层形成于开口的侧壁上且可包含厚度为约50埃至130埃的氧化硅，并且充当阻挡层。其他阻挡介电质可包含为150埃的高介电常数材料(high-k material)(如氧化铝)。

存储器层521的第二层形成于第一层上，且可包含厚度为约40埃至90埃的氮化硅，并且充当电荷捕捉层。可采取其他电荷捕捉材料及结构，包括例如氮氧化硅(Si_xO_yN_z)、富含硅氮化物(silicon-rich nitride)、富含硅氧化物(silicon-rich oxide)、包含嵌入式纳米颗粒的捕捉层等等。

存储器层521的第三层形成于第二层上且可包含厚度为约20埃至60埃的氧化硅，并且充当隧穿层。在另一实例中，可采用例如复合隧穿结构等的其他隧穿材料及结构。

复合隧穿结构可包括小于2纳米厚的氧化硅层、小于3纳米厚的氮化硅层、及小于4纳米厚的氧化硅层。在一个实施例中，复合隧穿结构由超薄氧化硅层O₁(例如，≤15埃)、超薄氮化硅层N₁(例如，≤30埃)、及超薄氧化硅层O₂(例如，≤35埃)组成，使得价带能级(valence band energy level)在相对于与半导体本体的界面偏移15埃或小于15埃处增加约2.6电子伏特(eV)。O₂层通过具有较低价带能级(较高空穴隧穿势垒(hole tunnelingbarrier))及较高导带能级(conduction band energy level)的区而在第二偏移(例如，相对于所述界面约30埃至45埃)处将N₁层自电荷捕捉层分离开。足以引发空穴隧穿的电场会在第二定位后将价带能级提升至有效消除空穴隧穿势垒的水平，是因所述第二定位与界面相距较远。因此，O₂层在提高工程隧穿介电质(engineered tunneling dielectric)在低场(low field)期间阻挡泄漏的能力的同时，不会明显干扰电场辅助的空穴隧穿。

用于形成复合的多层膜的沉积技术可通过低压化学气相沉积(low-pressurechemical vapor deposition，LPCVD)、原子层沉积(atomic layer deposition，ALD)、其他适合的方法、或组合来施行。

接下来，施行刻蚀工艺以移除位于叠层的顶部上及开口的底部处的存储器层521。接着在叠层之上沉积薄膜522，且薄膜522具有在开口的底部处与基底500接触的一部分。薄膜522可包括通过选择材料(例如，硅)及掺杂浓度(例如，未经掺杂或经轻度掺杂)而进行调整的半导体来充当垂直通道结构。

在形成半导体薄膜522后，使用例如氧化硅或其他绝缘材料等旋涂介电质(spin-on dielectric，SOD)实施填补工艺(fill-in process)以填充开口内的薄膜522之间的空间，随后进行用于移除填充材料520的顶部上的旋涂介电质的CMP工艺、及用于移除开口的上部部分中的旋涂介电质的刻蚀工艺。因而于柱内形成绝缘结构523。在一个实例中，绝缘结构523可用旋涂介电质完全填充，且无空隙及缝隙。在另一实例中，在绝缘结构523中可存在缝隙或空隙。

接下来，沉积导电材料(例如，多晶硅)以填充开口的上部部分，随后进行CMP及/或回刻工艺(etch back)以形成插塞524，借此提供用于垂直的存储单元串的垂直通道柱至对应的上覆图案化导体(图中未示出)进行连接的接触区域。视情况施加自对准硅化物工艺(salicide process)以降低电阻，来达成较佳的导电性。在另一实例中，插塞524可包含掺杂多晶硅。

在又一实例中，绝缘结构523可为在薄膜522的沉积期间形成的缝隙或间隙。形成于薄膜522的内表面的顶部上的悬伸部(overhang)可连接于一起以形成被薄膜522包围的缝隙或间隙。因此可由经连接的悬伸部形成插塞524。

在又一实例中，薄膜522完全填充叠层中的开口，且因此，不存在绝缘结构523及插塞524。

图7是说明处于制造工艺的又一阶段的结构的剖面图，所述结构在叠层周围形成扶壁结构532。在此实施例中，在工艺中，在叠层上沉积包含例如氧化硅的顶盖层530，随后形成穿过顶盖层530及填充材料520且围绕所述叠层区的图案化开口。接着施加填补工艺以填充所述图案化开口，进而形成扶壁结构532，扶壁结构532包括设置于围绕所述叠层的线上的栅栏形元件。用于栅栏形结构的材料较佳是具有大于填充材料520的杨氏模量，借此反抗叠层区之外的材料在朝向所述叠层区的方向上的膨胀，所述膨胀易于在叠层结构上诱发变形应力。扶壁结构532可包括由多晶硅、钨、氮化硅、氮氧化硅、其组合、或设置于环绕叠层区的填充材料520中的其他材料形成的栅栏形元件。如图所示，叠层区之外(区506中的梯阶结构之外)的区中的所述结构包括周边电路(图中未示出)的电路元件，且所述结构至少在邻近叠层的上部层的高度处、或出于特定标记的目的而至少在包括叠层中上部部分的层的高度处主要由填充材料(例如，填充材料520及在周边电路的制造使用的其他填充材料)组成。

使用杨氏模量大于周边电路中所使用的填充材料的材料、或使用杨氏模量大于形成有扶壁的区中所使用的填充材料的材料，会得到较所述填充材料刚性更强的扶壁结构，且将抵抗因扶壁结构之外的材料在后续工艺中的热膨胀而造成的叠层的变形。

在某些实施例中，至少在工艺的其中因扶壁结构而使应力偏移的阶段期间，所述扶壁结构可单独地包括间隙或与一或多个栅栏形元件组合，而使得所述装置具有更多用于承受热膨胀的空间。

扶壁结构532可在填充材料520中延伸至处于邻近叠层的底部层的高度的深度，使得扶壁结构532接触基底。在某些实施例中，扶壁结构532可具有处于邻近叠层的中间层的高度的深度且不接触基底500。

图8是说明处于又一制造阶段中的结构的剖面图，其形成包含导电材料的有源层来取代所述叠层中的牺牲层。在所述工艺中，在叠层之上沉积另一氧化物膜540，随后刻蚀穿过叠层中的所述多个层以在所述叠层中形成多个开口(例如，561、562)的图案。在叠层中延伸的开口(亦称作沟道)可大于1微米深(例如，深达8微米)且大于0.1微米宽(例如，宽达0.8微米)。如此一来，开口具有为10以上的深宽比。由于形成开口的结果，所述叠层变得容易因膨胀应力而变形。所述扶壁结构在所述工艺的此阶段处抵抗膨胀应力，进而保护所述多个开口的图案的准确性。

接下来，在此实例中，实施可进一步提高叠层对变形应力的易感度(susceptibility)的栅极替换工艺(gate replacement process)。在此实例中，栅极替换工艺包括(1)使用磷酸(H₃PO₄)移除叠层中的牺牲层(例如，图7所示511、513、515、517)以暴露出无源层(氧化硅)的表面及存储器层的表面，(2)在叠层中的无源绝缘层(例如，510、512、514、516、518)的暴露出表面上以及在存储器层521的暴露出的表面上形成如氧化铝等高介电常数材料的薄层(例如，541、542、543、544)，以及(3)在无源绝缘层之间的空隙中沉积导电材料以形成与无源绝缘层交替的有源层。所述导电材料可包括钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、或其组合。接着施加湿刻蚀(wet etch)以移除位于开口的侧壁上及开口的底部处的导电材料，借此在所述开口的侧壁上形成凹槽(recess)。

在栅极替换工艺后，叠层包括由有源电路元件(例如，金属栅极(例如，551、552、553、554))组成的有源层。存储单元设置于有源层与柱之间的界面区处。在此实施例中，有源层充当环绕柱的字线且构成环绕式栅极(all-around gate)。存储单元具有环绕式栅极配置(gate-all-around configuration)。

接下来，沉积覆盖开口(例如，561、562)的侧壁且填充所述侧壁上的凹槽的绝缘体560。在一个实例中，以低温(25℃)形成绝缘体560，以形成氧化物层。在另一实例中，绝缘体560可包含除氧化硅以外的材料，且是使用例如化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(ALD)、及物理气相沉积(physical vapor deposition，PVD)等其他沉积技术来形成。接着，施加刻蚀工艺以移除位于细长沟道的底部处的绝缘体560。

实施例如温度高达约1000℃的退火工艺(anneal process)以固化绝缘体560。高温容易引起热膨胀并引发变形。在退火工艺前形成的扶壁结构532将会反抗叠层区之外的材料在朝向所述叠层区的方向上的膨胀。

图9是说明处于又一制造阶段的结构的剖面图，在所述结构中使用导电材料或半导电材料填充叠层中的开口中的至少某些开口，以在所述叠层中形成电路元件571、572。在此实例中，电路元件571、572呈垂直导体形式、延伸穿过叠层区中的所述多个层(有源层及无源层)。在所述工艺中，使用化学气相沉积、物理气相沉积、或原子层沉积，在叠层之上沉积势垒层565，以形成为约30埃至1000埃厚的层。接着视情况向所沉积的势垒层565施加退火工艺。接着使用化学气相沉积、物理气相沉积、原子层沉积、电镀(electroplating，EP)或其他沉积技术，沉积导电层567以填充开口。在此实例中，导电层567完全填充开口。接着，施加CMP工艺以移除位于氧化物膜540的顶部上的势垒层565及导电层567。在其他实施例中，在CMP工艺期间，视情况移除氧化物膜540以暴露出扶壁结构532。

在此实例中适用于呈垂直导体形式的电路元件(例如，571、572)的势垒层565的材料，可包括氮化硅(SiN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、其他金属合金、或其组合。

在此实例中适用于呈垂直导体形式的电路元件(例如，571、572)的导电层567的材料，可包括多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属及金属合金、或其组合。

在另一实施例中，在导电层567包含例如多晶硅或可在绝缘体560与导电层567之间提供良好粘合的其他材料的情况下，可省略势垒层565。

经由与电路元件571、572(即，此实例中的垂直导体)对齐的通路，通过层间导体来连接上覆于叠层上的第一组多个图案化导体(图中未示出)并将所述第一组多个图案化导体连接至被配置成公共源极线的参考电压的源极。如此一来，位于叠层之上的电导体可连接至一或多个电路元件。此外，上覆于叠层上的第二组多个图案化导体(图中未示出)将所述多个柱连接至电压供应器，进而将位线电压提供至被配置成位线的柱的对应垂直通道结构。另外，经由被配置成字线的梯阶结构(字线着陆垫)中的接触窗(contacts)，将上覆于叠层上的第三组多个图案化导体(图中未示出)连接至对应有源层。可通过以下方式来形成通路中的图案化导体及层间导体：使掩模对齐叠层中的电路元件中的一或多者；以及使用经对齐掩模，在叠层之上制作电导体，所述电导体连接至所述叠层中的电路元件中的所述一或多者。由于在形成用于电路元件571、572(垂直导体)的开口前使用所述扶壁结构，因此可以较高准确性达成所述对齐，而能够达成更紧密的电路结构。

所述工艺包括在叠层区之外的周边区中形成控制电路系统，所述控制电路系统被配置成将不同偏置电压施加至所述叠层中的有源层及柱，且可被配置成执行可使得一个或多于一个数据的位储存于所选择存储单元中的编程操作(program operation)。

图10A说明沿A-A’截取的图3中的存储器装置的简化剖面图。在说明中，为清楚起见，未示出叠层(底部有源层1069、顶部有源层1060、及中间有源层1065)以及位于所述叠层中的所述多个柱。在阵列中，垂直导体(例如，1071、1072、1073、1074、1075、1076)之间的距离被表示为d且为约0.6微米。在此实例中，扶壁结构1032在顶表面1051处具有约0.15微米的宽度。扶壁结构1031与最左侧垂直导体1071之间的距离D1可等于或大于垂直导体之间的距离d。类似地，扶壁结构1032与最右侧垂直导体1076之间的距离D2可等于或大于垂直导体之间的距离d。距离D1与距离D2可相同或不同。距离D1与距离D2介于0.6微米至几百微米范围内。

在其他实例中，扶壁结构的剖面可为弓形的(例如，图10B中的结构1032B)、梯形的(例如，图10C中的结构1032C)、锥形的(例如，图10D中的结构1032D)、或具有其他形状的轮廓。

扶壁结构的深度(H_B)是出于此说明的目的而由下表面(lower surface)1050相对于叠层中的底部有源层的高度界定。下表面1050所处的高度小于所述实例中的垂直导体的深度(H_C)且下表面1050位于底部有源层以下。扶壁结构可具有深度(H_B)以使下表面1050处于与叠层的高度的十分之一一样低的最小深度且小于填充材料1020的厚度的十分之一。在其他实施例中，扶壁结构的深度(H_B)可大于垂直导体的深度(H_C)。

图11A及图11B是分别示出使用ANSYS软件得到的不具有与具有扶壁结构的三维存储器的ANSYS仿真结果之曲线图。应用于图11A及图11B所示ANSYS模拟的不同材料的参数则显示于下表1。在模拟中，基底(例如，图9所示500)用硅(Si)；牺牲层用等离子增强型氮化硅(plasma-enhanced silicon nitride，PESIN)；填充材料(例如，图9所示520)用TEOS或SiH₄氧化物；叠层中的无源绝缘层(例如，图9所示510、512、514、516、518)用正硅酸乙酯(TEOS)或SiH₄氧化物；侧壁上的绝缘层(例如，图9所示560)用氧化硅；扶壁结构(例如，图9所示532)用多晶硅(Poly)；势垒层(例如，图9所示565)用Ti/TiN；导电层(例如，图9所示567)用钨(W)。在图11A中，在上述栅极替换工艺中移除牺牲层材料后的阶段，所述结构包括穿过所述叠层约3微米深的沟道。所述仿真显示出在其中无扶壁结构的最外侧垂直导体的沟道处，最大位移为562纳米。在图11b中，在上述栅极替换工艺中移除牺牲层材料后的阶段，所述结构包括约3微米深的沟道。所述仿真显示出最外侧垂直导体的沟道的位移减小至193纳米，其中是因为有所述扶壁结构反抗阵列区之外的材料在朝向所述阵列区的方向上的膨胀。在所述仿真中，扶壁结构被多晶硅填充且具有矩形形状。

表1

图12是说明扶壁结构的位移随深度变化的直方图。基于如图11B中所述的ANSYS仿真来收集数据。在仿真中，扶壁结构的最大深度为3.5微米(35千埃)，所述最大深度为填充材料(例如，图10所示1020)的厚度且大于如自底部有源层的下表面至顶部有源层的上表面量测的叠层的高度，且最小深度为0.35微米(3500埃)，其小于叠层的高度的15％。仿真结果显示扶壁结构的较短深度表现出略小的位移。因而扶壁结构可具有较叠层的高度小的深度，且可具有一下表面，其位于所述叠层的底部层上方、邻近所述叠层的中间层的高度处。

在一个实施例中，扶壁结构包含杨氏模量较其中设置有所述扶壁结构的填充材料高的材料，以提高所述结构的刚性及减少变形。

在另一实施例中，扶壁结构单独地包括间隙或与固体材料相组合地包括间隙，以创建用于承受热膨胀的空间来释放应力及减少变形。

图13是包括三维垂直薄通道膜与非阵列(3D vertical thin-channel film NANDarray)的集成电路901的简化芯片方块图。集成电路901包括三维存储器阵列960，三维存储器阵列960包括具有本文所述扶壁结构961的一或多个存储器区块。

SSL/GSL译码器940耦合至排列于存储器阵列960中的多个SSL/GSL线945。级译码器(level decoder)950耦合至多个字线955。全局位线行译码器970耦合至沿存储器阵列960中用于自存储器阵列960读取数据且向存储器阵列960写入数据的列排列的多个全局位线965。在总线930上自控制逻辑910至译码器970、译码器940、及译码器950供应地址。感测放大器及程序缓冲器电路980在此实例中经由第一数据线975耦合至行译码器970。电路980中的程序缓冲器可储存用于多级编程的程序代码、或作为所述程序代码的函数的值来指示所选择位线的编程状态或抑制状态。行译码器970可包括用于因应于程序缓冲器中的数据值来选择性地将编程电压及抑制电压施加至存储器中的位线的电路。

自感测放大器/程序缓冲器电路980感测的数据经由第二数据线985而被供应至多级数据缓冲器990，多级数据缓冲器990转而经由数据路径993耦合至输入/输出电路991。此外，输入数据在此实例中被施加至多级数据缓冲器990以用于支持所述阵列中的独立双栅极胞元(independent double gate cell)的独立侧中的每一者的多级编程操作。

输入/输出电路991将数据驱动至位于集成电路901外部的目的地。输入/输出数据及控制讯号经由数据总线905而在以下之间移动：集成电路901上的输入/输出电路991、控制逻辑910、及输入/输出端口、或位于集成电路901内部或外部的其他数据源(例如，通用处理器或专用应用电路系统)、或者提供由存储器阵列960支持的系统芯片功能性(system-on-a-chip functionality)的模块的组合。

在图13中所示的实例中，控制逻辑910使用偏置排列状态机(bias arrangementstate machine)控制通过区块920中的一或多个电源供应器而产生或提供的供应电压的施加(例如，对偏置电压进行读取、擦除、验证、及编程)。控制逻辑910耦合至多级数据缓冲器990及存储器阵列960。控制逻辑910包括用于控制多级编程操作的逻辑。在支持本文所述环绕式栅极(Gate-All-Around，GAA)与非结构的实施例中，逻辑被配置成执行以下方法：

将参考电压施加至例如经由本文所述垂直导体对基底上的导电层施加偏置电压的公共源极线；

例如使用字线层译码器来选择阵列中的存储单元层；

例如使用位于垂直通道结构的列上的SSL开关及GSL开关来选择阵列中的所选择列中的垂直通道结构；以及

将电荷捕捉部位中的电荷储存于阵列中的垂直通道结构的所选择列上的所选择层中，以表示使用与垂直通道结构的所选择列耦合的全局位线上的位线电路系统(如页面缓冲器(page buffer))的数据。

在某些实施例中，所述逻辑被配置成例如通过控制字线层译码器来选择层。

在某些实施例中，所述逻辑被配置成储存多个电荷位准，以在所述阵列中在垂直通道结构中的所选择列上的所选择层中的电荷捕捉部位中表示多于一个数据位。借此，阵列中的所选择单元会储存多于两个位(在每一单元上包括多于一个位)。

可使用此项技术中所习知的专用逻辑电路系统来实施控制逻辑910。在替代性实施例中，控制逻辑包括可实施于同一集成电路上且执行计算机程序以控制装置的操作的通用处理器。在又一些实施例中，可使用专用逻辑电路系统与通用处理器的组合来实施控制逻辑。

本文所述扶壁结构可实施于其他三维结构及电路中，且实施于其他复杂结构中。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种集成电路，包括：

叠层区及所述叠层区之外的区，位于基底之上；

叠层，包括多个层，设置于所述叠层区中；

多个电路元件，延伸穿过所述叠层；以及

扶壁结构，设置于所述叠层区周围，所述扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层区之外的所述区中的材料在朝向所述叠层区的方向上的膨胀。

2.如权利要求1所述的集成电路，包括位于所述叠层区之外的所述区中的结构，所述结构至少在邻近所述叠层的多个上部层的高度处主要由填充材料构成，其中所述扶壁结构包括杨氏模量大于所述填充材料的材料。

3.如权利要求1所述的集成电路，其中所述扶壁结构与地电位隔离。

4.如权利要求2所述的集成电路，其中所述多个层包括顶部层、底部层、及位于所述顶部层与所述底部层之间的多个中间层，且所述扶壁结构具有一下表面，其位于较所述叠层的所述底部层高的高度处。

5.如权利要求1所述的集成电路，其中所述栅栏形电性无源元件是环绕所述叠层区的一体的闭合多边形。

6.如权利要求1所述的集成电路，其中所述扶壁结构包括：设置于环绕所述叠层区的折线上的多个栅栏形电性无源元件或者排列于围绕所述叠层区的同心线上的多个栅栏形电性无源元件，所述多个栅栏形电性无源元件包括前面提到的所述栅栏形电性无源元件。

7.如权利要求1所述的集成电路，其中所述扶壁结构包括多个栅栏形电性无源元件，所述多个栅栏形电性无源元件为L形且设置于环绕所述叠层区的折线的隅角上，所述多个栅栏形电性无源元件包括前面提到的所述栅栏形电性无源元件。

8.一种制造集成电路的方法，包括：

在基底上的叠层区中形成包括多个层的叠层；

在所述叠层周围形成扶壁结构；

在形成所述扶壁结构后，刻蚀穿过所述叠层中的所述多个层，以在所述叠层中形成多个开口的图案；以及

使用导电材料或半导电材料填充所述叠层中的所述多个开口中的至少某些开口，以在所述叠层中形成多个电路元件。

9.如权利要求8所述的方法，其中：

所述多个层包括位于所述叠层中的牺牲层及无源绝缘层；

所述刻蚀包括在所述形成所述扶壁结构后形成穿过所述叠层的所述多个开口；以及

移除所述叠层中的部分的所述牺牲层，并在所述叠层中的所述无源绝缘层之间的空隙中沉积所述导电材料。

10.如权利要求9所述的方法，还包括：

在所述多个开口中填充所述导电材料，以形成包括延伸穿过所述叠层的垂直导体的所述电路元件。

11.如权利要求8所述的方法，还包括在所述叠层之外的区中形成结构，所述结构至少在邻近所述叠层的多个上部层的高度处主要由填充材料构成，其中所述扶壁结构包括杨氏模量大于所述填充材料的材料。

12.如权利要求8所述的方法，其中所述扶壁结构与地电位隔离。

13.如权利要求8所述的方法，其中所述扶壁结构具有小于所述叠层的高度的深度。

14.如权利要求8所述的方法，其中所述扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成环绕所述叠层区的闭合多边形。

15.如权利要求8所述的方法，其中所述扶壁结构包括设置于环绕所述叠层区的折线上的多个栅栏形电性无源元件或者排列于环绕所述叠层区的同心线上的多个栅栏形电性无源元件。

16.如权利要求8所述的方法，其中所述扶壁结构包括多个栅栏形电性无源元件，所述多个栅栏形电性无源元件为L形且设置于环绕所述叠层区的折线的隅角上。

17.一种集成电路，包括：

由有源层及无源层形成的叠层，设置于基底之上；

多个垂直导体，延伸穿过所述由有源层及无源层形成的叠层；以及

环绕所述叠层的区，包括位于填充材料中的扶壁结构，其中所述扶壁结构包括杨氏模量大于所述填充材料的材料。

18.如权利要求17所述的集成电路，其中所述扶壁结构包括栅栏形电性无源元件，所述栅栏形电性无源元件被配置成反抗所述叠层之外的材料在朝向所述叠层的方向上的膨胀。