CN110277407A - 3d存储器件及其制造方法 - Google Patents

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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；多个沟道柱，贯穿栅叠层结构，并与半导体衬底接触；栅极隔离结构，贯穿栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，导电通道与半导体衬底接触，隔离层将栅极导体层与导电通道彼此隔离，栅线隙在预定区域断开形成缺口，以使位于不同存储区域的栅极导体层在缺口处电相连，其中，栅线隙包括靠近缺口的端部、延伸部以及用于连通端部与延伸部的连接部，连接部靠近端部的通道尺寸小于靠近延伸部的通道尺寸，以限定端部的腔体体积，从而提高了隔离层厚度的均匀性。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
3D存储器件采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道柱提供选择晶体管和存储晶体管的沟道层和栅介质叠层，通过形成在栅线隙(Gate LineSlit,GLS)中的导电通道形成阵列供源极(Array common source,ACS)，并通过形成在栅线隙中的隔离层将导电通道与栅极导体层分隔。3D存储器件采用栅线隙在预定区域断开形成的缺口，使位于不同存储区域的栅极导体层在缺口处电相连，其中，一般采用刻蚀工艺形成附着在栅线隙的侧壁的隔离层。
然而，在现有技术中，由于位于缺口处的栅线隙的腔体尺寸过大，通过刻蚀工艺很难在缺口处的栅线隙形成厚度均匀的隔离层，因此在隔离层较薄的位置，容易造成导电通道与栅极导体层短接，降低了器件的可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过改变栅线隙连接部的通道尺寸，限定了栅线隙靠近缺口的端部的腔体的体积，从而解决了上述问题。
根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；栅极隔离结构，贯穿所述栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，其中，所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。
优选地，在沿所述延伸部至所述端部的方向上，所述连接部的通道尺寸逐渐缩小。
优选地，每个所述存储区域包括阻隔区，所述3D存储器件还包括多个阻隔结构，贯穿所述栅叠层结构，并与所述半导体衬底接触，每个所述阻隔结构位于相应的所述阻隔区，其中，所述预定区域的位置包括相邻的所述阻隔结构之间。
优选地，每个所述存储区域还包括存储阵列区与字线连接区，其中，所述预定区域的位置还包括所述存储阵列区与所述字线连接区相邻处。
优选地，所述隔离层覆盖所述栅线隙的侧壁，其中，位于所述端部、所述延伸部以及所述连接部的所述隔离层的厚度相同。
根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在半导体衬底上形成绝缘叠层结构，包括交替堆叠的牺牲层与层间绝缘层；贯穿所述绝缘叠层结构形成与所述半导体衬底接触的多个沟道柱；贯穿所述绝缘叠层结构形成栅线隙；经所述栅线隙将所述牺牲层替换成栅极导体层以形成栅叠层结构；以及在所述栅线隙中形成贯穿所述栅叠层结构的栅极隔离结构，以划分出多个存储区域，所述栅极隔离结构包括隔离层与导电通道，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，其中，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。
优选地，在沿所述延伸部至所述端部的方向上，所述连接部的通道尺寸逐渐缩小。
优选地，形成所述栅线隙的步骤包括：在所述绝缘叠层结构上涂布光致抗蚀剂；图案化所述光致抗蚀剂形成掩模；以及经由所述掩模去除部分所述绝缘叠层结构形成所述栅线隙，其中，通过控制所述掩模的图案使所述栅线隙形成相应的结构。
优选地，形成所述隔离层的步骤包括：在所述栅线隙中填充绝缘材料；以及去除部分所述绝缘材料形成覆盖所述栅线隙的侧壁的所述隔离层，其中，在所述端部分别沿第一方向与第二方向通入刻蚀气体，并在所述连接部、所述延伸部沿所述第二方向通入刻蚀气体，以去除部分所述绝缘材料，所述第一方向与所述第二方向相互垂直，并且所述第一方向、所述第二方向均与所述半导体衬底平行。
优选地，所述端部的腔体体积限制位于所述端部的所述绝缘材料的刻蚀程度。
优选地，位于所述端部、所述延伸部以及所述连接部的所述隔离层的厚度相同。
优选地，采用原子沉积工艺在所述栅线隙中填充所述绝缘材料。
优选地，每个所述存储区域包括阻隔区，所述制造方法还包括在所述阻隔区形成贯穿所述栅叠层结构的阻隔结构，所述阻隔结构与所述半导体衬底接触，其中，所述预定区域的位置包括相邻的所述阻隔结构之间。
优选地，每个所述存储区域还包括存储阵列区与字线连接区，其中，所述预定区域的位置还包括所述存储阵列区与所述字线连接区相邻处。
根据本发明实施例的3D存储器件及其制造方法，通过在栅线隙中形成贯穿栅叠层结构的栅极隔离结构，以划分出多个存储区域，并通过在预定区域断开栅线隙形成缺口，达到了使位于不同存储区域的栅极导体层在缺口处电相连的目的，与现有技术相比，本发明实施例的3D存储器件的栅线隙包括靠近缺口的端部、延伸部以及用于连通端部与延伸部的连接部，其中，连接部靠近端部的通道尺寸小于靠近延伸部的通道尺寸，以限定端部的腔体体积，从而减小了隔离层的刻蚀量，提高了隔离层厚度的均匀性，解决了因隔离层厚度不均造成导电通道与栅极导体层短接的问题。
根据本发明实施例的3D存储器件及其制造方法，在沿延伸部至端部的方向上，连接部的通道尺寸逐渐缩小，进一步优化了栅线隙的形状，从而进一步提高了隔离层厚度的均匀性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2a示出根据本发明实施例的3D存储器件沿半导体衬底平行方向的截面图。
图2b示出根据图2a中沿A-A线的截面图。
图2c示出根据图2a中沿B-B线的截面图。
图3a至图9b示出根据本发明实施例的3D存储器件制造方法的各个阶段的示意图。
图10a至11示出了根据本发明实施例的3D存储器件的效果分析示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串的选择晶体管Q1和Q2分别包括上下两端的栅极导体层121，存储晶体管M1至M4分别包括中间位置的栅极导体层121。栅极导体层121与存储单元串中的晶体管的堆叠顺序一致，相邻的栅极导体层121之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，中间位置的栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，上下两端的栅极导体层121与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕绕芯部侧壁的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a示出根据本发明实施例的3D存储器件沿半导体衬底平行方向的截面图，图2b示出根据图2a中沿A-A线的截面图，图2c示出根据图2a中沿B-B线的截面图。
如图2a至图2c所示，本实施例中示出的3D存储器件包括：半导体衬底101、多个沟道柱110、栅叠层结构120、栅线隙102、栅极隔离结构、多个阻隔结构150以及多个贯穿阵列接触部160。
栅叠层结构120位于半导体衬底101上，包括交替堆叠的栅极导体层121与层间绝缘层122。其中，栅极导体层121的材料包括但不限于金属钨，层间绝缘层122的材料包括但不限于二氧化硅。
多个沟道柱110贯穿栅叠层结构120，并与半导体衬底101接触，沟道柱110的内部结构如图1b所示，此处不再赘述。
栅极隔离结构贯穿栅叠层结构120以划分出多个存储区域100，栅极隔离结构包括形成于栅线隙102中的导电通道130和隔离层140，导电通道130与半导体衬底101接触，隔离层140覆盖栅线隙102的侧壁，以将栅极导体层121与导电通道130彼此隔离，其中，导电通道130的材料包括但不限于氮化钛和/或钛和/或金属钨，隔离层140的材料包括但不限于氧化硅。
在本实施例中，每个存储区域100包括阻隔区10、存储阵列区20以及字线连接区，存储阵列区20位于阻隔区10两侧并与阻隔区10相邻，字线连接区(未示出)与存储阵列区20相邻。
在相应的阻隔区10，贯穿阵列接触部160贯穿栅叠层结构120与半导体衬底101接触，阻隔结构150围绕贯穿阵列接触部160，并贯穿栅叠层结构120与半导体衬底101接触。
栅线隙102贯穿栅叠层结构120，并在预定区域断开形成缺口，以使位于不同存储区域100的栅极导体层121在缺口处电相连。栅线隙102包括靠近缺口的端部1021、延伸部1023以及用于连通端部1021与延伸部1023的连接部1022，其中，连接部1022靠近端部1021的通道尺寸小于靠近延伸部1023的通道尺寸，以限定端部1021的腔体体积。预定区域的位置包括相邻的阻隔结构150之间和/或存储阵列区20与字线连接区相邻处。
在一些优选的实施例中，在沿延伸部1023至端部1021的方向上，连接部1022的通道尺寸逐渐缩小。
由于连接部1022的形状限定了端部1021的腔体体积，控制了隔离层140的刻蚀量，因此位于端部1021、延伸部1023以及连接部1022的隔离层140的厚度得到优化，甚至可以相同。
图3a至图9b示出根据本发明实施例的3D存储器件制造方法的各个阶段的示意图。下面将结合图3a至图9b对发明存储器结构的制造方法进行详细的说明。
该方法开始于已经在半导体衬底101上形成多个阱区的半导体结构(多个阱区包括高压阱区和源区)，在该实施例中，半导体衬底101例如是单晶硅衬底。
如图3a、图3b所示，在半导体衬底101上形成绝缘叠层结构170、在阻隔区10与存储阵列区20贯穿绝缘叠层结构170形成多个沟道柱110、在阻隔区10贯穿绝缘叠层结构170形成阻隔结构150与贯穿硅接触部160，其中，图3b示出根据图3a中沿C-C线的截面图。
在该步骤中，利用沉积工艺形成交替堆叠的多个层间绝缘层122与多个牺牲层123。相邻的牺牲层123由层间绝缘层122彼此隔开。在该实施例中，层间绝缘层122例如由氧化硅组成，牺牲层123例如由氮化硅组成。
如下文所述，牺牲层123将置换成栅极导体层121，最上层栅极导体层121连接至串选择线，最下层栅极导体层121连接至地选择线，中间栅极导体层121连接至字线。为了形成从栅极导体层121到达地选择线、字线以及串选择线的导电通道，多个牺牲层123例如图案化为台阶状，即，每个牺牲层123的边缘部分相对于上方的牺牲层123暴露以提供电连接区，该区域作为上文中提到的字线连接区。
进一步地，自绝缘叠层结构表面延伸至半导体衬底101中形成栅线隙102，再经由栅线隙102将牺牲层123替换成栅极导体层121从而形成栅叠层结构120，如图4a至7b所示，其中，图4b至图6示出根据图4a中沿D-D线的截面图，图7b示出根据图7a中沿E-E线的截面图。
在该步骤中，在绝缘叠层结构170上涂布光致抗蚀剂，采用光刻工艺图案化光致抗蚀剂形成掩模，经由掩模进行各向异性蚀刻去除部分绝缘叠层结构170形成栅线隙102，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该步骤中，通过控制掩模的图案使栅线隙102形成相应的结构，例如栅线隙102在预定区域断开形成缺口，栅线隙102包括靠近缺口的端部1021、延伸部1023以及用于连通端部与延伸部的连接部1022，连接部1022靠近端部1021的通道尺寸小于靠近延伸部1023的通道尺寸，以限定端部1021的腔体体积。预定区域的位置包括相邻的阻隔结构150之间和/或存储阵列区与字线连接区相邻处。
在一些优选的实施例中，通过控制掩模的图案使得在沿延伸1023部至端部1021的方向上，连接部1022的通道尺寸逐渐缩小。
然后，采用层间绝缘层123作为蚀刻停止层，经由栅线隙102通过蚀刻去除牺牲层123以形成空腔103，如图5所示。
在形成空腔103时，利用栅线隙102作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层123从而形成空腔103。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的层间绝缘层122和牺牲层123分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线隙102。绝缘叠层结构中的牺牲层123的端部暴露于栅线隙102的开口中，因此，牺牲层123接触到蚀刻剂。蚀刻剂由栅线隙102的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层123。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层122去除牺牲层123。
接着，利用栅线隙102作为沉积物通道，采用原子层沉积(ALD)，在栅线隙102和空腔103中填充金属层104，如图6所示。
在该实施例中，金属层104例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
最后，去除部分金属层重新形成栅线隙102，并形成栅极导体121，如图7a至图7b所示。
在本实施例中，多个栅极导体121和层间绝缘层122交替堆叠。相应地，多个沟道柱110贯穿栅叠层结构120，位于不同存储区域的栅极导体层121在缺口(H-cut)处电相连。
进一步地，在栅线隙102中填充绝缘材料105，如图8a至图8b所示，其中，图8b示出根据图8a中沿F-F线的截面图。
在该步骤中，采用原子沉积工艺在栅线隙102中填充栅线隙绝缘材料105，其中，绝缘材料105的材料包括但不限于二氧化硅。
进一步地，去除部分绝缘材料形成覆盖栅线隙102的侧壁的隔离层140，如图9a至图9b所示，其中，图9b示出根据图9a中沿G-G线的截面图。
在该步骤中，在栅线隙的端部1021分别沿X方向(第一方向)与Y方向(第二方向)通入刻蚀气体，并在栅线隙的连接部1022、栅线隙的延伸部1023沿Y方向通入刻蚀气体，以去除部分栅线隙中绝缘材料，形成覆盖栅线隙102侧壁的隔离层140。其中，X方向与Y方向相互垂直，并且X、Y方向均与半导体衬底101平行。
在本实施例中，栅线隙端部1021的腔体体积分别从X、Y方向限制位于栅线隙端部的绝缘材料的刻蚀程度，从而使得位于栅线隙端部1021、栅线隙延伸部1023以及栅线隙连接部1022的栅线隙隔离层140的厚度更加均匀，甚至相同。
进一步地，在栅线隙102中形成导电通道130从而形成如图2a至图2c所示的3D存储器件。
图10a至11示出了根据本发明实施例的3D存储器件的效果分析示意图。其中，图10a示出了现有技术中3D存储器件的结构示意图，图10b示出了图10a中缺口(H-cut)处放大示意图，图11示出了图2a中缺口(H-cut)处放大示意图。
在现有技术中，由于覆盖栅线隙202的隔离层240采用刻蚀工艺形成，其中，位于延伸部2022处的隔离层240仅采用来自Y方向的刻蚀气体刻蚀，隔离层240厚度一致性很好，而位于端部2021处的隔离层240分别采用来自X和Y两个方向的刻蚀气体刻蚀，端部2021的腔体过大，刻蚀量较大，从而造成图10b两处虚框位置的隔离层240的厚度小于其他位置隔离层240的厚度。在隔离层240较薄的位置，容易造成导电通道230与栅极导体层221短接，降低了器件的可靠性。
如图11所示，根据本发明实施例的3D存储器件及其制造方法，连接部1022靠近端部1021的通道尺寸小于靠近延伸部1023的通道尺寸，以限定端部1021的腔体体积，采用刻蚀工艺形成隔离层140时，由于限定了端部1021的腔体体积，使得端部1021的腔体体积变小，通入端部1021中的刻蚀气体变少，分别限制了X和Y两个方向的刻蚀量，与现有技术相比，位于端部1021处的隔离层240会增加，从而提高了隔离层240厚度的均匀性，解决了因隔离层240厚度不均造成导电通道230与栅极导体层121短接的问题。
进一步地，在沿延伸部1023至端部1021的方向上，连接部1022的通道尺寸逐渐缩小，进一步优化了栅线隙102的形状，从而进一步提高了隔离层140厚度的均匀性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (14)

1.一种3D存储器件，其特征在于，包括：
半导体衬底；
栅叠层结构，位于所述半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；
多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；
栅极隔离结构，贯穿所述栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，
其中，所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。
2.根据权利要求1所述的3D存储器件，其特征在于，在沿所述延伸部至所述端部的方向上，所述连接部的通道尺寸逐渐缩小。
3.根据权利要求1所述的3D存储器件，其特征在于，每个所述存储区域包括阻隔区，
所述3D存储器件还包括多个阻隔结构，贯穿所述栅叠层结构，并与所述半导体衬底接触，每个所述阻隔结构位于相应的所述阻隔区，
其中，所述预定区域的位置包括相邻的所述阻隔结构之间。
4.根据权利要求3所述的3D存储器件，其特征在于，每个所述存储区域还包括存储阵列区与字线连接区，
其中，所述预定区域的位置还包括所述存储阵列区与所述字线连接区相邻处。
5.根据权利要求1所述的3D存储器件，其特征在于，所述隔离层覆盖所述栅线隙的侧壁，
其中，位于所述端部、所述延伸部以及所述连接部的所述隔离层的厚度相同。
6.一种3D存储器件的制造方法，其特征在于，包括：
在半导体衬底上形成绝缘叠层结构，包括交替堆叠的牺牲层与层间绝缘层；
贯穿所述绝缘叠层结构形成与所述半导体衬底接触的多个沟道柱；
贯穿所述绝缘叠层结构形成栅线隙；
经所述栅线隙将所述牺牲层替换成栅极导体层以形成栅叠层结构；以及
在所述栅线隙中形成贯穿所述栅叠层结构的栅极隔离结构，以划分出多个存储区域，所述栅极隔离结构包括隔离层与导电通道，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，
其中，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，
所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。
7.根据权利要求6所述的制造方法，其特征在于，在沿所述延伸部至所述端部的方向上，所述连接部的通道尺寸逐渐缩小。
8.根据权利要求6或7所述的制造方法，其特征在于，形成所述栅线隙的步骤包括：
在所述绝缘叠层结构上涂布光致抗蚀剂；
图案化所述光致抗蚀剂形成掩模；以及
经由所述掩模去除部分所述绝缘叠层结构形成所述栅线隙，
其中，通过控制所述掩模的图案使所述栅线隙形成相应的结构。
9.根据权利要求6所述的制造方法，其特征在于，形成所述隔离层的步骤包括：
在所述栅线隙中填充绝缘材料；以及
去除部分所述绝缘材料形成覆盖所述栅线隙的侧壁的所述隔离层，
其中，在所述端部分别沿第一方向与第二方向通入刻蚀气体，并在所述连接部、所述延伸部沿所述第二方向通入刻蚀气体，以去除部分所述绝缘材料，
所述第一方向与所述第二方向相互垂直，并且所述第一方向、所述第二方向均与所述半导体衬底平行。
10.根据权利要求9所述的制造方法，其特征在于，所述端部的腔体体积限制位于所述端部的所述绝缘材料的刻蚀程度。
11.根据权利要求9所述的制造方法，其特征在于，位于所述端部、所述延伸部以及所述连接部的所述隔离层的厚度相同。
12.根据权利要求9所述的制造方法，其特征在于，采用原子沉积工艺在所述栅线隙中填充所述绝缘材料。
13.根据权利要求6所述的制造方法，其特征在于，每个所述存储区域包括阻隔区，
所述制造方法还包括在所述阻隔区形成贯穿所述栅叠层结构的阻隔结构，所述阻隔结构与所述半导体衬底接触，
其中，所述预定区域的位置包括相邻的所述阻隔结构之间。
14.根据权利要求13所述的制造方法，其特征在于，每个所述存储区域还包括存储阵列区与字线连接区，
其中，所述预定区域的位置还包括所述存储阵列区与所述字线连接区相邻处。
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