TWI646666B - 具有用於抵抗變形的扶壁結構的三維積體電路裝置 - Google Patents

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Abstract

一種積體電路，包括位於堆疊區中的堆疊及位於所述堆疊區之外的區。設置於堆疊之外的扶壁結構包括柵欄形電性被動元件，所述柵欄形電性被動元件被配置成反抗所述堆疊區之外的材料在朝向所述堆疊區的方向上的膨脹。

Description

具有用於抵抗變形的扶壁結構的三維積體電路裝置
本技術是有關於可在製造期間經受變形應力的包括三維（3D）記憶體裝置的高密度積體電路裝置。
三維積體電路包括材料的堆疊，在堆疊中設置有多個電路元件平面。舉例而言，已開發出用於堆疊多級（multiple levels）記憶胞以達成較高儲存容量的技術。研究者已開發出例如位元成本可縮放（Bit Cost Scalable，BiCS）記憶體、百萬兆胞元陣列電晶體（Terabit Cell Array Transistor，TCAT）、及垂直反及（Vertical NAND，V-NAND）等各種結構。對於這些類型的結構以及包括由被絕緣（或非主動）層分離開的主動層形成的堆疊的其他複雜結構，形成導體或其他電路元件來連接所述堆疊深處的層與上部層（upper layers）或連接所述堆疊深處的層與圖案化金屬層通常是有用的，所述圖案化金屬層是位於所述堆疊之上用於周邊電路的連接。
然而，這些導體或其他電路元件可能是難以形成的。當所述堆疊被蝕刻以在可包括高深寬比(aspect ratio)溝渠的中間結構中界定圖案時，所述中間結構易於因製造製程或環境而變形。
圖1是對三維（3D）反及非揮發性記憶體裝置的簡化說明，所述三維反及非揮發性記憶體裝置中具有由位於基底100上的交替的導電層（例如，111、113、115、117）與絕緣層（例如，110、112、116、118）形成的堆疊、以及位於所述堆疊中的多個記憶體柱（例如，130-137）及多個高深寬比溝渠（例如，120、121、122、123）。如圖1中所見，所述堆疊因例如由環繞結構的熱膨脹引起的應力或其他應力而變形。此種變形會增加填充溝渠的難度。
圖2是對三維（3D）反及非揮發性記憶體裝置的簡化說明，在所述三維反及非揮發性記憶體裝置中，溝渠中的導體（例如，201、202、203、204）由於因導體的沈積引發的應力而變形。在填充溝渠前或填充溝渠後形成的變形，將引起柱（pillars）及導電線的位置改變。這些位置改變可能引起與上部層結構的對齊問題，且常常在後端（back-end-of-line，BEOL）路由中導致與實施於堆疊之上的圖案化導體層的錯接（misconnection）及/或錯位（misalignment）。
期望能提供一種變形得到減少的三維積體電路結構。其可提高延伸穿過堆疊或延伸至所述堆疊中的電路元件的品質，並提高後端路由及其他結構的對齊容差（alignment tolerance）。
闡述一種用於製作扶壁結構的製程及所得結構，所述所得結構可反抗所形成裝置的由應力引發的變形。 在一個態樣中，本文所述的一種積體電路包括：堆疊區及所述堆疊區之外的區，位於基底之上；堆疊，包括多個層，設置於所述堆疊區中；多個電路元件，延伸穿過所述堆疊；以及扶壁結構，設置於所述堆疊區周圍，所述扶壁結構包括柵欄形電性被動元件，所述柵欄形電性被動元件被配置成反抗所述堆疊區之外的所述區中的材料在朝向所述堆疊區的方向上的膨脹。 在另一態樣中，本文所述的一種製造積體電路的方法包括：在基底上的堆疊區中形成包括多個層的堆疊；在所述堆疊周圍形成扶壁結構；在形成所述扶壁結構後，蝕刻穿過所述堆疊中的所述多個層，以在所述堆疊中形成多個開口的圖案；以及使用導電材料或半導電材料填充所述堆疊中的所述開口中的至少某些開口，以在所述堆疊中形成電路元件。 在又一態樣中，本文所述的一種積體電路包括：由主動層及非主動層形成的堆疊，設置於基底之上；多個垂直導體，延伸穿過所述由主動層及非主動層形成的堆疊；以及環繞所述堆疊的區，包括位於填充材料中的扶壁結構，其中所述扶壁結構包含楊氏模量(Young’s modulus)大於所述填充材料的材料。
藉由附圖、詳細說明及申請專利範圍可看出本技術的其他態樣及優點。
參照圖3至圖10來提供本發明的實施例的詳細說明。
圖3是說明積體電路裝置的啟發式佈局，所述積體電路裝置包括位於基底之上的堆疊區310及堆疊區310之外的區320。堆疊包括設置於堆疊區310中的多個層。多個電路元件371延伸穿過堆疊。位於堆疊之上的圖案化導體層中的電導體（圖中未示出）連接至電路元件371中的一或多者。堆疊區310可包括多個堆疊。所述堆疊包括主動層（如電路功能中所涉及的導體）及非主動層（如首先運作以電性隔離所述堆疊中的所述主動層的絕緣體）。
在此實例中，梯階結構（stair step structure）設置於區301、302、303、304中且可例如沿一或多個堆疊的側邊被配置成字元線著陸墊（landing pad）。在另一實例中，梯階結構可設置於其他佈局配置中（例如一或多個堆疊中間）。梯階結構的數目及位置可根據裝置佈局及設計來改變。
扶壁結構330設置於堆疊區310周圍且包括柵欄形電性被動元件（fence-shaped, electrically passive element），所述柵欄形電性被動元件在環繞所述堆疊區的閉合折線（closed polygonal line）中設置於填充材料中。柵欄形電性被動元件被配置成反抗區320中的材料在朝向堆疊區310的方向上的膨脹。在此實例中，柵欄形電性被動元件是一體的元件且具有閉合矩形形狀。扶壁結構330在其不具有任何電路功能的意義上而言是電性被動結構。電性被動的扶壁結構330與地電位（ground potential）以及其他電壓源隔離。在某些實施例中，扶壁結構可例如不被隔離，但對電路的電性功能沒有貢獻。在某些實施例中，扶壁結構可延伸穿過堆疊中的多個層，或具有與所述多個層一樣深的深度。
扶壁結構設置於堆疊區與一結構之間的中間區中，所述結構在所述堆疊區之外的周邊區中形成周邊電路。在此實例中，不存在延伸穿過所述中間區的導電線，其中設置於中間區中的扶壁是從所述堆疊形成至所述周邊電路。堆疊中的電路元件與周邊電路之間的所有電性連接形成於扶壁結構之上的圖案化導體中，或者是形成於所述扶壁結構之下。
在一個實施例中，扶壁結構330可包含楊氏模量（Young’s modulus）大於其中設置有扶壁結構330的填充材料的材料。在另一實施例中，扶壁結構330可包括間隙（gap）。
所述裝置包括在堆疊區310之外的區320中形成周邊電路的結構，所述結構主要由周邊電路填充材料（peripheral circuit fill material）構成，且至少位在鄰近堆疊的上部層的高度(elevation)處。扶壁結構330可包括楊氏模量大於周邊電路填充材料的材料。
所述裝置可包括三維記憶體，所述三維記憶體包括堆疊，有多個電路元件（例如，溝渠被填充的垂直導體）及位於幾對所述垂直導體之間的多個記憶體柱（圖中未示出）穿過所述堆疊進行設置。
在形成例如堆疊中用於形成電路元件371（垂直導體）的細長溝渠的開口之前，扶壁結構330被形成於堆疊區310周圍。
根據佈局或其他設計規則，扶壁結構可具有但不僅限於圖4中所示的配置及形狀。如圖4的（a）、（b）及（c）中所示，柵欄形電性被動元件是一體的閉合多邊形元件，其呈現設置於環繞堆疊區的線上的各種構形。如圖4的（d）及（e）中所示，扶壁結構包括設置於環繞堆疊區的折線上的各種構形的多個柵欄形電性被動元件。如圖4的（f）、（g）及（h）中所示，扶壁結構包括設置於圍繞堆疊區的側邊的折線上的各種構形的多個柵欄形電性被動元件。如圖4的（i）中所示，扶壁結構包括多個柵欄形電性被動元件，所述多個柵欄形電性被動元件為L形且設置於環繞堆疊區的折線的隅角（corners）上。如圖4的（j）至（o）中所示，扶壁結構包括排列於環繞堆疊區的同心線上的各種構形的多個柵欄形電性被動元件。
圖5至圖9說明用於製造包括包含扶壁結構的垂直通道三維結構的積體電路的示例性製程流程中的各階段。
圖5是說明處於製造階段中的結構的剖面圖，所述結構具有包括多個層的堆疊，包括在由所述圖所示的製造階段中位於基底500之上的非主動絕緣層（例如，510、512、514、516、518）及犧牲層（例如，511、513、515、517）。基底500可包括例如位於藉由摻雜製程（doping process）形成的晶粒上的有界導電板（bounded conductive plate），在所述摻雜製程中，n型或p型摻雜材料被添加至半導體層或塊狀半導體（bulk semiconductor）以形成導電區、或支撐所述堆疊的其他底層結構。所述堆疊形成於被稱作記憶體裝置的陣列區的堆疊區中。在此實例中，非主動絕緣層（例如，510、512、514、516、518）包括例如氧化矽等絕緣體，且犧牲層（例如，511、513、515、517）包括例如氮化矽等可相對於所述絕緣體被選擇性地蝕刻的材料。在此實例中，實施蝕刻製程（etch process）以在堆疊的周邊上的區506中形成梯階結構，所述梯階結構配置於被示出為提供字元線著陸墊的三維記憶體中。填充材料520被沈積成覆蓋堆疊區中的堆疊且沈積於基底300之上的堆疊區之外的區中，隨後進行平坦化製程（planarization process）（如化學機械平坦化（chemical mechanical planarization，CMP）技術）。
圖6是說明處於後續製造階段中的結構的剖面圖，所述結構具有位於堆疊中的多個垂直通道柱。實施孔蝕刻（hole etch）以形成穿過所述堆疊的多個開口，隨後在所述堆疊之上及所述多個開口內沈積記憶體層521。記憶體層521可為複合的多層膜，所述複合的多層膜包括被配置成阻擋層（blocking layer）的第一層、被配置成電荷捕捉層（charge trapping layer）的第二層、及被配置成穿隧層（tunneling layer）的第三層。記憶體層521在所述多個開口的側壁上及所述多個開口的底部處具有共形表面。
在一個實例中，記憶體層包括第一層、第二層、及第三層。記憶體層521的第一層形成於開口的側壁上且可包含厚度為約50埃（Å）至130埃的氧化矽，並且充當阻擋層。其他阻擋介電質可包含為150埃的高介電常數材料（high-k material）（如氧化鋁）。
記憶體層521的第二層形成於第一層上，且可包含厚度為約40埃至90埃的氮化矽，並且充當電荷捕捉層。可採取其他電荷捕捉材料及結構，包括例如氮氧化矽（Si xO yN z）、富含矽氮化物（silicon-rich nitride）、富含矽氧化物（silicon-rich oxide）、包含嵌入式奈米顆粒的捕捉層等等。
記憶體層521的第三層形成於第二層上且可包含厚度為約20埃至60埃的氧化矽，並且充當穿隧層。在另一實例中，可採用例如複合穿隧結構等的其他穿隧材料及結構。
複合穿隧結構可包括小於2奈米厚的氧化矽層、小於3奈米厚的氮化矽層、及小於4奈米厚的氧化矽層。在一個實施例中，複合穿隧結構由超薄氧化矽層O 1（例如，≤15埃）、超薄氮化矽層N 1（例如，≤30埃）、及超薄氧化矽層O 2（例如，≤35埃）組成，使得價帶能階（valence band energy level）在相對於與半導體本體的介面偏移15埃或小於15埃處增加約2.6電子伏特（eV）。O 2層藉由具有較低價帶能階（較高電洞穿隧障壁（hole tunneling barrier））及較高導帶能階（conduction band energy level）的區而在第二偏移（例如，相對於所述介面約30埃至45埃）處將N 1層自電荷捕捉層分離開。足以引發電洞穿隧的電場會在第二定位後將價帶能階提升至有效消除電洞穿隧障壁的水準，乃因所述第二定位與介面相距較遠。因此，O 2層在提高工程穿隧介電質（engineered tunneling dielectric）在低場（low field）期間阻擋洩漏的能力的同時，不會明顯干擾電場輔助的電洞穿隧。
用於形成複合的多層膜的沈積技術可藉由低壓化學氣相沈積（low-pressure chemical vapor deposition，LPCVD）、原子層沈積（atomic layer deposition，ALD）、其他適合的方法、或組合來施行。
接下來，施行蝕刻製程以移除位於堆疊的頂部上及開口的底部處的記憶體層521。接著在堆疊之上沈積薄膜522，且薄膜522具有在開口的底部處與基底500接觸的一部分。薄膜522可包括藉由選擇材料（例如，矽）及摻雜濃度（例如，未經摻雜或經輕度摻雜）而進行調整的半導體來充當垂直通道結構。
在形成半導體薄膜522後，使用例如氧化矽或其他絕緣材料等旋塗介電質（spin-on dielectric，SOD）實施填補製程（fill-in process）以填充開口內的薄膜522之間的空間，隨後進行用於移除填充材料520的頂部上的旋塗介電質的CMP製程、及用於移除開口的上部部分中的旋塗介電質的蝕刻製程。因而於柱內形成絕緣結構523。在一個實例中，絕緣結構523可用旋塗介電質完全填充，且無空隙及縫隙。在另一實例中，在絕緣結構523中可存在縫隙或空隙。
接下來，沈積導電材料（例如，多晶矽）以填充開口的上部部分，隨後進行CMP及/或回蝕製程（etch back）以形成插塞524，藉此提供用於垂直的記憶胞串的垂直通道柱至對應的上覆圖案化導體（圖中未示出）進行連接的接觸區域。視情況施加自對準矽化物製程（salicide process）以降低電阻，來達成較佳的導電性。在另一實例中，插塞524可包含摻雜多晶矽。
在又一實例中，絕緣結構523可為在薄膜522的沈積期間形成的縫隙或間隙。形成於薄膜522的內表面的頂部上的懸伸部（overhang）可連接於一起以形成被薄膜522包圍的縫隙或間隙。因此可由經連接的懸伸部形成插塞524。
在又一實例中，薄膜522完全填充堆疊中的開口，且因此，不存在絕緣結構523及插塞524。
圖7是說明處於製造製程的又一階段的結構的剖面圖，所述結構在堆疊周圍形成扶壁結構532。在此實施例中，在製程中，在堆疊上沈積包含例如氧化矽的頂蓋層530，隨後形成穿過頂蓋層530及填充材料520且圍繞所述堆疊區的圖案化開口。接著施加填補製程以填充所述圖案化開口，進而形成扶壁結構532，扶壁結構532包括設置於圍繞所述堆疊的線上的柵欄形元件。用於柵欄形結構的材料較佳是具有大於填充材料520的楊氏模量，藉此反抗堆疊區之外的材料在朝向所述堆疊區的方向上的膨脹，所述膨脹易於在堆疊結構上誘發變形應力。扶壁結構532可包括由多晶矽、鎢、氮化矽、氮氧化矽、其組合、或設置於環繞堆疊區的填充材料520中的其他材料形成的柵欄形元件。如圖所示，堆疊區之外（區506中的梯階結構之外）的區中的所述結構包括周邊電路（圖中未示出）的電路元件，且所述結構至少在鄰近堆疊的上部層的高度處、或出於特定標記的目的而至少在包括堆疊中上部部分的層的高度處主要由填充材料（例如，填充材料520及在周邊電路的製造使用的其他填充材料）組成。
使用楊氏模量大於周邊電路中所使用的填充材料的材料、或使用楊氏模量大於形成有扶壁的區中所使用的填充材料的材料，會得到較所述填充材料剛性更強的扶壁結構，且將抵抗因扶壁結構之外的材料在後續製程中的熱膨脹而造成的堆疊的變形。
在某些實施例中，至少在製程的其中因扶壁結構而使應力偏移的階段期間，所述扶壁結構可單獨地包括間隙或與一或多個柵欄形元件組合，而使得所述裝置具有更多用於承受熱膨脹的空間。
扶壁結構532可在填充材料520中延伸至處於鄰近堆疊的底部層的高度的深度，使得扶壁結構532接觸基底。在某些實施例中，扶壁結構532可具有處於鄰近堆疊的中間層的高度的深度且不接觸基底500。
圖8是說明處於又一製造階段中的結構的剖面圖，其形成包含導電材料的主動層來取代所述堆疊中的犧牲層。在所述製程中，在堆疊之上沈積另一氧化物膜540，隨後蝕刻穿過堆疊中的所述多個層以在所述堆疊中形成多個開口（例如，561、562）的圖案。在堆疊中延伸的開口（亦稱作溝渠）可大於1微米深（例如，深達8微米）且大於0.1微米寬（例如，寬達0.8微米）。如此一來，開口具有為10以上的深寬比。由於形成開口的結果，所述堆疊變得容易因膨脹應力而變形。所述扶壁結構在所述製程的此階段處抵抗膨脹應力，進而保護所述多個開口的圖案的準確性。
接下來，在此實例中，實施可進一步提高堆疊對變形應力的易感度（susceptibility）的閘極替換製程（gate replacement process）。在此實例中，閘極替換製程包括（1）使用磷酸（H 3PO 4）移除堆疊中的犧牲層（例如，圖7所示511、513、515、517）以暴露出非主動層（氧化矽）的表面及記憶體層的表面，（2）在堆疊中的非主動絕緣層（例如，510、512、514、516、518）的暴露出表面上以及在記憶體層521的暴露出的表面上形成如氧化鋁等高介電常數材料的薄層（例如，541、542、543、544），以及（3）在非主動絕緣層之間的空隙中沈積導電材料以形成與非主動絕緣層交替的主動層。所述導電材料可包括鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、或其組合。接著施加濕蝕刻（wet etch）以移除位於開口的側壁上及開口的底部處的導電材料，藉此在所述開口的側壁上形成凹槽（recess）。
在閘極替換製程後，堆疊包括由主動電路元件（例如，金屬閘極（例如，551、552、553、554））組成的主動層。記憶胞設置於主動層與柱之間的介面區處。在此實施例中，主動層充當環繞柱的字元線且構成環繞式閘極（all-around gate）。記憶胞具有環繞式閘極配置（gate-all-around configuration）。
接下來，沈積覆蓋開口（例如，561、562）的側壁且填充所述側壁上的凹槽的絕緣體560。在一個實例中，以低溫（25℃）形成絕緣體560，以形成氧化物層。在另一實例中，絕緣體560可包含除氧化矽以外的材料，且是使用例如化學氣相沈積（chemical vapor deposition，CVD）、原子層沈積（ALD）、及物理氣相沈積（physical vapor deposition，PVD）等其他沈積技術來形成。接著，施加蝕刻製程以移除位於細長溝渠的底部處的絕緣體560。
實施例如溫度高達約1000℃的退火製程（anneal process）以固化絕緣體560。高溫容易引起熱膨脹並引發變形。在退火製程前形成的扶壁結構532將會反抗堆疊區之外的材料在朝向所述堆疊區的方向上的膨脹。
圖9是說明處於又一製造階段的結構的剖面圖，在所述結構中使用導電材料或半導電材料填充堆疊中的開口中的至少某些開口，以在所述堆疊中形成電路元件571、572。在此實例中，電路元件571、572呈垂直導體形式、延伸穿過堆疊區中的所述多個層（主動層及非主動層）。在所述製程中，使用化學氣相沈積、物理氣相沈積、或原子層沈積，在堆疊之上沈積阻障層565，以形成為約30埃至1000埃厚的層。接著視情況向所沈積的阻障層565施加退火製程。接著使用化學氣相沈積、物理氣相沈積、原子層沈積、電鍍（electroplating，EP）或其他沈積技術，沈積導電層567以填充開口。在此實例中，導電層567完全填充開口。接著，施加CMP製程以移除位於氧化物膜540的頂部上的阻障層565及導電層567。在其他實施例中，在CMP製程期間，視情況移除氧化物膜540以暴露出扶壁結構532。
在此實例中適用於呈垂直導體形式的電路元件（例如，571、572）的阻障層565的材料，可包括氮化矽（SiN）、鈦（Ti）、氮化鈦（TiN）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、其他金屬合金、或其組合。
在此實例中適用於呈垂直導體形式的電路元件（例如，571、572）的導電層567的材料，可包括多晶矽、非晶矽、鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鉭（Ta）、氮化鉭（TaN）、鋁（Al）、銅（Cu）、鈷（Co）、其他金屬及金屬合金、或其組合。
在另一實施例中，在導電層567包含例如多晶矽或可在絕緣體560與導電層567之間提供良好黏合的其他材料的情況下，可省略阻障層565。
經由與電路元件571、572（即，此實例中的垂直導體）對齊的通路，藉由層間導體來連接上覆於堆疊上的第一組多個圖案化導體（圖中未示出）並將所述第一組多個圖案化導體連接至被配置成共用源極線的參考電壓的源極。如此一來，位於堆疊之上的電導體可連接至一或多個電路元件。此外，上覆於堆疊上的第二組多個圖案化導體（圖中未示出）將所述多個柱連接至電壓供應器，進而將位元線電壓提供至被配置成位元線的柱的對應垂直通道結構。另外，經由被配置成字元線的梯階結構（字元線著陸墊）中的接觸窗（contacts），將上覆於堆疊上的第三組多個圖案化導體（圖中未示出）連接至對應主動層。可藉由以下方式來形成通路中的圖案化導體及層間導體：使罩幕對齊堆疊中的電路元件中的一或多者；以及使用經對齊罩幕，在堆疊之上製作電導體，所述電導體連接至所述堆疊中的電路元件中的所述一或多者。由於在形成用於電路元件571、572（垂直導體）的開口前使用所述扶壁結構，因此可以較高準確性達成所述對齊，而能夠達成更緊密的電路結構。
所述製程包括在堆疊區之外的周邊區中形成控制電路系統，所述控制電路系統被配置成將不同偏置電壓施加至所述堆疊中的主動層及柱，且可被配置成執行可使得一個或多於一個資料的位元儲存於所選擇記憶胞中的程式化操作（program operation）。
圖10A說明沿A-A’截取的圖3中的記憶體裝置的簡化剖面圖。在說明中，為清楚起見，未示出堆疊（底部主動層1069、頂部主動層1060、及中間主動層1065）以及位於所述堆疊中的所述多個柱。在陣列中，垂直導體（例如，1071、1072、1073、1074、1075、1076）之間的距離被表示為d且為約0.6微米。在此實例中，扶壁結構1032在頂表面1051處具有約0.15微米的寬度。扶壁結構1031與最左側垂直導體1071之間的距離D1可等於或大於垂直導體之間的距離d。類似地，扶壁結構1032與最右側垂直導體1076之間的距離D2可等於或大於垂直導體之間的距離d。距離D1與距離D2可相同或不同。距離D1與距離D2介於0.6微米至幾百微米範圍內。
在其他實例中，扶壁結構的剖面可為弓形的（例如，圖10B中的結構1032B）、梯形的（例如，圖10C中的結構1032C）、錐形的（例如，圖10D中的結構1032D）、或具有其他形狀的輪廓。
扶壁結構的深度（H B）是出於此說明的目的而由下表面(lower surface) 1050相對於堆疊中的底部主動層的高度界定。下表面1050所處的高度小於所述實例中的垂直導體的深度（H C）且下表面1050位於底部主動層以下。扶壁結構可具有深度（H B）以使下表面1050處於與堆疊的高度的十分之一一樣低的最小深度且小於填充材料1020的厚度的十分之一。在其他實施例中，扶壁結構的深度（H B）可大於垂直導體的深度（H C）。
圖11A及圖11B是分別示出使用ANSYS軟體得到的不具有與具有扶壁結構的三維記憶體的ANSYS模擬結果之曲線圖。應用於圖11A及圖11B所示ANSYS模擬的不同材料的參數則顯示於下表一。在模擬中，基底（例如，圖9所示500）用矽（Si）；犧牲層用電漿增強型氮化矽（plasma-enhanced silicon nitride，PESIN）；填充材料（例如，圖9所示520）用TEOS或SiH 4氧化物；堆疊中的非主動絕緣層（例如，圖9所示510、512、514、516、518）用正矽酸乙酯（TEOS）或SiH 4氧化物；側壁上的絕緣層（例如，圖9所示560）用氧化矽；扶壁結構（例如，圖9所示532）用多晶矽（Poly）；阻障層（例如，圖9所示565）用Ti/TiN；導電層（例如，圖9所示567）用鎢（W）。在圖11A中，在上述閘極替換製程中移除犧牲層材料後的階段，所述結構包括穿過所述堆疊約3微米深的溝渠。所述模擬顯示出在其中無扶壁結構的最外側垂直導體的溝渠處，最大位移為562奈米。在圖11B中，在上述閘極替換製程中移除犧牲層材料後的階段，所述結構包括約3微米深的溝渠。所述模擬顯示出最外側垂直導體的溝渠的位移減小至193奈米，其中是因為有所述扶壁結構反抗陣列區之外的材料在朝向所述陣列區的方向上的膨脹。在所述模擬中，扶壁結構被多晶矽填充且具有矩形形狀。
表一 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 材料 </td><td> 楊氏模量 (GPa) </td><td> 泊松比 </td><td> 熱膨脹係數 </td><td> 導熱率 (W/mk) </td></tr><tr><td> Si </td><td> 130 </td><td> 0.28 </td><td> 2.6×10<sup>-6</sup>/C </td><td> 61.9 </td></tr><tr><td> PESiN </td><td> 217.8 </td><td> 0.27 </td><td> 3.2×10<sup>-6</sup>/C </td><td> 0.8 </td></tr><tr><td> TEOS Ox </td><td> 98.4 </td><td> 0.16 </td><td> 0.51×10<sup>-6</sup>/C </td><td> 1.75 </td></tr><tr><td> SiH<sub>4</sub>Ox </td><td> 83 </td><td> 0.167 </td><td> 0.5×10<sup>-6</sup>/C </td><td> 1.4 </td></tr><tr><td> Poly </td><td> 150 </td><td> 0.22 </td><td> 21.6×10<sup>-6</sup>/C </td><td> 23 </td></tr><tr><td> W </td><td> 411 </td><td> 0.28 </td><td> 4.5×10<sup>-6</sup>/C </td><td> 110 </td></tr><tr><td> Ti </td><td> 140 </td><td> 0.25 </td><td> 8.9×10<sup>-6</sup>/C </td><td> 22 </td></tr><tr><td> TiN </td><td> 270 </td><td> 0.25 </td><td> 9.4×10<sup>-6</sup>/C </td><td> 30 </td></tr></TBODY></TABLE>
圖12是說明扶壁結構的位移隨深度變化的長條圖。基於如圖11B中所述的ANSYS模擬來收集資料。在模擬中，扶壁結構的最大深度為3.5微米（35千埃（KÅ）），所述最大深度為填充材料（例如，圖10所示1020）的厚度且大於如自底部主動層的下表面至頂部主動層的上表面量測的堆疊的高度，且最小深度為0.35微米（3500埃），其小於堆疊的高度的15%。模擬結果顯示扶壁結構的較短深度表現出略小的位移。因而扶壁結構可具有較堆疊的高度小的深度，且可具有一下表面，其位於所述堆疊的底部層上方、鄰近所述堆疊的中間層的高度處。
在一個實施例中，扶壁結構包含楊氏模量較其中設置有所述扶壁結構的填充材料高的材料，以提高所述結構的剛性及減少變形。
在另一實施例中，扶壁結構單獨地包括間隙或與固體材料相組合地包括間隙，以創建用於承受熱膨脹的空間來釋放應力及減少變形。
圖13是包括三維垂直薄通道膜反及陣列（3D vertical thin-channel film NAND array）的積體電路901的簡化晶片方塊圖。積體電路901包括三維記憶體陣列960，三維記憶體陣列960包括具有本文所述扶壁結構961的一或多個記憶體區塊。
SSL/GSL解碼器940耦合至排列於記憶體陣列960中的多個SSL/GSL線945。級解碼器（level decoder）950耦合至多個字元線955。全域位元線行解碼器970耦合至沿記憶體陣列960中用於自記憶體陣列960讀取資料且向記憶體陣列960寫入資料的列排列的多個全域位元線965。在匯流排930上自控制邏輯910至解碼器970、解碼器940、及解碼器950供應位址。感測放大器及程式緩衝器電路980在此實例中經由第一資料線975耦合至行解碼器970。電路980中的程式緩衝器可儲存用於多級程式化的程式碼、或作為所述程式碼的函數的值來指示所選擇位元線的程式化狀態或抑制狀態。行解碼器970可包括用於因應於程式緩衝器中的資料值來選擇性地將程式化電壓及抑制電壓施加至記憶體中的位元線的電路。
自感測放大器/程式緩衝器電路980感測的資料經由第二資料線985而被供應至多級資料緩衝器990，多級資料緩衝器990轉而經由資料路徑993耦合至輸入/輸出電路991。此外，輸入資料在此實例中被施加至多級資料緩衝器990以用於支援所述陣列中的獨立雙閘極胞元（independent double gate cell）的獨立側中的每一者的多級程式化操作。
輸入/輸出電路991將資料驅動至位於積體電路901外部的目的地。輸入/輸出資料及控制訊號經由資料匯流排905而在以下之間移動：積體電路901上的輸入/輸出電路991、控制邏輯910、及輸入/輸出埠、或位於積體電路901內部或外部的其他資料源（例如，通用處理器或專用應用電路系統）、或者提供由記憶體陣列960支援的系統晶片功能性（system-on-a-chip functionality）的模組的組合。
在圖13中所示的實例中，控制邏輯910使用偏置排列狀態機（bias arrangement state machine）控制藉由區塊920中的一或多個電源供應器而產生或提供的供應電壓的施加（例如，對偏置電壓進行讀取、抹除、驗證、及程式化）。控制邏輯910耦合至多級資料緩衝器990及記憶體陣列960。控制邏輯910包括用於控制多級程式化操作的邏輯。在支援本文所述環繞式閘極（Gate-All-Around，GAA）反及結構的實施例中，邏輯被配置成執行以下方法： 將參考電壓施加至例如經由本文所述垂直導體對基底上的導電層施加偏置電壓的共用源極線； 例如使用字元線層解碼器來選擇陣列中的記憶胞層； 例如使用位於垂直通道結構的列上的SSL開關及GSL開關來選擇陣列中的所選擇列中的垂直通道結構；以及 將電荷捕捉部位中的電荷儲存於陣列中的垂直通道結構的所選擇列上的所選擇層中，以表示使用與垂直通道結構的所選擇列耦合的全域位元線上的位元線電路系統（如頁面緩衝器（page buffer））的資料。
在某些實施例中，所述邏輯被配置成例如藉由控制字元線層解碼器來選擇層。
在某些實施例中，所述邏輯被配置成儲存多個電荷位準，以在所述陣列中在垂直通道結構中的所選擇列上的所選擇層中的電荷捕捉部位中表示多於一個資料位元。藉此，陣列中的所選擇單元會儲存多於兩個位元（在每一單元上包括多於一個位元）。
可使用此項技術中所習知的專用邏輯電路系統來實施控制邏輯910。在替代性實施例中，控制邏輯包括可實施於同一積體電路上且執行電腦程式以控制裝置的操作的通用處理器。在又一些實施例中，可使用專用邏輯電路系統與通用處理器的組合來實施控制邏輯。
本文所述扶壁結構可實施於其他三維結構及電路中，且實施於其他複雜結構中。
儘管是通過參照以上所詳述的較佳實施例及實例來揭露本發明，然而應理解，這些實例旨在為說明性的而非具有限制意義。應預期，對於熟習此項技術者而言將顯而易見的是存在將落於本發明的精神及以下申請專利範圍的範圍內的潤飾及組合。
100、500：基底 110、112、116、118：絕緣層 111、113、115、117、567：導電層 120、121、122、123：高深寬比溝渠 130、131、132、133、134、135、136、137：記憶體柱 201、202、203、204：導體 301、302、303、304、320、506：區 310：堆疊區 330、532、961、1031、1032：扶壁結構 371、571、572：電路元件 510、512、514、516、518：非主動絕緣層 511、513、515、517：犧牲層 520、1020：填充材料 521：記憶體層 522：薄膜/半導體薄膜 523：絕緣結構 524：插塞 530：頂蓋層 540：氧化物膜 541、542、543、544：薄層 551、552、553、554：金屬閘極 560：絕緣體/絕緣層 561、562：開口 565：阻障層 901：積體電路 905：資料匯流排 910：控制邏輯 920：區塊 930：匯流排 940：解碼器/SSL/GSL解碼器 945：SSL/GSL線 950：解碼器/級解碼器 955：字元線 960：記憶體陣列/三維記憶體陣列 965：全域位元線 970：解碼器/行解碼器/全域位元線行解碼器 975：第一資料線 980：電路/感測放大器/程式緩衝器電路 985：第二資料線 990：多級資料緩衝器 991：輸入/輸出電路 993：資料路徑 1032B、1032C、1032D：結構 1050：下表面 1051：頂表面 1060：頂部主動層 1065：中間主動層 1069：底部主動層 1071、1072、1073、1074、1075、1076：垂直導體 D1、D2、d：距離 H B、H C：深度
圖1是對在形成溝渠被填充的垂直導體前的變形三維反及非揮發性記憶體裝置的簡化說明。 圖2是對在形成溝渠被填充的垂直導體後的變形三維反及非揮發性記憶體裝置的簡化說明。 圖3是說明一個實施例中的三維記憶體裝置的啟發式佈局（heuristic layout）。 圖4說明本文所述的扶壁結構的各種配置。 圖5至圖9是說明本文所述的一個實施例中的三維反及記憶體在各製造階段期間的結構的剖面圖。 圖10A至圖10D說明具有電路元件的三維堆疊的簡化剖面圖、以及扶壁結構的元件的替代性剖面形狀，所述電路元件延伸穿過例如與圖9所示記憶體陣列類似的記憶體陣列中所使用的堆疊的層。 圖11A及圖11B是分別示出不具有與具有扶壁結構的三維記憶體的ANSYS模擬結果的曲線圖（由ANSYS公司提供的ANSYS電腦模擬工具）。 圖12是說明扶壁結構的位移隨深度變化的長條圖。 圖13是包括具有本文所述扶壁結構的三維記憶體陣列的積體電路記憶裝置的方塊圖。

Claims (15)

  1. 一種積體電路，包括：堆疊區及所述堆疊區之外的區，位於基底之上；堆疊，包括多個層，設置於所述堆疊區中；多個電路元件，延伸穿過所述堆疊；以及扶壁結構，設置於所述堆疊區周圍，所述扶壁結構包括柵欄形電性被動元件，所述柵欄形電性被動元件被配置成反抗所述堆疊區之外的所述區中的材料在朝向所述堆疊區的方向上的膨脹。
  2. 如申請專利範圍第1項所述的積體電路，包括位於所述堆疊區之外的所述區中的結構，所述結構至少在鄰近所述堆疊的多個上部層的高度處主要由填充材料構成，其中所述扶壁結構包括楊氏模量大於所述填充材料的材料。
  3. 如申請專利範圍第1項所述的積體電路，其中所述扶壁結構與地電位隔離。
  4. 如申請專利範圍第2項所述的積體電路，其中所述多個層包括頂部層、底部層、及位於所述頂部層與所述底部層之間的多個中間層，且所述扶壁結構具有一下表面，其位於較所述堆疊的所述底部層高的高度處。
  5. 如申請專利範圍第1項所述的積體電路，其中所述柵欄形電性被動元件是環繞所述堆疊區的一體的閉合多邊形。
  6. 如申請專利範圍第1項所述的積體電路，其中所述扶壁結構包括：設置於環繞所述堆疊區的折線上的多個柵欄形電性被 動元件或者排列於圍繞所述堆疊區的同心線上的多個柵欄形電性被動元件，所述多個柵欄形電性被動元件包括前面提到的所述柵欄形電性被動元件。
  7. 如申請專利範圍第1項所述的積體電路，其中所述扶壁結構包括多個柵欄形電性被動元件，所述多個柵欄形電性被動元件為L形且設置於環繞所述堆疊區的折線的隅角上，所述多個柵欄形電性被動元件包括前面提到的所述柵欄形電性被動元件。
  8. 一種製造積體電路的方法，包括：在基底上的堆疊區中形成包括多個層的堆疊；在所述堆疊周圍形成扶壁結構；在形成所述扶壁結構後，蝕刻穿過所述堆疊中的所述多個層，以在所述堆疊中形成多個開口的圖案；以及使用導電材料或半導電材料填充所述堆疊中的所述多個開口中的至少某些開口，以在所述堆疊中形成多個電路元件，其中所述扶壁結構是選自以下結構中的至少一種：所述扶壁結構包括柵欄形電性被動元件，所述柵欄形電性被動元件被配置成環繞所述堆疊區的閉合多邊形；所述扶壁結構包括設置於環繞所述堆疊區的折線上的多個柵欄形電性被動元件或者排列於環繞所述堆疊區的同心線上的多個柵欄形電性被動元件；以及所述扶壁結構包括多個柵欄形電性被動元件，所述多個柵欄形電性被動元件為L形且設置於環繞所述堆疊區的折線的隅 角上。
  9. 如申請專利範圍第8項所述的方法，其中：所述多個層包括位於所述堆疊中的犧牲層及非主動絕緣層；所述蝕刻包括在所述形成所述扶壁結構後形成穿過所述堆疊的所述多個開口；以及移除所述堆疊中的部分的所述犧牲層，並在所述堆疊中的所述非主動絕緣層之間的空隙中沈積所述導電材料。
  10. 如申請專利範圍第9項所述的方法，更包括：在所述多個開口中填充所述導電材料，以形成包括延伸穿過所述堆疊的垂直導體的所述電路元件。
  11. 如申請專利範圍第8項所述的方法，更包括在所述堆疊之外的區中形成結構，所述結構至少在鄰近所述堆疊的多個上部層的高度處主要由填充材料構成，其中所述扶壁結構包括楊氏模量大於所述填充材料的材料。
  12. 如申請專利範圍第8項所述的方法，其中所述扶壁結構與地電位隔離。
  13. 如申請專利範圍第8項所述的方法，其中所述扶壁結構具有小於所述堆疊的高度的深度。
  14. 一種積體電路，包括：由主動層及非主動層形成的堆疊，設置於基底之上；多個垂直導體，延伸穿過所述由主動層及非主動層形成的堆疊；以及 環繞所述堆疊的區，包括位於填充材料中的扶壁結構，其中所述扶壁結構包括楊氏模量大於所述填充材料的材料。
  15. 如申請專利範圍第14項所述的積體電路，其中所述扶壁結構包括柵欄形電性被動元件，所述柵欄形電性被動元件被配置成反抗所述堆疊之外的材料在朝向所述堆疊的方向上的膨脹。
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