TW201733084A - 於記憶體裝置中的雙層介電質 - Google Patents

於記憶體裝置中的雙層介電質 Download PDF

Info

Publication number
TW201733084A
TW201733084A TW105138240A TW105138240A TW201733084A TW 201733084 A TW201733084 A TW 201733084A TW 105138240 A TW105138240 A TW 105138240A TW 105138240 A TW105138240 A TW 105138240A TW 201733084 A TW201733084 A TW 201733084A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric
word lines
dielectric layer
memory
Prior art date
Application number
TW105138240A
Other languages
English (en)
Other versions
TWI736560B (zh
Inventor
麥可 Ｊ 伯恩哈特
祐東 金
登齊爾 Ｓ 佛斯特
厄爾 Ｔ 艾倫三世
凱文 Ｌ 貝克
科亞 葉斯特班特斯基
羅納德 Ａ 威莫
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201733084A publication Critical patent/TW201733084A/zh
Application granted granted Critical
Publication of TWI736560B publication Critical patent/TWI736560B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16113—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/16155—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H01L2224/16157—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭示內容之實施例說明用於一記憶體裝置之技術及配置而該記憶體裝置包含一記憶體陣列具有多數字線設置在一晶粒之一記憶體區中。充填區可設置在該等多數字線之個別相鄰字線對之間。該等充填區可包含一第一介電質層及一第二介電質層設置在該第一介電質層上。該第一介電質層可包含有機(例如，碳型)旋塗式介電質材料(CSOD)。該第二介電質層可包含一不同於該第一介電質層之介電質材料，諸如，舉例而言，無機介電質材料。可說明及/或請求其他實施例。

Description

於記憶體裝置中的雙層介電質
發明領域 本揭示內容之實施例一般係有關於積體電路(IC)領域，以及更特別地，係有關於供一非依電性記憶體裝置用的製造技術。
發明背景 一典型快閃記憶體裝置可包含一記憶體陣列而該記憶體陣列包含大量呈列與行型式之非依電性記憶體單元。近年來，垂直式記憶體，諸如三維(3D)記憶體，已經以各種型式，諸如NAND、交叉點式、或類似型式開發。一3D快閃記憶體陣列可包含相互堆疊之多數記憶體單元。每一組記憶體單元均可共用習知字線(WLs)及位元線(BLs)之存取線。
在一記憶體裝置製造中，包含存取線(例如，字線)之一記憶體陣列可在一晶粒之一記憶體區中加以蝕刻，以及具有電路之連接性可經由一晶粒之一相鄰週邊區來提供。該記憶體陣列製造可包含若干作業，包括以一介電質充填材料充填一晶粒中所蝕刻之字線(或位元線)間之間隙，以便提供所期望之結構整體性。
本揭示內容一般係有關於一種設備，其包含：具有複數條字線之一記憶體陣列；以及介於該複數條字線之相鄰字線的各別對之間的充填區，其中該等充填區之一或多者包括被設置於該第一介電質材料上的一第一介電質材料及一第二介電質材料，其中該第一介電質材料係一有機旋塗式介電質材料(CSOD)，以及其中該第二介電質材料係不同於該第一介電質材料。
詳細說明 本揭示內容之實施例說明用於一記憶體裝置之技術及配置，該記憶體裝置包含一記憶體陣列而該記憶體陣列具有設置於一晶粒之一記憶體區中之多數字線。充填區域可設置於該等多數字線之個別相鄰字線對之間。該等充填區可包含一第一介電質層及一第二介電質層設置於該第一介電質層上。該第一介電質層可包含有機(例如，碳型)旋塗式介電質材料(CSOD)。該第二介電質層可包含不同於該第一介電質層之一介電質層，諸如，舉例而言，無機介電質材料。
在下列說明中，揭示建置之各種態樣將利用熟悉本技藝人士所通常使用之術語加以說明以便將其作業之實質傳達給熟悉本技藝之其他人士。然而，對於熟悉本技藝人士顯而易見的是，本揭示內容之實施例可僅以所述態樣中之某些態樣加以實施。基於說明之目的，陳述特定數字、材料及配置以便為該等揭示建置提供一透徹理解。然而，對於熟悉本技藝人士顯而易見的是，本揭示內容之實施例可在沒有特定細節之情況下加以實施。在其他實例中，習知特徵係被省略或簡化以免模糊了該等揭示建置。
在下列詳細說明中，係參考隨附圖式而該等圖式形成詳細說明之一部份，其中類似參考號碼從頭到尾均指示類似零件，以及其中係藉由揭示實施例加以顯示而本揭示內容之主題可在該等揭示實施例中實施。將理解的是其他實施例亦可採用且可進行結構或邏輯之修改而不會偏離本揭示內容之範圍。因此，下列詳細說明並非以一限制方式採納，以及實施例之範圍係由隨附請求項及其等效物加以界定。
基於本揭示內容之目的，片語”A及/或B”意為(A)、(B)、(A)或(B)、或(A及B)。基於本揭示內容之目的，片語”A、B、及/或C”意為(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
本說明可使用透視型之說明諸如上/下、內/外、上/下、及類似說明。此類說明僅係用以易於討論以及並非意圖將此處所說明之實施例之應用限制至任何特定取向。
本說明可使用片語”在一實施例中”、或"在多數實施例中”，每一實施例均可指一或多個相同或不同之實施例。此外，術語”包含”、”包含”、”具有”、及類似術語，如有關本揭示內容中實施例所使用者，均為同義。
術語”耦接”，及其衍生用語，可在此處使用。”耦接”可意指下列之一或多個意義。”耦接”可意指二或多個元件直接實體或電氣接觸。然而，”耦接”亦可意指二或多個元件相互間接接觸，但是仍然相互合作或互動，以及可意指一或多個其他元件係耦接或連接據稱相互耦接之元件之間。術語”直接耦接”可意指二或多個元件直接接觸。
圖1揭示依據某些實施例之一例示性晶粒而該晶粒中可利用本揭示內容之技術提供一記憶體裝置。更特定地，圖1示意地揭示依據某些實施例之呈現晶圓型式10及呈現單一化型式140之晶粒之一上視圖。在某些實施例中，晶粒102可為半導體材料諸如，舉例而言，矽或其他適當材料所組成之一晶圓11之多數晶粒(例如，晶粒102、102a、102b)中之一晶粒。該等多數晶粒可形成在晶圓11之一表面上。每一晶粒可為一半導體產品之一重複單元而該半導體產品可包含如此處所說明之一記憶體裝置。例如，晶粒102可包含依據某些實施例之一記憶體裝置之電路103。依據各種實施例，電路103可包含一或多個記憶體元件(單元)、該等記憶體元件可配置成一陣列，諸如一二維(2D)或三維(3D)非依電性記憶體陣列。在某些實施例中，該記憶體陣列可包含一交叉點式記憶體陣列，或其他位元組可定址之非依電性記憶體裝置。記憶體元件之實例包含多臨界位準NAND快閃記憶體、NOR快閃記憶體、單一或多位準相變記憶體(PCM)、電阻性RAM (ReRAM/RRAM)、利用硫屬玻璃之某些獨特行為之相變RAM、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、鐵電RAM (FeRAM/FRAM)、磁鐵阻隨機存取記憶體(MRAM)、相變記憶體(PCM/PCMe/PRAM/PCRAM、aka硫族化合物RAM/CRAM)導電橋接RAM (cbRAM、aka可程式金屬化單元(PMC)記憶體)、SONOS(“矽-氧化物-氮化物-氧化物-矽)記憶體、FJRAM(浮動接面閘隨機存取記憶體)、導電金屬-氧化物(CMOx)記憶體、電池備援DRAM自旋轉移力矩(STT)-MRAM、磁性電腦儲存裝置(例如，硬碟驅動機、軟碟、及磁帶)、或任何上述記憶體之一組合、或其他記憶體、等。在一實施例中，非依電性記憶體可為一區塊可定址記憶體裝置，諸如NAND或NOR技術。實施例並未受限於此類實例。電路103可進一步包含記憶體元件存取裝置，或開關，諸如，舉例而言，一雙向臨界開關(OTS)、臨界真空開關、矽或氧化物型P-N二極體、或配置供使用於記憶體元件之選擇/程式化作業中之其他開關裝置。
電路103可進一步包含耦接至記憶體元件之一或多條字線(例如，150、152、154)及一或多條位元線(例如，160、162)。為易於理解起見，僅有三條字線及二條位元線顯示於圖1中。在某些實施例中，位元線及字線可如此配置使得每一記憶體元件可設置在一交叉點式組態中之每一個別位元線與字線(例如，160與154)之一交點(例如，164)處。一電壓或偏壓可利用字線及位元線施加至記憶體元件之一目標記憶體元件處以選擇該目標記憶體單元供一讀取或寫入作業之用。位元線驅動裝置可耦接至位元線以及字線驅動裝置可耦接至字線以易於記憶體元件之解碼/選擇。為賦能記憶體單元選擇，字線150、152、154可經由互連件，包含如下文將較詳細說明之經由晶粒102之多數層提供電氣連接性之個別接觸結構(例如，貫孔)，與記憶體單元及電路103之其他零件連接。要注意，電路103係僅示意地描述於圖1中且可代表廣泛多種電路型式之適當邏輯或記憶體或其他適當裝置及配置包含，舉例而言，一或多個狀態機器包括配置成執行行動，諸如讀取、程式化、驗證及/或分析作業，之電路及/或儲存體中之指令(例如，韌體或軟體)。
在實施例中，充填區可設置在多數字線(例如，150、152、154)，之個別相鄰字線對之間，例如，以便為記憶體陣列提供結構整體性。充填區可包含一第一介電質層以及一第二介電質層設置在該第一介電質層上。該第一介電質層可包含有機(例如，碳型)旋塗式介電質材料(CSOD)。第二介電質層可包含不同於該第一介電質材料層之介電質材料，諸如，舉例而言，無機介電質材料。此類及其他態樣將在下文中進一步加以說明。
在某些實施例中，電路103可利用適當半導體製造技術形成，某些半導體製造技術於此處加以說明。當半導體產品之一製程完成之後，晶圓11可經歷一單一化程序其中每一晶粒(例如，晶粒102)可相互分離以提供半導體產品之個別”晶片”。晶圓11可為多種尺寸中之任何一種。依據各種實施例，電路103可設置在呈現晶圓型式10或單一化型式140中之半導體基材上。在某些實施例中，晶粒102可包含邏輯或記憶體，或其組合。
圖2示意地揭示一積體電路(IC)組件200之一截面側視圖而該積體電路組件可包含依據此處所說明之某些實施例所提供之一記憶體裝置。在某些實施例中，IC組件200可包含電氣式及/或實體式耦接一封裝基材121之一或多個晶粒(例如，圖1之晶粒102)。在某些實施例中，晶粒102可為，包含，或為一IC之一部份而該IC包含一記憶體、處理器、系統單晶片(SoC)或特殊應用積體電路(ASIC)。舉例而言，晶粒102可包含電路(例如，圖1之電路103)諸如此處所說明之一記憶體裝置。晶粒102可代表，利用半導體製程技術諸如薄膜沉積、微影製程、蝕刻及有關形成記憶體裝置所使用之類似製程，由一半導體材料(例如，矽)製成之一個別產品。在某些實施例中，一電氣式絕緣材料諸如，舉例而言，模塑材料或充填材料(未顯示)可封包晶粒102及/或晶粒級互連結構106之至少一部份。
IC組件200可包含一廣泛多種組態包含，舉例而言，覆晶及/或打線組態、插入層、包含系統級封裝(SiP)及/或堆疊式封裝(PoP)組態之多晶片封裝組態之適當組合。舉例而言，晶粒102可依據廣泛多種之適當組態包含，舉例而言，以所描述之一覆晶組態直接地耦接封裝基材121，以附接至封裝基材121。在覆晶組態中，包含主動電路之晶粒102之一主動側，S1，係利用晶粒級互連結構106諸如凸塊、支柱或其他亦可電氣式耦接晶粒102與封裝基材121之適當結構，以附接至封裝基材121之一表面上。晶粒102之主動側S1可包含電路諸如，舉例而言，記憶體元件，如參考圖1所說明者。一非主動側，S2，可相對於主動側S1而設置，如所見者。在其他實施例中，晶粒102可以各種適當堆疊之晶粒組態而設置在耦接封裝基材121之另一晶粒上。舉例而言，一處理器晶粒可以一覆晶組態與封裝基材121耦接以及晶粒102可以一覆晶組態安裝在該處理器晶粒上並利用經由該處理器晶粒所形成之貫穿矽孔(TSVs)與封裝基材121電氣式耦接。在又一實施例中，晶粒102可嵌入至封裝基材121中或與嵌入至封裝基材121中之一晶粒耦接。在其他實施例中，其他晶粒可以一與晶粒102並排之組態與封裝基材121耦接。
在某些實施例中，晶粒級互連結構106可配置成在晶粒102與封裝基材121之間傳送電氣信號。電氣信號可包含，舉例而言，有關晶粒之作業所使用之輸入/輸出(I/O)信號及/或電力/接地信號。晶粒級互連結構106可與設置在晶粒102之主動側S1上之對應晶粒接觸件以及設置在封裝基材121上之對應封裝接觸件耦接。晶粒接觸件及/或封裝接觸件可包含，舉例而言，銲墊、貫孔、凹槽、走線及/或其他適當接觸結構，某些接觸件之製造係在下文中加以說明。
在某些實施例中，封裝基材121可包含具有一核心及/或堆積層之一環氧樹脂型疊層基材諸如，舉例而言，一味素堆積薄膜(ABF)基材。在其他實施例中，封裝基材121可包含其他適當型式之基材包含，舉例而言，由玻璃、陶瓷、或半導體材料所形成之基材。
封裝基材121可包含配置成將電氣信號傳送至晶粒102或由晶粒102傳送出來之電氣傳送特徵。該電氣傳送特徵可包含，舉例而言，設置在封裝基材121之一或多個表面上之封裝接觸件(例如，銲墊110)及/或內部傳送特徵(未顯示)諸如，舉例而言，凹槽、貫孔或其他互連結構以便經由封裝基材121傳送電氣信號。
在某些實施例中，封裝基材121可耦接一電路板122，如所見者。電路板122可為由一電氣性絕緣材料諸如環氧樹脂疊層所組成之一印刷電路板(PCB)。舉例而言，電路板122可包含由可層疊在一起之材料所組成之電氣性絕緣層。互連結構(未顯示)諸如走線、凹槽、或貫孔可經由電氣性絕緣層而形成以便經由電路板122傳送晶粒102之電氣信號。在其他實施例中，電路板122可由其他適當材料組成。在某些實施例中，電路板122可為一母板且可包含在一計算裝置，諸如，舉例而言，一行動裝置之內。
封裝級互連件諸如，舉例而言，銲球112可耦接至封裝基材121上及/或電路板122上之銲墊110以便形成對應之銲接接頭而該銲接接頭可配置成進一步在封裝基材121與電路板122之間傳送電氣信號。銲墊110可由任何適當導電材料諸如金屬所組成。封裝級互連件可包含其他結構及/或組態包含，舉例而言，地柵陣列(LGA)結構及類似結構。
在實施例中，IC組件200之晶粒102可為，包含，或為包含如此處所說明之一記憶體裝置之一IC之一部份。參考圖3A-3F，說明依據本揭示內容之教示之一晶粒，諸如晶粒102，中之包含電路103之一記憶體裝置之製程。
圖3A-3D示意地揭示依據某些實施例之位於一第一平面上之一記憶體裝置之例示性截面側視圖，顯示在一晶粒中形成一記憶體陣列之不同階段。圖3E及3F示意地揭示在垂直於該第一平面之一第二平面上之該記憶體裝置之例示性截面側視圖。將理解的是，為易於理解起見，於圖3A-3F中未顯示一記憶體裝置之各種特徵，例如，可在記憶體裝置製程中形成之電氣傳送特徵、互連結構、及類似特徵。亦為易於理解起見，圖3A-3F中所描述之記憶體裝置之類似元件均以類似號碼加以列舉。一記憶體裝置之製程係在應用至記憶體陣列中之字線形成時加以說明。注意到的是，一類似程序可應用至記憶體陣列之其他結構，諸如記憶體裝置之額外階層(甲板)，之製造上，以及為簡潔起見在此處予以省略。
參考圖3A，係描述在一晶粒303中形成包含多數字線304、306、及308之一記憶體陣列302之後的一記憶體裝置300。如所顯示者，進一步描述在字線304、306、及308之個別相鄰字線對之間(例如，在字線304與306間之一充填區312，以及在字線306與308間之一充填區314)沉積一充填材料310之後的記憶體裝置300。充填區312及314可為記憶體陣列302提供結構整體性。雖然將理解的是記憶體陣列302可包含任何適當數量之字線，惟為易於理解起見，圖3A(及後續之圖3B-3D)中僅描述多數字線中之三條字線。
在各種實施例中，多數字線中之個別字線，諸如字線304，可包含一單元堆疊件316、一硬罩層(例如，氮化矽)320、及/或一密封層(亦稱為一襯墊)322。密封層322可耦接至單元堆疊件316及/或硬罩層320以及沿著單元堆疊件316及/或硬罩層320之側面延伸。在各種實施例中，單元堆疊件316可包含如所顯示之一或多層，諸如一字線金屬(例如，鎢)層324、一下電極層326、一選擇器裝置層328、一中間電極層330、一儲存裝置層332、及/或一上電極層318。上電極層318、下電極層326、及/或中間電極層330可包含一導電材料，諸如一含碳導體、鎢、等。儲存裝置層332可包含一或多個記憶單元，以及選擇器裝置層328可包含一或多個存取裝置，諸如一或多個電晶體。
在其他實施例中，單元堆疊件316可包含不同之層及/或一不同之層配置。舉例而言，在某些實施例中，選擇器裝置層328可設置在單元堆疊件316中之儲存裝置層332之上。
如所顯示者，記憶體陣列302可設置在記憶體裝置300之一記憶體區334中。記憶體裝置300可進一步包含位於相鄰記憶體區334之一週邊區336，如所顯示者。週邊區336可用以提供記憶體陣列302與包含記憶體裝置300之IC之電路，諸如參考圖1所說明之電路103，之間的互連件。此類互連件之一，包含一導體(例如，鎢)之一貫孔338，係顯示於圖3A中以供揭示目地之用。記憶體裝置300可進一步包含設置於記憶體區334中之一或多個貫孔，諸如貫孔340(例如，一字線之下方)。
如上所討論者，充填材料310可設置在多數字線之相鄰字線對之間(例如，在充填區312與314中)。在各種實施例中，一層充填材料310可沉積在記憶體裝置300之記憶體區334及週邊區336上。在傳統裝置中，充填材料310可包含一無機旋塗式介電質、一氧化物介電質薄膜、或一烷氧化合物材料，諸如四乙氧基矽烷(TEOS)、或類似物。然而，上述材料之使用可能在字線間之充填區312及/或314中造成不需要之空隙。為了避免該等空隙以及為記憶體陣列302提供所期望之結構整體性，一有機旋塗式介電質材料，諸如一高含碳氧化物薄膜(以下稱CSOD)可充作充填區312及/或314中之一充填材料310。
然而，CSOD之充填材料310可能易於受到可靠性問題之影響，諸如記憶體裝置300之後續處理(例如，位元線之形成)期間之高度乾式蝕刻率、高度乾式剝離率、及/或撕去。據此，充填區312及314中之CSOD充填材料310之一部份可被移除並以另一介電質材料(例如，一無機介電質材料、一氧化物介電質薄膜、及/或一烷氧化合物諸如TEOS)取代，如下文將進一步說明者。因此，字線304、306、及308之個別相鄰對之間之充填區312及314可具有一第一層充填材料310(例如，CSOD)，以及一第二層之不同充填材料(例如，一無機介電質材料、一氧化物介電質薄膜、及/或一烷氧化合物諸如TEOS)。該第二層可防止充填材料之後續蝕刻(例如，位元線之形成期間)而免於曝露選擇器裝置層328或字線金屬層324。此外，或替代地，該第二層可為位元線提供結構支撐。
圖3B中，係描述移除充填區312及314中之一部份充填材料310之後的記憶體裝置300。該部份充填材料310可藉著任何適當程序，諸如一蝕刻程序，而移除。在某些實施例中，一部份密封層322亦可沿著部份充填材料310而被移除，如圖3B中所示。此外，或替代地，在某些實施例中，週邊區336中之充填材料310亦可被移除。
在某些實施例中，充填材料310可被朝下移除至位於或低於上電極層318之下表面之一水平處。在某些實施例中，充填材料310可不被移除至超出於中間電極層330之上表面。如前所討論者，此水平可提供該第一充填材料之CSOD材料之效益與該第二充填層之效益間之所需平衡。
圖3C中，係描述一充填材料342沉積至充填材料310上之後的記憶體裝置300。充填材料342可沉積在第一充填區312及314中(例如，在蝕刻移除部份充填材料310所提供之開口中)。在某些實施例中，充填材料342可進一步沉積在週邊區336中。如上文所討論者，充填材料342可為一不同於充填材料310之材料。舉例而言，充填材料342可為一無機介電質材料、一氧化物介電質薄膜、及/或一烷氧化合物諸如TEOS。據此，充填區312及314可包含一第一介電質層之充填材料310及一第二介電質層之充填材料342設置在該第一介電質層上。
在某些實施例中，如上文所討論者，一部份密封層322可隨同部份之充填材料310被移除。據此，一部份充填材料342之層可設置在密封層322上，如所顯示者。
圖3D中，係描述拋光記憶體裝置300之一上表面以及形成一位元線344之後的記憶體裝置300。該拋光程序可移除硬罩層320及/或過多之充填材料342。任何適當之拋光程序，諸如化學機械平坦化(CMP)，均可採用。舉例而言，除了CMP以外或替代CMP之不同平坦化技術，諸如CMP及乾式深蝕刻，均可採用。位元線344可由一導體，諸如鎢，形成。位元線344可橫越字線304、306、及308而形成，以及可設置在上電極層318、密封層322、及/或充填材料342之上。雖然僅有一條位元線344顯示在圖3D中，然而將顯而易見的是，其他位元線可平行於位元線344並橫越字線304、306、及308而形成(舉例而言，圖3E及3F中所示之位元線348、350、及352)。
在某些實施例中，一貫孔346可(例如，經由充填材料310及充填材料342)形成在週邊區336中以將位元線344導電式耦接至貫孔338。
在各種實施例中，當位元線橫越字線304、306、及308形成之後，可執行一蝕刻及再充填程序以產生位元線結構。舉例而言，可執行一第一部份蝕刻以朝下蝕刻位元線間之單元堆疊件316至中間電極層330處。
圖3E及3F揭示一截面平面上之記憶體裝置300而該截面平面係垂直於圖3A-3D中所示之截面平面。圖3E揭示位元線間之一第一部份蝕刻之後的記憶體裝置300之一截面視圖。位元線344、348、350、及352在圖3E中係顯示在字線306上。一硬罩層(例如，氮化矽)354係設置在位元線344、348、350、及352上。如所顯示者，單元堆疊件316係朝下蝕刻至中間電極層330(例如，上電極層318及儲存裝置層332被移除)。雖然在圖3E中未顯示，然而字線304、306、及308間之充填區312及314亦可在第一部份蝕刻期間進行蝕刻。充填材料310上之充填材料342之存在可防止選擇器裝置層328被第一部份蝕刻曝露。舉例而言，在第一部份蝕刻之後，充填區312及314中之充填材料310之上表面可與位元線344、348、350、及352間之單元堆疊件316之上表面實質上同平面或高於單元堆疊件316之上表面。據此，充填區312及314亦可朝下蝕刻至中間電極層330之水平處。
圖3F揭示一第二蝕刻、密封、及再充填程序之後的記憶體裝置300之一截面視圖。如所顯示者，硬罩層354可被移除以及一襯墊356可形成在位元線344、348、350、及352之側面上，及被第一部份蝕刻所曝露之單元堆疊件316之側面上。
可執行一第二部份蝕刻以朝下移除另一部份之單元堆疊件316至位元線344、348、350、及352間之下電極層326(例如，中間電極層330及選擇器裝置層328可被移除)。一密封襯墊358可形成在襯墊356及單元堆疊件316之曝露側面上。在某些實施例中，密封襯墊358可為與密封層322、及/或電極層318、326、及/或330中之一或多個相同之材料。替代地，密封襯墊358可為一與密封層322、及/或電極層318、326、及/或330不同之材料。一介電質材料(例如，CSOD) 360可形成在位元線344、348、350、及352間之充填區中以及單元堆疊件316之蝕刻部份中。雖然未顯示在圖3F中，字線304、306、及308間之充填區312及314亦可在第二部份蝕刻期間進行蝕刻以及以介電質材料360再充填。
圖4係依據某些實施例之一程序流程圖而該程序流程圖揭示一程序400用以利用本揭示內容之技術提供設置於一晶粒中之一記憶體陣列而一第一介電質層及一第二介電質層設置於該記憶體陣列之字線間。某些實施例中，程序400可適合有關圖3A-3F所說明之行動。如上文所注意者，程序400依據此處所說明之實施例可應用至一記憶體陣列中之字線或位元線的形成。程序400應用至字線之形成係基於揭示及易於理解之目的而提供。
在方塊402處，程序400可包含形成記憶體陣列之多數字線包含一第一字線及一第二字線。形成多數字線可包含各種程序，諸如乾式蝕刻、清除、及/或一襯墊之沉積。因此，字線可包含一單元堆疊件、一硬罩層(例如，氮化矽)、及/或一密封層。
在方塊404處，程序400可進一步包含在第一及第二字線之間形成一第一介電質層。形成第一介電質層可包含在第一與第二字線間之一充填區中沉積一第一介電質材料，諸如有機旋塗式介電質材料(CSOD)。第一介電質材料可沉積在多數字線之個別相鄰字線對之間之多數充填區中。
沉積第一介電質材料可進一步包含在第一與第二字線間之充填區之側面及/或底面上提供一密封層，以及在密封層之頂面上沉積該第一介電質層。
在方塊406處，程序400可進一步包含在第一與第二字線間之第一介電質層上形成一第二介電質層。形成第二介電質層可包含在第一與第二字線間之充填區中之第一介電質材料上沉積一第二介電質材料。第二介電質材料可為與第一介電質層不同者。舉例而言，第二介電質材料可包含一無機介電質材料、一氧化物介電質薄膜、及/或一烷氧化合物諸如TEOS。
形成第二介電質層可進一步包含自第一與第二字線間之一部份充填區移除第一介電質材料，以及在該部份充填區中沉積第二介電質材料。在某些實施例中，程序400可進一步包含在第二介電質層上形成一或多個結構，諸如一或多條位元線。
程序400之各種作業係依最有助於理解所請求標的之一方式以多數之個別作業加以說明。然而，說明之次序不應被解釋為暗示此類作業必需是次序相關者。將理解的是，關聯於程序400之作業順序可依據本揭示內容而改變及/或包含其他行動。舉例而言，某些作業可同時加以執行。
此處所說明之記憶體陣列及方法可利用任何適當之硬體及/或軟體在一系統中加以執行以如所期望者配置。
圖5示意地揭示依據某些實施例之一例示性計算裝置而該計算裝置包含利用本揭示內容之技術在一晶粒中設置一記憶體陣列而一雙層介電質(例如，包含一第一介電質層及一第二介電質層位於該第一介電質層上)設置於該記憶體陣列之相鄰字線間。計算裝置500可包含系統控制邏輯508耦接至一或多個處理器504；一記憶體裝置512具有參考圖3A-3F所說明之一記憶體陣列302；一或多個通訊介面516；以及輸入/輸出(I/O)裝置520。
記憶體裝置512可為一非依電性電腦儲存晶片(例如，設於圖1-2之晶粒102上)而該儲存晶片可包含圖3A-3F之記憶體裝置300。在實施例中，記憶體裝置512可包含一封裝件，諸如圖2之IC組件200，具有設置於該封裝件內之記憶體裝置300、驅動裝置電路(例如，驅動裝置)、輸入/輸出連接件以電氣式耦接記憶體裝置512與計算裝置500之其他組件、等。記憶體裝置512可配置成可拆卸式或永久式耦接計算裝置500。記憶體裝置512可包含參考圖3A-3F所說明之一記憶體陣列302。記憶體陣列302可包含利用參考圖4所說明之技術在記憶體陣列302之相鄰字線間所設置之一第一介電質層及一第二介電質層。
通訊介面516可提供一介面以供計算裝置500經由一或多個網路及/或藉由其他適當裝置進行通訊。通訊介面516可包含任何適當硬體及/或韌體。就一實施例而言，通訊介面516可包含，舉例而言，一網路配接器、一無線網路配接器、一電話調變解調器、及/或一無線調變解調器。對無線通訊而言，就一實施例而言，通訊介面516可使用一或多個天線以將計算裝置500通訊式耦接至一無線網路。
就一實施例而言，至少一處理器504可與供系統控制邏輯508之一或多個控制器用之邏輯封裝在一起。就一實施例而言，至少一處理器504可與供系統控制邏輯508之一或多個控制器用之邏輯封裝在一起以形成一系統級封裝(SiP)。就一實施例而言，至少一處理器504可與供系統控制邏輯508之一或多個控制器用之邏輯整合在相同晶粒上。就一實施例而言，至少一處理器504可與供系統控制邏輯508之一或多個控制器用之邏輯整合在相同晶粒上以形成一系統單晶片(SoC)。
就一實施例而言，系統控制邏輯508可包含任何適當介面控制器以便為至少一處理器504及/或為任何適當裝置或組件提供任何適當介面以與系統控制邏輯508通訊。系統控制邏輯508可將資料移入計算裝置500之各種組件中及/或將資料自計算裝置500之各種組件中移出 。
就一實施例而言，系統控制邏輯508可包含一記憶體控制器524以提供一介面至記憶體裝置512以便控制各種記憶體存取作業。記憶體控制器524可包含控制邏輯528而該控制邏輯可特定地配置以控制記憶體裝置512之存取。
在各種實施例中，I/O裝置520可包含使用者介面設計成可使使用者能夠與計算裝置500互動、週邊組件介面設計成可使週邊組件能夠與計算裝置500互動、及/或感測器設計成判定有關計算裝置500之環境條件及/或位置資訊。在各種實施例中，使用者介面可包含，但不限於，一顯示裝置，例如一液晶顯示裝置、一觸控螢幕顯示裝置、等、一揚聲器、一麥克風、一或多個數位相機以捕捉畫面及/或視訊、一閃光燈(例如，一發光二極體閃光燈)、以及一鍵盤。在各種實施例中，週邊組件介面可包含，但不限於，一非依電性記憶體埠、一音訊插口、以及一電源介面。在各種實施例中，感測器可包含，但不限於，一陀螺儀感側器、一加速計、一鄰近感測器、一周圍光線感測器、以及一定位單元。定位單元可額外地/替代地為通訊介面516之部份，或與通訊介面516互動以與一定位網路，例如，一全球定位系統(GPS)衛星，之組件通訊。
在各種實施例中，計算裝置500可為一可穿戴式計算裝置；一行動計算裝置諸如，但不限於，一膝上型計算裝置、一平板計算裝置、一隨身型易網機、一智慧型手機、等；一桌上型計算裝置；一工作站；一伺服器；等。計算裝置500可具有較多或較少之組件，及/或不同之架構。在進一步建置中，計算裝置500可為任何其他處理資料之電子裝置。
下文中提供各種實施例之某些非限定實例。
實例1係一種裝置包含：一記憶體陣列包含多數字線；以及充填區介於該等多數字線之個別相鄰字線對之間，其中該等一或多個充填區包含一第一介電質材料及一第二介電質材料設置於該第一介電質材料上，其中該第一介電質材料包含一有機旋塗式介電質材料(CSOD)，以及其中該第二介電質材料包含不同於該第一介電質材料之一第二介電質材料。
實例2係請求項1之裝置，其中該第二介電質材料包含一無機介電質材料或烷氧化合物材料中之一或多種材料。
實例3係請求項2之裝置，其中該烷氧化合物材料包含四乙氧基矽烷(TEOS)。
實例4係請求項1之裝置，進一步包含多數位元線設置在該第二介電質材料上。
實例5係請求項1之裝置，其中該等多數字線之個別字線包含一單元堆疊件包含一上電極層，其中該第二介電質材料之一下表面大約位於或低於該上電極層之一下表面之一水平處。
實例6係請求項5之裝置，其中該單元堆疊件包含一選擇器裝置層及一儲存裝置層。
實例7係請求項1之裝置，進一步包含一密封層耦接至該等字線之一側面，其中該第二介電質材料之一部份係設置在該密封層上。
實例8係請求項1之裝置，其中該記憶體陣列進一步包含一週邊部份相鄰該等多數字線，其中該週邊部份包含：該第一介電質材料；該第二介電質材料設置於該第一介電質材料上；以及一或多個貫孔經由該第一及第二介電質材料設置以便提供該記憶體陣列與關聯於該記憶體陣列之電路之電氣連接性。
實例9係請求項1之裝置，其中該記憶體陣列包含一三維(3D)記憶體陣列。
實例10係一種方法包含：形成一記憶體陣列之多數字線包含一第一字線及一第二字線；在該第一字線與該第二字線之間形成一第一介電質層；以及在該第一字線與該第二字線之間之該第一介電質層上形成一第二介電質層，其中該第二介電質層係由一不同於該第一介電質層之材料所形成。
實例11係請求項10之方法，其中該第一介電質層包含一有機旋塗式介電質材料(CSOD)，以及其中該第二介電質層包含一無機介電質材料或烷氧化合物材料。
實例12係請求項10之方法，進一步包含在該第一介電質層上形成該第二介電質層之前蝕刻移除該等字線間之該第一介電質層之一部份。
實例13係請求項12之方法，進一步包含形成一密封層耦接至該等字線之一側面，其中該蝕刻包含蝕刻移除該密封層之一部份。
實例14係請求項12之方法，其中形成該等多數字線包含形成該等多數字線之個別字線之一單元堆疊件，其中該單元堆疊件包含一上電極層，以及其中該蝕刻包含蝕刻移除該第一介電質層至位於或低於該上電極層之一下表面之一水平處。
實例15係一種系統包含：一處理器；以及一記憶體耦接該處理器。實例15之記憶體包含：多數字線，該等多數字線之個別字線包含一單元堆疊件具有一上電極層；一第一介電質層設置於個別之該等個別字線對之間；以及一第二介電質層設置在該等個別之該等個別字線對之間的該第一介電質層上，其中該第二介電質層係由不同於該第一介電質層之材料所形成，以及其中該第二介電質層之一下表面係大約位於或低於該上電極層之一下表面之一水平處。
實例16係請求項15之系統，其中該第一介電質層包含一有機旋塗式介電質材料(CSOD)，以及其中該第二介電質層包含一無機介電質材料或烷氧化合物材料。
實例17係請求項15之系統，其中該單元堆疊件進一步包含一選擇器裝置層及一儲存裝置層。
實例18係請求項15之系統，進一步包含一密封層耦接至該等字線之一側面，其中該第二介電質層之一部份係設置在該密封層上。
實例19係請求項15之系統，其中該記憶體陣列進一步包含一週邊部份相鄰該等多數字線，其中該週邊部份包含：該第一介電質層；該第二介電質層設置在該第一介電質層上；以及一或多個貫孔經由該第一及第二介電質層設置以便提供該記憶體陣列與關聯於該記憶體陣列之電路之電氣連接性。
實例20係請求項15之系統，其中該記憶體包含一交叉點式記憶體。
實例21係請求項15之系統，其中該系統包含一行動計算裝置，該行動計算裝置進一步包含：耦接至該處理器之一顯示裝置；耦接至該處理器之一網路介面；或耦接至該處理器之一電池中之至少一者。
各種實施例可包含上述實施例之任何適當組合，包含上文以連接型式(及)說明之實施例之替代性(或)實施例(例如，”及”可為”及/或”)。此外，某些實施例可包含其上儲存指令之一或多個產品(例如，非暫時性電腦可讀媒介)，該等產品，當執行時，導致任何上述實施例之行動。此外，某些實施例可包含具有任何適當裝置之裝置或系統俾執行上述實施例之各種作業。
上文所揭示建置之說明，包含摘要中所說明者，並非意圖為窮盡式或將本揭示內容之實施例限制在所揭示之精密型式上。雖然基於揭示目地而在此處說明特定建置及實例，然而各種等效修改在本揭示內容之範圍內均屬可能，如熟悉相關技藝之人士將認可者。
有鑒於上文之詳細說明，可對本揭示內容之實施例進行此類修改。下列請求項中所使用之術語不應被解釋為將本揭示內容之各種實施例限制在說明書及請求項中所揭示之特定建置上。相反地，完全係由下列請求項來判定範圍，而下列請求項將依據請求項解釋之制定準則加以解釋。
10‧‧‧晶圓型式
11‧‧‧晶圓
102、102a、102b、303‧‧‧晶粒
103‧‧‧電路
106‧‧‧互連結構
110‧‧‧銲墊
112‧‧‧銲球
121‧‧‧封裝基材
122‧‧‧電路板
140‧‧‧單一化型式
150、152、154、304、306、308‧‧‧字線
160、162、344、348、350、352‧‧‧位元線
164‧‧‧交點
200‧‧‧IC組件
S1‧‧‧主動側
S2‧‧‧非主動側
300‧‧‧記憶體裝置
302、512‧‧‧記憶體陣列
310、342‧‧‧充填材料
312、314‧‧‧充填區
316‧‧‧單元堆疊件
318‧‧‧上電極層
320‧‧‧硬罩層
322‧‧‧密封層
324‧‧‧字線金屬層
326‧‧‧下電極層
328‧‧‧選擇器裝置層
330‧‧‧中間電極層
332‧‧‧儲存裝置層
334‧‧‧記憶體區
336‧‧‧週邊區
338、340、346‧‧‧貫孔
354‧‧‧硬罩層
356‧‧‧襯墊
358‧‧‧密封襯墊
360‧‧‧介電質材料
400‧‧‧程序
402~406‧‧‧方塊
500‧‧‧計算裝置
504‧‧‧處理器
508‧‧‧系統控制邏輯
516‧‧‧通訊介面
520‧‧‧I/O裝置
524‧‧‧記憶體控制器
528‧‧‧控制邏輯
藉著連同隨附圖式之下列詳細說明，將易於理解實施例。為簡化本說明，類似參考號碼指示類似結構元件。實施例係藉由實例以及並非藉由隨附圖式之圖式中之限制來加以揭示。
圖1揭示依據某些實施例之一例示性晶粒其中一記憶體裝置可利用本揭示內容之技術來提供。
圖2示意地揭示依據某些實施例之一積體電路(IC)組件之一截面側視圖而該積體電路組件可包含利用本揭示內容之技術所提供之一記憶體裝置。
圖3A-3D示意地揭示依據某些實施例之位於一第一平面上之一記憶體裝置之例示性截面側視圖，顯示在一晶粒中形成一記憶體陣列之不同階段。
圖3E及3F示意地揭示依據某些實施例之在垂直於該第一平面之一第二平面上之圖3E及3F之記憶體裝置之例示性截面側視圖，顯示在一晶粒中形成一記憶體陣列之不同階段。
圖4係依據某些實施例之一程序流程圖用以利用本揭示內容之技術提供設置於一晶粒中之一記憶體陣列而一雙層介電質設置於該記憶體陣列之字線間。
圖5示意地揭示依據某些實施例之一例示性計算裝置而該計算裝置包含利用本揭示內容之技術在一晶粒中設置一記憶體陣列而一雙層介電質設置於該記憶體陣列之字線間。
300‧‧‧記憶體裝置
302‧‧‧記憶體陣列
303‧‧‧晶粒
304‧‧‧字線
306‧‧‧字線
308‧‧‧字線
310‧‧‧充填材料
312‧‧‧充填區
314‧‧‧充填區
316‧‧‧單元堆疊件
318‧‧‧上電極層
320‧‧‧硬罩層
322‧‧‧密封層
324‧‧‧字線金屬層
326‧‧‧下電極層
328‧‧‧選擇器裝置層
330‧‧‧中間電極層
332‧‧‧儲存裝置層
334‧‧‧記憶體區
336‧‧‧週邊區
338‧‧‧貫孔
340‧‧‧貫孔

Claims (22)

  1. 一種設備，其包含： 具有複數條字線之一記憶體陣列；以及 介於該複數條字線之相鄰字線的各別對之間的充填區，其中該等充填區之一或多者包括被設置於該第一介電質材料上的一第一介電質材料及一第二介電質材料，其中該第一介電質材料係一有機旋塗式介電質材料(CSOD)，以及其中該第二介電質材料係不同於該第一介電質材料。
  2. 如請求項1之設備，其中該第二介電質材料包括一無機介電質材料或烷氧化合物材料。
  3. 如請求項2之設備，其中該烷氧化合物材料包括四乙氧基矽烷(TEOS)。
  4. 如請求項1之設備，進一步包含被設置在該第二介電質材料上之複數條位元線。
  5. 如請求項1之設備，其中該複數條字線之個別字線包含具有一上電極層之一單元堆疊件，其中該第二介電質材料之一下表面係大約位於或低於該上電極層之一下表面之一水平處。
  6. 如請求項5之設備，其中該單元堆疊件包含一選擇器裝置層及一儲存裝置層。
  7. 如請求項1之設備，進一步包含被耦接至該等字線之一側表面之一密封層，其中該第二介電質材料之一部份係設置在該密封層上。
  8. 如請求項1之設備，其中該記憶體陣列進一步包含相鄰該複數條字線之一週邊部份，其中該週邊部份包括： 該第一介電質材料； 該第二介電質材料被設置於該第一介電質材料上；以及 一或多個貫孔被設置穿過該等第一及第二介電質材料以便提供用於該記憶體陣列與關聯於該記憶體陣列的電路之電氣連接性。
  9. 如請求項1之設備，其中該記憶體陣列係一三維(3D)記憶體陣列。
  10. 如請求項1之設備，進一步包含被耦接至該記憶體陣列之一處理器。
  11. 一種方法，其包含： 形成一記憶體陣列之複數條字線，其包括一第一字線及一第二字線； 在該第一字線與該第二字線之間形成一第一介電質層；以及 在該第一字線與該第二字線之間的該第一介電質層上形成一第二介電質層，其中該第二介電質層係由一不同於該第一介電質層之材料所形成。
  12. 如請求項11之方法，其中該第一介電質層包括一有機旋塗式介電質材料(CSOD)，以及其中該第二介電質層包括一無機介電質材料或烷氧化合物材料。
  13. 如請求項11之方法，進一步包含在該第一介電質層上形成該第二介電質層之前蝕刻移除該等字線間之該第一介電質層之一部份。
  14. 如請求項13之方法，進一步包含形成被耦接至該等字線之一側之一密封層，其中蝕刻包括蝕刻移除該密封層之一部份。
  15. 如請求項13之方法，其中形成該複數條字線包括形成該複數條字線之個別字線之一單元堆疊件，其中該單元堆疊件包括一上電極層，以及其中蝕刻包括蝕刻移除該第一介電質層至位於或低於該上電極層之一下表面之一水平處。
  16. 一種系統，其包含： 一處理器；以及 一記憶體，其被耦接至該處理器，該記憶體包含： 複數條字線，該複數條字線之個別字線包含具有一上電極層之一單元堆疊件； 一第一介電質層，其被設置於該等個別字線的各別對之間；以及 一第二介電質層，其被設置在該等個別字線的該等各別對之間的該第一介電質層上，其中該第二介電質層係由不同於該第一介電質層之材料所形成，以及其中該第二介電質層之一下表面係大約位於或低於該上電極層之一下表面之一水平處。
  17. 如請求項16之系統，其中該第一介電質層包括一有機旋塗式介電質材料(CSOD)，以及其中該第二介電質層包括一無機介電質材料或烷氧化合物材料。
  18. 如請求項16之系統，其中該單元堆疊件進一步包含一選擇器裝置層及一儲存裝置層。
  19. 如請求項16之系統，進一步包含被耦接至該等字線之一側表面之一密封層，其中該第二介電質層之一部份係設置在該密封層上。
  20. 如請求項16之系統，其中該記憶體陣列進一步包含相鄰該複數條字線之一週邊部份，其中該週邊部份包括： 該第一介電質層； 該第二介電質層，其被設置在該第一介電質層上；以及 一或多個貫孔被設置穿過該等第一及第二介電質層以便提供用於該記憶體陣列與關聯於該記憶體陣列的電路之電氣連接性。
  21. 如請求項16之系統，其中該記憶體係一交叉點記憶體。
  22. 如請求項16之系統，其中該系統係一行動計算裝置，其進一步包含被耦接至該處理器之一顯示裝置。
TW105138240A 2015-12-23 2016-11-22 於記憶體裝置中的雙層介電質 TWI736560B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/998,194 2015-12-23
US14/998,194 US9704923B1 (en) 2015-12-23 2015-12-23 Dual-layer dielectric in memory device

Publications (2)

Publication Number Publication Date
TW201733084A true TW201733084A (zh) 2017-09-16
TWI736560B TWI736560B (zh) 2021-08-21

Family

ID=59086560

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105138240A TWI736560B (zh) 2015-12-23 2016-11-22 於記憶體裝置中的雙層介電質

Country Status (6)

Country Link
US (3) US9704923B1 (zh)
CN (1) CN108307662B (zh)
BR (1) BR112018012787B1 (zh)
DE (1) DE112016006040T5 (zh)
TW (1) TWI736560B (zh)
WO (1) WO2017112196A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646666B (zh) * 2017-05-22 2019-01-01 旺宏電子股份有限公司 具有用於抵抗變形的扶壁結構的三維積體電路裝置
TWI757798B (zh) * 2020-03-24 2022-03-11 日商鎧俠股份有限公司 記憶體裝置及記憶體裝置之製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704923B1 (en) * 2015-12-23 2017-07-11 Intel Corporation Dual-layer dielectric in memory device
US9881972B2 (en) 2016-05-20 2018-01-30 Micron Technology, Inc. Array of memory cells and methods of forming an array of memory cells
US10461128B2 (en) 2017-04-26 2019-10-29 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of elevationally-outer-tier memory cells and elevationally-inner-tier memory cells
JP2020024965A (ja) * 2018-08-06 2020-02-13 キオクシア株式会社 半導体記憶装置
US10991425B2 (en) 2018-08-13 2021-04-27 Micron Technology, Inc. Access line grain modulation in a memory device
US11189662B2 (en) * 2018-08-13 2021-11-30 Micron Technology Memory cell stack and via formation for a memory device
KR102607117B1 (ko) 2018-08-24 2023-11-29 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US11121181B2 (en) 2019-03-11 2021-09-14 Micron Technology, Inc. Dimension control for raised lines
USD954984S1 (en) 2019-11-26 2022-06-14 Integra Biosciences Ag Thermoformed container
US11508573B2 (en) * 2019-12-31 2022-11-22 Micron Technology, Inc. Plasma doping of gap fill materials
KR20210157673A (ko) 2020-06-22 2021-12-29 삼성전자주식회사 가변 저항 메모리 소자

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869843A (en) * 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
KR20090097362A (ko) * 2008-03-11 2009-09-16 삼성전자주식회사 저항 메모리 소자 및 그 형성 방법
KR101502585B1 (ko) 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101094371B1 (ko) * 2009-07-03 2011-12-15 주식회사 하이닉스반도체 수직트랜지스터를 구비한 반도체장치 제조 방법
US8158967B2 (en) * 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
CN102412179B (zh) 2010-09-21 2013-07-17 中国科学院上海微系统与信息技术研究所 双浅沟道隔离的外延二极管阵列的制备方法
KR101194895B1 (ko) * 2011-02-07 2012-10-25 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 형성방법
US8835898B2 (en) * 2012-04-20 2014-09-16 International Business Machines Corporation Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
US20140077149A1 (en) * 2012-09-14 2014-03-20 Industrial Technology Research Institute Resistance memory cell, resistance memory array and method of forming the same
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
CN104425385B (zh) * 2013-08-20 2018-04-24 华邦电子股份有限公司 嵌入式存储元件的制造方法
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9397143B2 (en) * 2013-12-20 2016-07-19 Intel Corporation Liner for phase change memory (PCM) array and associated techniques and configurations
US20160020295A1 (en) * 2014-07-17 2016-01-21 Macronix International Co., Ltd. Semiconductor Devices and Fabrication Methods With Improved Word Line Resistance And Reduced Salicide Bridge Formation
US9704923B1 (en) * 2015-12-23 2017-07-11 Intel Corporation Dual-layer dielectric in memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646666B (zh) * 2017-05-22 2019-01-01 旺宏電子股份有限公司 具有用於抵抗變形的扶壁結構的三維積體電路裝置
TWI757798B (zh) * 2020-03-24 2022-03-11 日商鎧俠股份有限公司 記憶體裝置及記憶體裝置之製造方法

Also Published As

Publication number Publication date
US9704923B1 (en) 2017-07-11
US10629652B2 (en) 2020-04-21
US20170271412A1 (en) 2017-09-21
BR112018012787A2 (pt) 2018-12-04
BR112018012787B1 (pt) 2022-08-16
US20190206942A1 (en) 2019-07-04
CN108307662B (zh) 2022-10-28
US20170186815A1 (en) 2017-06-29
WO2017112196A1 (en) 2017-06-29
TWI736560B (zh) 2021-08-21
DE112016006040T5 (de) 2018-10-25
US10134809B2 (en) 2018-11-20
CN108307662A (zh) 2018-07-20

Similar Documents

Publication Publication Date Title
US10629652B2 (en) Dual-layer dielectric in memory device
US10636769B2 (en) Semiconductor package having spacer layer
TWI609478B (zh) 多晶片封裝和製造其之方法
KR101022580B1 (ko) 대용량 반도체 메모리 장치 및 그 제조 방법
CN107980173B (zh) 通过有源层挖掘工艺而具有隔离的周边接触部的三维存储器器件
US9030009B2 (en) Stacked semiconductor package and method for manufacturing the same
US20170162545A1 (en) Stacked semiconductor device and a method of manufacturing the same
US20200066701A1 (en) Stacked chip package having substrate interposer and wirebonds
US9006902B2 (en) Semiconductor devices having through silicon vias and methods of fabricating the same
US10861867B2 (en) Memory device with reduced capacitance
TWI781913B (zh) 記憶體裝置中的結構完整性之提供技術
US20240234255A1 (en) Semiconductor chip including through electrode, and semiconductor package including the same
TWI699860B (zh) 包含具有階梯狀邊緣的模製層疊晶粒的半導體封裝
US20220189976A1 (en) 3d memory device with top wordline contact located in protected region during planarization
TW202218114A (zh) 半導體元件及包括所述半導體元件的半導體封裝
US10607695B2 (en) Provision of structural integrity in memory device
US20230139346A1 (en) Additional silicide layer on top of staircase for 3d nand wl contact connection