CN108630679B - 集成电路元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种集成电路元件及其制造方法，集成电路包括多层叠层以及多个层状导体。多个层状导体在多层叠层中延伸并进入多层叠层下方的导体层中。层状导体具有底部导体层、中间导电衬层以及顶部导体层。底部导体层与基底中的导电层欧姆电性接触。中间导电衬层在底部导体层上方并且衬在对应沟道的部分侧壁上。顶部导体层在中间导电衬层上。

Description

集成电路元件及其制造方法
技术领域
本技术涉及包含具有沟道导体的高密度存储元件的集成电路元件。本申请是2017年3月17日提交的美国专利申请第15/462,201号的部分延续申请案，其并入本案参考，如同在此完全阐述。
背景技术
叠层多阶存储单元可实现更大的储存电容量，研究人员开发了诸如位可变成本(Bit Cost Scalable，BiCS)存储器、太比特单元阵列晶体管(Terabit Cell ArrayTransistor，TCAT)和垂直与非(V-NAND)等各种结构。对于这类的结构以及其他叠层(包含以绝缘(或被动层)分隔有源层)的复杂结构，通常需要形成连接叠层的深层与上层的导体，或用于连接到外围电路的叠层上的图案化金属层。当这些导体需要低电阻或高电流电容量时，可以透过填充切穿叠层的细长沟道来形成，而不是在圆柱体状或大致圆柱体状的介层窗中形成柱体状的层间导体来形成。
然而，这些导体填充沟道的形成可能是困难的。在层叠层中形成高高宽比的沟道，必须再于沟道中填充导体。填充深沟道会对叠层结构造成应力。当沟道深度达到且超过1微米，高宽比为10或大于10时，应力可能导致沟道和沟道附近的元件发生形变。当形成这些多个平行导体时，可能会是特别有问题的。
随着密度储存量的增加，结构需要更多阶的存储单元，并且在制造过程中必须形成更深的高高宽比的沟道。沟道以及沟道之间的元件形变可能会对叠层中的导线连接到后段(BEOL)配线造成挑战。
图1的示出三维(3D)NAND非易失性存储元件的立体图。基底100上具有导电层(例如有源层111、113、115、117)和绝缘层(例如被动层110、112、116、118)交替的叠层，且在叠层中具有多个存储器柱体(例如130-137)。如图1所示，所示的沟道导体(导线)120、121、122和123由于膜沉积引起的拉伸/压缩应力和由于温度变化引起的热膨胀等等工艺应力而形变，例如晶圆的弯曲/翘曲。该图显示，这种形变可能会导致柱体和导线的位置发生改改变。位置的改变可能导致上层结构的对准问题，并导致与后端线(BEOL)配线的错误连接和/或造成后端线(BEOL)配线的错误对准。
其他包含二维或三维电路结构的集成电路可能包括受弯曲和翘曲的沟道导体。
当沟道导体是形成在高宽比为10以上且深度为1微米以上的沟道之中时更可能发生这些问题。
在多个高高宽比沟道中形成形变减小的多沟道导体是业界所期望的。其可提高BEOL配线和其他结构的对准容忍度，并提高集成电路的可靠度和密度。
发明内容
鉴于此，本技术涉及制作细长的导体填充沟道(即沟道导体)及其结构，从而减少所形成的元件的应力所引起的形变。
因此，在一方面，本文描述的集成电路包括电路结构，该电路结构可以包括在基底上的有源层和被动层的多层叠层；电路结构中有多个细长沟道，多个细长沟道延伸穿过电路结构至多层叠层下方的基底，并具有侧壁；以及多个层状沟道导体填充于多个细长沟道中的多个对应的细长沟道。在实施例中，层间沟道导体包括与基底电性接触的底部导体层、在底部导体层上的顶部导体层以及在顶部导体层与部分的对应沟道侧壁之间的中间介电质或导电层。
根据另一方面，在多个沟道导体中的沟道导体包括与对应的细长沟道的侧壁共形并与基底电性接触的衬导体。第一填充主体填充在衬导体之上的对应细长沟道的侧壁之间的细长沟道的下部。第一填充主体做为从电路结构的顶面凹入的上表面。顶部导体主体填充在衬导体上的所对应的细长沟道的侧壁之间的细长沟道的上部，并与衬导体电流流动连通。所描述的实施例中，顶部导体主体包括衬在衬导体和导电填充物之上的对应细长沟道的上部的衬层。衬层可以起到黏着层的作用，用于提高第一填充主体和顶部导体主体之间的界面结构的质量。
在实施例中，填充主体具有应力特性，能够有效补偿在电路结构上之顶部导体主体引起的应力。这可以减少或消除形成多个沟道导体所导致的电路结构的翘曲。在此描述的示例中，填充主体包括介电材料。
在另一方面，本文所述的制作集成电路的方法包括：在基底上形成有源层和被动层的多层叠层；在多层叠层中形成多个细长沟道，细长沟道中从多层叠层的上层延伸到多层叠层下方的基底；在多个细长沟道的侧壁衬以绝缘间隙壁层；并依照上述各种形式在多个细长沟道中填充层状沟道导体。
在一个方面中，该方法包括通过在绝缘层上的对应沟道中形成底部导体层并与基底电性接触，以在多个细长沟道中的对应的细长沟道中形成层状导体，在所述底部导体层上形成中间导电衬层并衬于部分的所述绝缘层，以及在所述中间导电衬层上形成顶部导体层。
此外，这里描述的方法包括在基底上形成电路结构，并在电路结构中形成多个细长沟道。本方法中的细长沟道从电路结构的上层延伸到电路结构下的基底，并具有侧壁。方法包括沉积与细长沟道的侧壁共形的衬导体并与基底电性接触。另外，该方法包括通过填充在衬导体之上的侧壁之间细长沟道的下部，并从电路结构的顶面凹入填充主体的上表面来形成填充主体。此外，该方法包括沉积顶部导体主体，以填充在衬导体上的侧壁之间的细长沟道的上部，并且与衬导体电流流动连通。
在另一方面，本文所述的集成电路包括在有源层和被动层的叠层中延伸并进入叠层下方的导电板中的多个沟道；多个层状导体填充多个沟道中的对应沟道，每个层状导体包括与导电板电性接触的底部导体层、在底部导体层上并衬于对应沟道的部分侧壁的中间导电衬层以及位于中间导电衬层上的顶部导体层；以及多层状导体中的一对层状导体之间的叠层中的多个柱体，位于有源层和柱体之间的界面区处的存储单元。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是示出已知3D存储元件形变的立体图。
图2-图9是本文所述实施例中3D NAND存储器制造阶段结构的立体图。
图6A示出了替代工艺期间的结构，其可以与图6形成对比。
图7A示出了替代工艺期间的结构，其可以与图7形成对比。
图8A、8B和8C示出了替代工艺期间的结构，其可以与图8形成对比。
图10是绘示出另一实施例中3D NAND存储器的立体图。
图11是绘示在另一实施例中3D NAND存储器的立体图。
图12是绘示在另一实施例中3D NAND存储器的立体图。
图13-图15是绘示在实施例中3D NAND存储器的制造阶段期间结构中的3D NAND存储器的立体图。
图16是包括如本文所述的具有层状导体的3D存储阵列的集成电路存储器的方块图。
【符号说明】
100、200 ：基底
Figure BDA0001599015700000041
Figure BDA0001599015700000042
120、121、122、123 ：导线
130-137 ：记忆柱体
201 ：导电层
218 ：顶层、顶部导体层
301 ：存储器层
302、302 ：薄膜、半导体薄膜
303 ：绝缘结构
304 ：插塞
401、402、403、404 ：细长沟道
410 ：顶盖层
420 ：第一导电界面层、第一导电衬层、导电衬、
衬导体、衬导体层、第一导电层
420A ：衬导体、导电衬、第一导电层、层
420B ：上表面
421、422、423、424 ：底导电衬层
425 ：绝缘层
425A ：间隙壁层
425A ：绝缘间隙壁层
430 ：第一导电层
430B ：上表面
431、432、433、434 ：底部导体层
440 ：第二导电衬层
440A ：沟道衬
441、442、443、444 ：中间导电衬层
441、442、443、444 ：衬层
450 ：第二导电层
451、452、453、454 ：顶部导体层
461-464 ：导电衬层、中间导电界面衬
471-474 ：中间层
481-484 ：导电衬层、中间导电界面衬
491-494 ：中间层
501、502、503、504 ：层状沟道导体
630A ：填充主体
630B ：顶面
640 ：第二导电衬层
640A ：部分
650 ：第二导电层
650A ：部分
650B ：表面
670 ：介电层
901 ：集成电路
905 ：总线
910 ：控制器
920 ：方块
930 ：总线
940 ：译码器
945 ：SSL/GSL线译码器
950 ：电平译码器、译码器
955 ：字线
960 ：存储阵列
965 ：全局位线
970 ：全局位线行译码器、行译码器
975 ：第一数据线
980 ：感测放大器/编程缓冲电路、电路
985 ：第二数据线
990 ：多阶数据缓冲器
991 ：输入/输出电路
993 ：数据路径
1200 ：导电板、基底
1201 ：导电层
1210、1212、1214、1216 ：氧化硅层
Figure BDA0001599015700000061
1218 ：顶部导体层、氧化硅层
1301 ：存储器层
1302 ：薄膜
1303 ：绝缘结构
1304 ：插塞
Figure BDA0001599015700000062
1410 ：顶盖层
1411、1412、1413、1414 ：金属栅极
1415、1416、1417、1418 ：薄层
1421、1422、1423、1424 ：底部导电衬层
1425 ：绝缘层
1431、1432、1433、1434 ：底部导体层、底部填充主体
1441、1442、1443、1444 ：中间导电衬层
1451、1452、1453、1454 ：顶部导体层
1501、1502、1503、1504 ：层状导体
具体实施方式
本发明实施例将参照图2-图16详细描述。
图2至图9示出了第一实施例中用于包括垂直通道三维结构集成电路的示例工艺流程。
图2是绘示在形成电路结构之后工艺阶段的立体图，在该例子中包括在基底200上的有源层和被动层的叠层。本文所使用的用语“基底”是指本文描述的导体填充沟道下方的任何结构，并且可以包括多层。多层包括更多有源层和被动层、复杂结构(例如底电路)、晶圆晶粒的块材半导体等等。基底200可以例如是由掺杂工艺形成的有界导电板(boundedconductive plate)，其中将n型或p型掺杂材料加入于半导体层或块材半导体中以形成导电层201。然后，透过任何合适的沉积方法将包含有源层(例如211、213、215、217)、被动层(例如210、212、214、216)以及顶层218的叠层沉积形成在基底200上，所述沉积方法诸如PVD、CVD、LPCVD或ALD。若为存储元件，叠层的层数取决于存储元件的设计和密度。叠层中的有源层(例如211、213、215、217)包括导电材料的电路结构，例如掺杂/未掺杂的多晶硅或金属。叠层中的被动层(例如210、212、214、216)可以包括氧化硅、其他绝缘材料以及绝缘材料的组合。在这个例子中，所有的被动层都由相同的材料组成。在其他例子中，不同层可以采用不同的材料，以适合特定的设计目标。顶层218可以包括例如像是氧化硅、氮化硅、高密度等离子体氧化物(HDPOX)及其组合的绝缘材料的帽盖。
图3是示出在穿过叠层至基底200形成多个柱体之后的工艺阶段的立体图。实施孔刻蚀以形成穿过叠层的多个圆柱体形开口，接着沉积存储器层301在叠层上和在多个开口内。存储器层301可以是包括第一层、第二层和第三层的复合多层膜。存储器层301在开口的侧壁和底部具有共形表面。
形成在开口侧壁上的第一层包括厚度约为50埃至130埃的氧化硅，做为阻挡层。其他阻挡介电质可以包括高介电常数k材料，例如是150埃的氧化铝等。
形成在第一层上的第二层包括厚度约为40埃至90埃的氮化硅，并做为电荷捕获层。捕获层也可采用其他的电荷捕获材料和结构，包括例如是氮氧化硅(SixOyNz)、富硅氮化物、富硅氧化物、包含嵌入式纳米颗粒等。
形成于第二层上的第三层包括厚度约为20埃至60埃的氧化硅，并做为隧穿层。在另一例子中，可以采用其他隧穿材料和结构，例如是复合的隧穿结构。
复合的隧穿结构可以包括小于2nm厚的氧化硅层、小于3nm厚的氮化硅层和小于4nm厚的氧化层。在一实施例中，复合的隧穿结构由超薄氧化硅层O1(例如≤15埃)、超薄氮化层N1(例如≤30埃)和超薄氧化硅层O2(例如≤35埃)所构成，导致在离半导体主体接面15埃或更小的偏移处价带能阶增加约2.6eV。O2层在第二偏移(例如距界面约30埃至45埃)处通过较低的价带能阶(较高的空穴隧穿势垒)和较高的导带能阶，而将N1层与电荷捕获层分隔开。由于第二个位置距离接面的距离较大，足以诱发空穴隧穿的电场将第二个位置之后的价带能阶提升到有效消除空穴隧穿势垒的阶段。因此，O2层不会显著干扰电场辅助空穴隧穿，同时提高工程隧穿介电质在低场下阻止漏电的能力。
用于形成复合的多层膜的沉积技术可以通过低压化学气相沉积(LPCVD)、原子层沉积(ALD)、其他合适的方法或其组合来进行。
接下来，执行刻蚀工艺，以去除叠层顶部和开口底部上的存储器层301。然后在叠层上沉积薄膜302，并且薄膜302具有与开口底部处的导电层201接触的部分。薄膜302可以包括透过选择材料(例如硅)和掺杂浓度(例如未掺杂或轻掺杂)而合用的半导体，以做为垂直通道结构。
在形成半导体薄膜302之后，使用旋涂介电质(SOD)例如是氧化硅或其他绝缘材料来实施填充工艺，以填充开口内薄膜302之间的空间，随后通过CMP工艺去除顶部导体层218上的SOD，并通过刻蚀工艺去除开口上部中的SOD。因此形成绝缘结构303。在一例中，绝缘结构303可以被SOD完全填充，并且没有空隙和接缝。在另一个例子中，绝缘结构303中可能存在接缝或空隙。
接下来，沉积导电材料，以填充开口的上部，随后进行CMP和/或回蚀工艺，以形成插塞304，藉此提供从存储单元的垂直串中的通道到对应的上覆图案化的导体(未示出)的连接。为了提供更好的电导率，可以选择在电阻下进行自对准硅化物工艺。在另一例中，插塞304可以包括掺杂多晶硅。
在又一例中，绝缘结构303可以是在薄膜302的沉积期间形成的接缝或间隙。在薄膜302的内侧表面的顶部上形成的悬突可以连接在一起，以形成由薄膜302包围的接缝或间隙。插塞304因此透过悬突连接而形成。
在又一例中，薄膜302完全填充叠层中的开口，因此不存在绝缘结构303和插塞304。
叠层中的多个柱体包括存储器层301和薄膜302。存储单元设置在有源层和柱体之间的界面区处。在本实施例中，做为字线的有源层环绕着柱体，构成了环绕式栅极。存储单元具有环绕式栅极的配置。
图4是表示在多层叠层中形成多个细长沟道之后的工艺阶段的立体图，使用单一刻蚀图案，多层叠层中的细长沟道从多层叠层的上层延伸到多层叠层之下的基底。在叠层上形成顶盖层410，顶盖层410包括例如氧化硅、氮化硅或其他绝缘材料，然后以图案化工艺的光刻技术来形成掩模，以形成多个细长沟道(例如401、402、403、404)在叠层中并进入到基底200的导电层201中。多个细长沟道可以大于1μm深，例如是高达8μm，而宽度大于0.1μm，例如是高达0.8μm。因此，多个细长沟道的高宽比在10或大于10。
多个单元中的细长沟道是利用单一的图案化步骤形成的，其中包括用于沟道定义的刻蚀掩模和使用幕幕刻蚀，而无需其他的刻蚀掩模，从而使多层叠层的上层到多层叠层下方的基底200具有连续侧壁。本文使用的用语“连续侧壁”是指在从顶部导体层到底部导体层刻蚀沟道时，使用单一刻蚀图案(其可以使用单一刻蚀掩模，包括光刻胶和硬掩模的多层刻蚀掩模或以其他方式来定义)所产生的结构的侧壁。由于刻蚀多层叠层的多种材料包括改变叠层中不同层的刻蚀化学成分，具有“连续侧壁”的沟道可能具有起伏，但是由于多重刻蚀图案的多个图案化步骤(诸如可以用于双镶嵌工艺)而不会产生不连续性。
细长沟道的连续侧壁可以是弓形或锥形或具有其他形状的轮廓。
在其他实施例中，3D存储器结构可以使用所谓的栅极置换工艺来制造。在栅极置换工艺中，形成了包括像氧化硅的绝缘体和像氮化硅的牺牲材料的交替材料的叠层。叠层被图案化以定义3D结构的中间结构，如图4所示。去除牺牲材料并将导电栅极材料沉积在左侧的空隙中。在栅极置换工艺中，有源层包括这些图案化的栅极导体。
图5示出了进行以下步骤之后的工艺阶段的立体图。所述的步骤包括在沟道的侧壁上共形沉积绝缘层425，并去除沟道底部的绝缘层425，以留下绝缘间隙壁，并裸露出基底200的导电层201。然后在绝缘层425上和叠层上的顶盖层410上方形成第一导电界面(或衬层)420。因此，第一导电衬层420可以在沟道的底部(例如220)处与基底200上的导电层201电性接触。
绝缘层425在沟道的侧壁上提供连续表面，沟道侧壁被认为是如本文所述的连续侧壁，并且将沟道导体与叠层中的电路结构隔离。
绝缘层425例如是包括厚度约为500埃的氧化硅，并且可在例如是25℃的低温下形成。绝缘层425可以包括其他绝缘材料并且使用其他沉积方法形成。绝缘层425还可以包括二氧化硅、氮化硅、氮氧化硅以及如SiO2/SiN(例如SiO2/SiN/SiO2/SiN...)的多层叠层。
在此例子中，第一导电衬层420(也称为衬导体、衬导体层、导电衬、第一导电层、第一导电界面衬)，诸如钛和氮化钛的双层组合，可以使用化学气相沉积CVD、物理气相沉积PVD和原子层沉积ALD形成厚度例如是约为30埃到1000埃的层。其他可用于第一导电衬层420的材料可以是包括钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、其他金属和金属合金或其组合的单层或是多层结构。然后可选地对所沉积的第一导电衬层420进行回火工艺。
图6是示出在第一导电层430(例如钨)的沉积之后的工艺的阶段以在沟道中形成填充主体的立体图。第一导电层430可以使用CVD、PVD、ALD、电镀(EP)或其他沉积技术来形成，以部分地将导电填充材料填充于沟道的内侧壁上的第一导电衬层420的空间(例如，衬导体420A)。衬导体420A又称为导电衬、第一导电衬层。在本实施例中，第一导电层430填充侧壁与接触衬导体420A之间的多个沟道的下部分。用于第一导电层430的其他的合适的材料可以包括多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属和金属合金或其组合。然后可选地进行回火工艺。
图7是示出在多个沟道中相应的一个沟道中形成层状导体的下部分之后的工艺阶段的立体图。在一例中，首先进行CMP工艺，以移除顶盖层410顶部的第一导电衬层420和第一导电层430，接着通过刻蚀工艺，以非等向性地移除第一导电层420和沟道的上侧壁上的第一导电层430，以暴露绝缘层425的间隙壁层(例如是绝缘间隙壁层)425A。第一导电层430和第一导电衬层420的导电材料被回刻蚀至叠层中的上表面420B、430B，形成从电路结构的上表面凹入的顶面。在此例中，第一导电层430的上表面430B可以位于叠层厚度的大约三分之二的高度处，或者可以位于围绕叠层的顶有源层(例如217)的高度处。刻蚀工艺可以包括湿法刻蚀、干法刻蚀、Ar轰击或其组合。在另一例中，可以省略CMP工艺，从而仅执行刻蚀，以形成如图7所示的结构。当第一导电衬层420和第一导电层430被回刻蚀以凹入由此形成的填充主体的上表面420B、430B时，沟道的侧壁上的绝缘间隙壁层425A提供了刻蚀选择性。
由于多沟道被部分填充，叠层在工艺中具有更大的热膨胀空间，同时对叠层产生较小的横向应力。此外，部分填充的高高宽比沟道会降低张应力，从而改善形变问题。
图8是表示在绝缘层425所暴露部分上的第二导电层440上形成第二导电层450以做为行成顶部导体主体的工艺的一部分工艺之后的工艺阶段的立体图。第二导电衬层440可以使用CVD、PVD、ALD或厚度约为10埃至1000埃的沉积技术形成，沟道衬440A在沟道侧壁的部分内衬中，从而使用绝缘间隙壁层425A用于对导体的多层进行对准。
第二导电层450可以不同于第一导电层，其可以使用CVD、PVD、ALD、EP或其他沉积技术沉积，以填充沟道的上部分。适用于第二导电层450的材料可以包括多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属和金属合金或其组合。用于第二导电层450的材料可以选择可使得材料的应力特性透过在第一导电层430中使用的材料的应力特性而补偿(offset)或平衡。
在一些实施例中，沟道填充步骤可以在柱体形成之前完成。
图9是表示在形成各沟道内的层状导体的上部的顶部导体主体之后的工艺的阶段的立体图。可以使用CMP和/或平坦化学刻蚀工艺移除顶盖层410的顶部上的第二导电衬层(图8的440)和第二导电层(图8的450)，以形成在沟道导体中的顶部导体主体。顶部导体主体包括沟道衬440A的片段和平坦化工艺之后剩余的第二导电层的材料。虽然在这个例子中未示出，在平面化结构上可以形成介电层。
因而在对应的多个沟道中形成了多个层状沟道导体501、502、503、504。多个层状沟道导体501、502、503、504中的每一个包括底部导体层431、432、433、434、中间导电衬层441、442以及顶部导体层451、452、453、454、443、444。底部导体层431、432、433、434与基底200欧姆电性接触以使电流流动；中间导电衬层(又称为衬层)441、442、443、444在底部导体层431、432、433、434之上并且衬于对应沟道的部分侧壁；顶部导体层451、452、453、454在中间导电衬层441、442、443、444上。欧姆接触提供与在细长沟道和底部导体层201之间的合适电阻之间的电流连通，以使得导电层201能够用作共源极线。本实施例中，每个层状导体包括位于底部导体层431、432、433、434和位于该底部导体层431、432、433、434附近的侧壁的下部分之间的底部导电衬层421、422、423、424。
在一例中，底部导电衬层421、422、423、424可以具有与中间导电衬层441、442、443、444相同的材料。在另一例中，第一和第二导电衬层可以具有不同的材料。
类似地，在一例中，形成填充主体的底部导体层431、432、433、434可以具有与顶部导体层451、452、453、454相同的材料。在另一例中，形成填充主体的顶部和底部导体层和顶部导体主体可以具有不同的材料，并且可以选择以减少不需要的形变的方式来管理结构的应力特性。
如图所示，覆盖多个层状沟道导体501、502、503、504和多层叠层的多个图案化导体将多个层状沟道导体501、502、503、504连接到参考电压，其被配置为共源极线。举例来说，沟道导体的接触窗是透过在上覆介质层中形成对准的介层窗(其被层间导体所填满)而形成的。由于形变减少，因而改善了接触窗的对准。另外，覆于多层叠层的各个第二多个图案化的导体(未示出)将多个柱体中的相应一个连接到电压电源，从而将位线电压提供给对应的薄膜(图3的302)，其配置为位线。控制电路被配置为将不同的偏压施加于多层叠层中的有源层和柱体，并且可以被配置为执行编程操作，通过该编程操作，可以将一个或多于一个的数据位储存在选定的存储单元中。
形成填充主体的底部导体层431、432、433、434可以是主要用作导体的层状导沟体导体501、502的块材导体，而不是薄膜黏着层或薄膜势垒层。在有效实施例中，底部导体层431、432、433、434的厚度大于叠层中至少两层(例如层210、211)的组合高度。在有效实施例中，底部导体层431、432、433、434的厚度至少为叠层高度的三分之一。在有效实施例中，底部导体层431、432、433、434的厚度至少为叠层高度的三分之二，而其他厚度足以做为沟道中的层状导体的主块材导电材料。与导顶层451、452、453、454相比，底部导体层431、432、433、434可以在与基底200垂直的方向上较厚。底部导体层431、432、433、434的主要目的是块材导体。
底部导体层431、432、433、434之下的底部导电衬层421、422、423、424是薄膜，其主要起到黏着的作用，以辅助或确保底部导体层对绝缘层425的黏着或离子势垒，以保护底基底200免受离子如氟和氯的攻击。底导电层421、422、423、424还可以用于避免在形成底部导体层期间在基底的表面上形成空隙或小丘。另外，底部导电衬层421、422、423、424有助于底部导体层431、432、433、434的成长。
中间导电衬层441、442、443、444是薄膜，其主要起到黏着剂的作用，以确保顶部导体层与绝缘层425的黏着并且有助于顶部导体层451、452、453、454的成长。
图6A示出了另一种实施例，其可以与图6形成对比。在图6A中，图6中的构件也给出了相同的参考数字。在图6A中，代替沉积用于形成填充主体的第一导电层430，沉积应力平衡层630。应力平衡层630覆盖沟道的侧面和底部上的导电衬420、420A。
应力平衡层630可以是介电材料，例如二氧化硅、氮化硅、氮氧化硅，其可使用等离子体增强化学气相沉积PECVD、高密度等离子体氧化HDP、原子层沉积ALD、低温度氧化物LTO和/或旋涂电介质SOD或其他沉积技术形成，以部分填充第一导电层420A的内侧壁与低应力材料之间的空间。在本实施例中，应力平衡层630填充多沟道的下部。
图7A是示出在多沟道的相应一个沟道中形成层状导体的下部之后的工艺阶段的立体图，其可以与图7对比。在一例中，先进行CMP工艺，以去除顶盖层410顶部上的应力平衡层630，接着进行刻蚀工艺，以选择性地去除沟道上部上的应力平衡层630，同时留下侧壁上的层420A所形成的导电衬底侧壁进入沟道的上部，从而露出部分导电衬420A。用于应力平衡层630的材料被回蚀至叠层中的顶部高度，形成填充主体630A的顶面630B。在此例中，由应力平衡层630形成的填充主体630A的顶面可以位于叠层厚度的大约三分之二的高度处，或者可以位于围绕顶部有源层(例如217)叠层的高度处。刻蚀工艺可以包括湿法刻蚀、干法刻蚀、Ar轰击或其组合。在另一例中，可以省略CMP工艺，从而只执行刻蚀，以形成如图7A所示的结构。沟道侧壁上的衬导体420A提供相对于应力平衡层630的刻蚀选择性。
由于多沟道是以部分填充的方式，因此，叠层在工艺过程中具有更大的热膨胀空间，同时对叠层产生较小的横向应力。此外，部分填充的高高宽比沟道会降低张应力，从而改善形变问题。
图8A、8B和8C是示出替代步骤的简化剖面图，其可以与图8形成对比。图8A是示出在第二导电衬层640上形成第二导电层650之后的工艺阶段的立体图。导电衬层640与第二导电层650欧姆接触，用于与衬导体420A的暴露部分电流流动连通。第二导电衬层640可以使用CVD、PVD、ALD、或其他沉积技术形成，具有约10至1000的厚度，衬于沟道的部分的侧壁，藉此使用导电衬420A来对准多层的导体。
第二导电层650填充沟道的上部分，并且可以使用CVD、PVD、ALD、EP或其他沉积技术沉积。适于用于第二导电层650可以包括多晶硅、非晶硅、硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属和金属合金或其组合。
图8B示出了替代工艺中的另一个阶段。在此阶段，已采用CMP工艺或者回蚀工艺对结构的表面650B平面化，该工艺移除了电路上以及如图所示的剩余顶部导体主体的表面650B上方的衬导体420、第二导电衬层640和第二导电层650结构。因此，顶部导体主体留在沟道的上部分中，顶部导体主体包括第二导电层650的部分650A和第二导电衬层640的部分640A。此外，衬导体420A的顶面与顶部导体主体的表面650B共面。因此，沟道导体包括通过衬导体420A到顶部导体主体的电流路径。填充主体630A可以包括如上所述的介电材料，并用于平衡或补偿顶部导体主体的应力特性。
图8C示出了在介电层670沉积之后的工艺的下一个阶段，例如沟道导体上的层间介电质和电路结构。如图9所述的接触窗可以形成以连接到上覆的图案化的导体。
再参照图5，在沉积衬导体420之后，沟道的宽度和深度随着沉积工艺和沟道侧壁和沟道的底部和侧壁的衬导体的厚度而减小。然而，在此步骤中，经衬的沟道(在衬导体420内)的深度在一些实施例之中为沉积衬导体420之前的深度(1至8微米)的至少约90％，并且在一些实施例中为95％或更多。类似地，沟道侧壁上的衬导体420的厚度减小了经衬的沟道的宽度，并且在此实施例中维持在沉积衬导体420之前的沟道的宽度(0.1至0.8微米)的至少70％或更多。填充主体和顶部导体主体的体积构成沟道导体大部分的体积，并且由于其相对于衬导体420的体积而在应力性质上有显著的贡献。由于填充主体630A中材料的体积，填充主体630A的应力特性有助于平衡顶部导体主体的应力特性，并减少电路结构的弯曲或翘曲。
本文描述的沟道导体包括不同材料的多层。不同的材料可以具有不同的应力特性。举例来说，材料与张应力特性倾向于拉动其所连接的结构，材料与压缩应力特性倾向于推动其所连接的结构。如上所述，这些应力条件可能对电路结构和沟道导体的弯曲或翘曲有所贡献。
通过使用多层不同材料的沟道导体，可以平衡这些应力特性，以减少弯曲或翘曲。
举例来说，实施例中的顶部导体主体和填充主体可以具有不同的应力特性，特别是在沟道导体形成期间以及在完成集成电路期间使用的其他步骤，该电路结构可能容易在不想要的应力条件下造成形变。
下面的表格总体显示了应用平衡条件，该条件可以使用本文所述的技术来实施。表中的第一栏表示沟道导体中顶部导体主体或上导体元件的应力特性。表中的第1栏显示了同一沟道导体中填充主体的应力特性。第3栏列出了应力特性组合的相对优点。
应力顶部导体主体 应力填充主体 效应
1 拉伸(++) 拉伸(++) 最差
2 拉伸(++) 相对低拉伸(+) 较差
3 拉伸(++) 相对低压缩(-) 较好
4 拉伸(++) 压缩(--) 最好
5 压缩(--) 拉伸(++) 最好
6 压缩(--) 相对低拉伸(+) 较好
7 压缩(--) 相对较低压缩(-) 较差
8 压缩(--) 压缩(--) 最差
在该表的第1-8列中，列出了沟道导体的顶部导体主体和填充主体的的应力特性的八个可能条件。就本表而言，顶部导体主体的特征可能是倾向于拉邻电路结构的拉伸应力(拉伸++)特性，或倾向于推邻近结构的压缩应力(压缩--)特性。如本文所述，这些应力特性对于用作沟道导体中的顶部导体主体而言可以认为是典型的所期望的良导体(具有相对高的电导率)。对于本表而言，填充主体可以具有更宽范围的应力特性，包括拉伸应力(拉伸++)特性，相对低的拉伸应力(拉伸+)特性，相对低的压缩应力(压缩特性-)和压缩应力(压缩--)特性。
填充主体的应力特性可以有效地补偿由顶部导体主体引起的应力，以及顶部导体主体的应力特性与填充主体的应力特性相反的情况。因此，在表的第3-6列中，组合的作用是平衡沟道导体中的应力，从而导致沟道导体的质量更好或最好，因为其涉及弯曲或翘曲。
如上所述，即使在表中的第1和2列以及第7和8列表示的条件中，使用各种材料层的多个层以形成沟道导体的工艺也可以减小弯曲或翘曲。然而，使用能够建立由第3-6列表示的条件的材料可以获得更好或最好的结果。
当填充主体包括介电材料且顶部导体主体包括以导致相反类型的应力特性的方式沉积的金属、掺杂半导体或金属化合物时，第3-6列所表示的条件可以在一些实施例中实现。
其他可用于改善应力平衡的特性包括沟道导体的填充主体和其他构件的相对体积、不同材料的层数以及其他特征，将更详细讨论如下。
图10是另一实施例中三维存储器结构的立体图。图9中使用的相同参考数字普遍应用于图10以表示实施例的相同或类似元件。关于相同或类似元件的描述不再重复。与图9的结构相比，底部导体层431、432、433、434(填充主体)直接接触导电层201。在本实施例中，底部导体层可以包括例如是多晶硅或其他材料，其可以在绝缘材料和导电材料之间提供良好的黏着性。因此可以省略图9的底部导电衬层421、422、423、424或衬导体。在此例中，底部导体层431、432、433、434在与基底200垂直的尺寸上比顶部导体层451、452、443、454更厚。
图11是另一实施例中的三维存储器结构的立体图。图9中使用的相同参考数字普遍应用于图11以表示实施例的相同或类似元件。关于相同或类似元件的描述不再重复。与图9的结构相比，对应沟道中的每个层状沟道导体包括中间衬层上的中间层471-474、491-494，或顶部导体层451、452、453、454和底部导体层431、432、433、434之间的导电衬层(又可称为中间导电界面衬)461-464、481-484。中间层可以包括选择用于应力平衡效应的材料，例如上述的介电材料、导体或半导体材料。在本实施例中，层状导体包括两个中间层和两个中间导电衬或衬层。顶部和底部导体层之间的中间导体层和中间导电衬层的数量可以改变。中间层可以包括用于应力平衡效应而选择的一种材料或多种材料，例如上述的介电材料、导体或半导体材料。
中间导电衬或导电衬层(461-464、481-484)可起到黏着剂的作用，以确保顶导体的黏着到绝缘层425，并且有助于顶导体主体之顶部导体层451、452、453、454的生长。由于顶导体主体的衬层(441、442、443、444)设置在中间导电界面衬(461-464、481-484)的顶部并黏附在沟道侧壁(绝缘层425)，因此顶部和底部导体层之间的中间导电衬层(例如461-464、481-484)可以可选地省略。
图12是另一实施例中的三维存储器结构的立体图。图11中使用的相同参考数字普遍应用于图12以指示实施例的相同或类似元件。关于相同或类似元件的描述不再重复。与图11的结构相比，底部导体层431、432、433、434直接接触导电层201。在本实施例中，底部导体层包括例如是多晶硅、导电材料，其可以在绝缘材料和导电材料之间提供良好的黏着性。。因此可以省略图9的底部导电衬层421、422、423、424。
在另一个实施例中，顶和底部导体层之间的中间导电衬层(例如461-464、481-484)可以可选地省略。
图13至图15示出了用于包括垂直通道3D存储元件集成电路的另一示例工艺流程。
图13是示出具有多个细长沟道(例如1401、1402、1403、1404)的结构的立体图，该沟道形成在交替的氧化硅层(例如1210、1212、1214、1216、1218)和氮化硅层的叠层中(例如1211、1213、1215、1217)。
为了形成如图13所示的结构，基底(或导电板)1200可以包括由掺杂工艺形成的导电层1201，以对基底1200添加n型或p型掺杂材料，接着在基底1200上沉积交替的氧化硅层(例如1210、1212、1214、1216、1218)和氮化硅层(例如1211、1213、1215、1217)的叠层。
接下来，通过进行孔刻蚀以形成穿过叠层的多个开口，随后在叠层上和多个开口内沉积存储器层1301。存储器层1301是复合的多层膜，包括构成为阻挡层的第一层(包括氧化硅)、构成为电荷捕获层的第二层(包括氮化硅)以及构成为隧穿层的第三层(包括氧化硅)。存储器层1301在多个开口的侧壁和底部具有共形表面。然后，执行刻蚀工艺，以去除叠层顶部和开口底部上的存储器层1301。然后，将薄膜1302沉积在叠层上并且薄膜1302有一部分与开口底部处的导电层1201接触。薄膜1302可以包括经由材料(例如硅)和掺杂浓度(例如未掺杂或轻掺杂)选择而适合做为垂直通道结构的半导体。
在形成薄膜(例如半导体薄膜)1302之后，使用旋涂介电质(SOD)，例如是氧化硅或其他绝缘材料来实施填充工艺，以填充开口内薄膜1302之间的空间，随后通过CMP工艺移除顶部导体层1218上的SOD，并通过刻蚀工艺移除开口上部中的SOD。因此形成了绝缘结构1303。在一例中，绝缘结构303可以被SOD完全填充，并且没有空隙和接缝。在另一例中，绝缘结构1303中可能存在接缝或空隙。
接下来，沉积导电材料，例如多晶硅，以填充开口的上部，随后通过CMP和/或回蚀工艺形成插塞1304，由此提供从存储单元的垂直串中的通道到对应的上覆图案化的导体(未示出)的连接。为了得到更好的导电性，可以选择在电阻下施加自对准硅化物工艺以降低阻值。在另一例中，插塞1304可以包括掺杂多晶硅。
在又一例中，绝缘结构1303可以是在薄膜1302的沉积期间形成的接缝或间隙。在薄膜1302的内侧表面的顶部上形成的悬突可以连接在一起，以形成由薄膜1302包围的接缝或间隙。插塞1304因此通过悬突连接而形成。
在又一示例中，薄膜1302完全填充叠层中的开口，因此绝缘结构1303和插塞1304不存在。
接下来，在叠层上沉积顶盖层1410，顶盖层1410包括例如是氧化硅。然后进行图案化工艺，以形成在叠层中延伸以及进入基底200的导电层201的多个细长沟道(例如1401、1402、1403、1404)。多个细长沟道可以例如是大于1μm深，高达8μm；又例如是大于0.1μm宽，高达0.8μm。因此，多个细长沟道的高宽比在10或大于10。
多个细长沟道是利用单一的图案化步骤形成的，其中包括定义用于沟道的刻蚀掩模和使用幕幕刻蚀，而无更多的刻蚀掩模，从而使多层叠层的上层到多层叠层下的基底1200具有连续的侧壁。
图14是表示在金属栅极置换叠层中的氮化物层并在细长沟道的侧壁上形成绝缘层1425的结构之后的立体图。实施栅极置换工艺，其包括(1)使用磷酸(H3PO4)去除叠层中的氮化硅层(例如图13的1211、1213、1215、1217、1218)以暴露氧化硅层的表面；(2)在叠层的氧化硅层(例如1210、1212、1214、1216)的暴露表面上以及存储层1301的暴露表面上形成高介电常数材料(如氧化铝)的薄层(例如1415、1416、1417、1418)；(3)使用CVD或其他合适的沉积方法通过填充例如是钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)或其组合的导电材料(例如1411、1412、1413、1414)以形成金属栅极。然后用湿法刻蚀去除细长沟道侧壁和底部的导电材料，以在侧壁上形成凹陷。
在栅极置换工艺之后，叠层包括由氧化硅层(例如1210、1212、1214、1216、1218)所构成的被动层和由金属栅极(例如1411、1412、1413、1414)所构成的有源层。存储单元设置在有源层和柱体之间的界面区域。在本实施例中，做为字线的有源层环绕着柱体，其构成了环绕式栅极。存储单元具有环绕式栅极的配置。
接下来，在低温下实施氧化工艺，例如是25℃，以在叠层上形成包括氧化硅的绝缘层1425，随后进行氧化刻蚀以移除细长沟道的底部上的绝缘层1425。所得到的结构具有绝缘层1425，该绝缘层1425覆盖叠层中的氧化硅层(例如1210、1212、1214、1216、1218)的侧面并填充侧壁上的凹槽。在刻蚀步骤之后，绝缘层1425提供细长沟道的连续侧壁(例如1405、1406、1407、1408)。
图15是示出具有填充细长沟道的多个层状导体(例如1501、1502、1503、1504)的结构的立体图，其可以使用在此描述的工艺和结构中的任何一种来实现。在此例中，使用CVD、PVD和ALD在叠层上沉积第一导电薄层，以形成厚度为约30埃至1000埃的层。然后可选地对所沉积的第一导电薄层进行回火工艺。使用CVD、PVD、ALD、电镀(EP)或其他沉积技术来沉积第一导体，以部分填充细长沟道内第一导电薄层的侧壁之间空间。在此例中，第一导体填充多个沟道的下部。
接下来，进行CMP工艺，以移除顶盖层410顶部的第一导电薄层与第一导体，接着进行刻蚀工艺，以移除在细长沟道的上侧壁上的第一导电薄层与第一导体，由此形成底部填充主体或称为底部导电层(例如1431、1432、1433、1434)和底部导电衬层(例如1421、1422、1423、1424)以及暴露底部填充主体(例如1431、1432、1433、1434)上的部分的绝缘层1425。用于底部填充主体(例如1431、1432、1433、1434)的导电材料和用于底导电衬或衬层(例如1421、1422、1423、1424)的一些实施例的导电材料被回刻蚀至叠层顶的高度，从而形成填充主体的顶面。在此例中，底部填充主体(例如1431、1432、1433、1434)的顶面可以位于叠层厚度的大约三分之二的高度处，或者可以位于围绕叠层的顶有源层(例如1414)的高度处。刻蚀工艺可以包括湿法刻蚀、干法刻蚀、Ar轰击或其组合。在另一例中，仅实施了刻蚀工艺。
适用于层状导体(例如1501、1502、1503、1504)的底部填充主体(例如1431、1432、1433、1434)的材料可以包括氮化硅(SiN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、其他金属合金或其组合。
适用于层状导体(例如1501、1502、1503、1504)的底部导电衬层(例如1421、1422、1423、1424)的材料可以包括多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属和金属合金或其组合。底部导电衬层可以是多层的组合，例如Ti和TiN。
然后使用CVD、PVD、ALD或其他沉积技术将第二导电薄层沉积在绝缘层1425的暴露部分上和填充主体的顶面上，以具有约10埃至1000埃的厚度，而衬于填充细长沟道的部分侧壁。然后用CVD、PVD、ALD、EP或其他沉积技术沉积第二导体，以填充细长沟道的上部。然后，以CMP和/或刻蚀工艺去除顶盖层1410的顶部上的第二导电薄层和第二导体。因此，在对应的填充主体(例如1431、1432、1433、1434)上形成顶部导体层(例如1451、1452、1453、1454)和中间导电衬层(例如1441、1442、1443、1444)。
适用于中间导电衬层(例如1441、1442、1443、1444)的材料可以包括钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、其他金属合金或其组合。中间导电衬层可以是多层的组合，例如Ti和TiN。
适用于顶部导体层(例如1451、1452、1453、1454)的材料可以包括多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属和金属合金或其组合。
顶导体和底部填充主体可以具有相同或不同的材料。同样地，中间导电衬层和底部导电衬层可以由相同或不同的材料组成。在本文所述的实施例中，选择顶部导体主体和填充主体的材料以用于应力平衡效应。
多个层状导体(例如1501、1502、1503、1504)中的每一个包括与导电层1201欧姆电性接触的底部导体层或称为底部填充主体(例如1431、1432、1433、1434)、在底部填充主体(例如1431、1432、1433、1434)上并且衬于对应沟道的部分的侧壁上的中间导电衬层(例如，1441、1442、1443、1444)以及在中间导电衬层(例如1441、1442、1443、1444)上的顶部导体层(例如1451、1452、1453、1454)。欧姆接触提供与填于细长沟道的层状导体之间的合适电阻和底部导体层1201之间的电流连通，以使得导电层1201能够用作共源极线。在本实施例中，每个层状导体还包括在底部填充主体(例如1431、1432、1433、1434)与邻近底部导体层的侧壁的下部分之间的底部导电衬层(例如1421、1422、1423、1424)。
如图所示，上覆于多个层状导体(如1501、1502、1503、1504)以及多层叠层的多个图案化导体将多个层状导体连接到一个参考电压，配置为共源极线。另外，上覆于多层叠层的第二多个图案化导体(未示出)将多个柱体连接到电压电源，从而向柱体的对应薄膜(图13的1302)提供位线电压，配置为位线。控制电路被配置为将不同的偏压施加于多层叠层中的有源层和柱体，并且可以被配置为执行编程操作，通过该编程操作，可以将一个或多于一个的数据位储存在所选择的存储单元中。
底部填充主体1431、1432、1433、1434可以是块材导体，主要用作导体，而不是层状导体1501、1502、1503、1504的薄层黏着层或薄膜势垒层，具有厚度，足以做为沟道中层状导体的主要块状导电材料。在有效的实施例中，底部填充主体1431、1432、1433、1434的厚度大于叠层中至少两层(例如层1210、1411)的组合高度。在有效实施例中，底部填充主体1431、1432、1433、1434的厚度至少为叠层高度的三分之一。在有效实施例中，底部填充主体1431、1432、1433、1434的厚度至少为叠层高度的三分之二。底部填充主体1431、1432、1433、1434在与基底1200垂直的尺寸上可以比导顶层1451、1452、1453、1454厚。在某些实施例中，底部填充主体1431、1432、1433、1434的主要目的是块材导体。
在其他实施例中，填充主体主要是为了相对于顶导体的应力平衡效果而实施的。在这些实施例中，填充主体可以包括介电材料，或者其他材料不一定是良好的导体，并且底衬层形成导电衬垫以提供电流流向沟道导体的顶部导体主体。
底部填充主体1431、1432、1433、1434下方的底部导电衬层1421、1422、1423、1424主要用作黏着剂，以辅助或确保底部导体层对绝缘层425的黏着或离子阻挡，以保护底基底200在某些实施例中受氟离子和氯离子的攻击。底部导电衬层1421、1422、1423、1424也可用于避免在形成底部导体层期间在基底的表面上形成空隙或小丘。另外，底部导电衬层1421、1422、1423、1424有助于底部填充主体1431、1432、1433、1434的生长。在某些实施例中，特别是当填充主体不是良导体时，底部导电衬层可做为导电衬，对沟道导体的顶部导体主体提供电流路径。
中间导电衬层1441、1442、1443、1444在一些实施例中主要做为黏着剂，以确保顶部导体层与绝缘层1425的黏着并且可以帮助顶部导体层1451、1452、1453、1454的生长。
在另一个实施例中，如果底部填充主体包括例如是多晶硅或其他材料，则可以省略底部导电衬层，其可以在绝缘层和导电材料之间提供良好的黏着性。在本实施例中，如参考图10所述，层状导体包括与导电层1201直接接触的底部填充主体。底部填充主体1431、1432、1433、1434在与基底1200垂直的尺寸上比顶部导体层1451、1452、1453、1454厚。
在另一实施例中，如参考图11所述，层状导体可以包括顶部和底部导体层之间的中间填充体和中间导电衬层。中间导电衬层可以选择省略。
在另一个实施例中，如参考图12所述，层状导体可以包括顶部和底部导体之间的中间填充体和中间导电衬层。中间导电衬层可以选择省略。
层状导体可以用于形成其他3D存储器结构。
图16是包括3D垂直薄通道膜NAND阵列的集成电路901的简化芯片方块图。集成电路901包括存储阵列960，存储阵列960包括具有如本文所述的层状沟道导体的一个或多个存储区块。
SSL/GSL译码器940耦合到设置在存储阵列960中的多个SSL/GSL线945。电平译码器(又称译码器)950耦合到多个字线955。全局位线行译码器(又称行译码器)970被耦合到多个全局位线965，沿存储阵列960中的行排列，用于从存储阵列960读取数据并将数据写入存储阵列960。地址在总线930上从控制器910提供到行译码器970、译码器940和译码器950。在此实例中，感测放大器和编程缓冲电路980经由第一数据线975耦合到行译码器970。电路980中的编程缓冲器可以储存多阶编程用的编程编码，或是编程编码的函数的值，以指示编程或禁能所选位线的状态。行译码器970可以包括电路，用于响应编程缓冲器中的数据值，而选择性地施加编程以及禁能电压到存储器中的位线。
来自感测放大器/编程缓冲电路980的感测数据经由第二数据线985提供给多阶数据缓冲器990，其经由数据路径993依次耦合至输入/输出电路991。另外，在本例中输入数据被施加于多阶数据缓冲器990，用于支持多阶编程操作。
输入/输出电路991将数据驱动到集成电路901外部的目的地。输入/输出数据和控制讯号经由数据总线905，在输入/输出电路991、控制器910以及集成电路901上的输入/输出端或集成电路901内部或外部其他数据源之间移动，例如通用处理器或专用应用电路，或提供由存储阵列960支持的系统芯片功能的模块的组合。
在图16所示的例子中，使用偏置设置状态机的控制器910，对由方块920中一个或多个电压电源产生或提供的电源电压的施加进行控制，例如读取、擦除、验证和编程偏压。控制器910耦合到多阶数据缓冲器990和存储阵列960。控制器910包括控制多阶编程操作的逻辑。在此处描述的实施例全环绕栅极(GAA)NAND结构中，逻辑被配置为执行以下方法：
对共源极线施加参考电压，例如经由本文所述的层状导体偏置基底上的导电层；
在阵列中选择一层存储单元，如使用字线层译码器；
例如通过在垂直通道结构列上使用SSL开关和GSL开关选择阵列中的选定列中的垂直通道结构；以及
将电荷储存在阵列中所选择的垂直通道结构的列上的选定层中的电荷捕获位置中，以使用位线电路(例如耦合到选定列的垂直通道结构的全局位在线的页缓冲器)来表示数据。
在某些实施例中，逻辑被配置为例如是通过控制字线层译码器来选择层。
在某些实施例中，逻辑被配置为储存多阶电荷，以表示阵列中所选择的垂直通道结构列上所选层中的电荷捕捉位置的多于一个位的数据。以这种方式，阵列中的选择单元存储超过两位，每个单元包括多于一个的位。
控制器910可以使用本领域已知的专用逻辑电路来实施。在另一个实施例中，控制器包括一个通用处理器，其可以在同一个集成电路上实施，其执行计算器编程来控制元件的操作。在另一个实施例中，可以利用专用逻辑电路和通用处理器的组合来实施控制器。
存储阵列960可以包括电荷捕获存储单元，该电荷捕获存储单元被配置为通过建立与储存的电荷量相对应的多个编程电平(program level)来储存每个单元的多个位，进而建立存储器单元阈值电压VT。如上所述，每单元单一位的实施例可以包括在此描述的结构。
虽然本发明经由参考上述较佳实施例和上面详述的实施例揭露如上，但应该理解的是，这些实施例的目的是说明性的而不是限制性的。预期本领域技术人员将容易想到修改和组合，所述修改和组合将在下面的申请专保护范围的发明和范围内。

Claims (13)

1.一种集成电路，包括：
电路结构，其在基底上有一顶面；
多个细长沟道，在所述电路结构中，所述多个细长沟道自所述电路结构的上层延伸到多层叠层下方的所述基底，并且具有侧壁；以及
多个沟道导体，填充于所述多个细长沟道中的多个对应的细长沟道，所述多个沟道导体中的每个沟道导体包括：
衬导体，与所述对应的细长沟道的侧壁共形，并与所述基底电性接触；
第一填充主体，填充所述衬导体上的所对应的细长沟道的侧壁之间的所有细长沟道的下部，所述第一填充主体具有从所述电路结构的所述顶面凹入的上表面；以及
顶部导体主体，填充在所述衬导体上的所对应的细长沟道的侧壁之间的所述细长沟道的上部，并与所述衬导体电流流动连通；
其中，所述衬导体有一个顶表面位于顶部导体主体的底表面之下，且所述第一填充主体包括介电材料。
2.根据权利要求1所述的集成电路，其中所述顶部导体主体包括：
衬层，衬于所述衬导体之上的所述对应的细长沟道中；以及
导电填充物。
3.根据权利要求1所述的集成电路，更包括绝缘间隙壁层，在所述多个细长沟道的侧面上，将所述衬导体与电路结构的元件绝缘。
4.根据权利要求1所述的集成电路，其中所述衬导体在所述对应的细长沟道的所述侧壁上的厚度，在邻近所述第一填充主体的所述下部的平均厚度小于所述第一填充主体的宽度。
5.根据权利要求1所述的集成电路，其中所述第一填充主体包括含硅和氮的化合物。
6.根据权利要求1所述的集成电路，其中所述电路结构包括3D存储器结构；以及所述基底包括与被配置为共源极线的所述沟道导体的所述多个电流流动连通的导电层，以及一个或多个图案化的导体层上覆所述叠层，包括连接到所述沟道导体的所述多个沟道导体。
7.根据权利要求1所述的集成电路，其中所述衬导体以及顶部导体主体包括不同的导电材料。
8.一种集成电路的制造方法，包括：
在基底上形成电路结构；
在所述电路结构中形成多个细长沟道，所述多个细长沟道从所述电路结构的上层延伸到所述电路结构下方的所述基底，并且具有侧壁；
沉积与所述多个细长沟道侧壁共形的衬导体，并与所述基底电性接触；
通过在所述衬导体之间的所述多个细长沟道之间填充所述细长沟道的下部，以形成第一填充主体，所述第一填充主体具有从所述电路结构的顶面凹进的上表面；以及
沉积顶部导体主体，以填充所述衬导体上的所述侧壁之间的所述细长沟道的上部，并且与所述衬导体电流流动连通；
其中，所述衬导体有一个顶表面位于顶部导体主体的底表面之下，且所述第一填充主体包括介电材料。
9.根据权利要求8所述的集成电路的制造方法，更包括在所述多个细长沟道的侧面上形成绝缘间隙壁层，将所述衬导体与所述电路结构的元件绝缘。
10.根据权利要求8所述的集成电路的制造方法，其中所述多个细长沟道中的所述细长沟道的高宽比为10或大于10，并且具有连续侧壁，深度至少1微米。
11.根据权利要求8所述的集成电路的制造方法，其中所述衬导体在所述对应的细长沟道的所述侧壁上的厚度，在邻近所述第一填充主体的所述下部的平均厚度小于所述第一填充主体的宽度。
12.根据权利要求8所述的集成电路的制造方法，其中所述衬导体以及顶部导体主体包括不同的导电材料。
13.一种集成电路，包括：
多个沟道，在叠层中的有源层以及被动层延伸，并延伸至所述叠层下方的导电板；
多个层状导体，填充所述多个沟道中的对应沟道之中，每一层状导体包括：
衬导体，与所述导电板电性接触的并且衬于对应沟道的部分的侧壁；
中间填充主体，位于衬导体上；以及
顶部导体主体，位于所述中间填充体上并且与所述衬导体电流流动连通；以及
多个柱体，在所述多个层状态导体中的一对所述层状导体之间的所述叠层中，以及存储单元，设置在所述有源层与所述多个柱体之间的界面区处；
其中，所述衬导体有一个顶表面位于顶部导体主体的底表面之下，且所述中间填充主体包括介电材料。
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