CN107871743A - 制造三维半导体器件的方法 - Google Patents

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Abstract

提供了一种制造三维半导体器件的方法。该方法包括：提供具有外围电路区和单元阵列区的基板；在基板的外围电路区上形成外围结构；以及在单元阵列区上形成电极结构。电极结构包括下电极、在下电极上的下绝缘平坦化层、以及竖直地且交替地堆叠在下绝缘平坦化层上的上电极和上绝缘层，下绝缘平坦化层可以延伸以覆盖外围电路区上的外围结构。上绝缘平坦化层被形成为覆盖电极结构和外围电路区上的下绝缘平坦化层。

Description

制造三维半导体器件的方法
技术领域
本公开总地涉及半导体器件，更具体地，涉及三维半导体器件以及制造三维半导体器件的相关方法。
背景技术
需要半导体器件的高集成度以满足消费者对于优异的性能和成本限制的需求。因为集成度是确定产品价格的重要因素，所以期望提高的集成度。在二维或平面半导体器件的情形下，集成度主要由被单位存储单元占据的面积确定，因而，集成度大大受精细图案形成技术的水平影响。然而，提高图案精度所需的昂贵工艺设备对提高二维或平面半导体器件的集成度设定了实际限制。为了解决这些问题，已经提出了包括三维地布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些实施方式提供了制造高集成的半导体器件的方法。制造三维半导体器件的方法包括：提供具有外围电路区和单元阵列区的基板；在基板的外围电路区上形成外围结构；顺序地形成下牺牲层和下绝缘层以覆盖基板的外围结构和单元阵列区并且在外围结构上具有突出部分；形成蚀刻停止图案以覆盖在单元阵列区上的下绝缘层的顶表面并且暴露下绝缘层的突出部分；对下绝缘层的突出部分执行其中使用蚀刻停止图案作为蚀刻停止层的平坦化工艺以形成下绝缘平坦化层；去除蚀刻停止图案；以及在单元阵列区上形成模制结构。模制结构包括竖直地且交替地堆叠在下绝缘平坦化层上的上牺牲层和上绝缘层。
本发明构思的另外的实施方式提供了制造三维半导体器件的方法，该方法包括：提供具有外围电路区和单元阵列区的基板；在基板的外围电路区上形成外围结构；以及在基板的单元阵列区上形成电极结构。电极结构包括下电极、在下电极上的下绝缘平坦化层、以及竖直地且交替地堆叠在下绝缘平坦化层上的上电极和上绝缘层，下绝缘平坦化层延伸以覆盖外围电路区上的外围结构。在形成电极结构之后，上绝缘平坦化层可以被进一步形成为覆盖电极结构和外围电路区上的下绝缘平坦化层。
附图说明
从以下结合附图的简要描述，示例实施方式将被更清晰地理解。附图描绘了如在此描述的非限制性的示例实施方式。
图1是示出根据本发明构思的一些实施方式的三维半导体存储器件的示意性构造的平面图。
图2是根据本发明构思的一些实施方式的三维半导体存储器件的电路图。
图3是根据本发明构思的一些实施方式的三维半导体存储器件的平面图。
图4至20是示出在根据本发明构思的一些实施方式的制造三维半导体存储器件中的处理步骤的截面图。
图21是示出根据本发明构思的一些实施方式的三维半导体存储器件的截面图。
图22是图21的部分‘A’的放大图。
图23和24是示出根据本发明构思的一些实施方式的三维半导体存储器件的截面图。
图25至31是示出在根据本发明构思的一些实施方式的制造三维半导体存储器件中的处理步骤的截面图。
图32至37是示出在根据本发明构思的一些实施方式的制造三维半导体存储器件中的处理步骤的截面图。
具体实施方式
在下文，将通过参考附图说明本发明构思的示例实施方式来详细描述本发明构思。在图中相同的附图标记表示相同的元件，因而为了简洁，将省略其详细描述。
本发明构思可以以许多不同的形式实施且不应被理解为限于此处阐明的示例实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并且将向本领域的技术人员全面传达本发明构思的范围。在图中，为了清晰，可以夸大层和区域的长度和尺寸。
此外，虽然在本发明构思的各个实施方式中使用像‘第一’和‘第二’一样的术语来描述各种元件、组件、区域、层和/或部分，但是该元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分。因而，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离本发明构思的教导。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域中的普通技术人员通常理解的相同含义。还将理解，术语，诸如在常用字典中所定义的那些，应被理解为具有与其在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
当某一实施方式能够以不同方式实施时，可以以不同的方式执行具体说明的工艺顺序。例如，顺序地描述的两个工艺可以实质上同时执行，或者可以以与所描述的顺序相反的顺序执行。
因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，本发明构思的实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。在这里使用时，术语“和/或”包括一个或更多个相关列举项目的任意和所有组合。表述诸如“至少一个”，当在一列元件之前时，修饰整列元素而不修饰该列中的个别元素。术语诸如“基板”可以表示基板自身，或者包括基板和形成在基板的表面上的预定层或膜的堆叠结构。此外，术语“基板的表面”可以表示基板自身的暴露表面，或者形成在基板上的预定层或膜的外表面。
现在参考图1，将讨论示出根据本发明构思的一些实施方式的三维半导体存储器件的示意性构造的平面图。如图1所示，三维半导体存储器件可以包括单元阵列区CAR和外围电路区PCR。外围电路区PCR可以包括行解码器区ROW DCR、页缓冲区PBR、列解码器区COLDCR和控制电路区(未示出)。在一些实施方式中，连接区CNR可以提供在单元阵列区CAR与行解码器区ROW DCR的每个之间。
包括多个存储单元的存储单元阵列可以提供在单元阵列区CAR中。在一些实施方式中，存储单元阵列可以包括三维地布置在存储单元阵列中的多个存储单元以及电连接到存储单元的多条字线和位线。
在每个行解码器区ROW DCR中，行解码器可以被提供以选择提供在存储单元阵列中的字线的至少之一，并且在连接区CNR中，互连结构可以被提供以将存储单元阵列电连接到行解码器。行解码器可以配置为基于地址信息选择字线的至少之一。行解码器可以配置为响应来自控制电路(未示出)的控制信号而将不同的字线电压分别施加到字线中的被选字线和未被选择的字线。
在页缓冲区PBR中，页缓冲器可以被提供以读取储存在存储单元中的数据。取决于操作模式，页缓冲器可以配置为暂时地在存储单元中存储数据或配置为读出存储单元中存储的数据。例如，页缓冲器可以在编程操作模式中用作写驱动器，或者在读操作模式中用作读出放大器。
列解码器可以被提供在列解码器区COL DCR中并且可以连接到存储单元阵列的位线。列解码器可以在页缓冲器和外部装置(例如存储器控制器)之间提供数据传输路径。
现在参考图2，将讨论根据本发明构思的一些实施方式的三维半导体存储器件的电路图。如图2中所示，根据本发明构思的一些实施方式的三维半导体存储器件可以包括在其中提供公共源极线CSL、多条位线BL0-BL2以及在其间的多个单元串CSTR的单元阵列。
位线BL0-BL2可以二维地布置，多个单元串CSTR可以并联连接到位线BL0-BL2中的每条。所述多个单元串CSTR可以共同连接到公共源极线CSL。换言之，多个单元串CSTR可以提供在位线BL0-BL2与公共源极线CSL之间。在一些实施方式中，多条公共源极线CSL可以二维地布置。公共源极线CSL可以被施加有相同的电压或可以被独立地控制。
在一些实施方式中，每个单元串CSTR可以包括彼此串联连接的多个串选择晶体管SST1和SST2、彼此串联连接的存储单元MCT、以及地选择晶体管GST。每个存储单元MCT可以包括数据存储元件。
作为一示例，每个单元串CSTR可以包括第一和第二串选择晶体管SST1和SST2，第二串选择晶体管SST2可以联接到位线BL0-BL2，地选择晶体管GST可以联接到公共源极线CSL。存储单元MCT可以提供在第一串选择晶体管SST1与地选择晶体管GST之间并且可以彼此串联连接。
此外，每个单元串CSTR还可以包括提供在第一串选择晶体管SST1与存储单元MCT之间以使它们彼此连接的虚设单元。虽然在图中未示出，但是虚设单元可以提供在地选择晶体管GST与存储单元MCT之间以使它们彼此连接。
作为另一示例，在每个单元串CSTR中，类似于串选择晶体管SST1和SST2，地选择晶体管GST可以包括彼此串联连接的多个金属-氧化物-半导体(MOS)晶体管。此外，每个单元串CSTR可以配置为具有单一的串选择晶体管。
第一串选择晶体管SST1可以被第一串选择线SSL1控制，第二串选择晶体管SST2可以被第二串选择线SSL2控制。存储单元MCT可以被多条字线WL0-WLn控制，并且虚设单元可以被虚设字线DWL控制。地选择晶体管GST可以被地选择线GSL控制。公共源极线CSL可以共同连接到地选择晶体管GST的源极。
因为每个单元串CSTR包括位于从公共源极线CSL起的不同高度处的多个存储单元MCT，所以字线WL0-WLn和DWL可以具有在公共源极线CSL与位线BL0-BL2之间的多层结构。
此外，存储单元MCT的设置在从公共源极线CSL起的基本上相同高度处的栅电极可以共同连接到字线WL0-WLn和DWL的其中之一，从而处于等电势状态。在一些实施方式中，虽然存储单元MCT的栅电极设置在从公共源极线CSL起的基本上相同高度处，但是它们中的一些，例如，设置在不同行或列的栅电极，可以被独立地控制。
图3是根据本发明构思的一些实施方式的三维半导体存储器件的平面图。图4至20是示出在根据本发明构思的一些实施方式的制造三维半导体存储器件中的处理步骤的截面图。例如，图4至20是沿图3的线I-I'截取的截面图。图21是示出根据本发明构思的一些实施方式的三维半导体存储器件的截面图。例如，图21是沿图3的线II-II'截取的剖视图。图22是图21的部分‘A’的放大图。
参考图3和4，基板10可以包括单元阵列区CAR、连接区CNR和外围电路区PCR。连接区CNR可以位于单元阵列区CAR与外围电路区PCR之间。
基板10可以包括以下至少之一：诸如硅的半导体材料、诸如玻璃的绝缘材料或用绝缘材料覆盖的半导体或导电材料。例如，基板10可以是硅晶片，其是第一导电类型。
外围结构可以形成在基板10的外围电路区PCR上。外围结构可以包括行和列解码器、页缓冲器、以及用于写数据到存储单元和从存储单元读数据的控制电路，如参考图1描述的。换言之，外围结构可以包括电连接到存储单元的NMOS和PMOS晶体管、电阻器和电容器。
具体地，外围结构可以包括提供在基板10的外围电路区PCR上并且彼此间隔开的外围栅堆叠PGS。外围栅堆叠PGS可以提供为交叉形成在基板10的外围电路区PCR中的有源区ACT。在这些实施方式中，外围栅堆叠PGS可以包括顺序堆叠在基板10上的栅绝缘层、多晶硅层、金属层和硬掩模层。此外，间隔物可以形成为覆盖外围栅堆叠PGS的两个侧壁，并且源/漏区可以形成在有源区ACT中且在外围栅堆叠PGS的两侧。
在形成外围结构之后，绝缘缓冲层11和下牺牲层LSL可以被顺序地形成为覆盖提供有外围栅堆叠PGS的基板10。
下牺牲层LSL可以形成为共形地覆盖基板10的顶表面和外围栅堆叠PGS。作为一示例，外围栅堆叠PGS可以具有第一厚度T1，下牺牲层LSL可以具有小于第一厚度T1的第二厚度T2。在其中外围栅堆叠PGS提供为彼此相邻的实施方式中，在外围电路区PCR上的下牺牲层LSL可以形成为填充外围栅堆叠PGS之间的间隙区域。
下牺牲层LSL可以包括相对于绝缘缓冲层11具有蚀刻选择性的材料，或者由其形成。例如，下牺牲层LSL可以由硅氮化物、硅氮氧化物、硅碳化物和硅锗中的至少一种形成。
绝缘缓冲层11可以在下牺牲层LSL和基板10之间以及在下牺牲层LSL和外围栅堆叠PGS之间。在一些实施方式中，绝缘缓冲层11可以是硅氧化物层，其可以通过热氧化工艺或沉积工艺形成。
参考图3和5，下牺牲层LSL可以被图案化以形成彼此间隔开的下牺牲图案LP和虚设牺牲图案DP。
下牺牲图案LP和虚设牺牲图案DP的形成可以包括在下牺牲层LSL上形成掩模图案(未示出)以及使用该掩模图案作为蚀刻掩模来各向异性地蚀刻下牺牲层LSL。在这些实施方式中，掩模图案可以形成为在外围电路区PCR上具有开口，并且掩模图案的开口可以形成为与外围栅堆叠PGS间隔开。
虚设牺牲图案DP可以形成在外围电路区PCR上以覆盖基板10和外围栅堆叠PGS，并且下牺牲图案LP可以形成在单元阵列区CAR和连接区CNR上以覆盖基板10。
在一些实施方式中，下牺牲图案LP可以具有在单元阵列区CAR和连接区CNR上覆盖基板10的板状结构或从单元阵列区CAR延伸到连接区CNR的线形结构，或可以具有在连接区CNR上的开口。
参考图3和6，下绝缘层20可以形成为覆盖基板10的顶表面。下绝缘层20可以沉积在下牺牲图案LP和虚设牺牲图案DP上并且可具有均一的厚度。下绝缘层20可以是例如高密度等离子体(HDP)氧化物层的硅氧化物层。
在一些实施方式中，下绝缘层20可以具有大于外围栅堆叠PGS的第一厚度T1和下牺牲层LSL的第二厚度T2之和的第三厚度T3。下绝缘层20的第三厚度T3可以大于基板10的顶表面与虚设牺牲图案DP的最上顶表面之间的距离。在一些实施方式中，在单元阵列区CAR上的下绝缘层20的顶表面可以位于外围电路区PCR上的虚设牺牲图案DP的最上顶表面之上。在一些实施方式中，在单元阵列区CAR上的下绝缘层20的顶表面可以位于外围电路区PCR上的虚设牺牲图案DP的最上顶表面下面。
下绝缘层20的顶表面可以具有与外围栅堆叠PGS的第一厚度T1和下牺牲层LSL的第二厚度T2之差对应的高度差。下绝缘层20可以在单元阵列区CAR和连接区CNR上具有基本上平的顶表面，但是可以在外围电路区PCR上具有突出部分20P。因此，下绝缘层20的顶表面可以在外围电路区PCR上比在单元阵列区CAR上高。
此后，蚀刻停止层30可以形成在下绝缘层20上。蚀刻停止层30可以由相对于下绝缘层20具有蚀刻选择性的例如硅氮化物或硅氮氧化物的材料形成。
参考图3和7，蚀刻停止层30可以被图案化以形成蚀刻停止图案35。蚀刻停止图案35的形成可以包括在蚀刻停止层30上将掩模图案MPa形成为暴露外围电路区PCR并且使用该掩模图案MPa作为蚀刻掩模而各向异性地蚀刻该蚀刻停止层30。蚀刻停止图案35可以暴露外围电路区PCR上的下绝缘层20的突出部分20P。
参考图3和8，可以对下绝缘层20执行平坦化工艺以去除下绝缘层20的突出部分20P。由于突出部分20P的去除，可以减小单元阵列区CAR与外围电路区PCR之间的下绝缘层20的顶表面的高度差。
可以使用化学机械抛光(CMP)工艺执行平坦化工艺。相对于蚀刻停止图案35具有蚀刻选择性的例如石英和/或氧化铈(ceria)基研磨液的研磨液，可以被用于对下绝缘层20的CMP工艺。在平坦化工艺期间，蚀刻停止层30或蚀刻停止图案35可以用于检测平坦化工艺的终点。因而，在CMP工艺期间，可以减小下绝缘层20在单元阵列区CAR和连接区CNR上暴露的可能性，或可以防止下绝缘层20在单元阵列区CAR和连接区CNR上暴露。换言之，蚀刻停止层30的使用可以使得有可能在对下绝缘层20的平坦化工艺期间，减小在单元阵列区CAR和连接区CNR上的下绝缘层20的厚度变化的可能性或者可能防止在单元阵列区CAR和连接区CNR上的下绝缘层20的厚度变化。
在平坦化工艺之后，蚀刻停止图案35可以使用相对于下绝缘层20具有蚀刻选择性的蚀刻配方被去除。因此，在单元阵列区CAR和连接区CNR上暴露的下绝缘层20的厚度可以基本上是均匀的。
在一些实施方式中，在平坦化工艺之后，下绝缘层20可以具有基本上平的顶表面并且可以具有在外围电路区PCR上比在单元阵列区CAR上小的厚度。在某些实施方式中，在平坦化工艺之后，下绝缘层20可以暴露外围电路区PCR上的虚设牺牲图案DP的顶表面。
参考图3和9，平坦化的下绝缘层21的顶表面可以被凹进以形成暴露外围电路区PCR上的虚设牺牲图案DP的最上顶表面的下绝缘平坦化层25。换言之，在外围栅堆叠PGS上的虚设牺牲图案DP可以形成为具有暴露的顶表面，并且平坦化的下绝缘层21可以在单元阵列区CAR上具有减小的厚度。在一些实施方式中，下绝缘平坦化层25的顶表面可以位于基本上等于或低于外围栅堆叠PGS的顶表面的水平处。或者，下绝缘平坦化层25的顶表面可以与虚设牺牲图案DP的最上表面基本上共面或低于虚设牺牲图案DP的最上表面。在某些实施方式中，平坦化的下绝缘层21的凹进可以被省略。
作为一示例，平坦化的下绝缘层21的凹进可以包括例如使用湿法蚀刻工艺各向同性地蚀刻平坦化的下绝缘层21。例如，对平坦化的下绝缘层21的各向同性蚀刻工艺可以使用其中包含诸如聚羧酸铵(APC)的添加剂的蚀刻剂执行。
参考图3和10，虚设绝缘层27可以形成在下绝缘平坦化层25上。虚设绝缘层27可以形成为覆盖虚设牺牲图案DP的顶表面。在一些实施方式中，虚设绝缘层27可以由与下绝缘平坦化层25相同的材料形成。例如，虚设绝缘层27可以由硅氧化物层例如HDP氧化物层形成。
在一些实施方式中，下绝缘平坦化层25或虚设绝缘层27可以形成以减小单元阵列区CAR和外围电路区PCR之间的高度差。换言之，虚设绝缘层27可以形成为具有基本上平的顶表面。
返回参考图2，下绝缘平坦化层25和虚设绝缘层27可以具有根据地选择线GSL和与其相邻的字线WL0之间的距离而确定的厚度。换言之，下绝缘平坦化层25和虚设绝缘层27的厚度可以改变以控制地选择线GSL和字线WL0之间的距离。在其中下绝缘平坦化层25形成为在单元阵列区CAR和连接区CNR上具有优化的厚度的实施方式中，可以省略虚设绝缘层27的形成。
参考图3和11，层状结构100可以形成在虚设绝缘层27上。层状结构100可以包括交替地堆叠在虚设绝缘层27上的上牺牲层SL和上绝缘层ILD。
层状结构100可以不仅形成在单元阵列区CAR上而且形成在外围电路区PCR上。在一些实施方式中，层状结构100可以形成为在位于单元阵列区CAR和外围电路区PCR上的位置之间具有高度差，但是层状结构100中的高度差可以小于下牺牲图案LP的顶表面与虚设牺牲图案DP的顶表面之间的高度差。换言之，因为虚设绝缘层27具有基本上平的顶表面，所以可以减小层状结构100在外围电路区PCR和单元阵列区CAR之间具有大的高度差的可能性，或可以防止层状结构100在外围电路区PCR和单元阵列区CAR之间具有大的高度差。
层状结构100的上牺牲层SL可以由能够以相对于上绝缘层ILD的高蚀刻选择性被蚀刻的材料形成。例如，上牺牲层SL和上绝缘层ILD可以由相对于彼此具有蚀刻选择性的绝缘材料形成。换言之，上牺牲层SL可以由不同于上绝缘层ILD的绝缘材料形成。在某些实施方式中，上牺牲层SL可以由与下牺牲图案LP相同的材料形成。例如，上牺牲层SL可以由硅氮化物形成，上绝缘层ILD可以由硅氧化物形成。
在一些实施方式中，层状结构100可以以上牺牲层SL中的最下面一个与虚设绝缘层27接触这样的方式形成。在某些实施方式中，下绝缘平坦化层25可以延伸从而不仅覆盖下牺牲图案LP而且覆盖虚设牺牲图案DP，并且在其中虚设绝缘层27被省略的实施方式中，上牺牲层SL中的最下面一个可以遍及基板10的整个区域与下绝缘平坦化层25接触。在某些实施方式中，如图19所示，上牺牲层SL的最下面一个可以与单元阵列区CAR和连接区CNR上的下绝缘平坦化层25接触并且可以与外围电路区CNR上的虚设牺牲图案DP接触。
参考图3和12，模制结构110可以通过对层状结构100执行修整工艺而形成。模制结构110可以从单元阵列区CAR延伸到连接区CNR并且可以在连接区CNR上具有阶梯结构。例如，模制结构110可以具有阶梯结构，其高度在朝向外围电路区PCR的方向上以阶梯方式减小。换言之，模制结构110的高度可以在从连接区CNR朝向外围电路区PCR的方向上减小。
具体地，修整工艺可以包括形成掩模图案(未示出)以覆盖单元阵列区CAR和连接区CNR上的层状结构100、蚀刻层状结构100的一部分、以及减小掩模图案的水平面积的步骤。在一些实施方式中，蚀刻层状结构100的一部分和减小掩模图案的水平面积的步骤可以在修整工艺期间被重复至少一次。
在一些实施方式中，模制结构110可以形成为暴露外围电路区PCR上的虚设绝缘层27。在某些实施方式中，在其中虚设绝缘层27被省略的实施方式中，在外围电路区PCR上的虚设牺牲图案DP的顶表面可以暴露，如图20所示。
参考图3和13，绝缘间隙填充层40可以被沉积在基板10上。绝缘间隙填充层40可以形成为具有比模制结构110的厚度大的厚度。在一些实施方式中，绝缘间隙填充层40可以形成为在外围电路区PCR上具有基本上平的顶表面并且在连接区CNR上具有倾斜的顶表面。
由于模制结构110的存在，绝缘间隙填充层40的顶表面可以在单元阵列区CAR和外围电路区PCR之间具有高度差。绝缘间隙填充层40的厚度可以大于模制结构110的厚度或高度。绝缘间隙填充层40的顶表面的水平可以在外围电路区PCR上比在单元阵列区CAR上低，因而，绝缘间隙填充层40可以包括在单元阵列区CAR上的突出部分40P。此外，在外围电路区PCR上的绝缘间隙填充层40的顶表面可以位于比模制结构110的最上顶表面的水平高的水平处。
绝缘间隙填充层40可以包括相对于下牺牲图案LP和上牺牲层SL具有蚀刻选择性的绝缘材料，或者由其形成。例如，绝缘间隙填充层40可以由高密度等离子体(HDP)氧化物、正硅酸乙酯(TEOS)、等离子体增强TEOS(PE-TEOS)、O3-TEOS、未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟化物硅酸盐玻璃(FSG)、旋涂玻璃(SOG)和东燃硅氮烷(TOSZ)的至少之一形成。
参考图3和14，可以执行图案化工艺以去除绝缘间隙填充层40的突出部分40P。绝缘间隙填充层40的图案化可以包括在绝缘间隙填充层40上形成暴露单元阵列区CAR的掩模图案MPb以及使用掩模图案MPb作为蚀刻掩模蚀刻绝缘间隙填充层40的突出部分40P。因此，在单元阵列区CAR上的绝缘间隙填充层40的厚度可以减小。
可以去除掩模图案MPb，并且可以对绝缘间隙填充层40执行平坦化工艺。因此，可以形成具有基本上平的顶表面的上绝缘平坦化层45，如图15所示。
参考图3和15，在形成上绝缘平坦化层45之后，竖直结构VS可以形成在单元阵列区CAR上以穿透模制结构110、虚设绝缘层27、下绝缘层20、下牺牲图案LP和绝缘缓冲层11。
当在平面图中看时，竖直结构VS可以布置在特定方向上或布置成Z字形形状。此外，虚设竖直结构DVS可以形成在连接区CNR上，并且虚设竖直结构DVS可以具有基本上相同的竖直结构VS。在一些实施方式中，虚设竖直结构DVS可以形成为穿透上牺牲层SL和下牺牲图案LP。
竖直结构VS的形成可以包括形成竖直孔以穿透模制结构110、虚设绝缘层27、下绝缘层20、下牺牲图案LP和绝缘缓冲层11，由此暴露基板10，然后，在每个竖直孔中形成下半导体图案LSP和上半导体图案USP。
下半导体图案LSP可以通过例如其中由竖直孔暴露的基板10被用作籽晶层的选择性外延生长(SEG)工艺形成。因此，下半导体图案LSP可以具有填充竖直孔的下部区域的柱状结构。下半导体图案LSP的顶表面可以位于比下牺牲图案LP的顶表面高的水平。在一些实施方式中，下半导体图案LSP的顶表面可以位于下牺牲图案LP的顶表面与下绝缘平坦化层25的顶表面之间。
下半导体图案LSP可以形成为具有单晶或多晶结构，但是本发明构思可以不限于此。下半导体图案LSP可以由例如碳纳米结构、有机半导体材料和/或化合物半导体材料形成。下半导体图案LSP可以形成为具有与基板10相同的导电类型。下半导体图案LSP可以在选择性外延生长工艺期间原位掺杂。在一些实施方式中，在形成下半导体图案LSP之后，下半导体图案LSP可以通过额外的离子注入工艺掺杂。
上半导体图案USP可以形成在设置有下半导体图案LSP的竖直孔中。上半导体图案USP可以与下半导体图案LSP接触。具体地，如图22所示，上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以联接到下半导体图案LSP，并且可具有有封闭的底部与敞开的顶部的管或通心粉形状。第一半导体图案SP1的内部空间可以用绝缘间隙填充图案VI填充。此外，第一半导体图案SP1可以与第二半导体图案SP2的内表面以及下半导体图案LSP的顶表面接触。换言之，第一半导体图案SP1可以允许第二半导体图案SP2电连接到下半导体图案LSP。第二半导体图案SP2可以像其顶部和底部敞开的空心管或通心粉一样地成形。第二半导体图案SP2可以与下半导体图案LSP间隔开，即，不与下半导体图案LSP接触。
上半导体图案USP可以处于未掺杂的状态或可以被掺杂为具有与基板10相同的导电类型。上半导体图案USP可以包括掺杂或本征半导体材料例如硅(Si)、锗(Ge)或其化合物的至少之一，或由其形成。此外，上半导体图案USP可以包括单晶、非晶和多晶结构的其中之一。导电垫可以形成在每个上半导体图案USP的顶表面上。导电垫可以是掺杂的杂质区或可以由导电材料形成。
在一些实施方式中，在形成上半导体图案USP之前，竖直绝缘图案VP可以形成在竖直孔中，如图22所示。竖直绝缘图案VP可以包括一个或多个层。在一些实施方式中，竖直绝缘图案VP可以用作数据存储层的一部分。例如，竖直绝缘图案VP可以包括电荷存储层，其可以用作NAND快闪存储器件的存储元件。电荷存储层可以是俘获绝缘层或有导电纳米点的绝缘层。在某些实施方式中，竖直绝缘层可以包括表现出相变或可变电阻性质的至少一个层(未示出)。
参考图3、16和21，第一层间绝缘层51可以形成在上绝缘平坦化层45上以覆盖竖直结构VS的顶表面。第一层间绝缘层51、上绝缘平坦化层45、模制结构110、下绝缘平坦化层25和下牺牲图案LP可以被图案化以形成线形沟槽。沟槽可以形成为在第一方向D1上延伸但是可以在交叉第一方向D1的第二方向D2上彼此间隔开。在一些实施方式中，沟槽可以具有至少两个不同的长度。由于沟槽的形成，当在平面图中看时，模制结构110可以具有‘H’形状。沟槽可以与竖直结构VS间隔开并且可以形成为暴露上牺牲层SL的侧壁和下牺牲图案LP的侧壁。
在沟槽的形成之后，公共源极区CSR可以形成在基板10的由沟槽暴露的部分中。公共源极区CSR可以与第一方向D1平行地延伸，并且可以在第二方向D2上彼此间隔开。公共源极区CSR可以被掺杂为具有与基板10的导电类型不同的导电类型。例如，公共源极区CSR可以用n型杂质例如砷(As)或磷(P)掺杂。
在沟槽的形成之后，可以执行替换工艺以分别用下电极ELa和上电极ELb替换由沟槽暴露的下牺牲图案LP和上牺牲层SL。在这些实施方式中，下电极ELa和上电极ELb可以通过相同的工艺基本上同时形成。
例如，如图16所示，由沟槽暴露的上牺牲层SL可以被去除以形成上栅极区GRb，下牺牲图案LP可以被去除以形成下栅极区GRa。下栅极区GRa和上栅极区GRb分别可以通过各向同性地蚀刻上牺牲层SL和下牺牲图案LP形成，并且各向同性蚀刻工艺可以使用被选择为相对于绝缘缓冲层11、下绝缘平坦化层25、上绝缘层ILD、竖直结构VS和基板10具有蚀刻选择性的蚀刻配方执行。在一些实施方式中，各向同性蚀刻工艺可以被执行以完全去除上牺牲层SL和下牺牲图案LP。在其中上牺牲层SL和下牺牲图案LP由硅氮化物形成并且绝缘缓冲层11、下绝缘平坦化层25、上绝缘层ILD由硅氧化物形成的实施方式中，各向同性蚀刻工艺可以使用包含磷酸的蚀刻溶液执行。
上栅极区GRb可以是形成在上绝缘层ILD中的竖直相邻的上绝缘层之间以及沟槽与竖直结构VS之间的间隙区域。例如，每个上栅极区GRb可以形成为部分地暴露竖直结构VS的侧壁。下栅极区GRa可以是形成在绝缘缓冲层11与下绝缘平坦化层25之间以部分地暴露下半导体图案LSP的侧壁的间隙区域。
参考图3、17和21，下电极ELa可以形成在下栅极区GRa中并且上电极ELb可以形成在上栅极区GRb中。下电极ELa和上电极ELb可以形成为分别部分地或完全地填充下栅极区GRa和上栅极区GRb。下电极ELa和上电极ELb的形成可以包括顺序地沉积阻挡金属层和金属层。阻挡金属层可以包括例如TiN、TaN和WN的金属氮化物材料的至少之一，或者由其形成。金属层可以包括例如W、Al、Ti、Ta、Co和Cu的金属性材料的至少之一，或者由其形成。
在形成下电极ELa和上电极ELb之前，水平绝缘图案HP可以形成为共形地覆盖下栅极区GRa和上栅极区GRb的内表面，如图22所示。在NAND快闪存储器晶体管中，水平绝缘图案HP可以用作存储晶体管的数据存储层的一部分。此外，在形成水平绝缘图案HP之前，热氧化层13可以形成在下半导体图案LSP的由下栅极区GRa暴露的侧壁上。下电极ELa和上电极ELb可以分别组成在连接区CNR上具有阶梯结构的电极结构ST。
在形成电极结构ST之后，公共源极插塞CSP可以形成为连接到公共源极区CSR，如图21所示。此外，绝缘间隔物SP可以形成在公共源极插塞CSP与电极结构ST之间或在沟槽的侧壁上。
参考图3、18和21，第二层间绝缘层53可以形成在第一层间绝缘层51上以覆盖公共源极插塞CSP的顶表面。此后，接触插塞PLG、单元接触插塞CPLG和外围接触插塞PPLG可以分别形成在单元阵列区CAR、连接区CNR和外围电路区PCR上。
接触插塞PLG可以形成为穿透第一层间绝缘层51和第二层间绝缘层53并且可以分别联接到竖直结构VS。单元接触插塞CPLG可以形成为穿透第一层间绝缘层51和第二层间绝缘层53以及上绝缘平坦化层45并且可以分别联接到上电极ELb的端部分。单元接触插塞CPLG之一可以形成为穿透第一层间绝缘层51和第二层间绝缘层53、上绝缘平坦化层45和下绝缘平坦化层25并且可以联接到下电极ELa的端部分。单元接触插塞CPLG的竖直长度可以随着自单元阵列区CAR起的距离减小而减小。单元接触插塞CPLG的顶表面可以基本上彼此共面。
外围接触插塞PPLG可以形成为穿透第一层间绝缘层51和第二层间绝缘层53、上绝缘平坦化层45和虚设牺牲图案DP，并且可以联接到外围结构。换言之，外围接触插塞PPLG可以联接到源/漏区和外围栅堆叠PGS。
此后，子位线SBL、互连线CL和外围线PCL可以分别形成在单元阵列区CAR、连接区CNR和外围电路区PCR上。每条子位线SBL可以联接到接触插塞PLG的相邻对。互连线CL可以联接到单元接触插塞CPLG，外围线PCL可以联接到外围接触插塞PPLG。
第三层间绝缘层60可以形成在第二层间绝缘层53上，位线BL可以形成在第三层间绝缘层60上。位线BL可以形成为交叉电极结构ST或在第二方向D2上延伸，并且每条位线BL可以经由位线接触插塞BPLG联接到子位线SBL。
图23和24是示出根据本发明构思的一些实施方式的三维半导体存储器件的截面图。为了简洁，关于图4至22在以上讨论的相似元件可以通过相似或相同的附图标记识别，并且其描述在这里可以不被重复。
首先参考图23，竖直结构VS可以穿透单元阵列区CAR上的电极结构ST并且可以电连接到基板10。在一些实施方式中，每个竖直结构VS可以包括形成为穿透电极结构ST并且与基板10接触的半导体图案。在这些实施方式中，第一半导体图案可具有空心管形状或空心通心粉形状。半导体图案可以具有封闭的底部，并且半导体图案的内部空间可以用绝缘材料填充。在某些实施方式中，半导体图案可以具有圆柱形状。半导体图案可以具有位于比基板10的顶表面低的水平处的底表面。例如，下半导体图案LSP可以被从图22的竖直结构VS省略，并且上半导体图案USP可以形成为与基板10直接接触。
参考图24，在单元阵列区CAR上，沟道结构CHS可以提供为穿透电极结构ST。在一些实施方式中，每个沟道结构CHS可以包括提供为穿透电极结构ST的第一竖直沟道VS1和第二竖直沟道VS2以及提供在电极结构ST下面以连接第一竖直沟道VS1和第二竖直沟道VS2的水平沟道HS。第一竖直沟道VS1和第二竖直沟道VS2可以提供在形成为穿透电极结构ST的竖直孔中。水平沟道HS可以提供在形成于基板10的上部分中的凹槽区域中。水平沟道HS可以提供在基板10与电极结构ST之间以使第一竖直沟道VS1和第二竖直沟道VS2彼此连接。
在一些实施方式中，水平沟道HS可以是连续地连接到第一竖直沟道VS1和第二竖直沟道VS2的空心结构，例如管或通心粉。换言之，第一竖直沟道VS1和第二竖直沟道VS2和水平沟道HS可以连接以形成单个管形结构。换言之，第一竖直沟道VS1和第二竖直沟道VS2和水平沟道HS可以是基本上不存在任何界面的单一的连续半导体图案。在这些实施方式中，半导体层可以具有单晶、非晶和多晶结构的其中之一。此外，如上所讨论的，数据存储层可以插置在沟道结构CHS与下电极ELa和上电极ELb之间。
在一些实施方式中，每个沟道结构CHS的第一竖直沟道VS1可以连接到位线BL，第二竖直沟道VS2可以连接到公共源极线CSL。包含半导体材料的沟道结构CHS可以彼此电断开，并且每个沟道结构CHS的电势可以通过施加到电极结构ST的电压来控制。例如，每个沟道结构CHS的电势可以被控制为在位线BL与公共源极线CSL之间选择性地形成电流路径。
图25至31是示出在根据本发明构思的一些实施方式的制造三维半导体存储器件中的处理步骤的截面图。为了简洁描述，之前参考图4至22描述的元件或步骤可以由类似的或相同的参考数字识别，而不重复其重叠描述。
参考图25，基板10可以包括单元阵列区CAR、连接区CNR和外围电路区PCR，外围结构可以形成在基板10的外围电路区PCR上。
外围结构可以包括提供在基板10的外围电路区PCR上并且彼此间隔开的外围栅堆叠PGS。在一些实施方式中，外围栅堆叠PGS之间的空间可以大于参考图4至22描述的外围栅堆叠PGS之间的空间。换言之，基板10的顶表面可以在外围栅堆叠PGS中的相邻外围栅堆叠之间暴露。
绝缘缓冲层11和下牺牲层LSL可以顺序地形成在提供有外围结构的基板10上。绝缘缓冲层11和下牺牲层LSL的每个可以形成为具有基本上均一的厚度并且共形地覆盖外围栅堆叠PGS和基板10。在这些实施方式中，下牺牲层LSL可以形成为具有比外围栅堆叠PGS的厚度小的厚度。
参考图26，下牺牲层LSL可以被图案化以形成下牺牲图案LP和虚设牺牲图案DP。此后，下绝缘层20和蚀刻停止层30可以被顺序地沉积在基板10上。下绝缘层20可以形成为具有均一厚度并且共形地覆盖下牺牲图案LP和虚设牺牲图案DP。
在一些实施方式中，下绝缘层20可以在单元阵列区CAR上具有基本上平的顶表面。由于外围栅堆叠PGS的顶表面与基板10的顶表面之间的高度差，下绝缘层20的顶表面可以在单元阵列区CAR和外围电路区PCR之间具有高度差。在外围栅堆叠PGS之间的下绝缘层20的顶表面水平可以不同于外围栅堆叠PGS上的下绝缘层20的顶表面水平。换言之，下绝缘层20可以具有提供在外围电路区PCR上并且彼此间隔开的多个突出部分20P。
参考图27，掩模图案MPa可以形成在蚀刻停止层30上，并且掩模图案MPa可以具有开口，该开口形成在与下绝缘层20的突出部分20P或外围栅堆叠PGS对应的区域上。换言之，掩模图案MPa可以包括形成在外围电路区PCR上并且在下绝缘层20的突出部分20P之间的部分。
此后，蚀刻停止层30可以使用掩模图案MPa作为蚀刻掩模被各向异性地蚀刻，从而形成蚀刻停止图案35。在一些实施方式中，蚀刻停止图案35可以形成为覆盖单元阵列区CAR和连接区CNR上的下绝缘层20的顶表面并且覆盖外围电路区PCR上的位于外围栅堆叠PGS之间的下绝缘层20的顶表面。在形成蚀刻停止图案35之后，掩模图案MPa可以被去除。
参考图28，可以对下绝缘层20执行平坦化工艺以去除下绝缘层20的突出部分20P。结果，可以减小下绝缘层20的位于单元阵列区CAR和外围电路区PCR上的部分的顶表面之间的高度差。可以使用CMP工艺执行平坦化工艺，并且蚀刻停止图案35可以在CMP工艺中被用作终点。因此，可以防止下绝缘层20的除了突出部分20P之外的任何其他部分的厚度改变。
在平坦化工艺之后，可以执行工艺以去除保留在下绝缘层20上的蚀刻停止图案35。因此，当平坦化工艺结束时，下绝缘层20可以具有基本上平的顶表面，并且下绝缘层20的厚度可以在外围电路区PCR上比在单元阵列区CAR上小。
参考图29，可以对平坦化的下绝缘层21的顶表面执行凹进工艺以减小平坦化的下绝缘层21的厚度。因此，下绝缘平坦化层25可以形成为在单元阵列区CAR上具有基本上平的顶表面并且暴露虚设牺牲图案DP。
作为一示例，下绝缘平坦化层25可以在单元阵列区CAR和连接区CNR上具有基本上均一的厚度并且可以具有基本上平的顶表面。此外，下绝缘平坦化层25可以包括保留在外围电路区PCR上的部分，例如在虚设牺牲图案DP上在外围栅堆叠PGS之间的部分。下绝缘平坦化层25的顶表面可以与虚设牺牲图案DP的最上表面基本上共面或低于虚设牺牲图案DP的最上表面。
在某些实施方式中，对平坦化的下绝缘层21的顶表面的凹进工艺可以被省略，并且虚设牺牲图案DP可以用平坦化的下绝缘层21覆盖，如图31所示。
参考图30，虚设绝缘层27可以形成在下绝缘平坦化层25上，如参考图10描述的。虚设绝缘层27可以形成为覆盖下绝缘平坦化层25的顶表面和虚设牺牲图案DP的顶表面。虚设绝缘层27可以在单元阵列区CAR和连接区CNR上具有基本上平的顶表面，如上所述。
模制结构110可以形成在虚设绝缘层27上。模制结构110可以包括竖直地且交替地堆叠在虚设绝缘层27上的上牺牲层SL和上绝缘层ILD。在一些实施方式中，模制结构110的形成可以包括在虚设绝缘层27上形成层状结构100并且修整层状结构100，如之前参考图11和12描述的。
在一些实施方式中，模制结构110可以形成在单元阵列区CAR和连接区CNR上并且可以暴露外围电路区PCR上的虚设绝缘层27。
在其中如图31所示省略了虚设绝缘层27的实施方式中，模制结构110可以形成为暴露外围电路区PCR上的下绝缘平坦化层25和虚设牺牲图案DP。
如参考图13至20描述的，可以执行替换工艺以分别用上电极ELb和下电极ELa替换模制结构110的上牺牲层SL和下牺牲图案LP，并且竖直结构VS可以形成为穿透下电极ELa和上电极ELb。
图32至37是示出在根据本发明构思的一些实施方式的制造三维半导体存储器件中的处理步骤的截面图。为了简洁，之前参考图4至22描述的元件或步骤可以由类似的或相同的附图标记识别，而不重复其重叠描述。
参考图32，外围结构可以形成在基板10的外围电路区PCR上，并且多个下牺牲层LSL可以堆叠在基板10上。在一些实施方式中，绝缘层ILD可以插置在下牺牲层LSL之间。此后，所述多个下牺牲层LSL和绝缘层ILD可以被图案化。结果，通过绝缘层ILD彼此竖直地间隔开的多个下牺牲图案LP可以形成在基板10的单元阵列区CAR上，并且通过绝缘层ILD彼此竖直地间隔开的多个虚设牺牲图案DP可以形成在外围电路区PCR的外围结构上。由于外围栅堆叠PGS的存在，下牺牲图案LP和虚设牺牲图案DP可以具有位于不同水平的顶表面。
参考图33，下绝缘层20和蚀刻停止层30可以顺序地形成在下牺牲图案LP和虚设牺牲图案DP上。下绝缘层20可以被沉积为具有均一厚度，因而，下绝缘层20可以具有形成在外围电路区PCR上的突出部分20P。
参考图34，蚀刻停止层30可以被图案化以形成暴露下绝缘层20的突出部分20P的蚀刻停止图案35。此后，可以对下绝缘层20执行其中蚀刻停止图案35用作抛光停止层的平坦化工艺，因而，可以形成平坦化的下绝缘层21。平坦化的下绝缘层21的厚度可以在外围电路区PCR上比在单元阵列区CAR上小。
参考图35，平坦化的下绝缘层21的顶表面可以凹进以暴露虚设牺牲图案DP的最上面一个的顶表面，结果，可以形成下绝缘平坦化层25。虚设绝缘层27可以形成在基板10上以覆盖虚设牺牲图案DP的最上面一个以及下绝缘平坦化层25。
参考图36，模制结构110可以形成在虚设绝缘层27上。模制结构110可以包括竖直地且交替地堆叠在虚设绝缘层27上的上牺牲层SL和上绝缘层ILD。在一些实施方式中，模制结构110的形成可以包括在虚设绝缘层27上形成层状结构100并且修整层状结构100，如之前参考图11和12描述的。在一些实施方式中，模制结构110可以形成在单元阵列区CAR和连接区CNR上并且可以暴露外围电路区PCR上的虚设绝缘层27。
参考图37，如参考图13至20描述的，模制结构110的上牺牲图案SL和下牺牲图案LP可以分别用上电极ELb和下电极ELa替换，结果，电极结构ST可以形成在单元阵列区CAR上。竖直结构VS可以形成为穿透下电极ELa和上电极ELb。
此后，如参考图19描述的，接触插塞PLG、单元接触插塞CPLG和外围接触插塞PPLG可以分别形成在单元阵列区CAR、连接区CNR和外围电路区PCR上。根据本发明构思的一些实施方式，外围接触插塞PPLG可以穿透多个虚设牺牲图案DP。
如以上简要讨论的，根据本发明构思的一些实施方式，下绝缘层可以被提供为覆盖基板的外围电路区上的外围结构。下绝缘层可以在提供在基板的单元阵列区上的竖直相邻的电极之间延伸。
在一些实施方式中，从单元阵列区去除覆盖外围结构的下绝缘层的工艺可以被省略，并且电极和上绝缘层可以交替地堆叠在平坦化的下绝缘层上。这可以使得有可能简化制造三维半导体器件的方法并由此有可能降低三维半导体器件的制造成本。
虽然已经具体显示并描述了本发明构思的示例实施方式，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离权利要求书的精神和范围。
本申请要求享有2016年9月23日在韩国知识产权局提交的第10-2016-0122389号韩国专利申请的优先权，其整体内容通过引用被合并于此。

Claims (25)

1.一种制造三维半导体器件的方法，包括：
提供具有外围电路区和单元阵列区的基板；
在所述基板的所述外围电路区上形成外围结构；
顺序地形成下牺牲层和下绝缘层以覆盖所述基板的所述外围结构和所述单元阵列区，所述下绝缘层包括在所述外围结构上的突出部分；
形成蚀刻停止图案以覆盖在所述单元阵列区上的所述下绝缘层的顶表面并且暴露所述下绝缘层的所述突出部分；
对所述下绝缘层的所述突出部分执行平坦化工艺以形成下绝缘平坦化层，所述平坦化工艺使用所述蚀刻停止图案作为蚀刻停止层执行；
去除所述蚀刻停止图案；以及
在所述单元阵列区上形成模制结构，所述模制结构包括竖直地且交替地堆叠在所述下绝缘平坦化层上的上牺牲层和上绝缘层。
2.根据权利要求1所述的方法，其中所述外围结构的顶表面位于所述下牺牲层的顶表面与所述上牺牲层中的最下面一个上牺牲层的底表面之间。
3.根据权利要求1所述的方法，其中所述外围结构具有第一厚度，所述下牺牲层具有小于所述第一厚度的第二厚度。
4.根据权利要求3所述的方法，其中所述下绝缘层具有第三厚度，所述第三厚度大于所述第一厚度和所述第二厚度之和。
5.根据权利要求1所述的方法，其中所述下牺牲层的顶表面在所述单元阵列区上比在所述外围电路区上低。
6.根据权利要求5所述的方法，其中，在所述外围电路区上，所述下绝缘平坦化层的顶表面与所述下牺牲层的所述顶表面基本上共面或低于所述下牺牲层的所述顶表面。
7.根据权利要求1所述的方法，还包括在所述单元阵列区上，用下电极替换所述下牺牲层的一部分以及用上电极替换所述上牺牲层。
8.根据权利要求1所述的方法，其中在形成所述模制结构之前：
使所述下绝缘平坦化层的顶表面凹进以暴露所述下牺牲层的在所述外围电路区上的部分；以及
在所述凹进的下绝缘平坦化层上形成虚设绝缘层，
其中所述虚设绝缘层形成为覆盖所述下牺牲层的所述暴露部分。
9.根据权利要求1所述的方法，还包括在形成所述下绝缘层之前，图案化所述下牺牲层以在所述外围电路区上形成虚设牺牲图案并且在所述单元阵列区上形成下牺牲图案，所述虚设牺牲图案覆盖所述外围结构，
其中所述下绝缘层形成为共形地覆盖所述虚设牺牲图案和所述下牺牲图案。
10.根据权利要求1所述的方法：
其中形成所述外围结构包括在所述基板的所述外围电路区上形成彼此间隔开的外围栅堆叠；以及
其中所述下牺牲层和所述下绝缘层形成为共形地覆盖所述外围栅堆叠。
11.根据权利要求10所述的方法，其中所述下绝缘平坦化层保留在所述外围栅堆叠之间并且在所述下牺牲层上。
12.根据权利要求1所述的方法，还包括：
在所述下绝缘平坦化层上形成绝缘间隙填充层以覆盖所述模制结构，所述绝缘间隙填充层包括在所述单元阵列区上的突出部分；
图案化所述绝缘间隙填充层以蚀刻所述绝缘间隙填充层的所述突出部分；以及
对所述图案化的绝缘间隙填充层执行平坦化工艺以形成绝缘平坦化间隙填充层。
13.根据权利要求12所述的方法，其中，在所述外围电路区上，所述绝缘间隙填充层的顶表面位于比所述模制结构的顶表面的水平高的水平处。
14.一种制造三维半导体器件的方法，包括：
提供具有外围电路区和单元阵列区的基板；
在所述基板的所述外围电路区上形成外围结构；
在所述基板的所述单元阵列区上形成电极结构，所述电极结构包括下电极、在所述下电极上的下绝缘平坦化层、以及竖直地且交替地堆叠在所述下绝缘平坦化层上的上电极和上绝缘层，所述下绝缘平坦化层延伸以覆盖所述外围电路区上的所述外围结构；以及
形成上绝缘平坦化层以覆盖所述电极结构和所述外围电路区上的所述下绝缘平坦化层。
15.根据权利要求14所述的方法，其中所述外围结构的顶表面位于所述下电极的顶表面与所述上电极中的最下面一个上电极的底表面之间。
16.根据权利要求14所述的方法：
其中形成所述电极结构还包括形成虚设牺牲图案以共形地覆盖所述外围电路区上的所述外围结构；以及
其中所述虚设牺牲图案由与所述下绝缘平坦化层的绝缘材料不同的绝缘材料形成。
17.根据权利要求16所述的方法，其中，在所述单元阵列区上，所述下绝缘平坦化层的顶表面与所述虚设牺牲图案的最上表面基本上共面或低于所述虚设牺牲图案的最上表面。
18.根据权利要求14所述的方法，其中形成所述电极结构包括：
形成下牺牲层以覆盖所述基板的所述外围结构和所述单元阵列区；
在所述下牺牲层上形成下绝缘层，所述下绝缘层包括在所述外围结构上的突出部分；
形成蚀刻停止图案以覆盖在所述单元阵列区上的所述下绝缘层的顶表面并且暴露所述下绝缘层的所述突出部分；
对所述下绝缘层的所述突出部分执行平坦化工艺以形成所述下绝缘平坦化层，所述平坦化工艺使用所述蚀刻停止图案作为蚀刻停止层执行；
去除所述蚀刻停止图案；
在所述单元阵列区上形成模制结构，所述模制结构包括竖直地且交替地堆叠在所述下绝缘平坦化层上的上牺牲层和上绝缘层；以及
在所述单元阵列区上，用所述下电极替换所述下牺牲层的一部分以及用所述上电极替换所述上牺牲层。
19.根据权利要求14所述的方法：
其中所述形成所述外围结构包括在所述基板的所述外围电路区上形成彼此间隔开的外围栅堆叠，
其中所述下牺牲层形成为共形地覆盖所述外围栅堆叠，以及
其中所述下绝缘平坦化层形成为包括在所述外围栅堆叠之间且在所述下牺牲层上提供的部分。
20.一种制造三维半导体器件的方法，包括：
提供具有外围电路区和单元阵列区的基板；
在所述基板的所述外围电路区上形成外围结构；
顺序地形成第一牺牲层和第一绝缘层以覆盖所述基板的所述外围结构和所述单元阵列区，所述第一绝缘层的至少一部分从所述外围结构突出；
形成蚀刻停止图案以覆盖在所述单元阵列区上的所述第一绝缘层的顶表面并且暴露所述第一绝缘层的所述突出部分；
使用所述蚀刻停止图案作为蚀刻停止层，平坦化所述第一绝缘层的所述突出部分以提供第一绝缘平坦化层；以及
在所述单元阵列区上形成模制结构，所述模制结构包括竖直地且交替地堆叠在所述第一绝缘平坦化层上的第二牺牲层和第二绝缘层。
21.根据权利要求20所述的方法，其中形成所述模制结构在去除所述蚀刻停止图案之前。
22.根据权利要求20所述的方法，其中所述外围结构的顶表面位于所述第一牺牲层的顶表面与所述第二牺牲层中的最下面一个第二牺牲层的底表面之间。
23.根据权利要求20所述的方法：
其中所述外围结构具有第一厚度；以及
其中所述第一牺牲层具有小于所述第一厚度的第二厚度。
24.根据权利要求23所述的方法，其中所述第一绝缘层具有第三厚度，所述第三厚度大于所述第一厚度和所述第二厚度之和。
25.根据权利要求20所述的方法，其中所述第一牺牲层的顶表面在所述单元阵列区上比在所述外围电路区上低。
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