KR102614427B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그 형성 방법을 제공한다. 이 반도체 소자는 기판 상에 배치되며 계단 영역들 및 상기 계단 영역들 사이의 중앙 영역을 포함하는 적층 구조물; 상기 적층 구조물 상의 상부 절연 층; 및 상기 적층 구조물의 상기 계단 영역들 상의 캐핑 절연 층을 포함한다. 상기 캐핑 절연 층은 상기 상부 절연 층과 인접하는 제1 상단부 및 제2 상단부를 포함하고, 상기 상부 절연 층은 상기 제1 상단부와 상기 제2 상단부 사이에 위치하고, 상기 제1 상단부와 상기 제2 상단부는 서로 다른 높이 레벨에 위치한다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 캐핑 절연 층의 평탄화 방법, 이를 이용한 반도체 소자 형성 방법 및 이에 의해 형성된 반도체 소자에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위하여, 반도체 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트들을 포함하는 반도체 소자가 개발되고 있다. 상기 게이트들의 적층 수가 증가하면서 예상치 못한 공정 불량이 발생되어, 반도체 소자의 생산성을 향상시키는데 어려움이 있다.
본 발명의 기술적 사상이 해결하려는 과제는 적층 구조물을 둘러싸는 캐핑 절연 층의 평탄도를 향상시킬 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 반도체 소자의 집적도를 향상시킬 수 있는 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 반도체 소자의 생산성을 향상시킬 수 있는 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되며 계단 영역들 및 상기 계단 영역들 사이의 중앙 영역을 포함하는 적층 구조물; 상기 적층 구조물 상의 상부 절연 층; 및 상기 적층 구조물의 상기 계단 영역들 상의 캐핑 절연 층을 포함한다. 상기 캐핑 절연 층은 상기 상부 절연 층과 인접하는 제1 상단부 및 제2 상단부를 포함하고, 상기 상부 절연 층은 상기 제1 상단부와 상기 제2 상단부 사이에 위치하고, 상기 제1 상단부와 상기 제2 상단부는 서로 다른 높이 레벨에 위치한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 기판 상에 배치되며 서로 이격되는 적층 구조물들, 상기 적층 구조물들의 각각은 중앙 영역 및 상기 중앙 영역을 둘러싸는 계단 영역을 포함하고; 상기 적층 구조물들 상의 상부 절연 층들; 및 상기 상부 절연 층들을 둘러싸며 상기 적층 구조물들의 상기 계단 영역들을 덮고 상기 적층 구조물들 사이를 채우는 캐핑 절연 층을 포함한다. 상기 캐핑 절연 층은 상기 상부 절연 층들과 인접하며 서로 다른 높이 레벨에 위치하는 상단부들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상의 분리 구조물들; 상기 분리 구조물들 사이의 돌출 구조물, 상기 돌출 구조물은 적층 구조물 및 상기 적층 구조물 상의 상부 절연 층을 포함하고, 상기 적층 구조물은 계단 영역들 및 상기 계단 영역들 사이의 중앙 영역을 포함하고; 및 상기 계단 영역들 상에 배치되며 상기 상부 절연 층과 인접하는 캐핑 절연 층을 포함한다. 상기 캐핑 절연 층은 상기 상부 절연 층과 인접하며 서로 다른 높이 레벨에 위치하는 제1 상단부 및 제2 상단부를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 기판 상에 돌출 구조물들을 형성하되, 상기 돌출 구조물들의 각각은 몰드 구조물, 상기 몰드 구조물 상의 상부 절연 층 및 상기 상부 절연 층 상의 평탄화 정지 층을 포함하고; 상기 돌출 구조물들을 갖는 상기 기판 상에 캐핑 절연 층을 형성하고; 상기 캐핑 절연 층 상에 개구부들을 갖는 마스크 패턴을 형성하되, 상기 개구부들은 상기 돌출 구조물들과 중첩하고; 상기 개구부들에 의해 노출되는 상기 캐핑 절연 층을 식각하고; 상기 캐핑 절연 층을 식각한 후에, 상기 마스크 패턴을 제거하고; 상기 마스크 패턴을 제거한 후에, 상기 캐핑 절연 층을 1차 평탄화하는 제1 평탄화 공정을 진행하고; 상기 제1 평탄화 공정 후에, 상기 캐핑 절연 층을 2차 평탄화하는 제2 평탄화 공정을 진행하여, 평탄화된 캐핑 절연 층을 형성하고; 및 상기 돌출 구조물들의 상기 평탄화 정지 층들을 제거하여 상기 상부 절연 층들을 노출시키는 것을 포함한다. 상기 평탄화된 캐핑 절연 층은 상기 평탄화 정지 층들과 인접하는 상단부들을 갖고, 상기 상단부들은 서로 다른 높이 레벨에 위치하는 제1 및 제2 상단부들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 기판 상에 돌출 구조물들을 형성하되, 상기 돌출 구조물들의 각각은 중앙 영역 및 상기 중앙 영역을 둘러싸는 계단 영역을 포함하는 하부 구조물, 상기 하부 구조물의 상기 중앙 영역 상의 상부 절연 층 및 상기 상부 절연 층 상의 평탄화 정지 층을 포함하고; 상기 돌출 구조물들을 갖는 상기 기판 상에 캐핑 절연 층을 형성하고; 상기 캐핑 절연 층 상에 개구부들을 갖는 마스크 패턴을 형성하되, 상기 개구부들은 상기 돌출 구조물들의 상기 중앙 영역들과 중첩하고; 상기 개구부들에 의해 노출되는 상기 캐핑 절연 층을 식각하고; 상기 캐핑 절연 층을 식각한 후에, 상기 마스크 패턴을 제거하고; 상기 마스크 패턴을 제거한 후에, 상기 캐핑 절연 층을 1차 평탄화하는 제1 평탄화 공정을 진행하고; 상기 제1 평탄화 공정 후에, 상기 캐핑 절연 층을 2차 평탄화하는 제2 평탄화 공정을 진행하여, 평탄화된 캐핑 절연 층을 형성하고; 및 상기 돌출 구조물들의 상기 평탄화 정지 층들을 제거하여 상기 상부 절연 층들을 노출시키는 것을 포함한다. 상기 개구부들은 상기 돌출 구조물들의 상기 평탄화 정지 층들 보다 작은 크기를 갖고, 상기 개구부들은 서로 다른 폭 또는 서로 다른 크기를 갖는 개구부들을 포함한다.
본 발명의 기술적 사상의 실시예 들에 따르면, 적층 구조물들 사이를 채우는 캐핑 절연 층의 평탄도를 향상시킬 수 있는 방법을 제공할 수 있다. 이와 같은 방법을 이용하여 형성되는 반도체 소자의 집적도를 향상시킬 수 있으며, 반도체 소자의 생산성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 나타내는 공정 흐름도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 평면도이다.
도 3은 도 2의 일부분을 확대한 부분 확대도이다.
도 4a 내지 도 15b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법들을 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자의 일부분을 나타내는 부분 확대 단면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자의 일부분을 나타내는 부분 확대 단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
이하에서, 도 1a 내지 도 19를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성방법의 다양한 예들에 대하여 설명하기로 한다. 도 1a 내지 도 19에서, 도 1a는 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 나타내는 공정 흐름도들이고, 도 2는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 평면도이고, 도 3은 도 2의 일부분을 확대한 부분 확대도이고, 도 4a 내지 도 15b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기 위한 도면들이고, 도 16은 본 발명의 일 실시예에 따른 반도체 소자의 일부분을 나타내는 부분 확대 단면도이고, 도 17은 본 발명의 일 실시예에 따른 반도체 소자의 일부분을 나타내는 부분 확대 단면도이고, 도 18은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타내는 단면도이고, 도 19는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자를 나타내는 평면도이다.
도 4a 내지 도 15b에서, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 10a, 도 12a, 도 13a 및 도 15a는 도 3의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이고, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 10b, 도 12b, 도 13b 및 도 15b은 도 3의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이고, 도 9는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 변형 예를 나타내는 부분 확대 단면도이고, 도 14는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타내는 부분 확대 평면도이다.
도 1a, 도 2, 도 3, 도 4a 및 도 4b를 참조하면, 기판(10) 상에 돌출 구조물들(PA)을 형성할 수 있다 (S5). 상기 기판(3)은 반도체 웨이퍼일 수 있다. 상기 기판(10)은 노광 장치의 빛이 조사되어 노광이 이루어지는 복수의 샷 영역들(SA)을 포함할 수 있다. 상기 샷 영역들(SA)의 각각은 복수의 칩 영역들(CA)을 포함할 수 있다. 상기 기판(10) 상에 돌출 구조물들(PA)을 형성할 수 있다. 각각의 상기 칩 영역들(CA) 내에 상기 돌출 구조물들(PA)이 형성될 수 있다.
상기 기판(10) 상에 형성되는 상기 돌출 구조물들(PA)은 하나의 칩 영역(CA) 내에서 제1 방향(X)으로의 거리와 상기 제2 방향(Y)으로의 거리가 다르게 배치될 수 있다.
상기 돌출 구조물들(PA)의 각각은 중앙 영역(CR) 및 계단 영역(SR)을 포함할 수 있다. 상기 돌출 구조물들(PA)을 형성하는 것은 상기 기판(10) 상에 교대로 반복적으로 적층되는 층간 절연 층들(14) 및 게이트 층들(16)을 형성하고, 이어서 상부 절연 층(18) 및 평탄화 정지 층(20)을 차례로 형성하고, 상기 평탄화 정지 층(20), 상기 상부 절연 층(18), 및 상기 층간 절연 층들(14) 및 상기 게이트 층들(16)을 패터닝하는 것을 포함할 수 있다. 상기 평탄화 정지 층(20) 및 상기 상부 절연 층(18)은 상기 중앙 영역(CR) 내에 잔존할 수 있고, 상기 층간 절연 층들(14) 및 상기 게이트 층들(16)은 각각의 상기 돌출 구조물들(PA)의 상기 중앙 영역(CR) 내에서 교대로 반복적으로 적층되고 상기 계단 영역(SR) 내로 연장되어 상기 계단 영역(SR) 내에서 계단 구조를 갖는 모양으로 잔존할 수 있다. 상기 층간 절연 층들(14) 및 상기 게이트 층들(16)은 몰드 구조물(12)을 구성할 수 있다. 따라서, 상기 돌출 구조물들(PA)의 각각은 상기 몰드 구조물(12), 및 상기 몰드 구조물(12) 상에 차례로 적층되는 상기 상부 절연 층(18) 및 상기 평탄화 정지 층(20)을 포함할 수 있다.
상기 층간 절연 층들(14)은 실리콘 산화물로 형성될 수 있다.
예시적인 예에서, 상기 게이트 층들(16)은 상기 층간 절연 층들(14)과 식각 선택비를 갖는 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
다른 예에서, 상기 게이트 층들(16)은 상기 층간 절연 층들(14)과 식각 선택비를 갖는 도전성 물질, 예를 들어 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN), 금속-반도체 화합물(e.g, TiSi, WSi 등), 및 금속(e.g., W) 중 어느 하나 또는 이들의 조합 물질로 형성될 수 있다.
상기 돌출 구조물들(PA)을 갖는 기판 상에 캐핑 절연 층(24)을 형성할 수 있다 (S10). 상기 캐핑 절연 층(24)은 상기 상부 절연 층들(18) 보다 밀도가 낮은 실리콘 산화물, 또는 포러스한 산화물로 형성될 수 있다. 예를 들어, 상기 캐핑 절연 층(24)은 저-유전체(low-k dielectric)로 형성될 수 있다. 상기 캐핑 절연 층(24)은 상기 상부 절연 층들(18) 보다 증착 속도 또는 형성 속도가 빠른 유동성 CVD(flowable CVD) 또는 SOG(Spin On Glass)로 형성되는 산화물을 포함할 수 있다. 상기 상부 절연 층들(18)은 실리콘 산화물, 예를 들어 테오스 산화물(TEOS oxide)로 형성될 수 있다.
상기 캐핑 절연 층(24)은 상기 돌출 구조물들(PA)의 단차에 의해서 굴곡진 모양으로 형성될 수 있다. 예를들어, 상기 캐핑 절연 층(24)의 상부면은 상기 돌출 구조물들(PA)의 상기 중앙 영역들(CR)에 의해 상부로 돌출되는 돌출 면들(24P) 및 상기 돌출 구조물들(PA) 사이의 기판 상에 위치하는 리세스 면(24R), 상기 돌출 면들(24P)과 상기 리세스 면(24R) 사이의 경사 면(24S)을 포함할 수 있다. 상기 캐핑 절연 층(24)의 상부면의 상기 리세스 면(24R)은 상기 돌출 구조물들(PA)의 상기 평탄화 정지 층들(20)의 상부면들의 높이 보다 높을 수 있다.
실시 예들에서, '높이' 또는 '높이 레벨'은 상기 기판(10)의 상부면(10s)을 기준으로 정해질 수 있다. 예를 들어, 동일한 높이 레벨은 상기 기판(10)의 상부면(10s)으로부터 수직 방향(Z)으로 동일한 높이에 위치하는 것을 의미할 수 있다. 상기 수직 방향(Z)은 상기 기판(10)의 상부면(10s)과 수직한 방향일 수 있다.
상기 샷 영역들(SA)은 서로 인접하는 제1 샷 영역(SA1) 및 제2 샷 영역(SA2)을포함할 수 있다. 상기 제1 샷 영역(SA1) 내의 상기 복수의 칩 영역들(CA)은 제1 방향(X)으로 서로 인접하는 제1 칩 영역(CA1) 및 제2 칩 영역(CA2)을 포함할 수 있다. 상기 제1 샷 영역(SA1) 내의 상기 복수의 칩 영역들(CA)은 상기 제1 칩 영역(CA1)과 제2 방향(Y)으로 인접하는 제3 칩 영역(CA3)을 포함할 수 있다. 상기 제1 및 제2 방향들(X, Y)을 서로 수직하며 상기 기판(10)의 상부면(10s)과 평행할 수 있다.
상기 제1 칩 영역(CA1)은 복수의 상기 돌출 구조물들(PA)을 포함할 수 있다. 예를 들어, 상기 제1 칩 영역(CA1)은 상기 제1 방향(X)으로 서로 인접하는 제1 돌출 구조물(PA1) 및 제2 돌출 구조물(PA2)을 포함할 수 있다. 상기 제1 칩 영역(CA1)은 상기 제1 방향(X)으로 제1 및 제2 돌출 구조물들(PA1, PA2)과 상기 제2 방향(Y)으로 인접하는 제3 및 제4 돌출 구조물들(PA3, PA4)을 포함할 수 있다.
예시적인 예에서, 상기 제1 방향(X)으로 서로 인접하는 상기 제1 돌출 구조물(PA1) 및 상기 제2 돌출 구조물(PA2) 사이의 거리(L1)은 상기 제2 방향(Y)으로 서로 인접하는 상기 제1 돌출 구조물(PA1) 및 상기 제3 돌출 구조물(PA3) 사이의 거리(L2) 보다 클 수 있다.
예시적인 예에서, 서로 인접하는 상기 제1 칩 영역(CA1) 내의 돌출 구조물(PA)과 상기 제2 칩 영역(CA2) 내의 돌출 구조물(PA) 사이의 거리(L3)는 서로 인접하는 상기 제1 샷 영역(SA1) 내의 돌출 구조물(PA)과 상기 제2 샷 영역(SA2) 내의 돌출 구조물(PA) 사이의 거리(L4) 보다 작을 수 있다.
예시적인 예에서, 서로 인접하는 상기 제1 칩 영역(CA1) 내의 돌출 구조물(PA)과 상기 제2 칩 영역(CA2) 내의 돌출 구조물(PA) 사이의 거리(L3)는 상기 제1 칩 영역(CA1) 내에서 서로 인접하는 돌출 구조물들(PA1, PA2, PA3, PA4) 사이의 거리들(L1, L2) 보다 클 수 있다.
도 1a, 도 2, 도 3, 도 5a 및 도 5b를 참조하면, 상기 캐핑 절연 층(24) 상에 개구부들(29)을 갖는 마스크 패턴(28)을 형성할 수 있다 (S15). 상기 마스크 패턴(28)은 포토레지스트 패턴일 수 있다. 상기 개구부들(29)은 상기 캐핑 절연 층(24)을 노출시킬 수 있다. 상기 개구부들(29)은 상기 돌출 구조물들(PA)의 상기 평탄화 정지 층들(20)과 중첩할 수 있다. 예시적인 예에서, 각각의 상기 개구부들(29)은 각각의 상기 평탄화 정지 층들(20) 보다 작은 폭 또는 작은 크기를 가질 수 있다.
상기 제1 방향(X) 또는 상기 제2 방향(Y)으로 서로 인접하는 돌출 구조물들(PA) 사이의 이격거리들(L1, L2, L3, L4)은 앞에서 상술한 바와 같이 다양할 수 있다.
상기 제1 방향(X) 또는 상기 제2 방향(Y)으로 서로 인접하는 돌출 구조물들(PA) 사이의 이격거리에 따라 상기 개구부들(29)의 크기가 달라질 수 있다. 또는, 상기 제1 방향(X) 또는 상기 제2 방향(Y)으로 서로 인접하는 돌출 구조물들(PA) 사이의 이격거리에 따라 상기 개구부들(29)의 측벽들과 상기 평탄화 정지 층(20)의 측면들으로부터 상부 방향, 즉 상기 수직 방향(Z)으로 연장된 가상의 선들 사이의 거리들이 결정될 수 있다. 예를 들어, 서로 인접하는 돌출 구조물들(PA) 사이의 이격거리가 상대적으로 큰 경우에, 상기 개구부들(29)의 측벽들과 상기 평탄화 정지 층(20)의 측면들으로부터 상부 방향(Z)으로 연장된 가상의 선들 사이의 거리는 상대적으로 클 수 있고, 서로 인접하는 돌출 구조물들(PA) 사이의 이격거리가 상대적으로 작은 경우에, 상기 개구부들(29)의 측벽들과 상기 평탄화 정지 층(20)의 측면들으로부터 상부 방향(Z)으로 연장된 가상의 선들 사이의 거리는 상대적으로 작을 수 있고, 서로 인접하는 돌출 구조물들(PA) 사이의 이격거리가 상대적으로 중간 정도인 경우에, 상기 개구부들(29)의 측벽들과 상기 평탄화 정지 층(20)의 측면들으로부터 상부 방향(Z)으로 연장된 가상의 선들 사이의 거리는 상대적으로 중간 정도의 크기일 수 있다.
상술한 바와 같이, 서로 인접하는 돌출 구조물들(PA) 사이의 이격거리에 따라 상기 개구부들(29)의 측벽들과 상기 평탄화 정지 층(20)의 측면들으로부터 상부 방향(Z)으로 연장된 가상의 선들 사이의 거리를 결정할 수 있다.
서로 인접하는 돌출 구조물들(PA) 사이의 이격거리에 따라 상기 개구부들(29)의 측벽들과 상기 평탄화 정지 층(20)의 측면들으로부터 상부 방향(Z)으로 연장된 가상의 선들 사이의 거리를 결정하는 예시적인 예를 설명하기로 한다.
상기 개구부들(29)은 앞에서 상술한 상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a) 상의 제1 개구부(29a)를 포함할 수 있다.
상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)은 상기 제1 방향(X)으로 서로 대향하는 제1 측면(20S1) 및 제2 측면(20S2)을 가질 수 있다. 상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)의 상기 제1 측면(20S1)은 상기 제1 돌출 구조물(PA1)과 상기 제4 거리(L4)로 이격된 상기 제2 샷 영역(SA2) 내의 돌출 구조물(PA)과 마주볼 수 있다. 상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)의 상기 제2 측면(20S2)은 상기 제1 돌출 구조물(PA1)과 상기 제1 거리(L)로 이격된 상기 제2 돌출 구조물(PA2)과 마주볼 수 있다. 상기 제1 개구부(29a)는 상기 제1 방향(X)으로 서로 마주보는 제1 측벽(29S1) 및 제2 측벽(29S2)을 가질 수 있다. 상기 제1 개구부(29a)의 상기 제1 측벽(29S1)은 상기 제1 측면(20S1)과 인접할 수 있고, 상기 제2 측벽(29S2)은 상기 제2 측면(20S2)과 인접할 수 있다.
상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)은 상기 제2 방향(Y)으로 서로 대향하는 제3 측면(20S3) 및 제4 측면(20S4)을 가질 수 있다. 상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)의 상기 제3 측면(20S3)은 상기 제1 돌출 구조물(PA1)과 상기 제4 거리(L4)로 이격된 다른 샷 영역(SA) 내의 돌출 구조물(PA)과 마주볼 수 있다. 상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)의 상기 제4 측면(20S4)은 상기 제1 돌출 구조물(PA1)과 상기 제2 거리(L)로 이격된 상기 제3 돌출 구조물(PA3)과 마주볼 수 있다.
상기 제1 개구부(29a)는 상기 제2 방향(Y)으로 서로 마주보는 제3 측벽(29S3) 및 제4 측벽(29S4)을 가질 수 있다. 상기 제1 개구부(29a)의 상기 제3 측벽(29S3)은 상기 제3 측면(20S3)과 인접할 수 있고, 상기 제4 측벽(29S4)은 상기 제4 측면(20S2)과 인접할 수 있다.
상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)의 상기 제1 측면(20S1)으로부터 상부 방향(Z)으로 연장되는 가상의 선과 상기 제1 개구부(29a)의 상기 제1 측벽(29S1) 사이의 제1 거리(D1)는 상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)의 상기 제2 측면(20S2)으로부터 상부 방향(Z)으로 연장되는 가상의 선과 상기 제1 개구부(29a)의 제2 측벽(29S2) 사이의 제2 거리(D2)와 다를 수 있다. 예를 들어, 상기 제2 거리(D2)는 상기 제1 거리(D1) 보다 클 수 있다.
상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)의 상기 제3 측면(20S3)으로부터 상부 방향(Z)으로 연장되는 가상의 선과 상기 제1 개구부(29a)의 상기 제3 측벽(29S3)은 상기 제1 거리(D1)로 이격될 수 있다.
상기 제1 돌출 구조물(PA1)의 평탄화 정지 층(20a)의 상기 제4 측면(20S4)으로부터 상부 방향(Z)으로 연장되는 가상의 선과 상기 제1 개구부(29a)의 제4 측벽(29S4) 사이는 상기 제2 거리(D2) 보다 큰 제3 거리(D3)로 이격될 수 있다. 상기 제1 내지 제3 거리들(D1, D2, D3)은 일정한 규칙에 따라 그 크기가 결정될 수 있다. 따라서, 상기 제1 개구부(29a)의 크기 및 위치가 결정될 수 있다. 이와 마찬가지로, 상기 제2 개구부(29b) 및 상기 제3 개구부(29c)의 크기 및 위치를 결정할 수 있다. 예를 들어, 상기 제1 방향(X)으로 보았을 때, 상기 제2 돌출 구조물(PA2)과 인접하는 제2 칩 영역(CA2) 내의 돌출 구조물(PA)과 상기 제2 돌출 구조물(PA2) 사이의 상기 제3 거리(L3)는 상기 제1 돌출 구조물(PA1)과 인접하는 제2 샷 영역(SA2) 내의 돌출 구조물(PA)과 상기 제1 돌출 구조물(PA1) 사이의 상기 제4 거리(L4) 보다 작기 때문에, 상기 제2 돌출 구조물(PA2) 상의 상기 제2 개구부(29b)의 상기 제1 방향(X)의 폭(W2)은 상기 제1 돌출 구조물(PA1) 상의 상기 제1 개구부(29a)의 상기 제1 방향(X)의 폭(W1) 보다 작을 수 있다.
도 1a, 도 2, 도 3, 도 6a 및 도 6b를 참조하면, 상기 개구부들(29)에 의해 노출되는 상기 캐핑 절연 층(24)을 식각할 수 있다 (S20). 상기 캐핑 절연 층(24)이 식각되면서 상기 마스크 패턴(28)의 상기 개구부들(29)에 대응하는 상기 캐핑 절연 층(24)의 개구부들(32)이 형성될 수 있다. 상기 마스크 패턴(28)의 상기 제1 내지 제3 개구부들(29a, 29b, 29c)에 대응하는 상기 캐핑 절연 층(24)의 제1 내지 제3 개구부들(32a, 32b, 32c)이 형성될 수 있다.
예시적인 예에서, 상기 캐핑 절연 층(24)의 개구부들(32)에 의해 상기 평탄화 정지 층들(20)이 노출될 수 있다. 상기 캐핑 절연 층(24)의 상부면의 상기 돌출 면들(24P)은 일부가 잔존할 수 있다.
예시적인 예에서, 상기 캐핑 절연 층(24)의 개구부들(32)이 형성되면서, 상기 개구부들(32)의 측벽들과 인접하는 상기 평탄화 정치 층들(20)의 상부에 얕은 트렌치들(24t)이 형성될 수 있다.
이어서, 상기 마스크 패턴(28)을 제거할 수 있다 (S25).
도 1a, 도 2, 도 3, 도 7a 및 도 7b를 참조하면, 상기 캐핑 절연 층(24)을 1차 평탄화하는 제1 평탄화 공정을 진행할 수 있다 (S30). 상기 제1 평탄화 공정은 화학 기계적 연마 공정일 수 있다. 상기 제1 평탄화 공정은 상기 캐핑 절연 층(24)의 상부면의 상기 돌출 면들(24P)을 낮출 수 있다. 예를 들어, 상기 제1 평탄화 공정은 상기 캐핑 절연 층(24)의 상부면의 상기 돌출 면들(24P)을 상기 캐핑 절연 층(24) 상부면의 상기 리세스 면(24R) 보다 낮은 높이 레벨로 낮출 수 있다.
도 1a, 도 2, 도 3, 도 8a 및 도 8b를 참조하면, 상기 캐핑 절연 층(24)을 2차 평탄화하는 제2 평탄화 공정을 진행할 수 있다 (S35). 상기 제2 평탄화 공정은 화학 기계적 연마 공정일 수 있다. 상기 제2 평탄화 공정은 상기 캐핑 절연 층(24)의 상부면의 상기 리세스 면(24R)을 낮출 수 있다. 예를 들어, 상기 제2 평탄화 공정은 상기 캐핑 절연 층(24)의 상부면의 상기 리세스 면(24R)을 낮추면서 상기 평탄화 정지 층(20) 상부면 상에 잔존하는 상기 캐핑 절연 층(24)을 제거할 수 있다. 따라서, 상기 캐핑 절연 층(24)을 평탄화할 수 있다.
상기 캐핑 절연 층(24)은 상기 돌출 구조물들(PA)과 인접하는 상단부들(24T)을 가질 수 있다.
도 8a의 단면 모양과 같은 상기 제1 방향(X)에서, 상기 캐핑 절연 층(24)의 상기 상단부들(24T)은 상기 제1 돌출 구조물(PA1)의 제1 상부 절연 층(18a)과 인접하며 서로 대향하는 제1 상단부(24T1) 및 제2 상단부(24T2)을 가질 수 있고, 상기 제2 돌출 구조물(PA2)의 제2 상부 절연 층(18b)과 인접하며 서로 대향하는 제3 상단부(24T3) 및 제4 상단부(24T4)을 가질 수 있다. 상기 제2 상단부(24T2) 및 상기 제3 상단부(24T3)은 서로 마주볼 수 있다.
예시적인 예에서, 서로 마주볼 수 있는 상기 제2 상단부(24T2) 및 상기 제3 상단부(24T3)은 서로 동일한 높이 레벨에 위치할 수 있다.
예시적인 예에서, 상기 제1 상단부(24T1)은 상기 제2 상단부(24T2) 보다 높은 레벨에 위치할 수 있다. 상기 제4 상단부(24T4)은 상기 제3 상단부(24T3) 보다 높은 레벨에 위치할 수 있다. 상기 제4 상단부(24T4)은 상기 제1 상단부(24T1) 보다 낮은 레벨에 위치할 수 있다.
따라서, 상기 제1 내지 제4 상단부들(24T1, 24T2, 24T3, 24T3) 중에서, 상기 제1 상단부(24T1)가 상대적으로 높은 레벨에 위치할 수 있고, 상기 제2 및 제3 상단부들(24T2, 24T3)은 상대적으로 낮은 레벨에 위치할 수 있고, 상기 제3 상단부(24T3)는 상대적으로 중간 레벨에 위치할 수있다.
도 8b의 단면 모양과 같은 상기 제2 방향(Y)에서, 상기 캐핑 절연 층(24)의 상기 상단부들(24T)은 상기 제1 돌출 구조물(PA1)의 제1 상부 절연 층(18a)과 인접하며 서로 대향하는 제5 상단부(24T5) 및 제6 상단부(24T6)을 가질 수 있고, 상기 제3 돌출 구조물(PA3)의 제3 상부 절연 층(18c)과 인접하며 서로 대향하는 제7 상단부(24T7) 및 제8 상단부(24T8)을 가질 수 있다. 상기 제6 상단부(24T6) 및 상기 제7 상단부(24T7)는 서로 마주볼 수 있다.
예시적인 예에서, 서로 마주볼 수 있는 상기 제6 상단부(24T6) 및 상기 제7 상단부(24T7)는 서로 동일한 높이 레벨에 위치할 수 있다.
예시적인 예에서, 상기 제5 상단부(24T5)은 상기 제6 상단부(24T6), 상기 제7 상단부(24T7), 및 상기 제8 상단부(24T8) 보다 높은 레벨에 위치할 수 있다. 상기 제8 상단부(24T8)은 상기 제7 상단부(24T7) 보다 높은 레벨에 위치할 수 있다.
따라서, 상기 제5 내지 제8 상단부들(24T5, 24T6, 24T7, 24T8) 중에서, 상기 제5 상단부(24T5)가 상대적으로 높은 레벨에 위치할 수 있고, 상기 제6 및 제7 상단부들(24T6, 24T7)은 상대적으로 낮은 레벨에 위치할 수 있고, 상기 제8 상단부(24T8)는 상대적으로 중간 레벨에 위치할 수 있다.
실시 예들에서, 서로 다른 샷 영역에 위치하고 서로 마주보는 상기 제1 및 제5 상단부들(24T1, 24T5)는 어느 한 샹 영역 내의 다른 상단부들(24T2, 24T3, 24T4, 24T6, 26T7, 24T8) 보다 높은 레벨에 위치할 수 있고, 어느 하나의 샷 영역 내에서 다른 칩 영역과 마주보는 상기 제4 및 제8 상단부들(24T4, 24T8)은 상기 제1 및 제5 상단부들(24T1, 24T5) 보다 낮은 높이 레벨에 위치할 수 있고, 어느 하나의 칩 영역 내에서 서로 마주보는 거리가 상대적으로 짧은 상기 제6 및 제7 상단부들(24T6, 24T7)은 서로 마주보는 거리가 상대적으로 긴 상기 제2 및 제3 상단부들(24T2, 24T3) 보다 낮은 높이 레벨에 위치할 수 있다.
예시적인 예에서, 상기 제1 내지 제4 상단부들(24T1, 24T2, 24T3, 24T3) 및 상기 제5 내지 제8 상단부들(24T5, 24T6, 24T7, 24T8)은 상기 상부 절연 층들(18) 보다 높은 레벨에예 위치할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 제1 내지 제4 상단부들(24T1, 24T2, 24T3, 24T3) 및 상기 제5 내지 제8 상단부들(24T5, 24T6, 24T7, 24T8) 중에서 상대적으로 낮은 높이 레벨에 위치하는 적어도 하나의 상단부는 상기 상부 절연 층들(18)의 상부면 보다 낮은 높이 레벨에 위치할 수 있다. 이와 같은 변형 예에 대하여 도 9를 참조하여 설명하기로 한다. 도 9는 상기 제2 상단부(24T2)의 높이 레벨에 변화할 수 있는 예시적인 예를 나타내는 부분 확대 단면도이다.
변형 예에서, 도 9를 참조하면, 상기 상부 절연 층들(18)의 상부면 보다 높은 높이 레벨에 위치하는 상기 제2 상단부(도 8a의 24T2)는 상기 상부 절연 층들(18)의 상부면 보다 낮은 높이 레벨에 위치하는 제2 상단부(도 9의 24T2')로 변형될 수 있다. 이와 같이, 상대적으로 낮은 높이 레벨에 위치하는 적어도 하나의 상단부가 상기 상부 절연 층들(18)의 상부면 보다 낮은 높이 레벨에 위치하는 것은 앞에서 설명한 S35 단계에서 상기 제2 평탄화 공정을 진행하여 상기 캐핑 절연 층(24)을 2차 평탄화할 때, 상기 평탄화 정지 층(20)의 상부면에 잔존하는 상기 캐핑 절연 층(24)이 잔존하지 않도록, 과-평탄화를 진행하면서 발생할 수 있다.
도 1a, 도 2, 도 3, 도 10a 및 도 10b를 참조하면, 상기 평탄화 정지 층(20)을 제거할 수 있다 (S40). 따라서, 상기 상부 절연 층들(18)이 노출될 수 있다.
상기 캐핑 절연 층(24)의 표면을 경화시키어, 표면 층(24H)을 형성할 수 있다. 예를 들어, 상기 표면 층(24H)은 습식 분위기에서 약 500℃ 내지 약 1000℃의 공정 온도, 및 약 30분 내지 약 2시간의 공정 시간 동안 진행될 수 있는 어닐링 공정으로 상기 캐핑 절연 층(24)의 표면을 경화시키어 형성할 수 있다. 상기 표면 층(24H)은 전자주사 현미경 등과 같은 장비를 이용하여 보았을 때, 상기 캐핑 절연 층(24)의 상부 표면 상에서 선 형태로 보일 수 있다.
상대적으로 상기 캐핑 절연 층(24) 보다 밀도가 높은 산화물로 형성될 수 있는 상기 상부 절연 층들(18)의 표면은 상기 어닐링 공정에 의해 경화되지 않거나, 또는 상기 캐핑 절연 층(24) 상의 상기 표면 층(24H) 보다 얇게 경화될 수 있다. 예시적인 예에서, 상기 캐핑 절연 층(24) 상의 상기 표면 층(24H)은 상기 캐핑 절연 층(24)과 상기 상부 절연 층들(18)을 구분시킬 수 있다.
상기 표면 층(24H)은 밀도가 낮거나, 또는 상대적으로 포러스한 산화물, 예를 들어 저-유전체(low-k dielectric)로 형성될 수 있는 상기 캐핑 절연 층(24)의 표면을 경화시킴으로써 형성될 수 있다. 상기 표면 층(24H)은 상기 캐핑 절연 층(24)을 후속의 공정으로부터 보호할 수 있다.
도 1b를 참조하면, 이어서, 메모리 구조물을 형성할 수 있다 (S45). 이와 같은 메모리 구조물을 형성하는 방법에 대하여 설명하기로 한다.
도 1b, 도 2, 도 3, 도 11a 및 도 11b를 참조하면, 상기 캐핑 절연 층(24) 상에 제1 절연 층(36)을 형성할 수 있다. 상기 기판(10) 상에 상기 돌출 구조물들(PA)의 상기 중앙 영역(CR)을 관통하는 메모리 수직 구조물들(40)을 형성할 수 있다.
도 1b, 도 2, 도 3, 도 12a 및 도 12b를 참조하면, 상기 제1 절연 층(36) 및 상기 메모리 수직 구조물들(40)을 덮는 제2 절연 층(56)을 형성할 수 있다. 상기 제1 및 제2 절연 층들(36, 56)은 실리콘 산화물로 형성될 수 있다.
상기 기판(10) 상에 상기 돌출 구조물들(PA)을 관통하는 분리 트렌치들(57)을 형성할 수 있다. 상기 분리 트렌치들(57)은 상기 돌출 구조물들(PA)을 관통하는 상부로 연장되어 상기 돌출 구조물들(PA)과 중첩하는 상기 상부 절연 층들(18), 상기 캐핑 절연 층(24), 및 상기 제1 및 제2 절연 층들(36, 56)을 관통할 수 있다.
상기 분리 트렌치들(57)에 의해 상기 게이트 층들(16)이 노출될 수 있다.
도 1b, 도 2, 도 3, 도 13a, 도 13b을 참조하면, 상기 분리 트렌치들(57)에 의해 노출되는 상기 게이트 층들(16)을 게이트 패턴들(60)로 대체할 수 있다. 이어서, 상기 분리 트렌치들(57)을 채우는 분리 구조물들(66)을 형성할 수 있다.
따라서, 상술한 돌출 구조물들(PA)은 상기 게이트 층들(16)이 상기 게이트 패턴들(60)로 대체된 돌출 구조물들(PA')로 변형될 수 있다. 이와 같은 변형될 수 있는 상기 돌출 구조물들(PA')은 앞에서 상술한 바와 같은 제1 내지 제3 돌출 구조물들(PA1, PA2, PA3)에 대응하는 위치의 변형될 수 있는 제1 내지 제3 돌출 구조물들(PA1, PA2, PA3)을 포함할 수 있다. 이와 마찬가지로, 상기 몰드 구조물(12)은 적층 구조물(72)로 대체될 수 있다. 따라서, 상기 적층 구조물(72)은 교대로 반복적으로 적층되는 상기 층간 절연 층들(14) 및 상기 게이트 패턴들(60)을 포함할 수 있다.
예시적인 예에서, 상기 게이트 층들(16)은 상기 분리 구조물들(66)의 폭 방향, 예를 들어 상기 제2 방향(Y)에 위치하는 계단 영역(SR)의 일부에서 잔존할 수 있다. 따라서, 상기 적층 구조물(72)은 상기 분리 구조물들(66)의 폭 방향, 예를 들어 상기 제2 방향(Y)에 위치하는 계단 영역(SR)의 일부에서 잔존하며 동일 높이 레벨에 위치하는 게이트 패턴들(60)과 마주보는 잔존 게이트 층들(16)을 포함할 수 있다.
상기 분리 구조물들(66)의 평면 모양에 대하여 도 14를 참조하여 설명하기로 한다. 도 14는 어느 하나의 돌출 구조물(PA')과 함께, 상기 분리 구조물들(66) 및 상기 메모리 수직 구조물들(40)을 개념적으로 나타낸 평면도이다.
도 14를 참조하면, 상기 분리 구조물들(66)은 상기 돌출 구조물(PA')을 가로지를 수 있다. 상기 메모리 수직 구조물들(40)은 상기 돌출 구조물(PA')의 중앙 영역(CR) 내에 형성되며 상기 분리 구조물들(66) 사이에 형성될 수 있다.
이어서, 도 1b, 도 2, 도 3, 도 15a, 도 15b을 참조하면, 배선 구조물을 형성할 수 있다 (S50). 상기 배선 구조물을 형성하는 것은 상기 제2 절연 층(56) 상에 제3 절연 층(74)을 형성하고, 상기 제1 방향(X)에 위치하는 계단 영역(SR) 내에서 계단 구조를 갖는 상기 게이트 패턴들(60)과 전기적으로 연결되는 게이트 콘택 구조물들(80)을 형성하고, 상기 메모리 수직 구조물들(40)과 전기적으로 연결되는 비트라인 콘택 구조물들(82)을 형성하고, 상기 제3 절연 층(74) 상에 배선들(84, 86)을 형성하는 것을 포함할 수 있다. 상기 배선들(84, 86)은 상기 게이트 콘택 구조물들(80)과 전기적으로 연결되는 게이트 연결 배선들(84) 및 상기 비트라인 콘택 구조물들(82)과 전기적으로 연결되는 비트라인들(86)을 포함할 수 있다. 이어서, 상기 제3 절연 층(74) 상에 상기 배선들(74, 76)을 덮는 상부 캐핑 절연 층(90)을 형성할 수 있다.
앞에서 설명한 상기 메모리 수직 구조물들(40), 상기 게이트 패턴들(60) 및 상기 분리 구조물들(66)을 형성하는 방법의 예시적인 예에 대하여, 도 16 및 도 17을 참조하여 설명하기로 한다. 도 16은 어느 하나의 메모리 수직 구조물(40)을 포함하는 영역을 나타내는 부분 확대 단면도이고, 도 17은 어느 하나의 분리 구조물(66)을 포함하는 영역을 나타내는 부분 확대 단면도이다.
도 11a 내지 도 17을 참조하여, 어느 하나의 상기 메모리 수직 구조물(40) 및 상기 게이트 패턴들(60) 및 어느 하나의 분리 구조물(66)을 형성하는 방법의 예시적인 예를 설명하기로 한다.
도 11a 내지 도 17을 참조하면, 상기 메모리 수직 구조물(40)은 유전체 구조물(44) 및 채널 반도체 층(52)을 포함하도록 형성될 수 있다. 예를 들어, 상기 메모리 수직 구조물(40)을 형성하는 것은 도 11a 및 도 11b에서 설명한 것과 같은 상기 돌출 구조물(PA)의 중앙 영역(CR)을 관통하며 상기 기판(10)을 노출시키는 채널 홀(40H)을 형성하고, 에피택시얼 공정을 진행하여 상기 채널 홀(40H)에 의해 노출되는 상기 기판(10)의 상기 채널 홀(40H)의 하부 영역을 채우는 반도체 패턴(42)을 형성하고, 상기 채널 홀(40H)의 측벽 상에 유전체 구조물(44)을 형성하고, 상기 유전체 구조물(44)의 내측벽을 덮으면서 상기 반도체 패턴(42)과 접촉하는 채널 반도체 층(52)을 형성하고, 상기 채널 홀(40H)을 부분적으로 채우는 코어 패턴(54)을 형성하고, 상기 채널 홀(40H)의 나머지를 채우며 상기 코어 패턴(54) 상에 형성되고 상기 채널 반도체 층(52)과 접촉하는 패드 패턴(54)을 형성하는 것을 포함할 수 있다.
상기 채널 반도체 층(52)은 폴리 실리콘으로 형성될 수 있다. 상기 코어 패턴(54)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 패드 패턴(54)은 도우프트 폴리 실리콘, 예를 들어, N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 유전체 구조물(44)는 터널 유전체 층(50), 정보 저장 층(48) 및 블로킹 유전체 층(46)을 포함할 수 있다. 상기 정보 저장 층(48)은 상기 터널 유전체 층(50) 및 상기 블로킹 유전체 층(46) 사이에 배치될 수 있다. 상기 터널 유전체 층(50)은 상기 채널 반도체 층(52)과 상기 정보 저장 층(48) 사이에 배치될 수 있다. 상기 블로킹 유전체 층(46)은 상기 정보 저장 층(48)과 상기 게이트 패턴들(60) 사이에 배치될 수 있다. 상기 터널 유전체 층(50)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체 층(46)은 실리콘 산화물 및/또는 고유전체를 포함할 수 있다.
상기 정보 저장 층(48)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(48)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(52)으로부터 상기 터널 유전체 층(50)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(48) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 게이트 패턴들(60)을 형성하는 것은 도 12a 및 도 12b에서 설명한 것과 같이 상기 분리 트렌치들(57)을 형성하여 상기 게이트 층들(도 12a 및 도 12b의 16)을 노출시키고, 상기 노출되는 상기 게이트 층들(도 12a 및 도 12b의 16)을 식각하여 상기 메모리 수직 구조물들(40)의 측면들을 노출시키는 빈 공간들을 형성하고, 상기 빈 공간들의 내벽을 덮는 제1 물질 층(62) 및 상기 빈 공간들을 채우는 제2 물질 층(64)을 차례로 형성하고, 상기 분리 트렌치들(57) 내에 잔존하는 상기 제1 및 제2 물질 층들(62, 64)을 제거하는 것을 포함할 수 있다. 상기 제1 물질 층(62)은 상기 제2 물질 층(64)의 상부면 및 하부면을 덮으며 상기 제2 물질 층(64)과 상기 메모리 수직 구조물(40) 사이로 연장될 수 있다.
예시적인 예에서, 상기 제1 물질 층(62)은 유전체, 예를 들어 알루미늄 산화물 등과 같은 고-유전체로 형성될 수 있고, 상기 제2 물질 층(64)은 도전성 물질, 예를 들어 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 등) 및 금속(e.g., W) 중 어느 하나 또는 이들의 조합된 물질로 형성될 수 있다.
다른 예에서, 상기 제1 물질 층(62) 및 상기 제2 물질 층(64)은 서로 다른 도전성 물질로 형성될 수 있다. 예를 들어, 상기 제1 물질 층(62)은 금속 질화물(e.g., TiN 등)로 형성될 수 있고, 상기 제2 물질 층(64)은 금속(e.g., W)으로 형성될 수 있다.
상기 게이트 패턴들(60)은 하부 게이트 패턴(60L), 상기 하부 게이트 패턴(60L) 상의 중간 게이트 패턴들(60M), 및 상기 중간 게이트 패턴들(60M) 상의 상부 게이트 패턴(60U)을 포함할 수 있다.
예시적인 예에서, 상기 하부 게이트 패턴(60L)의 제2 물질 층(64)은 낸드 플래시 메모리 소자의 접지 선택 라인일 수 있고, 상기 중간 게이트 패턴들(60M)의 제2 물질 층들(64)은 낸드 플래시 메모리 소자의 워드라인들일 수 있고, 상기 상부 게이트 패턴(60U)의 제2 물질 층(64)은 낸드 플래시 메모리 소자의 스트링 선택 라인일 수 있다.
상기 정보 저장 층(48)은 워드라인들일 수 있는 상기 중간 게이트 패턴들(60M)과 마주보는 영역에서 정보를 저장할 수 있다. 상기 메모리 수직 구조물들(40) 내의 상기 정보 저장 층들(48)에서 정보를 저장할 수 있는 영역들은 상기 기판(10)의 상부면과 수직한 방향(Z)으로 배열될 수 있으며, 메모리 셀들을 구성할 수 있다.
상기 메모리 수직 구조물들(40) 및 상기 게이트 패턴들(60)은 도 1b의 S45 단계에서의 메모리 구조물일 수 있다.
상기 게이트 패턴들(60)을 형성한 후에, 상기 분리 트렌치들(도 12a 및 도 12b의 57)을 채우는 상기 분리 구조물들(66)을 형성할 수 있다. 상기 분리 구조물들(66)의 각각은 상기 분리 트렌치(57)의 측면을 덮는 분리 스페이서(68) 및 상기 분리 트렌치(57)를 채우는 분리 코어 패턴(70)을 포함할 수 있다. 예시적인 예에서, 상기 분리 스페이서(68)는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 분리 코어 패턴(70)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 등) 및 금속(e.g., W) 중 어느 하나 또는 이들의 조합된 물질로 형성될 수 있다.
다른 예에서, 상기 분리 스페이서(68) 및 상기 분리 코어 패턴(70)은 절연성 물질들로 형성될 수 있다.
앞에서 도 9를 참조하여 설명한 것과 같이, 변형될 수 있는 상기 제2 상부 끝 부분(24T2')은 상기 상부 절연 층(18)의 상부면 보다 낮은 높이 레벨에 위치할 수 있다. 이와 같이, 변형 될 수 있는 상기 제2 상부 끝 부분(24T2')을 갖는 기판에 대하여 도 10a 내지 도 17을 참조하여 설명한 방법으로 반도체 공정을 진행하여, 도 18과 같은 상기 상부 절연 층(18)의 상부면 보다 낮은 높이 레벨에 위치하는 상기 제2 상부 끝 부분(24T2')을 포함하는 반도체 소자를 형성할 수 있다. 제3 상부 끝 부분(24T3')은 앞에서 상술한 바와 같이, 상기 제2 상부 끝 부분(24T2')과 동일한 높이 레벨에 위치할 수 있으므로, 상기 상부 절연 층(18)의 상부면 보다 낮은 높이 레벨에 위치할 수 있다.
도 1b, 도 2, 도 3 및 도 19를 참조하면, 반도체 칩(CH)을 분리 할 수 있다 (S55). 상기 반도체 칩(CH)을 분리하는 것은 도 2에서와 같은 상기 칩 영역들(CA) 사이를 절단하여 상기 칩 영역들(CA)을 서로 분리하는 것을 포함할 수 있다. 이와 같이 분리된 칩 영역들(CA)의 각각은 상기 반도체 칩(CH)일 수 있다. 따라서, 상기 반도체 칩(CH)은 상기 기판(10) 상에 형성되는 상기 돌출 구조물들(PA')을 포함할 수 있다. 상기 돌출 구조물들(PA')의 각각은 중앙 영역(CR) 및 상기 중앙 영역(CR)을 둘러싸는 계단 구조의 계단 영역(SR)을 포함할 수 있다.
상기 반도체 칩(CH)을 이용하여 제품(100)을 형성할 수 있다 (S60). 상기 제품(100)은 베이스(95) 상에 배치되는 상기 반도체 칩(CH)을 포함할 수 있다. 예시적인 예에서, 상기 제품(100)이 반도체 패키지와 같은 반도체 소자인 경우, 상기 베이스(95)는 인쇄회로 기판일 수 있다. 다른 예에서, 상기 제품(100)은 상기 반도체 칩(CH)을 포함하는 반도체 소자를 포함하는 전자 장치일 수 있다.
따라서, 도 1a 내지 도 19를 참조하여 설명한 반도체 소자 형성 방법에 의해 형성된 반도체 소자가 제공될 수 있다. 상술한 바와 같은 방법에 의해 형성된 반도체 소자의 구조에 대하여 도 15a, 도 15b, 도 16, 도 17 및 도 19를 다시 참조하여 설명하기로 한다. 이와 같은 반도체 소자의 구조를 설명함에 있어서, 앞에서 도 1a 내지 도 19를 참조하여 설명한 내용과 중복되는 내용 또는 도 1a 내지 도 19를 참조하여 설명한 내용으로부터 알 수 있는 내용은 생략하기로 한다.
도 14, 도 15a, 도 15b, 도 16, 도 17 및 도 19를 참조하면, 기판(10) 상에 돌출 구조물들(PA')이 배치될 수 있다. 상기 돌출 구조물들(PA')의 각각은 적층 구조물(72) 및 상기 적층 구조물(72) 상의 상부 절연 층(18)을 포함할 수 있다.
상기 돌출 구조물들(PA')의 각각은 중앙 영역(CR) 및 상기 중앙 영역(CR)을 둘러싸는 계단 영역(SR)을 포함할 수 있다. 상기 적층 구조물들(72)의 각각은 상기 돌출 구조물들(PA')과 마찬가지로, 상기 중앙 영역(CR) 및 상기 중앙 영역(CR)을 둘러싸는 상기 계단 영역(SR)을 포함하는 것으로 볼 수 있다.
상기 적층 구조물들(72)의 각각은 상기 중앙 영역(CR) 내에서 교대로 반복적으로 적층되고 상기 계단 영역(SR) 내로 연장되어 상기 계단 영역(SR) 내에서 계단 구조를 형성하는 층간 절연 층들(14) 및 게이트 패턴들(60)을 포함할 수 있다. 상기 층간 절연 층들(14) 및 상기 게이트 패턴들(60)은 상기 계단 영역들(SR) 내에서 계단 구조를 가질 수 있다. 상기 돌출 구조물들(PA')의 상기 상부 절연 층들(18)은 상기 중앙 영역(CR) 내에 위치하며 상기 적층 구조물들(72) 상에 배치될 수 있다.
상기 상부 절연 층들(18)을 둘러싸며 상기 적층 구조물들(72)의 상기 계단 영역들(SR)을 덮고 상기 적층 구조물들(72) 사이를 채우는 캐핑 절연 층(24)이 배치될 수 있다.
상기 캐핑 절연 층(24)의 상부 표면 상에 형성되는 표면 층(24H)이 형성될 수 있다. 상기 표면 층(24)은 상기 캐핑 절연 층(24)의 표면이 경화되면서 형성되어 상기 캐핑 절연 층(24) 보다 경도 또는 밀도가 높을 수 있다.
상기 캐핑 절연 층(24)은 상기 상부 절연 층들(18)과 인접하며 서로 다른 높이 레벨에 위치하는 상단부들(24T)을 포함할 수 있다.
상기 캐핑 절연 층(24)은 상기 상부 절연 층들(18)과 가까워질수록 상기 기판(10)의 상부면(10s)과 수직한 방향(Z)으로 높이가 증가하는 부분들을 포함할 수 있다. 예를 들어, 상기 캐핑 절연 층(24)의 상기 상단부들(24T)은 상기 상부 절연 층들(18)과 가까워질수록 상기 기판(10)의 상부면(10s)과 수직한 방향(Z)으로 높이가 증가하면서 형성되는 부분들의 상단부들일 수 있다. 상기 캐핑 절연 층(24)의 상단부들(24T)의 높이는 상기 캐핑 절연 층(24)의 상부면(24U) 보다 높을 수 있다. 상기 캐핑 절연 층(24)은 상기 캐핑 절연 층(24)의 상부면(24U)으로부터 상기 캐핑 절연 층(24)의 상기 상단부들(24T)까지 연장되는 경사면(24I)을 포함할 수 있다.
상기 적층 구조물들(72)은 제1 방향(X)으로 인접하는 제1 적층 구조물(72a) 및 제2 적층 구조물(72b)을 포함할 수 있다. 상기 상부 절연 층들(18)은 상기 제1 적층 구조물(72a)의 중앙 영역(CR)과 중첩하는 제1 상부 절연 층(18a) 및 상기 제2 적층 구조물(72b)의 중앙 영역(CR)과 중첩하는 제2 상부 절연 층(18b)을 포함할 수 있다.
상기 캐핑 절연 층(24)의 상기 상단부들(24T)은 상기 제1 상부 절연 층(18a)과 인접하는 제1 상단부(24T1) 및 제2 상단부(24T2)를 포함할 수 있다. 상기 제1 상부 절연 층(18a)은 상기 제1 상단부(24T1)와 상기 제2 상단부(24T2) 사이에 위치할 수 있다.
상기 제2 상단부(24T2)는 상기 제1 상부 절연 층(18a)과 상기 제2 상부 절연 층(18b) 사이에 위치하며 상기 제1 상부 절연 층(18a)과 인접할 수 있다. 상기 제2 상단부(24T2)의 높이 레벨은 상기 제1 상단부(24T1)의 높이 레벨 보다 낮을 수 있다.
상기 캐핑 절연 층(24)은 상기 제2 상부 절연 층(18b)과 인접하는 제3 상단부(24T3) 및 제4 상단부(24T4)를 더 포함할 수 있다. 상기 제2 상부 절연 층(18b)은 상기 제3 상단부(24T3)와 상기 제4 상단부(24T4) 사이에 위치하고, 상기 제3 상단부(24T3)는 상기 제1 상부 절연 층(18a)과 상기 제2 상부 절연 층(18b) 사이에서 상기 제2 상부 절연 층(18b)과 인접할 수 있다. 상기 제3 상단부(24T3)의 높이 레벨과 상기 제4 상단부(24T4)의 높이 레벨은 서로 다를 수 있다. 상기 제2 상단부(24T2) 및 상기 제3 상단부(24T3)는 서로 마주볼 수 있으며, 실질적으로 서로 동일한 높이 레벨에 위치할 수 있다. 상기 제4 상단부(24T4)는 상기 제2 및 제3 상단부들(24T2, 24T3) 보다 높은 높이 레벨에 위치하며 상기 제1 상단부(24T1) 보다 낮은 높이 레벨에 위치할 수 있다. 상기 계단 영역들(SR) 중에서, 상기 중앙 영역(CR) 양옆의 계단 영역들은 제1 계단 영역 및 제2 계단 영역으로 정의할 수 있다. 따라서, 상기 중앙 영역(CR)은 상기 계단 영역들(SR) 중 상기 제1 및 제2 계단 영역들 사이에 배치될 수 있다. 예를 들어, 도 15a에서와 같은 단면 구조에서, 상기 제1 적층 구조물(72a)을 중심으로 보았을 때, 상기 중앙 영역(CR) 양 옆에 위치하는 계단 영역들(SR) 중에서 왼쪽의 계단 영역(SR)은 상기 제1 계단 영역일 수 있고, 오른쪽의 계단 영역(SR)은 상기 제2 계단 영역일 수 있고, 상기 캐핑 절연 층(24)은 상기 제1 계단 영역(-왼쪽의 SR-) 상에 위치하는 제1 부분 및 상기 제2 계단 영역(-오른쪽의 SR-) 상에 위치하는 제2 부분을 포함할 수 있고, 상기 상부 절연 층(18)은 상기 제1 계단 영역 상에 위치하는 상기 캐핑 절연 층(24)의 제1 부분과 상기 제2 계단 영역 상에 위치하는 상기 캐핑 절연 층(24)의 제2 부분 사이에 배치될 수 있다. 상기 상부 절연 층(18)은 서로 대향하는 제1 측 및 제2 측을 가질 수 있고, 상기 캐핑 절연 층(24)에서 상기 제1 계단 영역(SR) 상에 위치하는 상기 캐핑 절연 층(24)의 제1 부분은 상기 상부 절연 층(18)의 상기 제1 측과 인접하는 상기 제1 상단부(24T1)을 가질 수 있고, 상기 캐핑 절연 층(24)에서 상기 제2 계단 영역 상에 위치하는 상기 캐핑 절연 층(24)의 제2 부분은 상기 상부 절연 층(18)의 상기 제2 측과 인접하는 제2 상단부(24T2)를 가질 수 있다.
상기 기판(10)의 상부면(10s)과 수직한 수직 방향(Z)으로 연장되어, 상기 돌출 구조물(PA')의 상기 적층 구조물들(72)의 상기 중앙 영역들(CR) 내에서 상기 게이트 패턴들(60)과 마주보는 측면을 갖는 메모리 수직 구조물들(40)이 배치될 수 있다. 상기 메모리 수직 구조물들(40)은 앞의 형성 방법에서 설명한 바 있으므로, 여기서 자세한 설명은 생략하기로 한다.
상기 기판(10)의 상부면(10s)과 수직한 방향(Z)으로 연장되는 분리 구조물들(66)이 배치될 수 있다. 상기 분리 구조물들(66)은 상기 돌출 구조물들(PA')을 관통할 수 있다. 상기 분리 구조물들(66) 사이에 위치하는 각각의 상기 돌출 구조물들(PA')은 서로 이격되는 상기 계단 영역들(SR) 및 상기 계단 영역들(SR) 사이의 상기 중앙 영역(CR)을 포함할 수 있다. 상기 돌출 구조물(PA')의 상기 적층 구조물(72) 및 상기 상부 절연 층(18)은 상기 분리 구조물들(66) 사이에 위치할 수 있다.
실시 예들에서, 상기 상단부들(24T)은 상기 상부 절연 층(18)의 상부면 보다 높은 레벨에 위치할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 변형 예에서, 도 18을 참조하면, 상기 상단부들(24T) 중 하나는 상기 상부 절연 층(18)의 상부면 보다 높은 레벨에 위치할 수 있고, 다른 하나는 상기 상부 절연 층(18)의 상부면 보다 낮은 레벨에 위치할 수 있다. 상기 상단부들(24T) 중에서, 제2 및 제3 상부 끝 부분들(24T2', 24T3')은 상기 상부 절연 층(18)의 상부면 보다 낮은 레벨에 위치할 수 있고, 제1 및 제4 상부 끝 부분들(24T1, 24T4)은 상기 상부 절연 층(18)의 상부면 보다 높은 레벨에 위치할 수 있다.
앞에서 상술한 방법들로 상기 캐핑 절연 층(24)을 평탄화함으로써, 상기 캐핑 절연 층(24)의 평탄도를 향상시킬 수 있다. 예를 들어, 상기 캐핑 절연 층(24)에서, 상기 돌출 구조물들(PA)로부터 멀리 떨어진 부분에서의 평탄도가 향상될 수 있다. 따라서, 평탄화된 상기 캐핑 절연 층(24)의 전체 평탄도는 향상될 수 있다. 이와 같이 평탄도가 향상되는 상기 캐핑 절연 층(24)을 포함하는 기판을 이용하여 진행하는 후속의 포토 공정, 예를 들어 상기 메모리 수직 구조물들(40)로 채워지는 상기 채널 홀들(도 16의 40H)을 형성하기 위한 포토 공정 또는 상기 분리 트렌치들(57)을 형성하기 위한 포토 공정은 불량 없이 또는 불량을 최소화하여 진행할 수 있다.
상술한 바와 같이, 상기 캐핑 절연 층(24)의 평탄도를 향상시킬 수 있으므로, 반도체 소자의 집적도를 향상시키기 위하여, 상기 돌출 구조물(PA') 내의 상기 게이트 패턴들(60)의 적층 수를 증가시킬 수 있다. 즉, 상기 돌출 구조물(PA') 내의 상기 게이트 패턴들(60)의 적층 수를 증가시킴으로써, 상기 돌출 구조물(PA')의 상부면과 하부면 사이의 높이차를 증가시키더라도, 상기 캐핑 절연 층(24)을 평탄화시킬 수 있는 방법을 제공함으로써, 불량을 최소화하여 반도체 소자를 형성할 수 있다. 따라서, 반도체 소자의 집적도 및 생산성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 적층 구조물, 상기 적층 구조물은 제1 및 제2 계단 영역들 및 상기 제1 및 제2 계단 영역들 사이의 중앙 영역을 포함하고,
    상기 적층 구조물의 상기 중앙 영역 상의 상부 절연 층; 및
    상기 적층 구조물의 상기 제1 및 제2 계단 영역들 상의 캐핑 절연 층을 포함하되,
    상기 상부 절연 층은 서로 대향하는 제1 측 및 제2 측을 갖고,
    상기 캐핑 절연 층에서 상기 제1 계단 영역 상에 위치하는 상기 캐핑 절연 층의 제1 부분은 상기 상부 절연 층의 상기 제1 측과 인접하는 제1 상단부를 갖고,
    상기 캐핑 절연 층에서 상기 제2 계단 영역 상에 위치하는 상기 캐핑 절연 층의 제2 부분은 상기 상부 절연 층의 상기 제2 측과 인접하는 제2 상단부를 갖고,
    상기 상부 절연 층은 상기 제1 계단 영역 상에 위치하는 상기 캐핑 절연 층의 제1 부분과 상기 제2 계단 영역 상에 위치하는 상기 캐핑 절연 층의 제2 부분 사이에 배치되고,
    상기 제1 상단부와 상기 제2 상단부는 서로 다른 높이 레벨에 위치하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 캐핑 절연 층의 상부 표면 상의 표면 층을 더 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 상단부들 중 적어도 하나는 상기 상부 절연 층의 상부 면 보다 높은 레벨에 위치하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 상단부들 중 하나는 상기 상부 절연 층의 상부 면 보다 높은 레벨에 위치하고, 다른 하나는 상기 상부 절연 층의 상부면 보다 낮은 높이 레벨에 위치하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 기판의 상부면과 수직한 방향으로 연장되는 메모리 수직 구조물을 더 포함하되,
    상기 적층 구조물은 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 패턴들을 포함하고,
    상기 메모리 수직 구조물은 상기 게이트 패턴들과 마주보는 측면을 갖는 반도체 소자.
  6. 기판 상에 돌출 구조물들을 형성하되, 상기 돌출 구조물들의 각각은 몰드 구조물, 상기 몰드 구조물 상의 상부 절연 층 및 상기 상부 절연 층 상의 평탄화 정지 층을 포함하고;
    상기 돌출 구조물들을 갖는 상기 기판 상에 캐핑 절연 층을 형성하고;
    상기 캐핑 절연 층 상에 개구부들을 갖는 마스크 패턴을 형성하되, 상기 개구부들은 상기 돌출 구조물들과 중첩하고;
    상기 개구부들에 의해 노출되는 상기 캐핑 절연 층을 식각하고;
    상기 캐핑 절연 층을 식각한 후에, 상기 마스크 패턴을 제거하고;
    상기 마스크 패턴을 제거한 후에, 상기 캐핑 절연 층을 1차 평탄화하는 제1 평탄화 공정을 진행하고;
    상기 제1 평탄화 공정을 진행한 후에, 상기 캐핑 절연 층을 2차 평탄화하는 제2 평탄화 공정을 진행하여, 평탄화된 캐핑 절연 층을 형성하고; 및
    상기 돌출 구조물들의 상기 평탄화 정지 층들을 제거하여 상기 상부 절연 층들을 노출시키는 것을 포함하되,
    상기 평탄화된 캐핑 절연 층은 상기 평탄화 정지 층들과 인접하는 상단부들을 갖고,
    상기 상단부들은 서로 다른 높이 레벨에 위치하는 제1 및 제2 상단부들을 포함하는 반도체 소자 형성 방법.
  7. 제 6 항에 있어서,
    상기 평탄화된 캐핑 절연 층은 상기 상부 절연 층들과 가까워질수록 상기 기판의 상부 표면과 수직한 방향으로 돌출되는 높이가 증가하는 돌출 영역들을 포함하고,
    상기 평탄화된 캐핑 절연 층의 상기 상단부들은 상기 돌출 영역들의 상단부들인 반도체 소자 형성 방법.
  8. 제 6 항에 있어서,
    상기 평탄화된 캐핑 절연 층의 표면을 경화시키어 상기 평탄화된 캐핑 절연 층의 표면 내에 표면 층을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  9. 제 6 항에 있어서,
    상기 상부 절연 층 및 상기 몰드 구조물들을 관통하는 메모리 수직 구조물들을 형성하는 것을 더 포함하고,
    상기 돌출 구조물들의 상기 몰드 구조물들의 각각은 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 층들을 포함하고,
    상기 메모리 수직 구조물들은 상기 게이트 층들과 마주보는 측면들을 갖는 반도체 소자 형성 방법.
  10. 제 9 항에 있어서,
    상기 돌출 구조물들을 관통하며 상기 게이트 층들을 노출시키는 분리 트렌치들을 형성하고;
    상기 분리 트렌치들에 의해 노출되는 상기 게이트 층들을 게이트 패턴들로 대체하고; 및
    상기 분리 트렌치들 내에 분리 구조물들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
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US17/393,201 US11637019B2 (en) 2018-09-19 2021-08-03 Method for forming a semiconductor device having protrusion structures on a substrate and a planarized capping insulating layer on the protrusion structures

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
KR20210052997A (ko) 2019-11-01 2021-05-11 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN112670294B (zh) * 2020-12-22 2024-04-09 长江存储科技有限责任公司 半导体器件及其制作方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2687948B2 (ja) 1995-10-05 1997-12-08 日本電気株式会社 半導体装置の製造方法
US5851899A (en) 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
JPH11354629A (ja) 1998-06-10 1999-12-24 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
KR20010083349A (ko) * 2000-02-11 2001-09-01 윤종용 광범위하게 평탄화된 반도체 소자의 제조방법
JP2002093898A (ja) 2000-09-12 2002-03-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100835406B1 (ko) 2006-11-09 2008-06-04 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 제조 방법
KR20080112526A (ko) 2007-06-21 2008-12-26 삼성전자주식회사 반도체 소자의 평탄화 방법 및 이를 이용한 플래시메모리의 제조방법
KR20120047325A (ko) * 2010-11-01 2012-05-11 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101793160B1 (ko) * 2010-12-10 2017-11-03 삼성전자주식회사 반도체 소자 제조 방법
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR101985936B1 (ko) * 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
US8952482B2 (en) * 2012-08-30 2015-02-10 Micron Technology, Inc. Three-dimensional devices having reduced contact length
KR20140028968A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
WO2016010821A1 (en) * 2014-07-16 2016-01-21 Applied Materials, Inc. Polishing with measurement prior to deposition
US9305937B1 (en) * 2014-10-21 2016-04-05 Sandisk Technologies Inc. Bottom recess process for an outer blocking dielectric layer inside a memory opening
US9666281B2 (en) * 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9666596B2 (en) * 2015-08-25 2017-05-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US10199388B2 (en) * 2015-08-27 2019-02-05 Applied Mateerials, Inc. VNAND tensile thick TEOS oxide
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US9673213B1 (en) * 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR102589594B1 (ko) * 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
KR20170115146A (ko) * 2016-04-04 2017-10-17 삼성전자주식회사 반도체 메모리 장치
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
US20180083025A1 (en) * 2016-09-19 2018-03-22 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR102650539B1 (ko) * 2016-09-23 2024-03-27 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR102629347B1 (ko) * 2016-12-08 2024-01-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10269625B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures

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Publication number Publication date
US20200090943A1 (en) 2020-03-19
US11087990B2 (en) 2021-08-10
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KR20200033378A (ko) 2020-03-30
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