KR20100074635A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 식각 정지막에 의해 유발되는 금속 배선간 기생 캐패시턴스를 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명은 식각 정지막과 절연막의 적층 구조로 정의된 다마신 패턴을 형성한 후, 다마신 패턴을 통해 노출된 식각 정지막의 측벽을 식각한다. 이에 따라 후속 공정에서 다마신 패턴의 내부에 형성되는 금속 배선과 식각 정지막 사이에 보이드가 정의될 수 있으므로 금속 배선간 기생 캐패시턴스를 줄일 수 있다.
보이드, 기생 캐패시턴스, 식각 정지막, 질화막, 다마신

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 식각 정지막에 의해 유발되는 금속 배선간 기생 캐패시턴스를 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 셀 어레이 영역 및 주변 영역으로 구분된다. 셀 어레이 영역은 다수의 메모리 셀들이 형성되는 영역이고, 주변 영역은 셀 어레이 영역 외부에서 셀 어레이 영역에 구동 신호를 인가하기 위한 다수의 구동 트랜지스터들이 형성되는 영역이다.
플래시 메모리 소자를 예로 들면, 셀 어레이 영역은 다수의 스트링 구조를 포함한다. 스트링 구조는 비트 라인에 드레인이 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인에 소스가 연결되는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀을 포 함한다. 이러한 스트링 구조는 평행하게 형성되며, 소자 분리막을 경계로 전기적으로 격리되어 다수 개가 형성된다. 한편, 스트링 구조들은 수직 방향으로도 서로 연결된다. 보다 상세히 하면, 드레인 셀렉트 트랜지스터는 드레인 셀렉트 트랜지스터의 게이트들 사이의 반도체 기판에 형성된 드레인을 통해 서로 연결된다. 또한 소스 셀렉트 트랜지스터는 소스 셀렉트 트랜지스터의 게이트들 사이의 반도체 기판에 형성된 소스를 통해 서로 연결된다.
상술한 드레인 및 소스는 그들 상부에 형성된 절연막을 통해 후속 공정에서 형성되는 금속 배선과 절연되거나, 절연막을 관통하여 형성되어 드레인 또는 소스에 연결된 콘택 플러그를 통해 금속 배선에 전기적으로 연결된다. 보다 상세히 하면, 금속 배선은 공통 소스 라인 및 비트 라인을 포함한다. 비트 라인은 드레인에 연결된 드레인 콘택 플러그를 경유하여 드레인에 전기적으로 연결된다. 드레인 콘택 플러그는 드레인 상부에 형성된 절연막을 관통하여 드레인에 연결된다. 공통 소스 라인은 소스에 연결된 소스 콘택 플러그를 경유하여 소스에 전기적으로 연결된다. 소스 콘택 플러그는 소스 상부에 형성된 절연막을 관통하여 소스에 연결된다. 한편, 금속 배선은 다마신 공정을 통해 형성된다. 다마신 공정은 절연막을 증착하는 공정, 절연막을 식각하여 절연막에 금속 배선들이 형성될 영역을 정의하는 다마신 패턴을 형성하는 공정, 다마신 패턴 내부를 도전성 물질로 채우는 공정, 도전성 물질이 다마신 패턴 내부에만 잔여하도록 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함) 방법 등으로 절연막 상부의 도전성 물질을 제거하는 공정을 순차적으로 포함한다. 이 때, 절연막으로는 산화막을 주로 이용하는데, CMP 공정 진행시 절연막 하부에 형성된 패턴들이 손상되는 것을 보호하기 위해 산화막의 상부에 식각 정지막으로서 질화막을 더 적층하여 이용한다. 이러한 질화막은 산화막에 비해 유전 상수가 크므로 절연막을 사이에 두고 이웃하는 금속 배선 사이에 기생 캐패시턴스 증가의 주원인이 된다.
본 발명은 식각 정지막에 의해 유발되는 금속 배선간 기생 캐패시턴스를 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성되며, 절연막 및 식각 정지막의 적층 구조로 정의되는 다마신 패턴, 다마신 패턴 내부에 형성된 금속 배선, 및 금속 배선과 식각 정지막 사이에 정의되는 보이드를 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 형성되며, 절연막 및 식각 정지막의 적층 구조로 정의되는 다마신 패턴을 형성하는 단계, 식각 정지막의 측벽을 식각하여 다마신 패턴과 식각 정지막을 이격시키는 보이드를 형성하는 단계, 보이드를 사이에 두고 식각 정지막과 이격된 다마신 패턴 내부에 금속 배선을 형성하는 단계를 포함한다.
반도체 기판은 반도체 기판의 상부에 형성된 게이트 패턴들, 게이트 패턴 사이의 반도체 기판에 형성된 접합 영역, 게이트 패턴 및 반도체 기판의 상부에 형성된 제1 절연막, 접합 영역 상부의 제1 절연막을 관통하여 형성된 콘택 플러그를 포함한다.
다마신 패턴을 형성하는 단계는 제1 절연막의 상부에 제2 절연막, 식각 정지막, 및 제3 절연막을 적층하는 단계, 및 콘택 플러그가 노출되도록 제3 절연막, 식 각 정지막 및 제2 절연막을 식각하는 단계를 포함한다.
식각 정지막은 절연막보다 유전상수가 높은 물질을 이용하여 형성한다.
식각 정지막은 질화막을 이용하여 형성하고, 절연막은 산화막을 이용하여 형성한다.
보이드를 형성하는 단계는 인산용액을 이용하여 실시한다.
보이드를 형성하는 단계 이 후, 보이드 및 절연막이 금속 배선과 격리될 수 있도록 다마신 패턴의 측벽에 스페이서를 형성하는 단계를 실시한다.
스페이서는 TEOS, O3-TEOS, HTO 중 어느 하나를 이용하여 형성한다.
보이드를 형성하는 단계 이 후, 절연막의 양측벽은 식각 정지막의 양측벽보다 돌출된다.
본 발명은 식각 정지막과 절연막의 적층 구조로 정의된 다마신 패턴을 형성한 후, 다마신 패턴을 통해 노출된 식각 정지막의 측벽을 식각한다. 이에 따라 후속 공정에서 다마신 패턴의 내부에 형성되는 금속 배선과 식각 정지막 사이에 보이드가 정의될 수 있으므로 금속 배선간 기생 캐패시턴스를 줄일 수 있다.
본 발명은 금속 배선간 기생 캐패시턴스를 감소시킬 수 있으므로 반도체 소자의 동작 속도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 1a 내지 도 1e에서는 드레인 셀렉트 트랜지스터가 형성된 영역을 위주로 도시하였다.
도 1a를 참조하면, 다수의 게이트 패턴(105)들 및 게이트 패턴(105)들 사이의 반도체 기판(101)에 접합 영역(101a)이 형성된 반도체 기판(101)을 제공한다.
다수의 게이트 패턴(105)은 드레인 셀렉트 트랜지스터의 게이트, 소스 셀렉트 트랜지스터의 게이트, 메모리 셀의 게이트 및 주변 영역에 형성될 구동 트랜지스터의 게이트를 포함한다. 게이트 패턴(105)은 반도체 기판(101)의 상부에 게이트 절연막(103)을 사이에 두고 적층된다. 플래시 메모리 소자의 경우, 게이트 패턴(105)은 게이트 절연막(103) 상부에 형성된 플로팅 게이트, 플로팅 게이트 상부에 형성된 유전체막, 유전체막 상부에 형성된 컨트롤 게이트를 포함할 수 있으며, 컨트롤 게이트 상부에는 게이트 하드 마스크 패턴이 잔여할 수 있다. 이러한 게이트 패턴(105)들 중 드레인 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터, 구동 트랜지스터의 유전체막에는 플로팅 게이트를 노출시키는 홀이 형성되어 그 홀을 통해 플로팅 게이트와 컨트롤 게이트가 전기적으로 연결될 수 있다. 또한 게이트 패턴(105)의 양측벽에는 스페이서(107)가 더 형성될 수 있다. 스페이서(107)는 후속 공정에서 콘택 플러그가 형성될 영역을 정의하는 콘택홀을 형성하는 식각 공정을 진행할 때, 식각 마진을 확보하여 게이트 패턴(105)이 노출되지 않도록 한다.
접합 영역(101a)은 게이트 패턴(105)을 마스크로 불순물 이온을 주입함으로써 형성된다. 이러한 접합 영역(101a)은 소스, 드레인 및 셀 접합 영역을 포함한다. 예를 들어, 소스는 소스 셀렉트 트랜지스터의 게이트들 사이의 반도체 기판(101)에 형성되는 것이고, 드레인은 드레인 셀렉트 트랜지스터의 게이트들 사이의 반도체 기판(101)에 형성되는 것이고, 셀 접합 영역은 메모리 셀의 게이트들 사이의 반도체 기판(101)에 형성되는 것이다.
접합 영역(101a) 및 게이트 패턴(105)이 형성된 후, 게이트 패턴(105)과 후속 공정에서 그 상부에 형성되는 금속 배선을 절연하기 위한 제1 절연막(109)을 형성한다. 제1 절연막(109)으로는 산화막을 이용할 수 있다. 제1 절연막(109) 형성 후, 소스 및 드레인 중 어느 하나의 접합 영역(101a) 상부의 제1 절연막(109)을 식각하여 콘택 플러그(111)를 형성한다. 예를 들어, 접합 영역(101a) 중 드레인 상부의 제1 절연막(109)을 식각하여 접합 영역(101a) 중 드레인을 노출시키는 드레인 콘택홀을 형성한다. 이 후, 드레인 콘택홀이 매립되도록 제1 절연막(109)의 상부에 도전성 물질을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, "CMP"라 함) 방법 등으로 도전성 물질을 평탄화한다. CMP 공정은 제1 절연막(109)이 노출되는 시점에서 정지한다. 그 결과, 도전성 물질이 드레 인 콘택홀 내부에만 남아 제1 절연막(109)을 사이에 두고 절연되는 드레인 콘택 플러그(111)가 형성된다.
드레인 콘택 플러그(111) 형성 후, 드레인 콘택 플러그(111)를 포함하는 제1 절연막(109)의 상부에 제2 절연막(113) 및 식각 정지막(115)을 형성한다. 제2 절연막(113)으로는 산화막이 이용되며, 식각 정지막(115)으로는 질화막이 이용된다. 이 후, 도면에는 도시하지 않았으나, 접합 영역(101a) 중 소스 상부에 형성된 식각 정지막(115), 제2 절연막(113),및 제1 절연막(109)을 식각하여 소스를 노출시키는 소스 콘택홀을 형성한다. 이 후, 소스 콘택홀이 매립되도록 식각 정지막(115)의 상부에 도전성 물질을 형성한 후, CMP 방법 등으로 도전성 물질을 평탄화한다. CMP 공정은 식각 정지막(115)이 노출되는 시점에서 정지한다. 이 때, 식각 정지막(115)은 그 하부의 제2 절연막(113)이 과도 식각되어 드레인 콘택 플러그(111)가 노출되는 것을 방지한다. 이와 같은 CMP 공정 결과, 도전성 물질이 소스 콘택홀 내부에만 남아 제1 절연막(109), 제2 절연막(113) 및 식각 정지막(115)을 사이에 두고 절연되는 소스 콘택 플러그가 형성된다.
상기에서는 드레인 콘택 플러그(111)를 먼저 형성하는 경우를 예로 들었으나, 소스 콘택 플러그가 드레인 콘택 플러그(111)보다 먼저 형성될 수 있다.
이와 같은 소스 콘택 플러그 및 드레인 콘택 플러그를 포함하는 콘택 플러그 형성후 콘택 플러그를 포함하는 식각 정지막(115)의 상부에 제3 절연막(117)을 형성한다. 제3 절연막(117)은 산화막을 이용하여 형성할 수 있다. 제3 절연막(117) 형성 후, 드레인 콘택 플러그(111) 상부에 형성된 제2 절연막(113), 식각 정지 막(115) 및 제3 절연막(117)을 식각하여 드레인 콘택 플러그(111)를 노출시키는 다마신 패턴(119)을 형성한다.
도 1b를 참조하면, 다마신 패턴(119)의 양측벽에 노출된 식각 정지막(115)을 식각하여 제3 절연막(117)과 제2 절연막(113)의 사이에 보이드(121)를 형성한다. 보이드(121) 형성을 위한 식각 공정 진행시 이용하는 식각 물질은 식각 정지막(115)과 제1 내지 제3 절연막(109, 113, 117)의 식각 선택비를 고려하여 설정한다. 예를 들어, 식각 정지막(115)이 질화막으로 형성되고, 제1 내지 제3 절연막(109, 113, 117)이 산화막으로 형성된 것을 고려하였을 때, 보이드(121) 형성을 위한 식각 물질로는 인산용액을 이용하는 것이 바람직하다. 인산을 이용하여 식각 정지막(115)을 습식식각 한 경우 식각되는 식각 정지막(115)의 폭은 반도체 소자의 크기별로 다양할 수 있다. 예를 들어 48nm의 반도체 소자에 적용한 경우, 인산을 이용한 습식식각은 100초 내지 150초로 실시되어 식각 정지막(115)을 100Å의 폭으로 제거할 수 있다. 식각 정지막(115)이 제거되는 폭 즉, 보이드(121)의 폭은 식각 용액에 딥핑(dipping)되는 시간을 조절하여 제어할 수 있다. 상술한 보이드(121)의 형성으로 식각 정지막(115)의 폭은 제2 및 제3 절연막(113, 117)의 폭보다 좁게 형성된다. 즉, 제2 및 제3 절연막(113, 117) 양측벽은 식각 정지막(115)의 양측벽보다 돌출된다. 이러한 보이드(121)의 형성으로 다마신 패턴(119)과 식각 정지막(115) 사이는 이격된다.
도 1c를 참조하면, 다마신 패턴(119)의 표면과 제3 절연막(117)의 상부에 라이너 절연막(123)을 형성한다. 라이너 절연막(123)은 스텝 커버리지(step coverage) 특성이 좋은 TEOS(Tetra Ethyl Ortho Silicate),O3-TEOS와 같은 HARP(High Aspect Ratio Process) 산화막, HTO(High Temperature Oxide)를 이용하여 형성하는 것이 바람직하다. 이러한 라이너 절연막(123)은 보이드(121)를 사이에 두고 다마신 패턴(119)의 측벽에 형성되어 보이드(121)를 격리시키고, 절연막들(113, 115, 117)의 적층으로 이루어진 적층 패턴의 측벽을 지지한다. 이에 따라 라이너 절연막(123)은 보이드(121) 때문에 후속 공정에서 형성될 금속 배선간 절연이 제대로 이루어지지 않아 브릿지(bridge)가 발생하는 것을 방지할 수 있다. 또한 라이너 절연막(123)은 절연막들(113, 115, 117)의 적층으로 이루어진 적층 패턴이 보이드(121) 때문에 균형을 잃어 기울어지는 현상이 발생하는 것을 방지할 수 있다.
도 1d를 참조하면, 드레인 콘택 플러그(111)가 노출될 수 있도록 다마신 패턴(119)의 저면에 형성된 라이너 절연막을 제거한다. 그 결과, 라이너 절연막은 다마신 패턴(119)의 측벽에 남아 스페이서(123a)가 된다. 스페이서(123a) 형성을 위한 식각 공정은 에치-백(etch-back) 공정으로 실시할 수 있다.
도 1e를 참조하면, 다마신 패턴(도 1d의 119) 내부를 텅스텐(W)등의 도전성 물질로 채운후, 제3 절연막(117)이 노출되도록 CMP 등의 평탄화 공정을 실시함으로써 다마신 패턴(도 1d의 119)의 내부에 정의된 금속 배선(125)이 형성된다.
상술한 일련의 공정을 통해 형성된 본 발명에 따른 반도체 소자는 절연막(113, 117) 및 절연막(113, 117)보다 유전상수가 높은 식각 정지막(115)의 적층 구조로 정의되는 다마신 패턴(도 1d의 119)과, 다마신 패턴(도 1d의 119) 내부에 형성된 금속 배선(125)과, 금속 배선(125)과 식각 정지막(115) 사이에 정의되는 보이드(121)를 포함한다. 보이드(121)의 형성으로 다마신 패턴(도 1d의 119)을 정의하는 절연막(113, 117)의 양측벽은 식각 정지막(115)의 양측벽보다 돌출된다. 또한 본 발명에 따른 반도체 소자는 다마신 패턴(도 1d의 119)의 측벽에 형성되어 보이드(121) 및 절연막(113, 117)과 식각 정지막(115)의 적층 구조를 금속 배선(125)과 격리시키는 스페이서(123a)를 더 포함할 수 있다. 이러한 스페이서(123a)는 보이드(121)를 금속 배선(125)과 격리시켜 금속 배선(125)간 브릿지가 발생하는 것을 방지할 수 있다. 또한 스페이서(123a)는 보이드(121) 때문에 절연막(113, 117)과 식각 정지막(115)의 적층 구조가 기울어지지 않도록 지지하는 역할을 한다.
상술한 바와 같이 본 발명은 유전상수가 3.7인 산화막에 비해 4.9의 높은 유전상수를 가진 질화막을 이용하여 식각 정지막(115)을 형성하더라도 식각 정지막(115)의 측벽에 유전상수가 1인 공기가 채워지는 보이드(121)가 형성되므로 식각 정지막(115)에 의한 유전상수의 증가를 개선할 수 있다. 결과적으로 본 발명에서는 식각 정지막(115)과 금속 배선 (125)사이에 보이드(121)가 형성되므로 금속 배선(125)간 기생 캐패시턴스를 줄일 수 있다.
상기에서는 드레인 콘택 플러그와 연결되는 금속 배선을 예로 들어 본 발명에 따른 반도체 소자의 제조방법을 설명하였으나, 본 발명은 이에 한정되는 것이 아니라, 식각 정지막 및 절연막의 적층구조로 정의되는 다마신 패턴 내부에 금속 배선을 형성하는 공지의 어떠한 반도체 소자의 제조 방법에도 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 101a : 접합 영역
103 : 게이트 절연막 105 : 게이트 패턴
109 : 제1 절연막 111 : 콘택 플러그
113 : 제2 절연막 115 : 식각 정지막
117 : 제3 절연막 119 : 다마신 패턴
121 : 보이드 123 : 라이너 절연막
123a : 스페이서 125 : 금속 배선

Claims (17)

  1. 반도체 기판 상에 형성되며, 절연막 및 식각 정지막의 적층 구조로 정의되는 다마신 패턴;
    상기 다마신 패턴 내부에 형성된 금속 배선; 및
    상기 금속 배선과 상기 식각 정지막 사이에 정의되는 보이드를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 상기 반도체 기판의 상부에 형성된 게이트 패턴들, 상기 게이트 패턴 사이의 상기 반도체 기판에 형성된 접합 영역, 상기 게이트 패턴 및 상기 반도체 기판의 상부에 형성된 제1 절연막, 상기 접합 영역 상부의 제1 절연막을 관통하여 형성된 콘택 플러그를 포함하며,
    상기 다마신 패턴은 상기 콘택 플러그를 포함하는 상기 제1 절연막의 상부에 형성되어 상기 콘택 플러그를 노출시키는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 다마신 패턴을 정의하는 상기 절연막 및 상기 식각 정지막의 적층 구조는 상기 제1 절연막의 상부에 형성된 제2 절연막, 상기 제2 절연막의 상부에 형성된 상기 식각 정지막, 및 상기 식각 정지막의 상부에 형성된 제3 절연막으로 이루 어진 반도체 소자.
  4. 제 1 항에 있어서,
    상기 식각 정지막은 상기 절연막보다 유전상수가 높은 반도체 소자.
  5. 제 4 항에 있어서,
    상기 식각 정지막은 질화막을 포함하고,
    상기 절연막은 산화막을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 보이드 및 상기 적층 구조를 상기 금속 배선과 격리시키는 스페이서가 상기 다마신 패턴의 측벽에 형성된 반도체 소자.
  7. 제 6 항에 있어서,
    상기 스페이서는 TEOS, O3-TEOS, HTO 중 어느 하나를 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 절연막의 양측벽은 상기 식각 정지막의 양측벽보다 돌출되게 형성된 반도체 소자.
  9. 반도체 기판 상에 형성되며, 절연막 및 식각 정지막의 적층 구조로 정의되는 다마신 패턴을 형성하는 단계;
    상기 식각 정지막의 측벽을 식각하여 상기 다마신 패턴과 상기 식각 정지막을 이격시키는 보이드를 형성하는 단계;
    상기 보이드를 사이에 두고 상기 식각 정지막과 이격된 상기 다마신 패턴 내부에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 반도체 기판은 상기 반도체 기판의 상부에 형성된 게이트 패턴들, 상기 게이트 패턴 사이의 상기 반도체 기판에 형성된 접합 영역, 상기 게이트 패턴 및 상기 반도체 기판의 상부에 형성된 제1 절연막, 상기 접합 영역 상부의 제1 절연막을 관통하여 형성된 콘택 플러그를 포함하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 다마신 패턴을 형성하는 단계는
    상기 제1 절연막의 상부에 제2 절연막, 상기 식각 정지막, 및 제3 절연막을 적층하는 단계; 및
    상기 콘택 플러그가 노출되도록 상기 제3 절연막, 상기 식각 정지막 및 상기 제2 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 식각 정지막은 상기 절연막보다 유전상수가 높은 물질을 이용하여 형성하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 식각 정지막은 질화막을 이용하여 형성하고, 상기 절연막은 산화막을 이용하여 형성하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 보이드를 형성하는 단계는 인산 용액을 이용하여 실시하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 보이드를 형성하는 단계 이 후,
    상기 보이드 및 상기 절연막이 상기 금속 배선과 격리될 수 있도록 상기 다마신 패턴의 측벽에 스페이서를 형성하는 단계를 실시하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 스페이서는 TEOS, O3-TEOS, HTO 중 어느 하나를 이용하여 형성하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 보이드를 형성하는 단계 이 후,
    상기 절연막의 양측벽은 상기 식각 정지막의 양측벽보다 돌출되는 반도체 소자의 제조방법.
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