KR100350767B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 자기정렬적인 콘택공정으로 인한 소자의 특성 열화를 방지하는 동시에 콘택 공정을 용이하게 실시할 수 있도록 하기 위하여, 반도체기판 상부에 도전배선을 형성하고 상기 도전배선을 포함한 전체표면상부에 질화막을 일정두께 형성한 다음, 체표면상부에 하부 제1층간절연막을 형성하고 상기 하부 제1층간절연막을 에치백하여 상기 도전배선 간에만 일정두께 남긴 다음, 전체표면상부에 상부 제1층간절연막을 적층하여 평탄화시키고 상기 반도체기판을 노출시키는 랜딩 플러그 콘택 ( landing plug contact, LPC ) 공정으로 콘택홀을 형성하되, 건식방법으로 상기 제1층간절연막을 경사식각하고 습식식각방법으로 상기 제1층간절연막을 식각한 다음, 반도체기판 표면의 상기 질화막을 식각하고 상기 반도체기판에 접속되는 랜딩 플러그 폴리 ( landing plug contact, LPP ) 를 형성함으로써 이웃하는 도전층과의 브릿지 현상을 억제하고 반도체기판의 손상을 최소화하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 제조방법{A method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 제 1 층간절연막 및 랜딩플러그 ( landing plug ) 형성에 있어서, 제 1층간절연막(ipo1)을 산화막에 대한 식각 속도가 빠른 하부 절연막과 산화막에 대한 식각속도가 느린 상부 절연막의 적층구조로 증착함으로써 랜딩 플러그 콘택 ( landing plug contact, 이하에서 LPC 라 함 ) 식각공정시 LPC DICD ( develop inspection critical dimension ) 를 작게 하여 SAC 공정의 식각 손상을 감소시켜 건식식각공정을 실시한 다음, 습식식각공정으로 식각선택비가 높은 하부 절연막을 식각하여 콘택홀의 하부 크기를 확보할 수 있는 기술에 관한 것이다.
종래의 기술에서는 폴리1 ( poly1 ) 과 폴리 스페이서 ( poly spacer )를 형성 후, 제1층간 절연막으로 BPSG 등의 물질을 증착한 다음, CMP 하여 평탄화를 이루고 LPC를 형성한다.
이 공정에서 상기 LPC 식각공정은, 폴리1 스페이서 질화막을 장벽으로 하여 자기정렬적인 콘택 ( self-aligned contact, 이하에서 SAC 이라 함 ) 식각을 실시하는데, 현대 공정에서는 SAC 공정시 질화막과 산화막 사이의 선택비가 충분하지 못하여 SAC 페일 ( fail ) 이 발생하기도 한다.
여기서, 상기 SAC 페일은 LPC 와 폴리1 이 쇼트되는 경우이다. 상기 LPC 프로파일 ( profile ) 이 경사 ( slope ) 지게 생기면서 LPC 하부 크기가 아주 작아지는 문제점을 가지고 있다.
뿐만 아니라, 현재의 공정에서는 셀 ( cell ) 지역에 폴리1 스페이서 식각을 실시하지 않기 때문에 LPC 식각시 활성영역과의 계면에 있는 질화막을 뚫고 불순물 접합영역에 콘택이 되어야 하므로 산화막 식각공정시 과도식각 ( over etch ) 을 많이 해야하고 이 과정에서 SAC 페일이 많이 발생할 가능성이 있다.
또한, LPC 과도식각공정에서 LPC 상부 CD 가 커져서 상기 LPC 공정으로 형성된 콘택홀을 매립하는 폴리실리콘으로 콘택플러그를 형성하는 LPP ( landing plug poly ) 공정으로 플러그 폴리를 형성한다. 이때, 상기 플러그 폴리끼리 쇼트되는 현상이 발생한다.
즉, 현재의 공정에서는 SAC 수율을 확보하기 위해서는 하부 CD 가 작아져서 콘택 저항이 크게 증가하고 콘택 저항 개선을 위해 LPC 하부 CD를 늘려주면 SAC 페일과 LPP 브릿지 ( bridge ) 가 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 층간절연막을 2개의 적층구조로 형성하여 LPC 공정 특성을 향상시키고 후속공정을 용이하게 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1j 는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체기판 2 : 게이트전극
3 : 폴리1 마스크산화막 4 : 폴리1 스페이서
5 : 하부 제1층간절연막 6 : 상부 제1층간절연막
7 : 감광막패턴 8 : 제1플러그 폴리
9 : 제2층간절연막 10 : 비트라인 콘택
11 : 비트라인 12 : 폴리2 마스크질화막
13 : 폴리2 스페이서 14 : 하부 제3층간절연막
15 : 상부 제3층간절연막 16 : 제2플러그 폴리
17 : 폴리3, 저장전극 30, 40 : 콘택홀
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,반도체기판 상부에 비트라인이나 워드라인의 도전배선을 형성하는 공정과,상기 도전배선의 스페이서용 절연막을 전체표면상부에 형성하는 공정과,전체표면상부에 하부 제1층간절연막을 형성하는 공정과,상기 하부 제1층간절연막을 에치백하되, 상기 도전배선 사이에 일정두께 남는 공정과,전체표면상부에 상부 제1층간절연막을 적층하여 평탄화시키는 공정과,상기 상부 제1층간절연막 상부에 콘택마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로 하여 상기 제1층간절연막을 건식식각하되, 상기 스페이서용 절연막과의 식각선택비 차이로 인하여 경사식각되는 공정과,상기 감광막패턴을 마스크로 하여 상기 제1층간절연막을 습식식각하여 상기 반도체기판 상의 스페이서용 절연막을 노출시키고 이를 건식식각한 다음, 상기 감광막패턴을 제공하여 콘택홀을 형성하는 공정과,
상기 콘택홀을 통하여 상기 반도체기판에 접속되는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
LPC 식각공정시 SAC 페일과 LPP 브릿지를 억제하면서 LPC 하부 CD 크기를 극대화하기 위한 것이다. 이를 위해 제 1층간 절연막 물질을 기존에는 BPSG 하나만 사용하는 대신 하부 BPSG 와 상부 HDP 산화막 물질을 동시에 사용하고 LPC 식각시 건식식각과 습식식각의 2단계 식각을 실시하였다. 습식식각시 하부에 있는 BPSG 가 상부에 있는 HDP 산화막에 비해 식각 비율이 훨씬 빠르므로 LPC 하부 CD 를 확보하면서 LPC 상부 CD 가 커져서 발생할 수 있는 LPP 브릿지를 억제할 수 있다. 한편, 상기 습식식각시 측면 ( lateral ) 방향으로의 산화막 식각량을 감안하여 LPC 마스크 형성형성공정시 CD 를 작게 하여 식각공정을 실시하게 되므로 LPC 마스크 CD 가 큰 경우에 비해 SAC 페일의 유발 확률을 크게 줄일 수 있다.
뿐만아니라 본 발명에서는 LPC 식각공정시 습식 식각공정과 건식식각 공정후 폴리1 스페이서 질화막 식각공정을 추가함으로써 식각공정시 발생하는 활성영역의 어택 ( active attack ) 을 최소화하는 동시에 질화막 식각을 위한 과도식각공정시 발생하는 SAC 페일을 크게 감소시킬 수 있다.
참고로, 현재의 공정은 리프레쉬 ( refresh ) 특성 확보를 위해 셀 지역에 폴리1 스페이서 식각공정을 실시하지 않으면서 산화막 과도식각공정으로 질화막을 식각하기 때문에 SAC 페일과 활성영역 어택이 많다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1j 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 비트라인 콘택 공정을 예로 하여 도시한 것이다.
먼저, 반도체 기판(1)에 소자분리막과 웰을 형성하고 상기 반도체기판(1) 상측에 게이트(2)를 형성한다.
이때, 상기 게이트(2)는 폴리1 스페이서(4)를 증착한 것이다.
상기 게이트(2)는 폴리1과 텅스텐 실리사이드 적층구조로 형성하고 이후 공정에서 LPC SAC 공정시 식각장벽으로 사용되는 폴리1 마스크산화막(3)을 상부에 형성한 것이다.
그리고, 상기 폴리1 스페이서(4)도 SAC 식각 장벽 역할을 위해 질화막으로 형성하고 셀 지역에 대해서는 폴리1 스페이서(4)를 식각하지 않는다.
여기서, 셀 영역에서 폴리1 스페이서(4)를 식각하면 식각공정시 기판의 손상으로 인하여 리프레쉬 특성이 저하되고 게이트 측벽의 질화막 두께가 감소하여 SAC페일을 유발할 수 있는 가능성이 높아진다. (도 1a)
그 다음, 주변회로부의 상기 폴리1 스페이서(4)를 식각하고 전체표면상부에 제1층간 절연막(5)을 증착한다.
이때, 상기 제1층간절연막(5)은 산화막에 대한 식각선택비가 높아 식각이 잘되는 BPSG ( boro phospho silicate glass ), PSG ( phospho silicate glass ) 등과 같은 물질로 형성한다. (도 1b)
그 다음, 상기 제1층간절연막(5)을 에치백 ( etch-back ) 한다.
이때, 상기 에치백공정후 남아있는 제1층간절연막(5)의 두께가 두꺼울 경우에는 LPC 습식식각공정시 하부 층간절연막이 등방성으로 식각되어 LPP 가 유발할 수 있는 가능성이 있다.
따라서 에치백 공정후 남는 제1층간절연막(5)은 가능한 얇게 유지하여 LPC 식각시 경사식각이 진행되어 CD 가 작은 하부에만 하부 층간절연막이 존재하도록 해준다.
이 방법을 통해서 식각비가 빠른 하부 층간절연막이 습식식각되어 CD 가 넓어지더라도 건식식각시 하부 층간 절연막 부분의 CD 가 상부 층간절연막 부분의 CD 보다 작아서 LPP 브릿지 발생을 억제할 수 있다. (도 1c)
그 다음, 에치백된 제1층간절연막(4) 상부에 상부 층간 절연막인 제2층간절연막(6)을 증착한 후 CMP 공정을 통해 평탄화시킨다.
여기서 상부 층간절연막(6)은 습식산화 식각용액에 대한 식각비가 하부 층간절연막보다 느린 물질인 HDP ( high density plasma ), PE-USG ( plasma enhanced - undoped silicate glass ), LP-TEOS ( low presure - terta ethyl ortho silicate ) 및 HTO ( high temperature oxide ) 및 이들의 조합으로 이루어진 박막 중에서 선택된 임의의 한가지로 형성한다. (도 1d)
그 다음, LPC 콘택 식각을 위한 감광막패턴(7)을 상기 제2층간절연막(6) 상부에 형성한다. 이때, 상기 감광막패턴(7)은 비트라인 콘택마스크 및 캐패시터 콘택마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
그리고, 상기 감광막패턴(7)을 마스크로하는 SAC 공정, 즉 LPC 공정을 건식으로 실시한다.
이때, 상기 LPC 식각공정은, 질화막과 산화막 사이의 식각 선택비 차이가 완전하지 않기 때문에 경사식각이 진행되어 하부 CD 가 상부 CD 에 비해 작게 형성된다.
한편, 이 공정에서 LPC 마스크, 즉 상기 감광막패턴(7)의 CD를 보통의 비트라인 콘택마스크보다 작은 크기로 형성한다.
그 이유는 건식식각공정후 실시하는 습식식각공정에 등방성 식각이 진행되어 측면 방향으로 CD 가 커지기 때문이다.
이처럼 LPC 마스크 CD를 작게 유지하면 LPC 건식식각시 오정렬 ( misalign ) 에 콘택이 폴리1 과 중첩될 확률이 크게 줄어들어 SAC 페일이 발생할 가능성이 작이진다. (도 1e)
그 다음, 상기 LPC 건식식각공정후 습식식각을 실시한다.
이때, 상기 습식식각공정은 습식식각에 대한 식각 속도가 빠른 하부 층간절연막(5)은 빨리 식각되면서 LPC 하부 CD 를 증가시켜 주면서 LPC 상부 CD 는 습식식각에 대한 식각속도가 느린 상부 층간절연막에 의해 크게 증가하지 않게 된다.
한편, 상기 습식식각공정은 오래 실시하는 경우 하부 층간절연막이 많이 식각되어 하부 지역에서 LPP 브릿지를 유발할 수 있다. (도 1f)
그 다음, 습식식각공정후 콘택영역 하부의 질화막(4)을 건식식각하여 콘택홀(30)을 형성한다.
참고로, 종래에는 LPC 식각공정을 건식으로 실시하고 상기 질화막(4)은 산화막인 층간절연막의 식각공정시 과도식각을 수반하여 실시함으로써 반도체기판의 손상을 크게 하였다.
본 발명은 과도식각없이 별도의 질화막 식각공정을 추가하여 과도식각공정에 의한 기판의 손상을 최소화시킬 수 있어 반도체소자의 리프레쉬 특성을 향상시킬 수 있다. (도 1g)
그 다음, 상기 콘택홀(30)을 매립하는 제1플러그 폴리(8)를 형성한다. (도 1h)
그리고, 상기 제1플러그 폴리(8)를 CMP 하거나 에치백하여 평탄화시킨다. (도 1i)
그 다음, 상기 제1플러그 폴리(8) 상부에 폴리2와 폴리3 노드의 플러그 폴리 절연하기 위한 제2층간절연막(9)을 증착한 다음 폴리2 콘택을 형성하고 비트라인을 형성한다. (도 1j)
도 2a 내지 도 2f 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을도시한 단면도로서, 캐패시터 콘택을 예로 하여 도시한 것이다.
먼저, 상기 도 1j 와 같이 반도체 소자에 게이트(2)와 제1층간절연막(5,6) 및 비트라인 등을 형성한 후 전체표면상부에 하부 제3층간절연막(14)을 형성한다.
여기서 하부 제3층간절연막(14)은 하부 층간절연막과 상부 층간절연막의 2단계로 증착되는 제3층간절연막중 하부 층간절연막을 도시한 것이다. (도 2a)
그 다음, 상기 하부 제3층간절연막(14)을 에치백한다. 이때, 상기 에치백 공정후 남는 하부 제3층간절연막(14)의 두께는 가능한 낮게 한다. (도 2b)
그리고, 에치백된 상기 하부 제 2층간절연막(14) 위에 상부 제3층간절연막(15)을 증착한 다음 CMP 공정으로 평탄화시킨다.
이때, 상기 하부 제 3층간절연막(14)은 BPSG 나 PSG 등과 같은 절연물질로 형성하고 상기 상부 제3층간절연막(15)은 HDP, PE-USG, LP-TEOS 및 HTO 산화막으로 형성한다. (도 2c)
그 다음, 캐패시터 콘택마스크를 이용한 LPC 공정으로 상기 제1플러그 폴리(8)를 노출시키는 캐패시터 콘택홀(40)을 형성한다.
그리고, 상기 콘택홀(40)을 매립하는 캐패시터용 제2플러그 폴리(16)를 형성하고 이에 접속되는 저장전극(17)를 형성한다. (도 2d,도 2e,도 2f)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 산화막에 대한 습식식각이 잘되는 물질로 하부 층간절연막을 형성하고, 식각이 잘 안되는 물질을 상부 층간절연막으로 형성하는 적층구조의 층간절연막을 형성한 다음, 후속공정으로 LPC 공정을 실시하되, 건식 경사식각공정과 습식식각공정을 순차적으로 사용하여 실시하여 폴러그 폴리의 상부 CD를 감소시키고 하부 CD를 증가시킴으로써 LPP 의 브릿지 현상을 억제하는 효과를 제공한다. 그리고, 기판 표면의 질화막 식각공정을 과도식각 공정의 수반없이 별도의 공정을 추가하여 실시함으로써 기판의 손상을 최소화하여 반도체소자의 리프레쉬 특성을 향상시키는 효과를 제공한다.

Claims (8)

  1. 반도체기판 상부에 비트라인이나 워드라인의 도전배선을 형성하는 공정과,
    상기 도전배선의 스페이서용 절연막을 전체표면상부에 형성하는 공정과,
    전체표면상부에 하부 제1층간절연막을 형성하는 공정과,
    상기 하부 제1층간절연막을 에치백하되, 상기 도전배선 사이에 일정두께 남는 공정과,
    전체표면상부에 상부 제1층간절연막을 적층하여 평탄화시키는 공정과,
    상기 상부 제1층간절연막 상부에 콘택마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 하여 상기 제1층간절연막을 건식식각하되, 상기 스페이서용 절연막과의 식각선택비 차이로 인하여 경사식각되는 공정과,
    상기 감광막패턴을 마스크로 하여 상기 제1층간절연막을 습식식각하여 상기 반도체기판 상의 스페이서용 절연막을 노출시키고 이를 건식식각한 다음, 상기 감광막패턴을 제공하여 콘택홀을 형성하는 공정과,
    상기 콘택홀을 통하여 상기 반도체기판에 접속되는 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 평탄화 공정은 에치백 공정이나 CMP 공정으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 스페이서용 절연막은 질화막이나 질화막/산화막 적층구조로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 하부 제1층간절연막은 산화막 습식식각 용액에 대한 식각속도가 빠른 BPSG, PSG 등과 같은 절연물질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 상부 제1층간절연막은 산화막 습식식각 용액에 대한 식각속도가 느린 HDP 산화막, PE-USG, PE-USG, PE-TEOS, HTO 절연막 및 이들의 조합으로 이루어진 박막 중에서 선택된 임의의 한가지로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 감광막패턴은 콘택마스크 보다 작은 크기의 마스크를 이용하여 형성한 것을 특징으로하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 습식식각공정은 HF 또는 BOE 용액을 이용하여 실시하는 것을 특징으로하는 제조방법.
  8. 제 1 항에 있어서,
    상기 스페이서용 절연막의 식각공정은 건식식각공정이나 뜨거운 인산용액을 이용한 습식식각공정으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
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