CN112701126A - 垂直存储器件 - Google Patents

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CN112701126A
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spacer
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gate electrodes
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金森宏治
姜信焕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种垂直存储器件，其包括：在衬底上的栅电极，栅电极在垂直于衬底的上表面的第一方向上间隔开并以阶梯布置堆叠；沟道，在第一方向上延伸穿过栅电极；第一接触插塞，延伸穿过栅电极中的第一栅电极的垫以接触第一栅电极的上表面，第一接触插塞延伸穿过栅电极中的第二栅电极的一部分，并且第二栅电极与第一栅电极相邻；第一间隔物，在第一接触插塞与第一栅电极和第二栅电极的面对第一接触插塞的侧壁之间，第一间隔物使第一接触插塞与第二栅电极电绝缘；以及第一掩埋图案，接触第一接触插塞和第一间隔物的底表面，第一掩埋图案包括绝缘材料。

Description

垂直存储器件
技术领域
实施方式涉及垂直存储器件。
背景技术
在VNAND闪速存储器件中，当用于形成可接触栅电极的上表面以与其电连接的接触插塞的开口被形成时，栅电极的上表面可能具有不同的高度。
发明内容
实施方式可以通过提供一种垂直存储器件来实现，该垂直存储器件包括：衬底；在衬底上的栅电极，栅电极在基本上垂直于衬底的上表面的第一方向上彼此间隔开，并且栅电极以阶梯布置堆叠；沟道，在第一方向上延伸穿过栅电极；至少一个第一接触插塞，延伸穿过栅电极之中的第一栅电极的垫以接触第一栅电极的上表面，所述至少一个第一接触插塞延伸穿过栅电极之中的第二栅电极的至少一部分，并且第二栅电极与第一栅电极相邻，使得第二栅电极是在第一方向上在第一栅电极下方的下一个最近的栅电极；第一间隔物，在所述至少一个第一接触插塞与第一栅电极和第二栅电极的面对所述至少一个第一接触插塞的侧壁之间，第一间隔物使所述至少一个第一接触插塞与第二栅电极电绝缘；以及第一掩埋图案，接触所述至少一个第一接触插塞和第一间隔物的底表面，第一掩埋图案包括绝缘材料。
实施方式可以通过提供一种垂直存储器件来实现，该垂直存储器件包括：衬底；栅电极，在衬底上并且在基本上垂直于衬底的上表面的垂直方向上彼此间隔开，栅电极以阶梯形状堆叠；阻挡图案，覆盖每个栅电极的下表面、上表面和侧壁；沟道，在垂直方向上延伸穿过栅电极；接触插塞，延伸穿过栅电极之中的第一栅电极的垫以直接接触第一栅电极的上表面，接触插塞延伸穿过栅电极之中的第二栅电极的至少一部分，并且第二栅电极与第一栅电极相邻，使得第二栅电极是在垂直方向上在第一栅电极下方的下一个最近的栅电极；以及第一间隔物，在接触插塞与第一栅电极和第二栅电极的面对接触插塞的侧壁之间，第一间隔物使接触插塞与第二栅电极电绝缘，其中阻挡图案不覆盖第一栅电极和第二栅电极的面对接触插塞的侧壁，使得第一间隔物直接接触第一栅电极和第二栅电极的面对接触插塞的侧壁。
实施方式可以通过提供一种垂直存储器件来实现，该垂直存储器件包括：在衬底上的下部电路图案；在下部电路图案上的公共源极板(CSP)；栅电极，在CSP上在基本上垂直于衬底的上表面的第一方向彼此间隔开，栅电极以阶梯形状堆叠；沟道，在第一方向上延伸穿过栅电极；至少一个第一接触插塞，延伸穿过栅电极之中的第一栅电极的垫以接触第一栅电极的上表面，所述至少一个第一接触插塞延伸穿过栅电极之中的第二栅电极的至少一部分，并且第二栅电极与第一栅电极相邻，使得第二栅电极是在第一方向上在第一栅电极下方的下一个最近的栅电极；以及第一间隔物，在所述至少一个第一接触插塞与第一栅电极和第二栅电极的面对所述至少一个第一接触插塞的侧壁之间，第一间隔物使所述至少一个第一接触插塞与第二栅电极电绝缘；第二接触插塞，延伸穿过栅电极之中的在最下面的层级处的第三栅电极以接触第三栅电极的上表面，第二接触插塞延伸到CSP的一部分；第二间隔物，从第三栅电极的面对第二接触插塞的侧壁延伸到CSP的所述一部分以围绕第二接触插塞；以及在CSP中的第一绝缘图案，第一绝缘图案接触第二接触插塞和第二间隔物的底表面。
实施方式可以通过提供一种垂直存储器件来实现，该垂直存储器件包括：栅电极，在衬底上在基本上垂直于衬底的上表面的第一方向上彼此间隔开，栅电极以阶梯形状堆叠，并且每个栅电极在基本上平行于衬底的上表面的第二方向上延伸；沟道，在第一方向上延伸穿过栅电极；以及在第二方向上设置的第一接触插塞，每个第一接触插塞延伸穿过栅电极中的对应栅电极，其中栅电极中的所述对应栅电极分别包括远离衬底的第一栅电极和靠近衬底的第二栅电极，每个第一接触插塞延伸穿过第一栅电极中的对应第一栅电极的垫，并且第一接触插塞中的一个延伸穿过的第二栅电极的数量等于或大于第一接触插塞中的另一个延伸穿过的第二栅电极的数量，第一接触插塞中的所述一个延伸穿过第一栅电极中的远离衬底的第一栅电极的垫，第一接触插塞中的所述另一个延伸穿过第一栅电极中的靠近衬底的第一栅电极的垫。
实施方式可以通过提供一种垂直存储器件来实现，该垂直存储器件包括：在衬底上的晶体管；在衬底上的下部电路图案，下部电路图案电连接到晶体管；在下部电路图案上的公共源极板(CSP)；依次堆叠在CSP上的沟道连接图案和支撑层；栅电极，在支撑层上在基本上垂直于衬底的上表面的垂直方向上彼此间隔开，栅电极以阶梯形状堆叠；沟道，通过沟道连接图案彼此电连接，每个沟道在CSP上在垂直方向上延伸穿过栅电极、支撑层和沟道连接图案；第一接触插塞，延伸穿过栅电极之中的第一栅电极的垫以接触第一栅电极的上表面，第一接触插塞延伸穿过栅电极之中的第二栅电极的至少一部分，并且第二栅电极与第一栅电极相邻，使得第二栅电极是在垂直方向上在第一栅电极下方的下一个最近的栅电极；间隔物，在第一接触插塞与第一栅电极和第二栅电极的面对第一接触插塞的侧壁之间，间隔物使第一接触插塞与第二栅电极电绝缘；掩埋图案，接触第一接触插塞和间隔物的底表面并且包括绝缘材料；虚设沟道，在第一栅电极的垫上与第一接触插塞间隔开，虚设沟道延伸穿过栅电极中的在第一栅电极下方的栅电极、支撑层和沟道连接图案以接触CSP；第二接触插塞，在CSP上在垂直方向上延伸，第二接触插塞电连接到CSP；以及贯通通路，在下部电路图案上在垂直方向上延伸，贯通通路电连接到下部电路图案。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将是明显的，附图中：
图1至图35示出了根据示例实施方式的制造垂直存储器件的方法中的阶段的俯视图和剖视图。
图36示出了根据示例实施方式的垂直存储器件的剖视图。
图37至图48示出了根据示例实施方式的制造垂直存储器件的方法中的阶段的俯视图和剖视图。
图49示出了根据示例实施方式的垂直存储器件的剖视图。
图50和图51示出了根据示例实施方式的垂直存储器件的剖视图。
具体实施方式
在下文中将参照附图更充分地描述根据示例实施方式的垂直存储器件和制造垂直存储器件的方法。
在下文中，贯穿说明书(并且不一定在权利要求中)，可以将基本上垂直于衬底的上表面的垂直方向定义为第一方向，并且可以将基本上平行于衬底的上表面的水平方向之中的彼此交叉的两个方向分别定义为第二方向和第三方向。在示例实施方式中，第二方向和第三方向可以彼此正交。
图1至图35是根据示例实施方式的制造垂直存储器件的方法中的阶段的俯视图和剖视图。具体地，图1、图6、图8、图13、图16、图31和图33是俯视图，图2-5、图7、图9-12、图14-15、图17-30、图32和图34-35是剖视图。
图2-5、图7、图14、图32和图34-35分别是对应俯视图的沿线A-A'截取的剖视图，图9-12分别是对应俯视图的沿线B-B'截取的剖视图。图15是图14的一部分的剖视图，图16是与图13的区域X或区域Y对应的俯视图，图17、图19、图21、图23、图25、图27和图29分别是对应俯视图的区域X的沿线C-C'截取的剖视图，图18、图20、图22、图24、图26、图28和图30分别是对应俯视图的区域Y的沿线C-C'截取的剖视图。
参照图1和图2，可以在衬底100上形成下部电路图案，并且可以在衬底100上依次形成第一绝缘中间层160和第二绝缘中间层230以覆盖下部电路图案。
衬底100可以包括例如硅、锗、硅锗等的半导体材料或例如GaP、GaAs、GaSb等的III-V族化合物。在一实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
衬底100可以包括其上形成隔离图案110的场区域和其上没有形成隔离图案的有源区域105。隔离图案110可以通过例如浅沟槽隔离(STI)工艺形成，并且可以包括例如硅氧化物的氧化物。
在一实施例中，衬底100可以包括第一区域I、第二区域II和第三区域III。第一区域I可以是其上可形成存储单元的单元阵列区域，第二区域II可以是可至少部分地围绕第一区域I并且其上可形成用于将电信号传输到存储单元的上部接触插塞的延伸区域或垫区域，第三区域III可以是可至少部分地围绕第二区域II并且其上可形成用于经由上部接触插塞将电信号施加到存储单元的上部电路图案的外围电路区域。第一区域I和第二区域II可以形成单元区域，第三区域例如外围电路区域可以至少部分地围绕单元区域。图1和图2中的每个显示了第一至第三区域I、II和III的部分。
在一实施例中，垂直存储器件可以具有外围上单元(COP)结构。例如，下部电路图案可以形成在衬底100上，并且存储单元、上部接触插塞和上部电路图案可以形成在下部电路图案上。
下部电路图案可以包括例如晶体管、下部接触插塞、下部布线、下部通路等。在一实施例中，可以形成第一晶体管和第二晶体管，第一晶体管包括在衬底100上的第一下部栅极结构152和在与其相邻的有源区域105的上部部分处的第一杂质区域102，第二晶体管包括在衬底100上的第二下部栅极结构154和在与其相邻的有源区域105的上部部分处的第二杂质区域104。
在一实施例中，如图2所示，第一晶体管和第二晶体管可以形成在衬底100的第二区域II上。在一实施例中，第一晶体管和第二晶体管可以形成在衬底100的第一区域I和/或第三区域III上。
第一下部栅极结构152可以包括依次堆叠在衬底100上的第一下部栅极绝缘图案122、第一下部栅电极132和第一下部栅极掩模142，第二下部栅极结构154可以包括依次堆叠在衬底100上的第二下部栅极绝缘图案124、第二下部栅电极134和第二下部栅极掩模144。
第一绝缘中间层160可以覆盖衬底100上的第一晶体管和第二晶体管，并且第一下部接触插塞172和第二下部接触插塞174可以穿过第一绝缘中间层160形成，以分别接触第一杂质区域102和第二杂质区域104。
第一下部布线182和第二下部布线184可以在第一绝缘中间层160上形成以分别接触第一下部接触插塞172的上表面和第二下部接触插塞174的上表面。可以在第一下部布线182上依次堆叠第一下部通路192、第三下部布线202、第三下部通路212和第五下部布线222，并且可以在第二下部布线184上依次堆叠第二下部通路194、第四下部布线204、第四下部通路214和第六下部布线224。
第一下部接触插塞172和第二下部接触插塞174、第一至第四下部通路192、194、212和214以及第一至第六下部布线182、184、202、204、222和224可以包括导电材料，例如金属、金属氮化物、金属硅化物、掺杂的多晶硅等。
第二绝缘中间层230可以形成在第一绝缘中间层160上以覆盖第一至第六下部布线182、184、202、204、222和224以及第一至第四下部通路192、194、212和214。第一绝缘中间层160和第二绝缘中间层230可以形成下部绝缘中间层结构。在一实施例中，第一绝缘中间层160和第二绝缘中间层230可以包括基本上相同的材料以形成单层(例如，在其间没有明显的界面)。
可形成下部电路图案的第一和第二下部栅极结构152和154、第一和第二下部接触插塞172和174、第一至第四下部通路192、194、212和214以及第一至第六下部布线182、184、202、204、222、224可以通过图案化工艺和/或镶嵌工艺形成。
参照图3，可以在第二绝缘中间层230上形成公共源极板(CSP)240和第三绝缘中间层图案250。
CSP 240可以形成在第二绝缘中间层230上，然后可以被图案化从而仅保留在衬底100的第一区域I和第二区域II上。第三绝缘中间层图案250可以通过在第二绝缘中间层230上形成第三绝缘中间层以及平坦化第三绝缘中间层直到暴露CSP 240的上表面而形成。
CSP 240可以包括例如掺有n型杂质的多晶硅，第三绝缘中间层图案250可以包括例如硅氧化物的氧化物。
可以在CSP 240和第三绝缘中间层图案250上形成牺牲层结构290和支撑层300。
牺牲层结构290可以包括依次堆叠的第一牺牲层260、第二牺牲层270和第三牺牲层280。第一牺牲层260和第三牺牲层280可以包括例如硅氧化物的氧化物，第二牺牲层270可以包括例如硅氮化物的氮化物。
在一实施例中，支撑层300可以包括相对于第一至第三牺牲层260、270和280具有蚀刻选择性的材料，例如掺有n型杂质的多晶硅。在一实施例中，支撑层300可以通过沉积掺有n型杂质的非晶硅以及执行热处理而形成，或者掺有n型杂质的非晶硅可以通过在其它层的沉积工艺期间产生的热而结晶，使得支撑层300可以包括掺有n型杂质的多晶硅。在一实施例中，支撑层300的一部分可以延伸穿过牺牲层结构290以接触CSP 240的上表面，该部分可以形成支撑图案。
可以在支撑层300上交替且重复地形成第一绝缘层310和第四牺牲层320，因此可以形成包括第一绝缘层310和第四牺牲层320的模制层。在一实施例中，第一绝缘层310可以包括例如硅氧化物的氧化物，第四牺牲层320可以包括相对于第一绝缘层310具有蚀刻选择性的材料，例如诸如硅氮化物的氮化物。
参照图4，可以在第一绝缘层310中的最上面的第一绝缘层(例如，在第一方向或垂直方向上远离衬底100或离衬底100最远的第一绝缘层310)上形成蚀刻停止层330，可以形成光致抗蚀剂图案以部分地覆盖蚀刻停止层330，并且可以使用光致抗蚀剂图案作为蚀刻掩模来蚀刻蚀刻停止层330、在其下方的第一绝缘层310中的最上面的第一绝缘层和第四牺牲层320中的最上面的第四牺牲层。第一绝缘层310中的直接在第四牺牲层320中的最上面的第四牺牲层下方的第一绝缘层的一部分可以被暴露。
在执行用于将光致抗蚀剂图案的面积减小给定比率的修整工艺之后，可以执行蚀刻工艺，使得可以使用减小的光致抗蚀剂图案作为蚀刻掩模来蚀刻蚀刻停止层330、第一绝缘层310中的最上面的第一绝缘层、第四牺牲层320中的最上面的第四牺牲层、第一绝缘层310中的被暴露的第一绝缘层以及第四牺牲层320中的在其下方的第四牺牲层。随着重复地执行修整工艺和蚀刻工艺，可以形成包括多个台阶层并具有阶梯形状或布置的模制体，每个台阶层可以包括依次堆叠的第四牺牲层320和第一绝缘层310。
在下文中，“台阶层”可以指的是第四牺牲层320和第一绝缘层310的在相同层级处的整个部分，其不仅可以包括暴露部分而且可以包括未暴露部分，并且每个台阶层的在第一方向上不与上部的台阶层重叠从而被暴露的端部部分可以被称为“台阶”。在一实施例中，台阶可以在第二方向上布置，并且还可以在第三方向上布置。
模制体可以形成在衬底100的第一区域I和第二区域II上的支撑层300上，并且支撑层300的边缘部分或端部部分的上表面可以不被模制体覆盖从而被暴露。模制体的台阶可以形成在衬底100的第二区域II上。
参照图5，第四绝缘中间层340可以在第三绝缘中间层图案250和CSP240上形成以覆盖模制体、支撑层300的侧壁和暴露的上表面、牺牲层结构290的侧壁和蚀刻停止层330，并且可以被平坦化直到暴露第一绝缘层310中的最上面的第一绝缘层的上表面。例如，蚀刻停止层330可以被去除，并且模制体的侧壁可以由第四绝缘中间层340覆盖。第四绝缘中间层340可以包括例如硅氧化物的氧化物。
可以在模制体和第四绝缘中间层340上形成第五绝缘中间层350。第五绝缘中间层350可以包括例如硅氧化物的氧化物。
参照图6和图7，可以在第五绝缘中间层350上形成第一蚀刻掩模，并且可以使用第一蚀刻掩模执行蚀刻工艺，使得沟道孔360可以穿过第五绝缘中间层350、第一绝缘层310、第四牺牲层320、支撑层300和牺牲层结构290(例如，并且部分地进入到CSP 240中)形成，以部分地暴露在衬底100的第一区域I上的CSP 240的上表面，并且可以穿过第四和第五绝缘中间层340和350、第一绝缘层310、第四牺牲层320、支撑层300以及牺牲层结构290形成虚设沟道孔365，以部分地暴露在衬底100的第二区域II上的CSP240的上表面。
在一实施例中，多个沟道孔360可以在第二方向和第三方向上形成(例如，以在第二方向和第三方向上布置或间隔开)，并且多个虚设沟道孔365例如四个虚设沟道孔365可以在模制体的每个台阶上分别形成在假想矩形的四个顶点上。
在去除第一蚀刻掩模之后，可以在沟道孔360和虚设沟道孔365的内表面、CSP 240的暴露的上表面以及第五绝缘中间层350的上表面上形成电荷存储结构层和沟道层，并且可以在沟道层上形成填充层以填充沟道孔360和虚设沟道孔365。可以平坦化填充层、沟道层和电荷存储结构层直到暴露第五绝缘中间层350的上表面，以形成依次堆叠在每个沟道孔360中的电荷存储结构370、沟道380和填充图案390并形成依次堆叠在每个虚设沟道孔365中的虚设电荷存储结构、虚设沟道385和虚设填充图案。虚设沟道385可以包括与沟道380的材料基本上相同的材料。
在一实施例中，电荷存储结构370可以包括在基本上平行于衬底100的上表面的水平方向上从沟道380的外侧壁依次堆叠的隧道绝缘图案、电荷存储图案和第一阻挡图案。隧道绝缘图案可以包括例如硅氧化物的氧化物，电荷存储图案可以包括例如硅氮化物的氮化物，第一阻挡图案可以包括例如硅氧化物的氧化物。虚设电荷存储结构可以包括在所述水平方向上从虚设沟道385的外侧壁依次堆叠的虚设隧道绝缘图案(未示出)、虚设电荷存储图案(未示出)和虚设第一阻挡图案(未示出)。
可以去除包括依次堆叠在每个沟道孔360中的电荷存储结构370、沟道380和填充图案390的第一柱结构的上部部分以形成第一沟槽，并且可以去除包括依次堆叠在每个虚设沟道孔365中的虚设电荷存储结构、虚设沟道385和虚设填充图案的第二柱结构的上部部分以形成第二沟槽。可以形成第一盖图案400和第二盖图案405以分别填充第一沟槽和第二沟槽。第一盖图案400和第二盖图案405可以包括掺有n型杂质的多晶硅。
可以在第五绝缘中间层350上形成第二蚀刻掩模，可以蚀刻第五绝缘中间层350以及第一绝缘层310和第四牺牲层320中的第一绝缘层和第四牺牲层以形成在第二方向上穿过其延伸的第一开口，并且可以形成第一分割图案410以填充第一开口。
在一实施例中，第一分割图案410可以延伸穿过沟道380中的沟道的上部部分。在一实施例中，第一分割图案410可以延伸穿过第五绝缘中间层350、第四牺牲层320中的分别在上部的两个层级处的第四牺牲层、以及第一绝缘层310中的分别在上部的两个层级处的第一绝缘层，并进一步延伸穿过第一绝缘层310中的在从上方起的第三个层级处的第一绝缘层的一部分。第一分割图案410可以在衬底100的第一区域I和第二区域II上沿第二方向延伸，并且可以延伸穿过模制体的上部的两个台阶层。分别在上部的两个层级处的第四牺牲层320可以在第三方向上被分开。
参照图8和图9，可以在第五绝缘中间层350、第一和第二盖图案400和405以及第一分割图案410上形成第六绝缘中间层420，并且可以在衬底100的第一区域I和第二区域II上通过例如干蚀刻工艺穿过堆叠体以及第四至第六绝缘中间层340、350和420形成第二开口430。第六绝缘中间层420可以包括例如硅氧化物的氧化物。
可以执行干蚀刻工艺直到第二开口430暴露支撑层300的上表面，并且第二开口430可以延伸穿过支撑层300的上部部分(例如，部分地延伸到支撑层300的上部部分中)。随着形成第二开口430，模制体的第一绝缘层310和第四牺牲层320可以通过第二开口430被暴露。
在一实施例中，第二开口430可以在衬底100的第一区域I和第二区域II上沿第二方向纵向地延伸，并且多个第二开口430可以被形成(例如，在第三方向上间隔开)。随着形成第二开口430，第一绝缘层310可以成为在第二方向上延伸的第一绝缘图案315，并且第四牺牲层320可以成为在第二方向上延伸的第四牺牲图案325。
在第二开口430的底部和内壁以及第六绝缘中间层420上形成第一间隔物层之后，可以去除第一间隔物层的在第二开口430的底部上的部分以形成第一间隔物440，并且可以部分地暴露支撑层300的上部部分。
可以去除支撑层300的暴露部分和牺牲层结构290的在其下方的部分，使得第二开口430可以向下(例如，在第一方向上朝向衬底)延伸。第二开口430可以暴露CSP 240的上表面，并进一步延伸穿过CSP 240的上部部分(例如，部分地延伸到CSP 240的上部部分中)。
在一实施例中，第一间隔物440可以包括非晶硅或多晶硅。当第一间隔物440包括非晶硅时，它可以在其它层的沉积工艺期间结晶。在一实施例中，第一间隔物440可以包括多晶硅。
当部分地去除牺牲层结构290时，第二开口430的内壁可以由第一间隔物440覆盖，并且模制体的第一绝缘图案315和第四牺牲图案325可以不被去除。
参照图10，可以通过例如湿蚀刻工艺经由第二开口430去除牺牲层结构290以形成第一间隙450。
可以使用例如氢氟酸(HF)和/或磷酸(H3PO4)来执行湿蚀刻工艺。
随着形成第一间隙450，可以暴露支撑层300的下表面和CSP 240的上表面。电荷存储结构370的侧壁可以通过第一间隙450被部分地暴露，并且电荷存储结构370的侧壁的暴露部分也可以通过湿蚀刻工艺被去除，以部分地暴露沟道380的外侧壁。电荷存储结构370可以被分为(延伸穿过模制体以覆盖沟道380的大部分外侧壁的)上部部分和(在CSP 240上覆盖沟道380的底表面的)下部部分。
参照图11，可以去除第一间隔物440，可以在第二开口430的内壁上以及在第一间隙450中形成沟道连接层，并且可以通过例如回蚀刻工艺去除沟道连接层的在第二开口430中的部分以在第一间隙450中形成沟道连接图案460。
随着形成沟道连接图案460，沟道380中的在第二开口430中的沿第三方向相邻的第二开口之间的一些沟道可以彼此连接。
沟道连接图案460可以包括例如掺有n型杂质的非晶硅，并且可以通过由其它沉积工艺产生的热而结晶，从而包括掺有n型杂质的多晶硅。
气隙465可以形成在沟道连接图案460中。
参照图12，可以去除由第二开口430暴露的第四牺牲图案325，以在各层级处的第一绝缘图案315之间形成第二间隙，并且电荷存储结构370的外侧壁和虚设电荷存储结构的外侧壁可以通过第二间隙被部分地暴露。
在一实施例中，可以通过使用例如磷酸(H3PO4)或硫酸(H2SO4)的湿蚀刻工艺来去除第四牺牲图案325。
可以在电荷存储结构370和虚设电荷存储结构的外侧壁的暴露部分、第二间隙的内壁、第一绝缘图案315的表面、支撑层300的侧壁、沟道连接图案460的侧壁、CSP 240的通过第二开口430暴露的上表面和第六绝缘中间层420的上表面上形成第二阻挡层，并且可以在第二阻挡层上形成栅电极层。
第二阻挡层可以包括例如铝氧化物的金属氧化物。栅电极层可以包括依次堆叠的栅极屏障层和栅极导电层。栅极屏障层可以包括金属氮化物，栅极导电层可以包括金属。
可以部分地去除栅电极层以在每个第二间隙中形成栅电极。在一实施例中，可以通过湿蚀刻工艺部分地去除栅电极层。
在一实施例中，栅电极可以在第二方向上延伸，并且多个栅电极可以形成为在第一方向上彼此间隔开以形成栅电极结构。栅电极结构可以具有包括栅电极作为台阶层的阶梯形状，并且台阶层的不与上部的台阶层重叠的台阶(例如栅电极在第二方向上的端部部分)可以被称为垫。
在一实施例中，多个栅电极结构可以在第三方向上形成，并且可以通过第二开口430在第三方向上彼此间隔开。栅电极结构可以包括在第一方向上依次堆叠的第一栅电极482、第二栅电极484和第三栅电极486。在一实施例中，第一栅电极482可以形成在最下面的层级处(例如，在第一方向上靠近衬底100)以用作地选择线(GSL)，第三栅电极486可以形成在最上面的层级处(例如，远离衬底100)和在从上方起的第二个层级处以用作串选择线(SSL)，第二栅电极484可以分别形成在第一栅电极482与第三栅电极486之间的多个层级处以用作字线。
可以在第二阻挡层上形成第二分割层以填充第二开口430，并且可以平坦化第二分割层和第二阻挡层，直到暴露第六绝缘中间层420的上表面以分别形成第二分割图案490和第二阻挡图案470。第二分割图案490可以使第一至第三栅电极482、484和486中的每个在第三方向上分开，并且可以包括例如硅氧化物的氧化物。
参照图13和图14，可以蚀刻在衬底100的第二区域II上的第四至第六绝缘中间层340、350和420、第一绝缘图案315中的第一绝缘图案以及栅电极482、484和486中的栅电极，以形成分别暴露第一绝缘图案315、支撑层300和CSP 240的第三至第五开口502、504和506。
在一实施例中，第五开口506可以延伸穿过第一栅电极482的垫，并且还可以延伸穿过第一绝缘图案315中的在第一栅电极482上和下方的第一绝缘图案、支撑层300、沟道连接图案460、以及CSP 240的一部分。第四开口504可以延伸穿过第二栅电极484中的最下面的第二栅电极的垫和第一栅电极482，并且还可以延伸穿过第一绝缘图案315中的在其上的第一绝缘图案和第一绝缘图案315中的在第一栅电极482下方的第一绝缘图案、以及支撑层300的一部分。多个第三开口502可以形成为在第二方向上彼此间隔开。每个第三开口502可以延伸穿过第二栅电极484中的在某一层级处的第二栅电极的垫、第二栅电极484中的在其下方的第二栅电极以及第一绝缘图案315中的在其上的第一绝缘图案，或者延伸穿过第三栅电极486中的在某一层级处的第三栅电极的垫、第三栅电极486中的在其下方的第三栅电极以及多个第二栅电极484，每个第三开口502还可以延伸穿过第一绝缘图案315中的在其上的第一绝缘图案。
第三至第五开口502、504和506可以通过蚀刻工艺形成，并且可以根据第三至第五开口502、504和506延伸穿过的结构的类型而具有不同的深度。在一实施例中，第三开口502和第四开口504中的每个可以延伸穿过在第一方向上堆叠的至少两个栅电极。
参照图15，在示例实施方式中，第三开口502离衬底100的第一区域I越近，第三开口502可以延伸穿过在第一方向上堆叠的第二栅电极484和第三栅电极486中越多的第二栅电极和第三栅电极，但是第三开口502的深度可以越浅。例如，在蚀刻工艺期间，包括绝缘材料的第四绝缘中间层340可以以比包括金属的栅电极更高的速率被去除，并且第三开口502离衬底100的第一区域I越远，第三开口502可以越深。在一实施例中，根据第三开口502延伸穿过的栅电极的高度，第三开口502离衬底100的第一区域I越近，第三开口502可以延伸穿过栅电极中越多的栅电极。
参照图16，第三至第五开口502、504和506中的每个可以形成在其中可形成延伸穿过栅电极的台阶的虚设沟道385的虚设沟道孔365之间，第三至第五开口502、504和506中的每个的(例如在与第一方向正交的方向上的)第一直径D1可以近似于每个虚设沟道孔365的第二直径D2。
在下文中，参照显示图13的区域X和区域Y的剖视图，将详细描述在第三开口502中以及在第四开口504和第五开口506中形成上部接触插塞的方法。可以不显示第五绝缘中间层350和第六绝缘中间层420，并且第五绝缘中间层350和第六绝缘中间层420可以包括与第四绝缘中间层340相同的材料，从而与第四绝缘中间层340类似地被蚀刻。
参照图17和图18，第三开口502可以延伸穿过第四绝缘中间层340、多个第二栅电极484(例如，第二栅电极484中的分别在三个层级处(例如，在沿第一方向距衬底100的三个不同距离处)的第二栅电极)、以及第一绝缘图案315中的在其上的第一绝缘图案，以暴露第一绝缘图案315中的在其下方的第一绝缘图案。
第四开口504可以延伸穿过第四绝缘中间层340、第二栅电极484中的最下面的第二栅电极、第一栅电极482、以及第一绝缘图案315中的在其上和在其下方的第一绝缘图案，以暴露支撑层300。第五开口506可以延伸穿过第四绝缘中间层340、第一栅电极482、第一绝缘图案315中的在其上和在其下方的第一绝缘图案、支撑层300以及沟道连接图案460，以暴露CSP240。
在一实施例中，如果第四开口504仅延伸穿过第二栅电极484中的最下面的第二栅电极和第一栅电极482，则第四开口504可以不暴露支撑层300，而是可以暴露第一绝缘图案315中的在第一栅电极482下方的第一绝缘图案。在一实施例中，第五开口506可以不暴露CSP 240，而是可以暴露沟道连接图案460或支撑层300。
参照图16、图19和图20，可以通过例如湿刻蚀工艺蚀刻第四绝缘中间层340，从而扩大第三至第五开口502、504和506的上部宽度，并且也可以部分地蚀刻第一绝缘图案315中的由第三至第五开口502、504和506暴露的第一绝缘图案以分别形成第三至第五间隙522、524和526。此后，第三至第五开口502、504和506的具有比第三至第五开口502、504和506的下部部分的第一直径D1大的第三直径D3的上部部分可以分别被称为第六至第八开口512、514和516。
在一实施例中，第六至第八开口512、514和516在第二方向上的宽度可以小于或等于台阶在第二方向上的宽度，例如第二栅电极484的垫在第二方向上的宽度。
参照图21和图22，可以在第六至第八开口512、514和516的底部和内壁、第三至第五开口502、504和506的底部和内壁、第三至第五间隙522、524和526的内壁以及第四绝缘中间层340的上表面上形成第二间隔物层530，以填充第三至第五开口502、504和506以及第三至第五间隙522、524和526。
第二间隔物层530可以包括例如硅氧化物的氧化物。
参照图23和图24，可以对第二间隔物层530执行回蚀刻工艺，并且在回蚀刻工艺期间，第二阻挡图案470也可以被部分地蚀刻以暴露栅电极的上表面。
通过回蚀刻工艺，可以去除第二间隔物层530的在图23所示的剩余的第六开口512的底部上的部分、第二阻挡图案470的在第六开口512下方的第二栅电极484之中的最上面的第二栅电极的上表面上并且在第一方向上与剩余的第六开口512重叠的部分、以及在第三开口502中的第二间隔物层530的上部部分，使得第二间隔物532可以形成在第六开口512的内壁上以限定图23所示的剩余的第六开口512，第三开口502的上部部分可以再次被暴露，并且在第六开口512下方的第二栅电极484之中的最上面的第二栅电极的上表面可以被部分地暴露。第二栅电极484中的直接在第六开口512下方的第二栅电极484中的最上面的第二栅电极下方的第二栅电极的侧壁可以通过第三开口502被暴露。另外，第一掩埋图案533可以保留在第二栅电极484之间以及在第三开口502的下部部分中。
通过回蚀刻工艺，可以去除第二间隔物层530的在图24所示的剩余的第七开口514的底部上的部分、第二阻挡图案470的在第七开口514下方的第二栅电极484的上表面上并且在第一方向上与剩余的第七开口514重叠的部分、以及第二间隔物层530的在第四开口504中的部分，使得第三间隔物534可以形成在第七开口514的内壁上以限定图24所示的剩余的第七开口514，第四开口504可以再次被暴露，并且在第七开口514下方的第二栅电极484的上表面可以被部分地暴露。另外，第二掩埋图案535可以保留在第一栅电极482与第二栅电极484之间以及在支撑层300与第一栅电极482之间。
另外，通过回蚀刻工艺，可以去除第二间隔物层530的在图24所示的剩余的第八开口516的底部上的部分、第二阻挡图案470的在第八开口516下方的第一栅电极482的上表面上并且在第一方向上与剩余的第八开口516重叠的部分、以及第二间隔物层530的在第五开口506中的部分，使得第四间隔物536可以形成在第八开口516的内壁上以限定图24所示的剩余的第八开口516，第五开口506可以再次被暴露，并且在第八开口516下方的第一栅电极482的上表面可以被部分地暴露。另外，第三掩埋图案537可以保留在支撑层300与第一栅电极482之间。
参照图25和图26，可以在图23和图24所示的所得结构中的第六至第八开口512、514和516的底部和内壁、第三开口502的暴露的上部部分的底部和内壁、第四和第五开口504和506的底部和内壁以及第四绝缘中间层340的上表面上形成第三间隔物层540，以填充第三至第五开口502、504和506。
第三间隔物层540可以包括例如硅氧化物的氧化物。
参照图27和图28，可以对第三间隔物层540执行回蚀刻工艺以暴露栅电极的上表面。
通过回蚀刻工艺，可以去除第三间隔物层540的在剩余的第六开口512的底部上的部分，使得第五间隔物542可以形成在第二间隔物532的内侧壁上，并且在第六开口512下方的第二栅电极484中的最上面的第二栅电极的上表面可以被部分地暴露。第四掩埋图案543可以在第三开口502中保留在第一掩埋图案533上。
通过回蚀刻工艺，可以去除第三间隔物层540的在剩余的第七开口514的底部上的部分，使得第六间隔物544可以形成在第三间隔物534的内侧壁上，并且在第七开口514下方的第二栅电极484的上表面可以被部分地暴露。第五掩埋图案545可以保留在第四开口504中。
另外，通过回蚀刻工艺，可以去除第三间隔物层540的在剩余的第八开口516的底部上的部分，使得第七间隔物546可以形成在第四间隔物536的内侧壁上，并且在第八开口516下方的第一栅电极482的上表面可以被部分地暴露。第六掩埋图案547可以保留在第五开口506中。
参照图29和图30，可以形成第一上部接触插塞572、第二上部接触插塞574和第三上部接触插塞576以分别填充第六开口512、第七开口514和第八开口516。
在一实施例中，第一至第三上部接触插塞572、574和576中的每个可以包括金属图案以及覆盖金属图案的下表面和侧壁的屏障图案，并且屏障图案可以包括金属氮化物。
图31和图32显示了第一至第三上部接触插塞572、574和576以及第四至第六掩埋图案543、545和547形成在衬底100的第一至第三区域I、II和III上。为了避免附图的复杂，没有显示第一至第三掩埋图案533、535和537以及第二至第七间隔物532、534、536、542、544和546，但是可以参照图29和图30。
参照图33和图34，可以在第六绝缘中间层420以及第一至第三上部接触插塞572、574和576上形成第七绝缘中间层580，并且可以形成第四上部接触插塞600和贯通通路610，第四上部接触插塞600延伸穿过第四至第七绝缘中间层340、350、420和580、支撑层300以及沟道连接图案460以接触CSP 240的上表面，贯通通路610延伸穿过第四至第七绝缘中间层340、350、420和580、第三绝缘中间层图案250、以及第二绝缘中间层230的上部部分以接触第六下部布线224的上表面。
在一实施例中，第四上部接触插塞600可以形成为在第二方向上与第二分割图案490对准，并且可以电连接到CSP 240。在一实施例中，为了与支撑层300和/或沟道连接图案460电绝缘，可以在第四上部接触插塞600的侧壁上进一步形成第八间隔物590，并且第八间隔物590可以包括绝缘材料。
第四上部接触插塞600和贯通通路610可以包括例如金属、金属氮化物、掺杂的多晶硅等。
在一实施例中，如图34所示，第四上部接触插塞600和贯通通路610的上表面可以比第一至第三上部接触插塞572、574和576的上表面高(例如，在第一方向上离衬底100更远)。或者，在一实施例中，第四上部接触插塞600和贯通通路610的上表面可以比第一至第三上部接触插塞572、574和576的上表面低或者与第一至第三上部接触插塞572、574和576的上表面共面。
参照图35，可以在第七绝缘中间层580、第四上部接触插塞600、第八间隔物590和贯通通路610上形成第八绝缘中间层620。可以形成第一至第三上部通路632、634和636、第四和第五上部通路637和638以及第六上部通路639，第一至第三上部通路632、634和636延伸穿过第七绝缘中间层580和第八绝缘中间层620以分别接触第一至第三上部接触插塞572、574和576的上表面，第四和第五上部通路637和638延伸穿过第八绝缘中间层620以分别接触第四上部接触插塞600和贯通通路610的上表面，第六上部通路639延伸穿过第六至第八绝缘中间层420、580和620以接触第一盖图案400的上表面。
可以在第八绝缘中间层620以及第一至第六上部通路632、634、636、637、638和639上形成第九绝缘中间层640，并且可以形成延伸穿过第九绝缘中间层640以分别接触第一至第六上部通路632、634、636、637、638和639的上表面的第一至第六上部布线652、654、656、657、658和659。
在一实施例中，第六上部布线659可以在第三方向上纵向地延伸，多个第六上部布线659可以在第二方向上形成。第六上部布线659可以用作垂直存储器件的位线。
第八绝缘中间层620和第九绝缘中间层640可以包括例如硅氧化物的氧化物，第一至第六上部通路632、634、636、637、638和639以及第一至第六上部布线652、654、656、657、658和659可以包括例如金属、金属氮化物、掺杂的多晶硅等。
在一实施例中，如图35所示，第一至第六上部通路632、634、636、637、638和639以及第一至第六上部布线652、654、656、657、658和659可以通过单镶嵌工艺形成。在一实施例中，它们中的至少一些可以通过双镶嵌工艺形成。
可以在第九绝缘中间层640以及第一至第六上部布线652、654、656、657、658和659上形成附加的上部通路和附加的上部布线，从而完成垂直存储器件的制造。
如上所述，在制造垂直存储器件的方法中，每个第一上部接触插塞572可以通过以下形成：不仅蚀刻栅电极482、484和486中的对应栅电极而且还蚀刻下面的栅电极以形成第三开口502；扩大第三开口502的上部宽度以形成第六开口512；在第六开口512中形成第二间隔物层530；对第二间隔物层530执行回蚀刻工艺，以暴露栅电极482、484和486中的所述对应栅电极的上表面但使第一掩埋图案533保留在所述下面的栅电极之间以及在所述对应栅电极与所述下面的栅电极之间；形成第三间隔物层540；对第三间隔物层540执行回蚀刻工艺，以在所述下面的栅电极之间形成第四掩埋图案543。因此，每个第一上部接触插塞572和所述下面的栅电极可以彼此电绝缘。
因此，每个第一上部接触插塞572可以仅电连接到期望的栅电极，并且可以避免与其它下面的栅电极的电短路。
垂直存储器件可以具有以下结构特征。垂直存储器件可以包括：在衬底100上的晶体管；下部电路图案，电连接到衬底100上的晶体管；在下部电路图案上的CSP 240；依次堆叠在CSP 240上的沟道连接图案460和支撑层300；栅电极482、484和486，在支撑层300上沿第一方向彼此间隔开以堆叠成阶梯形状并且在第二方向上延伸；沟道380，在第一方向上延伸穿过CSP240上的栅电极482、484和486、支撑层300以及沟道连接图案460，并且通过沟道连接图案460彼此电连接；电荷存储结构370，覆盖每个沟道380的外侧壁的部分和底表面；在第二方向上布置的第一上部接触插塞572，每个第一上部接触插塞572可以仅接触栅电极482、484和486中的对应栅电极的垫以与其电连接；第四掩埋图案543，接触每个第一上部接触插塞572的底表面并且至少部分地延伸穿过栅电极482、484和486中的在其所述对应栅电极下方的栅电极；在第四掩埋图案543下方的第一掩埋图案533；第四上部接触插塞600，沿第一方向在CSP 240上延伸以与其电连接；以及贯通通路610，在下部电路图案的一部分(即第六下部布线224)上沿第一方向延伸。
在一实施例中，垂直存储器件可以包括虚设沟道385，虚设沟道385与栅电极482、484和486中的所述对应栅电极的垫上的第一上部接触插塞572间隔开，并且在第一方向上延伸穿过所述下面的栅电极、支撑层300和沟道连接图案460以接触CSP 240。
图36是根据示例实施方式的垂直存储器件的剖视图。除了一些元件以外，该垂直存储器件可以与图35的垂直存储器件基本上相同或相似，因此同样的附图标记指代同样的元件，并且可以在此省略重复的描述。
参照图36，与在第三上部接触插塞576下方的第六掩埋图案547一样，在第二上部接触插塞574下方的第五掩埋图案545的底表面可以接触CSP240，并且第五掩埋图案545的底表面的(例如，在第一方向上从衬底100起的)高度可以近似于第六掩埋图案547的底表面的高度。
图37至图48是根据示例实施方式的制造垂直存储器件的方法中的阶段的俯视图和剖视图。图37是图13的区域X或区域Y的俯视图，图38、图40、图42、图44和图46是区域X的沿线C-C'截取的剖视图，图39、图41、图43、图45和图47是区域Y的沿线C-C'截取的剖视图。图48是对应俯视图的沿线A-A'截取的剖视图。
该方法可以包括与参照图1至图35所示的工艺基本上相同或相似的工艺，并且可以在此省略其重复描述。
可以执行与图1至图15基本上相同或相似的工艺。
参照图37，第三至第五开口502、504和506中的每个的第四直径D4可以比其中形成延伸穿过栅电极的垫的虚设沟道385的虚设沟道孔365中的每个的第二直径D2大，例如大得多。例如，第四直径D4可以是第二直径D2的约三倍。与在图17至图30中一样，图38至图47中可以不显示第五绝缘中间层350和第六绝缘中间层420。
参照图38和图39，可以执行与参照图17和图18说明的工艺基本上相同或相似的工艺。第四开口504可以延伸穿过第四绝缘中间层340、第二栅电极484中的最下面的第二栅电极、第一栅电极482、以及第一绝缘图案315中的在其上和在其下方的第一绝缘图案，以暴露支撑层300中的第三绝缘图案305。第五开口506可以延伸穿过第四绝缘中间层340、第一栅电极482、第一绝缘图案315中的在其上和在其下方的第一绝缘图案、支撑层300以及沟道连接图案460，以暴露CSP 240中的第二绝缘图案245。
在一实施例中，第二绝缘图案245和第三绝缘图案305可以包括例如硅氮化物的氮化物或例如硅氧化物的氧化物。
此外，如果第五开口506仅延伸到沟道连接图案460或支撑层300，则可以在沟道连接图案460或支撑层300中形成第二绝缘图案245，并且第五开口506可以暴露第二绝缘图案245。
参照图37、图40和图41，可以执行与参照图16、图19和图20说明的工艺基本上相同或相似的工艺。可以扩大第三至第五开口502、504和506的上部宽度以形成具有第五直径D5的第六至第八开口512、514和516，并且由第三至第五开口502、504和506暴露的第一绝缘图案315可以被部分地去除，以分别形成第三至第五间隙522、524和526。
参照图42和图43，可以执行与图21至图24基本上相同或相似的工艺，使得第二间隔物532可以形成在第六开口512的内壁上，并且第一掩埋图案533可以形成在第二栅电极484之间以及在第三开口502的下部部分中。
第三间隔物534可以形成在第七开口514的内壁上，并且第二掩埋图案535可以保留在第一栅电极482与第二栅电极484之间以及在支撑层300与第一栅电极482之间。第四间隔物536可以形成在第八开口516的内壁上，并且第三掩埋图案537可以保留在支撑层300与第一栅电极482之间。
参照图44和图45，可以执行与图25至图28基本上相同或相似的工艺。
在一实施例中，第三间隔物层540的(例如，在第二方向上的)第一厚度T1可以等于或大于第一绝缘图案315的(在第一方向上的)第二厚度T2，并且可以小于第三至第五开口502、504和506中的每个的第四直径D4的一半。
因此，通过回蚀刻工艺，可以在第二间隔物532的内侧壁上形成第五间隔物542，可以部分地暴露在第六开口512下方的第二栅电极484中的最上面的第二栅电极的上表面，并且可以在第一掩埋图案533上在第三开口502的上部部分的内壁上形成第九间隔物743。因为第三间隔物层540的第一厚度T1可以小于第三开口502的第四直径D4的一半，即第三间隔物层540可以不完全填充第三开口502的上部部分(与图25所示的第三间隔物层540不同)，所以在第三间隔物层540的回蚀刻工艺期间，第一掩埋图案533的上部部分可以被部分地去除。
同样地，可以在第三间隔物534的内侧壁上形成第六间隔物544，可以部分地暴露在第七开口514下方的第二栅电极484的上表面，并且可以在第四开口504的内壁上形成第十间隔物745，其可以不填充第四开口504的中心部分。
另外，可以在第四间隔物536的内侧壁上形成第七间隔物546，可以部分地暴露第一栅电极482的上表面，并且可以在第五开口506的内壁上形成第十一间隔物747，其可以不填充第五开口506的中心部分。
参照图46和图47，可以执行与图29和图30基本上相同或相似的工艺，使得第一至第三上部接触插塞572、574和576可以被形成以分别填充第六至第八开口512、514和516。
在一实施例中，第一至第三上部接触插塞572、574和576也可以分别填充分别在第六至第八开口512、514和516下方的第三至第五开口502、504和506。第一上部接触插塞572可以包括填充第三开口502的下部部分572a、以及填充第六开口512并具有比下部部分572a的宽度大的宽度的上部部分572b，第二上部接触插塞574可以包括填充第四开口504的下部部分574a、以及填充第七开口514并具有比下部部分574a的宽度大的宽度的上部部分574b，第三上部接触插塞576可以包括填充第五开口506的下部部分576a、以及填充第八开口516并具有比下部部分576a的宽度大的宽度的上部部分576b。
在一实施例中，第二上部接触插塞574和第三上部接触插塞576可以分别通过支撑层300和CSP 240中的第三绝缘图案305和第二绝缘图案245与支撑层300和CSP 240电绝缘。
参照图48，可以执行与图31至图35基本上相同或相似的工艺以完成垂直存储器件的制造。然而，为了避免附图的复杂，在图48中，没有显示第一至第三掩埋图案533、535和537以及第二至第七间隔物532、534、536、542、544和546(参照图46和图47)，这也适用于图49至图51。
如上所述，在制造垂直存储器件的这种方法中，第三至第五开口502、504和506的宽度(第四直径D4)可以大于图1至图35的第三至第五开口的宽度，并且第九至第十一间隔物743、745和747可以分别不完全填充第三至第五开口502、504和506。在一实施例中，第九至第十一间隔物743、745和747可以至少覆盖通过第三至第五开口502、504和506暴露的栅电极的侧壁。
第一至第三上部接触插塞572、574和576中的每个可以接触第一至第三上部接触插塞572、574和576中的每个可延伸穿过的栅电极之中的最上面的栅电极的上表面，并且可以与其电连接，但是可以通过第九至第十一间隔物743、745和747中的对应间隔物与下面的栅电极电绝缘。在一实施例中，第九至第十一间隔物743、745和747可以具有等于或大于栅电极482、484和486之间的距离的厚度，并且第一至第三上部接触插塞572、574和576与栅电极之间的绝缘可以是足够的。
例如，即使第一至第三上部接触插塞572、574和576具有足够大的尺寸，它们也可以仅电连接到栅电极中的期望的栅电极，并且可以与下面的栅电极电绝缘。
即使第一至第三上部接触插塞572、574和576在栅电极的垫上的虚设沟道385之间具有足够大的尺寸，它们也可以通过第二至第七间隔物532、534、536、542、544和546、第九至第十一间隔物743、745和747以及第一至第三掩埋图案533、535和537与虚设沟道385电绝缘。
除了与图35的垂直存储器件的共同特征之外，垂直存储器件还可以包括以下特征。
在一实施例中，每个第一上部接触插塞572可以接触第一至第三栅电极482、484和486之中的对应栅电极中的最上面的栅电极的上表面以延伸穿过所述最上面的栅电极的垫，并且可以延伸穿过第一至第三栅电极482、484和486之中的所述对应栅电极中的其它栅电极。
在一实施例中，参照图15，相比于第一上部接触插塞572中的延伸穿过在相对更低的层级处(例如，在阶梯形状的沿第一方向离衬底100更近的台阶处)的栅电极的垫的另一第一上部接触插塞可延伸穿过的栅电极的数量，第一上部接触插塞572中的延伸穿过在相对更高的层级处(例如，在阶梯形状的沿第一方向离衬底100更远的台阶处)的栅电极的垫的第一上部接触插塞572可以延伸穿过更多数量的栅电极。在一实施例中，第一上部接触插塞572中的延伸穿过在相对更高的层级处的栅电极的垫的第一上部接触插塞可以具有比第一上部接触插塞572中的延伸穿过在相对更低的层级处的栅电极的垫的另一第一上部接触插塞的底表面高的底表面。
在一实施例中，垂直存储器件还可以包括第九间隔物743和第一掩埋图案533，第九间隔物743在每个第一上部接触插塞572与栅电极中的所述对应栅电极的侧壁之间，并且可以使栅电极中的所述对应栅电极之中的除最上面的栅电极以外的其它栅电极与第一上部接触插塞572电绝缘，第一掩埋图案533接触第一上部接触插塞572和第九间隔物743中的每个的底表面。
在一实施例中，每个第一上部接触插塞572可以包括延伸穿过栅电极中的所述对应栅电极的下部部分572a、以及在下部部分572a上并具有比下部部分572a的宽度大的宽度的上部部分572b。
在一实施例中，垂直存储器件还可以包括：第五间隔物542，覆盖每个第一上部接触插塞572的上部部分572b的侧壁并包括与第九间隔物743相同的材料；以及第二间隔物532，在第五间隔物542的外侧壁上并包括与第一掩埋图案533相同的材料。第九间隔物743的最大厚度可以基本上等于第五间隔物542的第一厚度T1。
在一实施例中，第一掩埋图案533可以形成在栅电极中的所述对应栅电极中的其它栅电极之间，并且第一掩埋图案533的(例如在第二方向上的)宽度可以基本上等于由第二间隔物532的外侧壁限定的(例如在第二方向上的)宽度。
在一实施例中，第一掩埋图案533也可以形成在栅电极中的所述对应栅电极中的最上面的栅电极与所述对应栅电极中的直接在最上面的栅电极下方的栅电极之间，以围绕第九间隔物743的外侧壁，并且由第一掩埋图案533的外侧壁限定的宽度可以基本上等于由第二间隔物532的外侧壁限定的宽度。
在一实施例中，栅电极482、484和486中的每个的上表面和下表面以及侧壁可以由包括金属氧化物的第二阻挡图案470覆盖，并且第二阻挡图案470可以不覆盖每个第一上部接触插塞572延伸穿过的栅电极的侧壁，所述侧壁可以面对每个第一上部接触插塞572。第九间隔物743可以直接接触栅电极的面对每个第一上部接触插塞572的侧壁。
在一实施例中，第二阻挡图案470可以不覆盖栅电极之中的所述对应栅电极中的最上面的栅电极的与第一上部接触插塞572中的相应第一上部接触插塞相邻的上表面的一部分，例如其中的最上面的栅电极的上表面的在第一方向上与第五间隔物542重叠的部分，并且所述部分可以直接接触第五间隔物542。
在一实施例中，第二阻挡图案470可以覆盖栅电极482、484和486中的每个的面对沟道380的外侧壁上的电荷存储结构370的侧壁，并且栅电极482、484和486中的每个的所述侧壁可以不直接接触电荷存储结构370。
在一实施例中，垂直存储器件还可以包括：第三上部接触插塞576，延伸穿过第一至第三栅电极482、484和486之中的在最下面的层级处的第一栅电极482的垫以接触第一栅电极482的上表面，并且延伸穿过支撑层300、沟道连接图案460、以及CSP 240的上部部分；第十一间隔物747，从第一栅电极482的面对第三上部接触插塞576的侧壁延伸穿过支撑层300、沟道连接图案460、以及CSP 240的上部部分以围绕第三上部接触插塞576；以及第二绝缘图案245，在CSP 240中并接触第三上部接触插塞576和第十一间隔物747的底表面。
在一实施例中，垂直存储器件还可以包括：第二上部接触插塞574，延伸穿过栅电极482、484和486中的在从下方起的第二个层级处的栅电极(例如，第二栅电极484中的最下面的第二栅电极)的垫以及第一栅电极482以接触第二栅电极484中的最下面的第二栅电极的上表面，并且延伸穿过支撑层300的一部分；第十间隔物745，在第二上部接触插塞574与第二栅电极484中的最下面的第二栅电极和第一栅电极482的面对第二上部接触插塞574的侧壁之间以使第二上部接触插塞574与第一栅电极482电绝缘；以及第三绝缘图案305，在支撑层300中并接触第二上部接触插塞574和第十间隔物745的底表面。
图49是根据示例实施方式的垂直存储器件的剖视图。除了一些元件以外，该垂直存储器件可以与图48的垂直存储器件基本上相同或相似。同样的附图标记指代同样的元件，并且可以在此省略其重复描述。
参照图49，与第三上部接触插塞576和第十一间隔物747一样，第二上部接触插塞574和第十间隔745可以延伸到CSP 240，并且可以接触CSP 240中的第三绝缘图案305。
图50和图51是根据示例实施方式的垂直存储器件的剖视图。除了一些元件以外，这些垂直存储器件可以分别与图35和图48的垂直存储器件基本上相同或相似。同样的附图标记指代同样的元件，并且在此省略其重复描述。
参照图50，在第二上部接触插塞574和第三上部接触插塞576下方的第五掩埋图案545和第六掩埋图案547可以进一步向下延伸以延伸穿过CSP240以及第二绝缘中间层230的上部部分，并且可以分别接触在第二绝缘中间层230中的第一蚀刻停止图案226和第二蚀刻停止图案228。
第一蚀刻停止图案226和第二蚀刻停止图案228可以通过用于形成第五下部布线222和第六下部布线224的工艺而形成，并且可以包括与第五下部布线222和第六下部布线224的材料相同的材料。第一蚀刻停止图案226和第二蚀刻停止图案228可以不电连接到下部电路图案的其它元件。
第五开口506和/或第四开口504可以向下延伸穿过CSP 240，并且当用于形成第一至第三上部接触插塞572、574和576的第三至第五开口502、504和506被形成时，第一蚀刻停止图案226和第二蚀刻停止图案228可以帮助防止将要在后续工艺中形成的第三上部接触插塞576和/或第二上部接触插塞574电连接到下部电路图案。
参照图51，第二和第三上部接触插塞574和576以及第十和第十一间隔物745和747可以向下延伸穿过CSP 240以及第二绝缘中间层230的上部部分，并且可以分别接触在第二绝缘中间层230中的第一蚀刻停止图案226和第二蚀刻停止图案228。
作为总结和回顾，如果用于形成接触插塞的开口将要被同时形成，则由于高度差，不仅可蚀刻期望的栅电极而且可蚀刻其下方的其它栅电极，使得在期望的栅电极与下面的栅电极之间可发生电短路。
一个或更多个实施方式可以提供具有改善的电特性的垂直存储器件。
在根据示例实施方式的垂直存储器件中，电连接到栅电极中的相应栅电极的每个上部接触插塞可以与在所述相应栅电极下方的其它栅电极电绝缘，并且可以具有改善的电特性。即使每个上部接触插塞具有期望的尺寸，其也可以与虚设沟道电绝缘。
已经在此公开了示例实施方式，并且尽管采用了特定术语，但是它们将仅在一般和描述性的意义上被使用和解释，而不是出于限制的目的。在一些情形下，在本申请的提交时对本领域普通技术人员将明显的是，结合具体实施方式描述的特征、特性和/或元件可以单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，在不背离如所附权利要求中阐明的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
2019年10月22日在韩国知识产权局提交的名称为“垂直存储器件”的韩国专利申请第10-2019-0131640号通过引用全文合并于此。

Claims (25)

1.一种垂直存储器件，包括：
衬底；
在所述衬底上的栅电极，所述栅电极在基本上垂直于所述衬底的上表面的第一方向上彼此间隔开，并且所述栅电极以阶梯布置堆叠；
沟道，在所述第一方向上延伸穿过所述栅电极；
至少一个第一接触插塞，延伸穿过所述栅电极之中的第一栅电极的垫以接触所述第一栅电极的上表面，所述至少一个第一接触插塞延伸穿过所述栅电极之中的第二栅电极的至少一部分，并且所述第二栅电极与所述第一栅电极相邻，使得所述第二栅电极是在所述第一方向上在所述第一栅电极下方的下一个最近的栅电极；
第一间隔物，在所述至少一个第一接触插塞与所述第一栅电极和所述第二栅电极的面对所述至少一个第一接触插塞的侧壁之间，所述第一间隔物使所述至少一个第一接触插塞与所述第二栅电极电绝缘；以及
第一掩埋图案，接触所述至少一个第一接触插塞和所述第一间隔物的底表面，所述第一掩埋图案包括绝缘材料。
2.如权利要求1所述的垂直存储器件，其中所述至少一个第一接触插塞包括：
下部部分，延伸穿过所述第一栅电极和所述第二栅电极的所述至少一部分；以及
上部部分，在所述下部部分上并且连接到所述下部部分，所述上部部分在基本上平行于所述衬底的所述上表面的第二方向上具有比所述下部部分的宽度大的宽度。
3.如权利要求2所述的垂直存储器件，还包括第二间隔物，所述第二间隔物覆盖所述至少一个第一接触插塞的所述上部部分的侧壁并且包括与所述第一间隔物的材料基本上相同的材料。
4.如权利要求3所述的垂直存储器件，其中所述第一间隔物的最大厚度基本上等于所述第二间隔物的厚度。
5.如权利要求3所述的垂直存储器件，还包括在所述第二间隔物的外侧壁上的第三间隔物，所述第三间隔物包括与所述第一掩埋图案的材料基本上相同的材料。
6.如权利要求5所述的垂直存储器件，其中：
所述第一掩埋图案在所述第一方向上在所述第二栅电极与所述栅电极中的在所述第二栅电极下方的下一个最近的栅电极之间延伸，以及
所述第一掩埋图案在所述第二方向上的宽度基本上等于所述第三间隔物的外侧壁之间在所述第二方向上的距离。
7.如权利要求6所述的垂直存储器件，还包括第二掩埋图案，所述第二掩埋图案包括与所述第一掩埋图案的材料基本上相同的材料，其中：
所述第二掩埋图案在所述第一栅电极与所述第二栅电极之间并且围绕所述第一间隔物的外侧壁，
所述第二掩埋图案的外侧壁之间在所述第二方向上的距离基本上等于所述第三间隔物的所述外侧壁之间在所述第二方向上的所述距离。
8.如权利要求1所述的垂直存储器件，其中所述第一掩埋图案在所述第一方向上延伸穿过所述栅电极中的在所述第二栅电极下方的下一个最近的栅电极。
9.如权利要求1所述的垂直存储器件，其中所述第一间隔物和所述第一掩埋图案包括硅氧化物。
10.如权利要求1所述的垂直存储器件，还包括覆盖所述栅电极中的每个的下表面、上表面和侧壁的阻挡图案，所述阻挡图案包括金属氧化物；
其中所述第一间隔物直接接触所述第一栅电极和所述第二栅电极的面对所述至少一个第一接触插塞的侧壁。
11.如权利要求1所述的垂直存储器件，其中：
所述栅电极中的每个在基本上平行于所述衬底的所述上表面的第二方向上延伸，以及
多个第一接触插塞在所述第二方向上布置并且分别延伸穿过所述栅电极的垫。
12.如权利要求11所述的垂直存储器件，其中所述多个第一接触插塞中的延伸穿过远离所述衬底的栅电极的垫的第一接触插塞具有比所述多个第一接触插塞中的延伸穿过靠近所述衬底的栅电极的垫的另一第一接触插塞的底表面在所述第一方向上离所述衬底更远的底表面。
13.如权利要求11所述的垂直存储器件，其中：
所述多个第一接触插塞中的每个延伸穿过所述第二栅电极和所述栅电极之中的至少一个第三栅电极，所述至少一个第三栅电极在所述第二栅电极下方，以及
相比于所述多个第一接触插塞中的延伸穿过靠近所述衬底的栅电极的垫的另一第一接触插塞延伸穿过的所述栅电极的数量，所述多个第一接触插塞中的延伸穿过远离所述衬底的栅电极的垫的第一接触插塞延伸穿过更多数量的所述栅电极。
14.如权利要求1所述的垂直存储器件，还包括：
在所述衬底上的下部电路图案；
在所述衬底上的绝缘中间层，所述绝缘中间层覆盖所述下部电路图案；以及
在所述绝缘中间层上的公共源极板，
其中所述栅电极在所述公共源极板上。
15.如权利要求14所述的垂直存储器件，还包括：
第二接触插塞，延伸穿过所述栅电极之中的在最下面的层级处的第三栅电极的垫以接触所述第三栅电极的上表面，所述第二接触插塞延伸到所述公共源极板的一部分；
第二间隔物，从所述第三栅电极的面对所述第二接触插塞的侧壁延伸到所述公共源极板的所述一部分，以围绕所述第二接触插塞；以及
在所述公共源极板中的第一绝缘图案，所述第一绝缘图案接触所述第二接触插塞和所述第二间隔物的底表面。
16.如权利要求15所述的垂直存储器件，还包括依次堆叠在所述公共源极板与所述第三栅电极之间的沟道连接图案和支撑层，
其中所述第二接触插塞和所述第二间隔物延伸穿过所述沟道连接图案和所述支撑层。
17.如权利要求16所述的垂直存储器件，其中：
多个沟道在所述公共源极板上在基本上平行于所述衬底的所述上表面的第二方向上彼此间隔开，以及
所述沟道连接图案接触所述多个沟道以使所述多个沟道彼此电连接。
18.如权利要求17所述的垂直存储器件，还包括虚设沟道，所述虚设沟道延伸穿过所述第一栅电极的所述垫、所述栅电极中的在所述第一栅电极下方的栅电极、所述支撑层和所述沟道连接图案以接触所述公共源极板，所述虚设沟道包括与所述多个沟道中的每个的材料基本上相同的材料。
19.如权利要求18所述的垂直存储器件，其中：
多个虚设沟道在所述第一栅电极的所述垫上，以及
所述多个虚设沟道与所述至少一个第一接触插塞间隔开。
20.如权利要求16所述的垂直存储器件，还包括：
第三接触插塞，延伸穿过所述栅电极之中的从下方起的第二个层级处的第四栅电极的垫和所述第三栅电极，以接触所述第四栅电极的上表面，所述第三接触插塞延伸到所述支撑层的一部分；
第三间隔物，在所述第三接触插塞与所述第三栅电极和所述第四栅电极的面对所述第三接触插塞的侧壁之间，所述第三间隔物使所述第三接触插塞与所述第三栅电极电绝缘；以及
在所述支撑层中的第二绝缘图案，所述第二绝缘图案接触所述第三接触插塞和所述第三间隔物的底表面。
21.一种垂直存储器件，包括：
衬底；
栅电极，在所述衬底上并且在基本上垂直于所述衬底的上表面的垂直方向上彼此间隔开，所述栅电极以阶梯形状堆叠；
阻挡图案，覆盖所述栅电极中的每个的下表面、上表面和侧壁；
沟道，在所述垂直方向上延伸穿过所述栅电极；
接触插塞，延伸穿过所述栅电极之中的第一栅电极的垫以直接接触所述第一栅电极的上表面，所述接触插塞延伸穿过所述栅电极之中的第二栅电极的至少一部分，并且所述第二栅电极与所述第一栅电极相邻，使得所述第二栅电极是在所述垂直方向上在所述第一栅电极下方的下一个最近的栅电极；以及
第一间隔物，在所述接触插塞与所述第一栅电极和所述第二栅电极的面对所述接触插塞的侧壁之间，所述第一间隔物使所述接触插塞与所述第二栅电极电绝缘，
其中所述阻挡图案不覆盖所述第一栅电极和所述第二栅电极的面对所述接触插塞的所述侧壁，使得所述第一间隔物直接接触所述第一栅电极和所述第二栅电极的面对所述接触插塞的所述侧壁。
22.如权利要求21所述的垂直存储器件，其中所述接触插塞包括：
下部部分，延伸穿过所述第一栅电极以及所述第二栅电极的所述至少一部分；以及
上部部分，在所述下部部分上并且连接到所述下部部分，所述上部部分在基本上平行于所述衬底的所述上表面的水平方向上具有比所述下部部分的宽度大的宽度。
23.如权利要求22所述的垂直存储器件，还包括覆盖所述接触插塞的所述上部部分的侧壁的第二间隔物，所述第二间隔物包括与所述第一间隔物的材料基本上相同的材料。
24.如权利要求23所述的垂直存储器件，其中所述阻挡图案不覆盖所述第一栅电极的上表面的在所述垂直方向上与所述第二间隔物重叠的部分，使得所述第二间隔物直接接触所述第一栅电极的所述上表面的所述部分。
25.一种垂直存储器件，包括：
在衬底上的下部电路图案；
在所述下部电路图案上的公共源极板；
栅电极，在所述公共源极板上在基本上垂直于所述衬底的上表面的第一方向上彼此间隔开，所述栅电极以阶梯形状堆叠；
沟道，在所述第一方向上延伸穿过所述栅电极；
至少一个第一接触插塞，延伸穿过所述栅电极之中的第一栅电极的垫以接触所述第一栅电极的上表面，所述至少一个第一接触插塞延伸穿过所述栅电极之中的第二栅电极的至少一部分，并且所述第二栅电极与所述第一栅电极相邻，使得所述第二栅电极是在所述第一方向上在所述第一栅电极下方的下一个最近的栅电极；以及
第一间隔物，在所述至少一个第一接触插塞与所述第一栅电极和所述第二栅电极的面对所述至少一个第一接触插塞的侧壁之间，所述第一间隔物使所述至少一个第一接触插塞与所述第二栅电极电绝缘；
第二接触插塞，延伸穿过所述栅电极之中的在最下面的层级处的第三栅电极以接触所述第三栅电极的上表面，所述第二接触插塞延伸到所述公共源极板的一部分；
第二间隔物，从所述第三栅电极的面对所述第二接触插塞的侧壁延伸到所述公共源极板的所述一部分以围绕所述第二接触插塞；以及
在所述公共源极板中的第一绝缘图案，所述第一绝缘图案接触所述第二接触插塞和所述第二间隔物的底表面。
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